TW201913894A - 在混合鍵合半導體元件中形成引線的方法 - Google Patents

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Abstract

本公開實施例揭露混合鍵合半導體結構和形成混合鍵合半導體結構的方法。該方法包括提供基底和在基底上形成基底介電層；在基底介電層中形成第一和第二導電結構，並設置交替介電層堆疊；設置交替介電層堆疊包括在基底介電層和第一、第二導電結構上設置第一介電層，並依序設置第二、第三和第四介電層。該方法還包括平坦化交替介電層堆疊並蝕刻交替介電層堆疊以使用針對第一、第二、第三和第四介電層的各預設蝕刻速率來形成第一和第二開口；繼續蝕刻直到第一和第二導電結構至少部分被暴露出來；在第一和第二開口中形成導電材料以形成引線。

Description

在混合鍵合半導體元件中形成引線的方法
本公開一般涉及半導體技術領域，尤其涉及三維（3D）記憶體元件的製作方法。
通過改進製程技術、電路設計、編程算法和製造方法，可以將平面記憶胞縮放到更小的尺寸。然而，隨著記憶胞的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶胞的存儲密度接近上限。3D記憶體架構可以解決平面記憶胞中的密度限制。
本公開中描述具有引線結構的混合鍵合半導體結構的實施例及其形成方法。
在一些實施例中，描述了一種用於提高混合鍵合晶圓結構中的金屬引線的可靠性的方法。該方法包括提供基底並在基底的頂表面上形成基底介電層。基底介電層覆蓋基底的頂表面。該方法還包括在基底介電層中形成金屬導電結構。該方法還包括在基底介電層上和嵌入的導電結構上形成交替介電層堆疊。形成交替介電層堆疊包括交替地形成兩個氮化矽層和兩個氧化矽層。該方法還包括在交替介電層堆疊上進行平坦化製程，以及使用針對氮化矽和氧化矽層的相應預設蝕刻速率形成金屬引線溝槽。金屬引線溝槽暴露金屬導電結構的頂表面的至少一部分。該方法還包括用導電材料填充金屬引線溝槽以形成金屬引線。
在一些實施例中，使用化學氣相沉積（CVD）製程形成基底介電層。在一些實施例中，使用CVD製程形成交替的氮化矽和氧化矽層。
在一些實施例中，形成導電結構包括根據電路佈局設計蝕刻出基底介電層中的金屬引線溝槽。在一些實施例中，溝槽填充有導電材料，該導電材料溢出到基底介電層的頂表面上。去除導電材料的溢出部分，使得填充的導電材料的頂表面與基底介電層的頂表面共面。
在一些實施例中，形成交替介電層堆疊包括在基底介電層的頂表面上形成第一氮化矽層，並且第一氮化矽層覆蓋基底介電層的頂表面。形成第一氧化矽層並覆蓋第一氮化矽層的頂表面，而在第一氧化矽層的頂表面上形成第二氮化矽層並覆蓋第一氧化矽層的頂表面。形成第二氧化矽層並覆蓋第二氮化矽層的頂表面。
在一些實施例中，金屬引線溝槽的寬度小於導電結構的寬度。
在一些實施例中，使用銅形成導電結構，並且形成金屬引線包括將銅設置到金屬引線溝槽中。
在一些實施例中，通過將金屬材料設置到金屬引線溝槽中來形成金屬引線包括設置填充溝槽並溢出到交替介電層堆疊的頂表面上的金屬材料。去除金屬材料的溢出部分，使得填充的金屬材料的頂表面與交替介電層堆疊的頂表面共面。
透過本公開的詳細說明、申請專利範圍和附圖，本領域技術人員可以理解本公開的其他方面。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。本領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對本領域的技術人員顯而易見的是，本公開還可以用於多種其它應用。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指相同的實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在本領域技術人員的知識範圍內。
通常，可以至少部分從上、下文中的使用來理解術語。例如，至少部分取決於上、下文，本文中使用的術語“一個或複數個”可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上、下文，諸如“一”或“所述”的術語可以被理解為傳達單數使用或傳達複數使用。
應當容易理解，本公開中的“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示“在”某物“上方”或“之上”的含義，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，諸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在附圖中示出的。空間相對術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加或通過其它方式“設置後續材料的材料。可以對基底自身進行圖案化。設置於基底上（例如，頂部）的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或不均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直及/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或複數個層，及/或可以在其上、其上方及/或其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層（其中形成接觸、互連線及/或通孔）和一個或複數個介電層。
如本文使用的，術語“名義/名義上”是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“約”指可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。
如本文使用的，術語“3D記憶體元件”是指在橫向取向的基底上具有記憶胞電晶體的垂直取向的串（在本文中稱為“記憶體串”，例如NAND串）的半導體元件，以使得記憶體串相對於基底在垂直方向上延伸。如本文所用，術語“垂直/垂直”意味著名義上垂直於基底的橫向表面。
引線是形成在半導體元件中的導線，用來將兩個元件部件電連接在一起。例如，形成在半導體晶圓中的引線可以包括電氣地和物理地接觸嵌入在半導體晶圓內的導電結構的一端，而引線的相對端與半導體晶圓的頂表面共面並且可以是電性連接到隨後形成的元件組件。引線可以垂直延伸穿過層層的介電材料，並且引線的一端可以被介電層包圍並被暴露出以便隨後連接到其他元件。多個晶圓可以利用各種鍵合技術連接在一起，並且可以將來自每個晶圓的引線電連接以提供元件或晶圓之間的電連接。
混合鍵合（也稱為“金屬/介電質混合鍵合”）是直接晶圓鍵合技術，其在不使用中間層（例如，焊料或黏合劑）的情況下在晶圓表面之間形成化學鍵。混合鍵合製程在鍵合晶圓之間形成金屬-金屬鍵合和介電質-介電質鍵合。平滑且平坦的接觸表面對於實現具有高鍵合強度的混合鍵合結構是至關重要的，因為晶圓之間的間隙或碎片可導致化學鍵失效，這反過來降低了元件產量和可靠性。因此，在混合鍵合製程期間要連接在一起的晶圓表面通常被平面化以實現平滑和平坦的接觸表面。通常使用化學機械拋光（CMP）製程來平坦化晶圓表面。然而，在半導體晶圓上形成的介電層可能具有不均勻的膜厚度，並且CMP製程可能不會產生足夠均勻和平坦的接觸表面。因此，介電層的不均勻性可能在引線形成期間引起介電材料的欠蝕刻和/或過蝕刻，這又導致低的元件良率和/或元件故障。例如，介電材料的欠蝕刻會導致電路斷路，而介電材料的過蝕刻會導致導電結構的不成熟和過度暴露，並且在蝕刻過程中的離子轟擊會損壞導電結構的表面。在介電材料的欠蝕刻和過蝕刻的兩種情況下，在混合鍵合的晶圓中可能發生電連接故障。
根據本公開的各種實施例提供用於在混合鍵合的半導體晶圓中形成高良率引線結構的製造方法。在一些實施例中，混合鍵合的半導體晶圓可用於形成三維（3D）記憶體元件。交替介電層堆疊和介電材料的不同蝕刻速率結合在引線結構中，以減少非均勻介電層的影響。具體地，交替介電層堆疊可包括使用第一介電材料形成的至少兩個介電層和使用第二介電材料形成的兩個介電層。在交替介電層堆疊中的介電層的預設蝕刻速率在蝕刻過程的一個或多個步驟期間是不同的或相同的。在使用預設蝕刻速率蝕刻穿過交替介電層堆疊之後，可以減少介電層的欠蝕刻和過蝕刻效應，並且實現引線的可靠的連接。因此，所公開的方法可以顯著提高元件良率和可靠性並降低成本。應當注意，本公開中描述的方法和結構也可以用於任何合適的半導體結構，例如，用於連接來自不同層的元件組件的半導體互連結構。
圖1根據一些實施例示出了具有介電層和用於形成引線結構的嵌入式導電結構的半導體晶圓100。半導體晶圓100包括基底102、基底介電層104、形成在基底介電層104上的第一介電層106、形成在第一介電層106上的第二介電層108。在一些實施例中，第一介電層106可以使用氮化矽材料來形成。在一些實施例中，第二介電層108可以使用氧化矽材料來形成。第一和第二導電結構112和122嵌入在基底介電層104中。基底介電層104可以使用任何合適的介電材料來形成，例如氧化矽、氮化矽、氮氧化矽和/或其他合適的介電材料。第一和第二引線溝槽110和120延伸穿過第一和第二介電層106和108，並分別暴露部分的第一和第二導電結構112和122。第一和第二介電層106和108在形成第一和第二引線溝槽110和120的蝕刻製程期間可具有不同的蝕刻速率。例如，根據一些實施例，第二介電層108的蝕刻速率可以是第一介電層106的蝕刻速率的約五倍。在一些實施例中，第二介電層108的蝕刻速率可以是第一介電層106的蝕刻速率的5-10倍。在一些實施例中，第一和第二介電層106和108之間的蝕刻選擇比可以大於10。在半導體晶圓100中可以包括其他結構，為簡單起見，這裡未示出。應注意，圖1中所示的元件是出於說明性目的，並且可能未按比例繪製。
第一和第二介電層106和108可以通過依序地設置相應的介電材料來形成。例如，可以在基底介電層104的頂表面上設置氮化矽層，再依序地在氮化矽層的頂表面上設置氧化矽層。然而，第一和第二介電層106和108可具有不均勻的厚度和/或表面平坦度。例如，可以通過測量位於第一介電層106的頂表面上的各個點與位於第二介電層108的頂表面101上的對應點之間的間隔來說明第一介電層106的平坦度。如圖1所示，在第一介電層106的頂表面和第二介電層108的頂表面101之間的最遠間隔處測量最大間隔D11，而在兩個表面之間的最近間隔處測量最小間隔D12。在一些實施例中，D11可以是大約12000埃（Å），D12可以是大約8000埃。第一介電層106可以使用氮化矽形成，並且具有大約1000埃的厚度。在一些實施例中，第一介電層106的蝕刻速率可為約1Å/s，第二介電層108的蝕刻速率可為約5Å/s。在一些實施例中，第一介電層106的蝕刻速率可在約270 Å/min至約330 Å/min之間。例如，第一介電層106的蝕刻速率可為約300 Å/min。在一些實施例中，第二介電層108的蝕刻速率可在約2700 Å/min至約3300 Å/min之間。例如，第二介電層108的蝕刻速率可為約3000 Å/min。
為了形成引線結構，通過圖案化和蝕刻介電層在第一和第二介電層106和108中形成第一和第二引線溝槽110和120，並隨後通過導電材料填充溝槽。在一些實施例中，蝕刻製程可以通過任何合適的蝕刻製程來執行，例如電漿蝕刻製程、濕化學蝕刻製程、其他合適的蝕刻製程和/或其組合。然而，由於第一和第二介電層106和108的不均勻性，可能發生介電層的欠蝕刻和/或過蝕刻，這可能導致下面的第一和第二導電結構112和/或122的過度暴露，如下面詳細解釋的。
為了說明的目的，形成第一和第二引線溝槽110和120的蝕刻製程可以分成三個蝕刻步驟。在第一蝕刻步驟中，在深度為D12的第二介電層108中蝕刻開口。由於蝕刻製程僅在第一蝕刻步驟期間蝕刻第二介電層108，因此蝕刻深度在第一和第二引線溝槽110和120之間基本相似。在第二蝕刻步驟中，在第一引線溝槽110中的第一介電層106已開始在第一蝕刻步驟中蝕刻，而在第二引線溝槽120中，剩餘的第二介電層108正在蝕刻，直到暴露下面的第一介電層106。因此，第二蝕刻步驟的持續時間由第二引線溝槽120中剩餘的第二介電層108的深度和蝕刻速率來決定。如圖1所示，剩餘的第二介電層108的深度等於D11-D12 = 12000 Å -8000 Å = 4000 Å。基於第二介電層108的約5 Å/s的蝕刻速率，可以確定第二蝕刻製程持續約800秒（由4000 Å / 5Å/s來決定）。在第二蝕刻步驟期間，第一介電層106也被蝕刻800秒，蝕刻深度D13 = 800s * 1 Å/ s =800Å。在第二蝕刻步驟之後，第一引線溝槽110中的剩餘第一介電層106具有200 Å的深度（由1000 Å -800 Å來決定）。由於當第一介電層106暴露在第二引線溝槽120中時第二蝕刻步驟停止，因此第二引線溝槽120中的第一介電層106的剩餘厚度等於第一介電層106的厚度，約1000Å。因此，在第二蝕刻步驟結束時，保留在第一和第二引線溝槽110和120中的第一介電層106的部分分別為200埃和1000埃。在第三蝕刻步驟中，使用基本相似的蝕刻速率（例如，1 Å/s）去除第一和第二引線溝槽110和120中的第一介電層106的剩餘部分。在從第一引線溝槽110移除第一介電層106的部分（具有約200 Å的深度）以暴露下面的第一導電結構112的部分之後，具有約800Å深度的第一介電層106的部分保留在第二引線溝槽120中。因此，繼續第三蝕刻步驟，直到第一介電層106從第二引線溝槽120完全移除，使得第二導電結構122的頂表面的至少一部分暴露出來。然而，在去除第二引線溝槽120中的800Å的第一介電層106的過程中，漫長蝕刻製程對於已暴露出來的第一導電結構112會引起不希望的效果。如果使用電漿蝕刻製程，則電漿蝕刻製程中的離子將繼續轟擊第一導電結構112的暴露部分，這可能導致高的表面粗糙度，使得隨後形成的引線中可能有電路斷路和/或高接觸電阻。類似地，如果使用濕化學蝕刻製程，則化學溶液中的化學物質將繼續蝕刻掉第一導電結構112的暴露表面，也導致高的表面粗糙度。因此，需要縮短第一導電結構112在去除介電材料以暴露第二導電結構122的蝕刻製程下暴露的時間。
圖2-13示出了根據一些實施例用於形成具有改進的引線結構的混合鍵合結構的示例性製造製程。具體而言，圖2-5示出了用於在基底介電層中形成導電結構的示例性製造方法，圖6-11示出了用於在交替介電層堆疊中形成引線溝槽的示例性製造方法，以及圖12-13示出了根據一些實施例在引線溝槽中形成引線結構。圖14-15描述了用於形成具有改進的引線結構的混合鍵合結構的示例性方法的流程圖。為簡單起見，圖2-13係參考圖14-15中所示的方法來描述。基於本文公開的內容，圖14的方法1400中的步驟可以以不同的順序進行和/或變化。其他步驟可以包括在方法1400中，並且為了簡單起見未示出。
如圖2和圖14所示，根據一些實施例，方法1400從步驟1410開始，首先提供基底202並在基底202的頂表面上形成基底介電層204。在一些實施例中，基底202可包括用於形成三維記憶體結構的任何合適的材料。在一些實施例中，基底202可包括矽、矽鍺、碳化矽、絕緣體上矽（SOI），絕緣體上鍺（GOI）、玻璃、氮化鎵、砷化鎵、任何合適的III-V化合物材料，和/或其組合。可以使用任何合適的介電材料形成基底介電層204，例如，氧化矽、氮化矽、氮氧化矽和/或其他合適的介電材料。基底介電層204的沉積可包括任何合適的方法，例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿增強CVD（PECVD）、濺射、金屬有機化學氣相沉積（MOCVD）、原子層沉積（ALD）和/或其組合。
如圖3-5所示，根據一些實施例，方法1400繼續步驟1420，在基底介電層中形成導電結構。圖3示出了根據一些實施例在基底介電層中形成溝槽之後的部分製造的半導體晶圓200。如圖3所示，第一和第二溝槽312和322形成在基底介電層204中。第一和第二溝槽312和322的寬度可以決定隨後形成的導電結構的寬度。可以通過基於印刷在光學微影遮罩上的電路佈局設計在基底介電層204中蝕刻溝槽來形成第一和第二溝槽312和322。可以通過在基底介電層204上形成遮罩層並使用例如微影製程圖案化遮罩來形成第一和第二溝槽312和322，以形成與圖案化遮罩層中的溝槽對應的開口。可以執行合適的蝕刻製程，例如乾蝕刻和/或濕蝕刻，以去除由開口暴露的部分基底介電層204，直到達到名義上的溝槽深度。蝕刻製程可以是電漿製程，例如使用氧基電漿的反應離子蝕刻（RIE）製程。在一些實施例中，RIE蝕刻製程可包括蝕刻氣體，例如，CF4 、SF6 、CHF3 和/或其他合適的氣體。許多其他蝕刻方法也是合適的。在形成第一和第二溝槽312和322之後，可以去除遮罩層。
圖4示出了根據一些實施例在溝槽填充導電材料之後的部分製造的半導體晶圓200。如圖4所示，設置導電層412以填充第一和第二溝槽312和322。在一些實施例中，在完全填充第一和第二溝槽312和322之後，導電層412溢出到基底介電層204的頂表面上。可以使用任何合適的導電材料形成導電層412，例如鎢、鋁、銀、銅和/或它們的組合。導電層412可包括通過一種或多種薄膜沉積製程設置的導體材料，包括但不限於CVD、PVD、ALD、電鍍、無電電鍍或其任何組合。形成導電層412的製造方法還可包括微影、CMP、濕/乾蝕刻或其任何組合。
圖5示出了根據一些實施例在平坦化製程之後的部分製造的半導體晶圓200。如圖5所示，導電層412被減薄並平坦化，使得第一和第二導電結構512和522形成在基底介電層204中。減薄製程可包括任何合適的蝕刻製程，例如，電漿蝕刻製程、濕化學蝕刻製程和/或其組合。在一些實施例中，平坦化製程可用於使導電層412變薄和平坦化，使得在平坦化之後，剩餘導電層412形成第一和第二導電結構512和522，且第一和第二導電結構512和522的頂表面與基底介電層204的頂表面共面。
如圖6和14所示，根據一些實施例，方法1400繼續步驟1430，在基底介電層的頂表面上形成交替介電層堆疊。圖6示出了半導體晶圓600，其具有交替介電層堆疊和用於形成引線結構的嵌入式導電結構。半導體晶圓600包括基底602、基底介電層604和形成在基底介電層604上的交替介電層堆疊605。交替介電層疊605可包括第一介電層606、第二介電層608、第三介電層610和第四介電層612。在一些實施例中，第一介電層606和第三介電層610可以使用氮化矽材料形成並且具有類似的蝕刻速率。在一些實施例中，第二介電層608和第四介電層612可以使用氧化矽材料形成並且具有相似的蝕刻速率。第一和第二導電結構621和622嵌入在基底介電層604中。在一些實施例中，交替介電層堆疊605可以進一步包括其他介電層，這取決於元件設計和需要。
可以通過交替地設置相應的介電材料來形成第一至第四介電層606至612。例如，氮化矽層可以設置在基底介電層604的頂表面上以形成第一介電層606。氧化矽層可以依序地設置在第一介電層606的頂表面上以形成第二介電層608。類似地，可以在第二介電層608的頂表面上設置另一氮化矽層以形成第三介電層610。此外，可以在第三介電層610的頂表面上設置另一個氧化矽層以形成第四介電層612。然而，設置的介電層可具有不均勻的厚度和/或表面平坦度。例如，可以通過測量位於第三介電層610的頂表面上的各個點與位於第四介電層612的頂表面601上的對應點之間的間隔來說明第三介電層610的平坦度。作為示例，相應的最大和最小的間隔D61和D62類似於先前在圖1中描述的D11和D12。例如，D61可以是大約12000 Å，D62可以是大約8000 Å。僅出於說明的目的，交替介電層堆疊605的每個介電層具有約1000 Å的厚度。在一些實施例中，交替介電層堆疊605的每個介電層可以具有介於約255 Å和345 Å之間的厚度。例如，氮化矽介電層可以是約300Å。在一些實施例中，氧化物介電層可以在約5600Å和8400Å之間。例如，氧化物介電層可以是約7000Å。在一些實施例中，交替介電層堆疊605的介電層可以具有任何其他合適的厚度，這取決於元件設計、需要和製造變化。此外，氮化矽和氧化矽介電層可以具有相同或不同的預設蝕刻速率，以實現相似或不同的蝕刻選擇性。例如，氮化矽蝕刻速率可以是約1 Å/ s，氧化矽蝕刻速率可以是約5 Å/ s。在一些實施例中，氮化矽和氧化矽蝕刻速率可以調節為大約相同（例如，約1 Å/ s）。
根據一些實施例，方法1400繼續步驟1440，平坦化交替介電層堆疊的頂表面。在一些實施例中，平坦化製程可以是CMP製程。
根據一些實施例，方法1400繼續步驟1450，使用預設蝕刻速率蝕刻穿過交替介電層堆疊以形成引線開口並暴露導電結構的頂表面的至少一部分。為了形成引線結構，圖案化和蝕刻介電層，通過交替介電層堆疊605形成第一和第二引線溝槽，並隨後以導電材料填充溝槽。如下面參考圖7-11進一步說明的那樣，交替介電層堆疊605和預設的蝕刻速率可以減小介電膜不均勻性的影響並減少介電層的欠蝕刻和/或過蝕刻。結果，可以最小化下方的導電結構的過度暴露，這改善了元件良率和可靠性。為了說明的目的，在半導體晶圓600中形成引線溝槽的方法1400的步驟1450中的蝕刻製程可以分成五個蝕刻步驟，分別在圖7-11中描述，參考圖15。
如圖7和15所示，根據一些實施例，方法1400繼續步驟1451，其中第一蝕刻步驟包括在第四介電層612中形成第一開口710和第二開口720，直到第三介電層610暴露在第一開口710中。在一些實施例中，可以形成更多的開口，只是為了簡單起見未示出。在一些實施例中，第一和第二開口710和720可以是引線溝槽。在一些實施例中，第一和第二開口710和720可以是用於形成互連結構的開口。在一些實施例中，膜的平坦度變化可導致晶圓上的高度變化。例如，類似於圖1中描述的深度D11和D12，深度D71和D72可分別為約8000 Å和12000 Å。由於蝕刻製程僅在第一蝕刻步驟期間蝕刻第四介電層612，所以開口的蝕刻深度在第一開口710和第二開口720之間基本相似。可以使用合適的製程形成第一和第二開口，包括圖案化和蝕刻製程。圖案化製程可包括形成覆蓋第四介電層612的光阻層、將光阻層對一圖案曝光、進行曝光後烘烤製程，以及顯影光阻層以形成包括光阻劑的遮罩元件。遮罩元件可以保護第四介電層612的區域，而蝕刻製程用於去除介電材料並在第四介電層和下面的層中形成開口。蝕刻製程可以是反應離子蝕刻（RIE）製程和/或其他合適的製程。根據一些實施例，蝕刻製程可以持續到第三介電層610被暴露出來。如圖7所示，由於膜的不均勻性，第三介電層暴露在第一開口710中，但它仍然埋在第二開口720中的第四介電層612下面。在一些實施例中，剩餘在第二開口720中的第三介電層610上的部分第四介電層612可以具有深度D73 = D72-D71 =12000Å-8000Å=4000Å。
如圖8和15所示，根據一些實施例，方法1400繼續步驟1452，其中第二蝕刻步驟包括進一步蝕刻交替介電層堆疊605以增加第一和第二開口710和720的深度，直到第三介電層610暴露在第二開口720中。在第二蝕刻步驟中，第三介電層610已經開始在第一開口710中被蝕刻，而在第二開口720中，剩餘的第四介電層612被蝕刻，直到暴露下面的第三介電層610。因此，第二蝕刻步驟的持續時間由第二開口720中剩餘的第四介電層612的深度和蝕刻速率來決定。如上所述，剩餘的第四介電層612具有約4000 Å的深度。在一些實施例中，可以使用氧化矽形成第四介電層612。在第二蝕刻步驟期間，可以將預設蝕刻速率設置為不同材料之間的高蝕刻選擇性，例如，可以為第四介電層612設置高氧化矽材料的蝕刻速率（例如，5Å/s）和可以為第三介電層610設置低氮化矽材料的蝕刻速率（例如，1Å/s）。因此，基於第四介電層612的約5 Å/s的蝕刻速率，可以決定第二蝕刻製程持續大約800秒的時間（由4000Å/5Å/ s來決定）。在第二蝕刻步驟期間，第三介電層610也被蝕刻800秒，在第一開口710中蝕刻深度D81 = 800s * 1 Å/s =800Å。在第二蝕刻步驟之後，第一開口710中的剩餘第三介電層610具有200 Å的剩餘厚度（由膜厚度減去蝕刻厚度來決定，例如，1000Å-800Å）。由於當第三介電層610在第二開口720中暴露時第二蝕刻步驟停止，因此第二開口720中的第三介電層610的剩餘厚度等於第三介電層610的厚度。因此，在第二蝕刻步驟結束時剩餘在第一和第二開口710和720中的部分第三介電層610分別為200 Å和1000 Å。
如圖9和15所示，根據一些實施例，方法1400繼續步驟1453，其中第三蝕刻步驟包括進一步蝕刻交替介電層堆疊605以增加第一和第二開口710和720的深度，直到第一介電層606暴露在第一開口710中。在第三蝕刻步驟中，去除第一和第二開口710和720中的第三介電層610的剩餘部分，並且蝕刻製程繼續蝕刻兩個開口中的第二介電層608。在第三蝕刻步驟期間，可以將預設蝕刻速率設置為不同材料之間的低蝕刻選擇性，例如，可以對第二和第三介電層608和610使用基本相同的蝕刻速率（例如，1 Å/s）。結果，通過調整蝕刻製程的合適蝕刻參數，開口710和720的相應蝕刻深度D91和D92在第三蝕刻步驟期間可以基本相同。例如，可以調節電漿功率、蝕刻劑氣體類型和/或氣體流速、腔室壓力、處理溫度和任何其他合適的蝕刻參數，以實現不同介電材料的類似蝕刻速率。繼續第三蝕刻步驟，直到第一介電層606暴露在第一開口710中。因此，在第一開口710中去除的介電材料可包括剩餘的200 Å的第三介電層610和第二介電層608的整個厚度（例如，1000 Å），導致蝕刻深度D91約為1200 Å。由於類似的蝕刻速率，第二開口720的D92可以基本上類似於D91，因此D92也可以是大約1200 Å。由於第三介電層610具有約1000 Å的厚度，因此，在第三蝕刻步驟之後，第一介電層606暴露在第一開口710中，而約800 Å的第二介電層608保留在第二開口720中的第一介電層606上。
如圖10和15所示，根據一些實施例，方法1400繼續步驟1454，其中第四蝕刻步驟包括進一步蝕刻交替介電層堆疊605以增加第一和第二開口710和720的深度，直到第一介電層606暴露在第二開口720中。當在第四蝕刻步驟期間去除第二開口720中的剩餘第二介電層608時，第二開口720中的蝕刻深度D1001可以是大約800 Å。在第四蝕刻步驟期間，可以將預設蝕刻速率設置為不同材料之間的高蝕刻選擇性，例如，可以將第二介電層608設置為高氧化矽材料的蝕刻速率（例如，5Å/s）和可以將第一介電層606設置為低氮化矽材料的蝕刻速率（例如，1 Å/s）。因此，基於第二介電層608的蝕刻速率約5 Å/s，可以決定第四蝕刻製程持續大約160秒的時間（由800Å/5Å/ s來決定）。在第四蝕刻步驟期間，第一介電層606被蝕刻160秒，在第一開口710中蝕刻深度D1002 = 160s * 1 Å/s =160Å。第四蝕刻步驟持續到第一介電層606暴露在第二開口720中。因此，在第四蝕刻步驟之後，第一和第二開口中剩餘的第一介電層606的厚度差可以僅為160 Å。與先前在圖1中描述的第一和第二引線溝槽110和120中剩餘的第一介電層106的厚度差異相比，厚度差異已經顯著減小。在第四蝕刻步驟之後，第一和第二開口710和720中的第一介電層606的剩餘厚度分別為840 Å（例如，原始膜厚度1000 Å減去D1002的160 Å）和1000 Å（例如，原始膜厚度為1000 Å）。
如圖11和15所示，根據一些實施例，方法1400繼續步驟1455，其中第五蝕刻步驟包括進一步蝕刻交替介電層堆疊605以增加第一和第二開口710和720的深度，直到兩個下面的導電結構都被暴露。在第五蝕刻步驟中，使用基本相似的蝕刻速率（例如，1 Å/s）去除第一和第二開口中的第一介電層606的剩餘部分。在從第一開口710移除部分的第一介電層606（深度約840 Å）以暴露下面部分的第一導電結構621之後，在第二開口720中僅剩約160 Å深度的部分第一介電層606。繼續第五蝕刻步驟，直到第一介電層606從第二開口720完全移除，使得至少一部分第二導電結構622的頂表面被暴露出來。在第二開口720中去除剩餘的第一介電層606的持續時間可以通過將剩餘厚度（1000 Å）除以第一介電層606的蝕刻速率（1Å/ s）來決定，從而導致大約1000秒的持續時間。類似地，從第一開口710移除剩餘的第一介電層606的持續時間可以通過將剩餘厚度（840Å）除以1 Å/s的相同蝕刻速率來決定，從而導致大約840秒的持續時間。因此，在已經從第一開口710移除第一介電層606之後，暴露的下面的導電結構612將繼續在蝕刻製程下持續額外的160秒（1000s-840s），直到第一介電層606在第二開口中被完全移除且下面的導電結構622被顯露出來。與先前在圖1中描述的半導體結構相比，其中第一導電結構112暴露於蝕刻過程約800秒，在圖10中描述的過程顯著減少至約160秒的暴露時間可以減少或消除所施加在暴露的第一導電結構621上的不期望的效果。減少的曝露時間可以減少表面粗糙度和污染，這可以消除電路斷路並降低隨後形成的引線的接觸電阻。
如圖12所示，根據一些實施例，方法1400繼續步驟1460，在第一和第二開口中填充導電材料。如圖12所示，設置導電層1202以填充第一和第二開口710和720。在一些實施例中，在完全填充第一和第二開口710和720之後，導電層1202溢出到第四介電層612的頂表面上。可以使用任何合適的導電材料形成導電層1202，例如，鎢、鋁、銀、銅和/或其組合。導電層1202可包括通過一種或多種薄膜沉積製程設置的導體材料，包括但不限於CVD、PVD、ALD、電鍍、無電鍍或其任何組合。形成導電層1202的製造方法還可包括微影、CMP、濕/乾蝕刻或其任何組合。
如圖13所示，根據一些實施例，方法1400繼續步驟1470，將設置的導電材料平坦化以形成引線。可以使導電層1202減薄並平坦化，使得設置於所形成的開口內的導電材料與第四介電層612的頂表面共面。在平坦化製程之後，在第一和第二開口710和720中形成相應的第一和第二引線1312和1322。減薄製程可包括任何合適的蝕刻製程，例如電漿蝕刻製程、濕化學蝕刻製程和/或其組合。在一些實施例中，平坦化製程可用於使導電層1202變薄和平坦化，使得在平坦化之後，所形成的第一和第二引線1312和1322以及第四介電層612的頂表面是共面的。在形成第一和第二引線1312和1322之後，半導體晶圓600可以與一個或多個其他半導體晶圓混合鍵合，其中導電結構和介電結構可以分別鍵合在一起。為簡單起見，未示出混合鍵合製程和其他半導體晶圓。
使用本公開中描述的方法形成的混合鍵合的半導體晶圓可用於形成3D記憶體元件。交替介電層堆疊和介電材料的不同蝕刻速率用於形成引線結構，以減小非均勻介電層的影響。具體地，交替介電層堆疊可以包括具有第一蝕刻速率的至少兩個介電層和具有第二蝕刻速率的至少兩個其他介電層，其中第一和第二蝕刻速率可以彼此不同。在蝕刻製程的一個或多個步驟中，可以將第一和第二蝕刻速率調節為彼此相似。在使用預設蝕刻速率蝕刻穿過交替介電層堆疊之後，可以減少介電層的欠蝕刻和過蝕刻效應，並且實現引線的可靠電連接。因此，所公開的方法可以顯著提高元件良率和可靠性並降低成本。
在一些實施例中，公開了一種用於在半導體結構中形成引線的方法。該方法包括提供基底和在基底上形成基底介電層。該方法還包括在基底介電層中形成第一和第二導電結構，以及設置交替介電層堆疊。設置交替介電層堆疊包括在基底介電層和第一和第二導電結構上設置第一介電層，並依序地設置第二、第三和第四介電層。該方法還包括平坦化所設置的交替介電層堆疊並通過利用針對第一、第二、第三和第四介電層中的各預設蝕刻速率蝕刻交替介電層來形成第一和第二開口。繼續形成第一和第二開口直到第一和第二導電結構的至少一部分被暴露出來。該方法還包括在第一和第二開口中形成導電材料以形成引線。
在一些實施例中，一種用於形成半導體結構的方法包括在基底上形成基底介電層並在基底介電層中形成第一和第二導電結構。該方法還包括在基底介電層和第一和第二導電結構上設置第一介電層。該方法還包括依序設置第二、第三和第四介電層。該方法還包括：通過使用在第一和第二開口中的第一蝕刻選擇比蝕刻第四介電層來形成第一和第二開口；在第一和第二開口中使用第二蝕刻選擇比分別蝕刻第一和第二開口中的第三和第四介電層；使用第一和第二開口中的第一蝕刻選擇比蝕刻第一和第二開口中的第二和第三介電層；使用第一和第二開口中的第二蝕刻選擇比蝕刻第一開口中的第一介電層和第二開口中的第二介電層；以及使用第一和第二開口中的第一蝕刻選擇比蝕刻第一和第二開口中的第一介電層。該方法還包括在第一和第二開口中形成導電材料。
在一些實施例中，一種用於形成半導體結構的方法包括在基底上形成基底介電層並在基底介電層中形成第一和第二導電結構。該方法還包括在基底介電層和第一和第二導電結構上設置第一介電層。該方法還包括依序設置第二、第三和第四介電層。該方法還包括：通過在第一和第二開口中使用相同的預設蝕刻速率蝕刻第四介電層來形成第一和第二開口；分別在第一和第二開口中使用不同的預設蝕刻速率蝕刻第一和第二開口中的第三和第四介電層；在第一和第二開口中使用相同的預設蝕刻速率分別蝕刻第一和第二開口中的第二和第三介電層；使用第一開口和第二開口中的不同蝕刻速率蝕刻第一開口中的第一介電層和第二開口中的第二介電層；以及在第一和第二開口中使用相同的預設蝕刻速率蝕刻第一和第二開口中的第一介電層，以暴露部分的第一和第二導電結構。該方法還包括在第一和第二開口中以及在第一和第二導電結構的暴露部分上形成導電材料以形成引線。
在一些實施例中，引線半導體結構包括基底和基底上的基底介電層。引線半導體結構還包括在基底介電層中的多個導電結構和交替介電層堆疊，其具有至少兩個氧化矽層和兩個氮化矽層，交替地形成在基底介電層上。引線半導體結構還包括形成在交替介電層堆疊中的多個引線，其中各個引線與多個導電結構中的一導電結構接觸並電連接。
對特定實施例的上述說明將完全地展現本公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改及/或調整以用於各種應用，而不需要過度實驗，不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是出於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附權利要求。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下權利要求書及其等同物來進行限定。
100‧‧‧半導體晶圓
102‧‧‧基底
104‧‧‧基底介電層
106‧‧‧第一介電層
108‧‧‧第二介電層
110‧‧‧第一引線溝槽
120‧‧‧第二引線溝槽
112‧‧‧第一導電結構
122‧‧‧第二導電結構
200‧‧‧半導體晶圓
202‧‧‧基底
204‧‧‧基底介電層
312‧‧‧第一溝槽
322‧‧‧第二溝槽
412‧‧‧導電層
512‧‧‧第一導電結構
522‧‧‧第二導電結構
600‧‧‧半導體晶圓
602‧‧‧基底
604‧‧‧基底介電層
605‧‧‧交替介電層堆疊
606‧‧‧第一介電層
608‧‧‧第二介電層
610‧‧‧第三介電層
612‧‧‧第四介電層
621‧‧‧第一導電結構
622‧‧‧第二導電結構
710‧‧‧第一開口
720‧‧‧第二開口
1202‧‧‧導電層
1312‧‧‧第一引線
1322‧‧‧第二引線
1400‧‧‧方法
1410、1420、1430、1440、1450、1460、1470‧‧‧步驟
1451、1452、1453、1454、1455‧‧‧步驟
D11、D12‧‧‧間隔（深度）
D13‧‧‧蝕刻深度
D61、D62‧‧‧間隔（深度）
D71、D72‧‧‧深度
D73‧‧‧深度
D81‧‧‧蝕刻深度
D91、D92‧‧‧蝕刻深度
D1001、D1002‧‧‧蝕刻深度
所附圖式已併入本文中並構成說明書的一部分，其例示出了本公開所揭露的實施例，並且與詳細說明一起進一步用於解釋本公開所揭露的原理，足以使所屬領域的技術人員能夠製作及使用本公開所揭露的內容。 圖1根據本公開一些實施例示出了具有介電層和用於形成引線結構的嵌入式導電結構的半導體晶圓； 圖2-13示出了根據一些實施例用於形成具有改進的引線結構的混合鍵合結構的示例性製造製程； 圖14-15示出根據本公開的一些實施例的用於形成具有改進的引線結構的混合鍵合結構的示例性方法的流程圖。 以下，將參考附圖描述本公開的實施例。

Claims (20)

  1. 一種用於在半導體結構中形成引線的方法，包含： 在一基底上形成一基底介電層； 在所述基底介電層中形成第一和第二導電結構； 設置一交替介電層堆疊，包含： 在所述基底介電層和所述第一和第二導電結構上設置一第一介電層；以及 依序地設置第二、第三和第四介電層； 平坦化所設置的交替介電層堆疊； 通過利用針對第一、第二、第三和第四介電層中的各預設蝕刻速率於所述交替介電層形成第一和第二開口，其中繼續形成第一和第二開口直到第一和第二導電結構的至少一部分被暴露出來；以及 在所述第一和第二開口中設置導電材料以形成引線。
  2. 如請求項1所述的方法，其中設置所述第一和第三介電層包括使用化學氣相沉積（CVD）製程設置氮化矽層。
  3. 如請求項1所述的方法，其中設置所述第二和第四介電層包括使用CVD製程設置氧化矽層。
  4. 如請求項1所述的方法，其中形成所述基底介電層包括使用CVD製程設置一介電材料。
  5. 如請求項1所述的方法，其中所述形成第一和第二導電結構包含： 基於一電路佈局設計在所述基底介電層中蝕刻出溝槽； 將導電材料設置在所述溝槽中和所述基底介電層上；以及 去除設置在所述基底介電層上的所述導電材料，使得所述溝槽中的所述導電材料的頂表面與所述基底介電層的頂表面共面。
  6. 如請求項1所述的方法，其中所述設置交替介電層堆疊另包含： 在所述第一介電層的一頂表面上設置一第二介電層； 在所述第二介電層的一頂表面上設置一第三介電層；以及 在所述第三介電層的一頂表面上設置一第四介電層。
  7. 如請求項1所述的方法，其中所述設置第一和第三介電層包括設置氮化矽。
  8. 如請求項1所述的方法，其中所述設置第二和第四介電層包括設置氧化矽。
  9. 如請求項1所述的方法，其中所述預設蝕刻速率在蝕刻過程中變化。
  10. 如請求項1所述的方法，其中所述形成第一和第二開口另包含： 一第一蝕刻步驟，包括在所述第一和第二開口中蝕刻所述第四介電層，其中在所述第一蝕刻步驟中，所述第一和第二開口中的所述預設蝕刻速率相同； 一第一蝕刻步驟，包括分別蝕刻所述第一和第二開口中的所述第三和第四介電層，其中在所述第二蝕刻步驟中，所述第一和第二開口中的所述預設蝕刻速率不同； 一第三蝕刻步驟，包括在所述第一和第二開口中蝕刻所述第二和第三介電層，其中在所述第三蝕刻步驟中，所述第一和第二開口中的所述預設蝕刻速率相同； 一第四蝕刻步驟，包括蝕刻所述第一開口中的所述第一介電層和所述第二開口中的所述第二介電層，其中，在所述第四蝕刻步驟中，所述第一和第二開口中的所述預設蝕刻速率不同；以及 一第五蝕刻步驟，包括在所述第一和第二開口中蝕刻所述第一介電層，其中在所述第五蝕刻步驟中，所述第一和第二開口中的所述預設蝕刻速率相同。
  11. 一種用於形成半導體結構的方法，包含： 在一基底上形成一基底介電層； 在所述基底介電層中形成第一和第二導電結構； 在所述基底介電層和所述第一和第二導電結構上設置一第一介電層； 依序設置第二、第三和第四介電層； 通過使用在第一和第二開口中的一第一蝕刻選擇比蝕刻第四介電層來形成第一和第二開口； 在所述第一和第二開口中使用一第二蝕刻選擇比分別蝕刻所述第一和第二開口中的所述第三和第四介電層； 使用所述第一和第二開口中的所述第一蝕刻選擇比蝕刻所述第一和第二開口中的所述第二和第三介電層； 使用所述第一和第二開口中的所述第二蝕刻選擇比蝕刻所述第一開口中的所述第一介電層和所述第二開口中的所述第二介電層； 使用所述第一和第二開口中的所述第一蝕刻選擇比蝕刻所述第一和第二開口中的所述第一介電層；以及 在所述第一和第二開口中形成一導電材料。
  12. 如請求項11所述的方法，其中設置所述第一和第三介電層包括使用化學氣相沉積（CVD）製程設置氮化矽層。
  13. 如請求項11所述的方法，其中設置所述第二和第四介電層包括使用CVD製程設置氧化矽層。
  14. 如請求項11所述的方法，其中形成所述基底介電層包括使用CVD製程設置一介電材料。
  15. 如請求項11所述的方法，其中所述形成第一和第二導電結構包含： 基於一電路佈局設計在所述基底介電層中蝕刻出溝槽； 將導電材料設置在所述溝槽中和所述基底介電層上；以及 去除設置在所述基底介電層上的所述導電材料，使得所述溝槽中的所述導電材料的頂表面與所述基底介電層的頂表面共面。
  16. 一種用於形成半導體結構的方法，包含： 在一基底上形成一基底介電層； 在所述基底介電層中形成第一和第二導電結構； 在所述基底介電層和所述第一和第二導電結構上設置一第一介電層； 依序設置第二、第三和第四介電層； 通過在第一和第二開口中使用相同的預設蝕刻速率蝕刻所述第四介電層來形成第一和第二開口； 分別在所述第一和第二開口中使用不同的預設蝕刻速率分別蝕刻所述第一和第二開口中的所述第三和第四介電層； 在所述第一和第二開口中使用相同的預設蝕刻速率蝕刻所述第一和第二開口中的所述第二和第三介電層； 使用所述第一開口和第二開口中的不同蝕刻速率蝕刻所述第一開口中的所述第一介電層和所述第二開口中的所述第二介電層； 在所述第一和第二開口中使用相同的預設蝕刻速率蝕刻所述第一和第二開口中的所述第一介電層，以暴露部分的所述第一和第二導電結構；以及 在所述第一和第二開口中以及在所述第一和第二導電結構的暴露部分上形成一導電材料以形成引線。
  17. 如請求項16所述的方法，其中設置所述第一和第三介電層包括使用化學氣相沉積（CVD）製程設置氮化矽層。
  18. 如請求項16所述的方法，其中設置所述第二和第四介電層包括使用CVD製程設置氧化矽層。
  19. 如請求項16所述的方法，其中形成所述基底介電層包括使用CVD製程設置一介電材料。
  20. 如請求項16所述的方法，其中所述形成第一和第二導電結構包含： 基於一電路佈局設計在所述基底介電層中蝕刻出溝槽； 將導電材料設置在所述溝槽中和所述基底介電層上；以及 去除設置在所述基底介電層上的所述導電材料，使得所述溝槽中的所述導電材料的頂表面與所述基底介電層的頂表面共面。
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