CN110233132A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有第一介质层，所述第一介质层具有第一区和位于第一区两侧的第二区，所述第一区的第一介质层内具有第一开口，所述第二区的第一介质层内具有第二开口；在所述第一开口内形成第一互连部；在所述第二开口内形成第二互连部，所述第二互连部的顶部表面低于第一介质层的顶部表面；在所述第一互连部、第二互连部和第一介质层上形第二介质层，所述第二介质层内具有第三开口，所述第三开口底部暴露出第一互连部；在所述第三开口内形成互连结构。所述方法形成的器件性能较好。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体器件制作技术的飞速发展，半导体器件已经具有深亚微米结构。由于集成电路中所含器件的数量不断增加，器件的尺寸也因集成度的提升而不断地缩小，器件之间的高性能、高密度连接不仅在单个互连层中进行，而且要在多层之间进行互连。因此，通常提供多层互连结构，其中多个互连层互相堆叠，并且层间绝缘膜置于其间，用于连接半导体器件。特别是利用双镶嵌(dual-damascene)工艺形成的多层互连结构，其预先在层间绝缘膜中形成沟槽(trench)和接触孔(via)，然后用导电材料填充所述沟槽和接触孔。例如申请号为02106882.8的中国专利申请文件提供的多层互连结构制作工艺，因为双镶嵌结构能避免重叠误差以及解决习知金属工艺的限制，多层互连结构便被广泛地应用在半导体制作过程中而提升器件可靠度。因此，多层互连结构已成为现今金属导线连接技术的主流。
然而，现有技术形成的多层互连结构之间易发生漏电。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以防止多层互连结构之间发生漏电。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有第一介质层，所述第一介质层具有第一区和位于第一区两侧的第二区，所述第一区的第一介质层内具有第一开口，所述第二区的第一介质层内具有第二开口；在所述第一开口内形成第一互连部；在所述第二开口内形成第二互连部，所述第二互连部的顶部表面低于第一介质层的顶部表面；在所述第一互连部、第二互连部和第一介质层上形成第二介质层，所述第二介质层内具有第三开口，所述第三开口底部暴露出第一互连部表面；在所述第三开口内形成互连结构。
可选的，所述第一互连部的顶部表面低于第一介质层的顶部表面；所述第一互连部和第二互连部的形成步骤包括：在所述第一开口和第二开口内、以及第一介质层的顶部表面形成第一互连材料层；平坦化所述第一互连材料层，直至暴露出第一介质层的顶部表面，在所述第一开口内形成第一初始互连部，在所述第二开口内形成第二初始互连部；回刻蚀部分第一初始互连部，形成第一互连部，所述第一互连部的顶部表面低于第一介质层的顶部表面；回刻蚀部分第二初始互连部，形成第二互连部，所述第二互连部的顶部表面低于第一介质层的顶部表面。
可选的，所述第二互连部的顶部到第一介质层顶部表面的距离为：10纳米～50纳米。
可选的，所述第三开口的形成步骤包括：在所述第一互连部、第二互连部和第一介质层表面形成第二介质膜；去除部分第二介质膜，直至暴露出第一互连部的顶部表面，形成所述第三开口；所述第三开口包括沟槽和位于所述沟槽底部的通孔，，且所述通孔底部暴露出第一互连部的顶部表面。
可选的，形成所述沟槽之后，形成所述通孔，形成所述通孔和沟槽的方法包括：在所述第二介质膜表面形成第一掩膜层，所述第一掩膜层暴露出部分第二介质膜的顶部表面；以所述第一掩膜层为掩膜，刻蚀部分所述第二介质膜，在所述第二介质膜内形成沟槽；在所述第二介质膜表面和沟槽的部分底部形成第二掩膜层，所述第二掩膜层暴露出沟槽底部部分第二介质膜的表面；以所述第二掩膜层为掩膜，刻蚀所述第二介质膜，直至暴露出第一停止层的顶部表面，在所述第二介质膜内形成初始通孔；去除所述初始通孔底部的第一停止层，形成通孔。
可选的，所述通孔底部沿平行于基底表面方向上的尺寸为：10纳米～40纳米。
可选的，所述第一互连部沿垂直于第一互连部侧壁的方向上的尺寸小于32纳米。
可选的，第一互连部到第二互连部的距离小于32纳米。
本发明还提供一种半导体结构，包括：基底，所述基底上具有第一介质层，所述第一介质层具有第一区和位于第一区两侧的第二区，所述第一区的第一介质层内具有第一开口，所述第二区的第一介质层内具有第二开口；位于所述第一开口内的第一互连部；位于所述第二开口内的第二互连部，所述第二互连部的顶部表面低于第一介质层的顶部表面；位于所述第一互连部、第二互连部和第一介质层表面的第二介质层，所述第二介质层内具有第三开口，所述第三开口底部暴露出第一互连部表面；位于所述第三开口内的互连结构。
可选的，所述第二互连部的顶部到第一介质层顶部表面的距离为：10纳米～50纳米。
可选的，所述第三开口包括沟槽和位于所述沟槽底部的通孔，且所述通孔底部暴露出第一互连部。
可选的，所述通孔底部沿平行于基底表面方向上的尺寸为：10纳米～40纳米。
可选的，所述第一互连部沿垂直于第一互连部侧壁的方向上的尺寸小于32纳米。
可选的，第一互连部到第二互连部的距离小于32纳米。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，所述互连结构用于实现与第一互连部之间的电连接。同时，由于第二互连部的顶部表面低于第一介质层的顶部表面，使得互连结构与第二互连部之间的距离不仅包括沿平行于基底表面上到第二互连部的距离，还包括第一介质层到第二互连部顶部表面的距离，使得互连结构到第二互连部之间的距离较远，因此，能够防止所述互连结构与第二互连部之间的介质层被击穿，从而防止互连结构与第二互连部之间发生漏电，有利于提高半导体器件的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图9是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
具体实施方式
正如背景技术所述，多层互连结构之间易发生漏电。
图1是一种半导体结构的结构示意图。
请参考图1，基底100；位于基底100上的第一介质层101，所述第一介质层101包括第一区A和位于第一区A两侧的第二区B，所述第一区A的第一介质层101内具有第一互连部102a，所述第二区B的第一介质层101内具有第二互连部102b；位于所述第一介质层101、第一互连部102a和第二互连部102b表面的停止层105和位于所述停止层105表面的第二介质层103，所述第二介质层103和停止层105内具有暴露出第一互连部102a顶部的互连结构104。
上述半导体结构中，所述互连结构104用于与第一互连部102a实现电连接。所述互连结构104的形成步骤包括：去除部分第二介质层103，直至暴露出停止层105表面，形成初始开口；去除所述初始开口底部的停止层105，形成开口；在所述开口内形成互连结构104。所述初始开口包括沟槽和位于所述沟槽底部的初始通孔，所述初始通孔底部暴露出停止层105，后续去除初始通孔底部的停止层105，形成通孔，即：位于所述通孔内的互连结构104用于与第一互连部102a实现电连接。
然而，若所述初始通孔沿平行于基底100表面方向上的尺寸过小，使得初始通孔底部的停止层105难以被完全去除，使得互连结构104难以与第一互连部102a实现电连接。一种实现互连结构104与第一互连部102a实现电连接的方法包括：增大初始通孔沿平行于基底100表面方向上的尺寸，即通孔沿平行于基底100表面方向上的尺寸较大。然而，随着半导体器件集成度的提高，第一互连部102a和第二互连部102b之间的距离不断减小，若通孔沿平行于基底100表面方向上的尺寸较大，使得位于通孔内的互连结构104在与第一互连部102a实现电连接的同时，距离第二互连部102b的距离较近，使得互连结构104和第二互连部102b之间的第一介质层101易被击穿，造成互连结构104与第二互连部102b之间发生漏电，不利于提高半导体器件的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：所述第一介质层具有第一区和位于第一区两侧的第二区，所述第一区第一介质层内具有第一开口，所述第二区第一介质层内具有第二开口；在第一开口内形成第一互连部；在第二开口内形成第二互连部，所述第二互连部的顶部表面低于第一介质层的顶部表面；在所述第一互连部、第二互连部和第一介质层表面形成第二介质层，所述第二介质层内具有第三开口，所述第三开口底部暴露出第一互连部表面。所述方法形成的器件性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
请参考图2，提供基底200；在所述基底200表面形成第一介质膜201，所述第一介质膜201具有第一区Ⅰ和位于第一区Ⅰ两侧的第二区Ⅱ。
在本实施例中，所述基底200为硅衬底。在其他实施例中，所述基底还可以为锗衬底、硅锗衬底、绝缘体上硅、绝缘体上锗或绝缘体上硅锗等半导体衬底。
在其他实施例中，所述基底中具有半导体器件，如MOS晶体管。
所述第一介质膜201的材料包括：低K介质材料。所述低K介质材料指的是相对介电常数小于3.9的介质材料。所述低K介质材料为多孔材料。
在本实施例中，所述第一介质膜201的材料包括：SiCOH。在其他实施例中，所述第一介质膜的材料包括：掺氟的二氧化硅(FSG)、掺硼的二氧化硅(BSG)、掺磷的二氧化硅(PSG)、掺硼磷的二氧化硅(BPSG)。
所述第一介质膜201的形成方法包括：化学气相沉积工艺或者物理气相沉积工艺。
后续在所述第一介质膜201内形成互连线，所述第一介质膜201的材料为低K介质材料，所述低K介质材料能够降低互连线之间的电容，能够降低互连结构中互连线的时间常数，减少电路信号的延迟。
所述第一区Ⅰ用于后续形成第一开口，所述第二区Ⅱ用于后续形成第二开口。
在本实施例中，所述第一介质膜201和基底200之间还具有第二停止层202。
所述第二停止层202的材料包括：氮化硅。所述第二停止层202的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
所述第二停止层202用于后续形成第一介质层内的第一开口和第二开口时作为停止层。
所述第一介质膜201的表面还具有第三掩膜层203，所述第三掩膜层203暴露出部分第一区Ⅰ和第二区Ⅱ第一介质膜201的顶部。所述第三掩膜层203作为后续形成第一介质层的掩膜。
所述第三掩膜层203的材料包括：氮化硅或者氮化钛。
在本实施例中，所述第一介质膜201和第三掩膜层203之间还具有第一过渡层(图中未标出)。所述第一过渡层用于改善第一介质膜201和第三掩膜层203之间的界面态。所述第一过渡层的材料包括：氧化硅。
请参考图3，以所述第三掩膜层203为掩膜，刻蚀所述第一过渡层和第一介质膜201，直至暴露出第二停止层202，形成第一介质层204，所述第一区Ⅰ第一介质层204内具有第一初始开口(图中未标出)，所述第二区Ⅱ第一介质层204内具有第二初始开口；去除所述第一初始开口底部的第二停止层202，形成第一开口205；去除所述第二初始开口底部的第二停止层202，形成第二开口270。
以所述第三掩膜层为掩膜，刻蚀所述第一过渡层和第一介质膜201的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
第一介质层204的材料包括：氧化硅或者氮氧化硅。所述第一介质层204用于实现后续第一互连部和第二互连部之间的电隔离。
所述第一初始开口用于形成第一开口205，所述第二初始开口用于形成第二开口270。
去除所述第一初始开口底部的第二停止层202的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
去除所述第二初始开口底部的第二停止层202的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一开口205用于后续容纳第一互连部，所述第二开口270用于后续容纳第二互连部。
所述第一开口205沿平行于基底200表面的方向上的尺寸小于32纳米。沿平行于基底200表面的方向上，所述第一开口205的尺寸决定后续位于第一开口内第一互连部的尺寸。
所述第一开口205和第二开口270之间具有第一介质层204，且第一开口205的侧壁到第二开口270侧壁的最小距离小于32纳米。
请参考图4，在所述第一开口205(见图3)、第二开口270(见图3)内和第三掩膜层203(见图3)表面形成第一互连材料层；平坦化所述第一互连材料层，直至暴露出第一过渡层，在所述第一开口205(见图3)内形成第一初始互连部206，在所述第二开口270(见图3)内形成第二初始互连部271。
所述第一互连材料层的材料为金属。在本实施例中，所述第一互连材料层的材料为铜，相应的，所述第一初始互连部206和第二初始互连部271的材料为铜。在其他实施例中，所述第一互连材料层的材料包括铝，相应的，所述第一初始互连部和第二初始互连部271的材料包括铝。
平坦化所述第一互连材料层的工艺包括：化学机械研磨工艺。在平坦化所述第一互连材料层的过程中，位于第一介质层204表面的第三掩膜层203被去除。
所述第二初始互连部271用于后续形成第二互连部。
在本实施例中，所述第一初始互连部用于后续形成第一互连部。在其他实施例中，后续不去除部分第一初始互连部，所述第一初始互连部用于作为第一互连部。所述第一初始互连部206沿平行于基底200表面方向上的尺寸小于32纳米。
第一初始互连部206到第二初始互连部271的最小距离小于32纳米。
请参考图5，去除部分第一初始互连部206，形成第一互连部207，所述第一互连部207的顶部表面低于第一介质层204的顶部表面；去除部分第二初始互连部271，形成第二互连部272，所述第二互连部272的顶部表面低于第一介质层204的顶部表面。
在本实施例中，去除部分第一互连部206，所形成的第一互连部207的顶部低于第一介质层204的顶部表面。
在其他实施例中，不去除部分第一初始互连部，所述第一初始互连部用于作为第一互连部。
在本实施例中，去除部分第一初始互连部206的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的参数包括：双氧水和稀释的氢氟酸溶液。在其他实施例中，去除部分第一互连部的工艺为湿法刻蚀工艺和干法刻蚀工艺的结合或者干法刻蚀工艺。
在本实施例中，去除部分第二初始互连部271的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的参数包括：双氧水和稀释的氢氟酸溶液。在其他实施例中，去除部分第二初始互连部的工艺为湿法刻蚀工艺和干法刻蚀工艺的结合或者干法刻蚀工艺。
在去除部分第一互连部206和第二初始互连部271的过程中，所述第一过渡层对第一介质层204的表面进行保护。
所述第二互连部272的顶部到第一介质层204顶部表面的距离为：10纳米～50纳米，选择所述第二互连部272的顶部到第一介质层204顶部表面的距离的意义在于：若所述第二互连部272的顶部到第一介质层204顶部表面的距离小于10纳米，为了防止后续形成的互连结构与第二互连部272的第一介质层204被击穿，使得用于容纳互连结构的通孔沿平行于基底200表面的尺寸过小，则在形成所述通孔的过程中，通孔底部的停止层难以被刻穿，使得后续位于通孔内的互连结构难以与第一互连部207发生电连接；若所述第二互连部272的顶部到第一介质层204顶部表面的距离大于50纳米，使得去除第二初始互连部271的量过多，使得第二互连部272的高度过小，不利于提高半导体器件的性能。
在本实施例中，所述第一介质层204的表面具有第一过渡层，因此，所述第二互连部272顶部到第一介质层204表面距离的影响因素包括：第一过渡层的厚度和第二初始互连部271的去除量。在其他实施例中，所述第一介质层表面无过渡层，因此，所述第二开口深度的影响因素包括：第二初始互连部的去除量。
所述第一互连部207沿平行于基底200表面方向上的尺寸小于32纳米，即：所述第一互连部207沿平行于基底200表面方向上的尺寸较小，则后续去除第一互连部207顶部的第一停止层的难度较大，为了降低去除第一互连部207顶部的第一停止层的难度，可扩大后续形成的通孔沿平行于基底200表面方向上的尺寸。尽管后续在第一互连部207顶部形成的互连结构侧壁沿平行于基底200表面方向上到第二互连部272侧壁的最小距离较小，但是，由于第二互连部272的顶部表面低于第一介质层204的顶部表面，使得互连结构还具有第一介质层204顶部到第二互连部272顶部的距离，使得互连结构到第二互连部272的距离依然较远，则互连结构与第二互连部272之间的第一介质层204不易被击穿，则互连结构与第二互连部272之间不易发生漏电，有利于提高半导体器件的性能。
请参考图6，在所述第一互连部207、第二互连部272和第一介质层204上形成第一停止层209；在所述第一停止层209表面形成第二介质膜210。
所述第一停止层209的材料包括：氧化铝。
所述第二介质膜210的材料包括：低K介质材料。所述低K介质材料指的是相对介电常数小于3.9的介质材料。所述低K介质材料为多孔材料。
在本实施例中，所述第二介质膜210的材料包括：SiCOH。在其他实施例中，所述第二介质膜的材料包括：掺氟的二氧化硅(FSG)、掺硼的二氧化硅(BSG)、掺磷的二氧化硅(PSG)、掺硼磷的二氧化硅(BPSG)。
在本实施例中，所述第一停止层209和第二介质膜210的材料不同，则所述第一停止层209与第二介质膜210具有较高的刻蚀选择比，使得后续形成通孔时，所述第二停止层209能够对第一互连部207和第二互连部272进行保护，使得第一互连部207和第二互连部272不被去除，有利于提高第一互连部206和第二互连部272的性能。
所述第二介质膜210的形成方法包括：化学气相沉积工艺或者物理气相沉积工艺。
后续在所述第二介质膜210内形成互连线，所述第二介质膜210的材料为低K介质材料，所述低K介质材料能够降低互连线之间的电容，能够降低互连结构中互连线的时间常数，减少电路信号的延迟。
所述第二介质膜210的表面具有掩膜结构(图中未示出)，所述掩膜结构的材料包括：氮化硅或者氮化钛。所述掩膜结构用于后续刻蚀所述第二介质膜，形成第二介质层，所述第二介质层内具有第三开口。
在本实施例中，所述掩膜结构和第二介质膜210之间还具有第二过渡层(图中未示出)，所述第二过渡层的材料包括：氧化硅，所述第二过渡层用于改善掩膜结构和第二介质膜210之间的界面态。
请参考图7，以所述掩膜结构为掩膜，刻蚀所述第二过渡层和第二介质膜210，形成第二介质层211，所述第二介质层211内具有第三初始开口212。
所述第三初始开口212包括：沟槽(图中未标出)和位于所述沟槽底部的初始通孔。在本实施例中，形成所述沟槽之后，形成所述初始通孔。在其他实施例中，形成所述沟槽之前，形成所述初始通孔。
在本实施例中，所述第二介质层211、通孔和沟槽的形成步骤包括：去除部分第二介质膜210和第一停止层209形成所述通孔和沟槽的步骤包括：在所述第二介质膜210表面形成第一掩膜层(图中未示出)，所述第一掩膜层暴露出部分第二介质膜210的顶部表面；以所述第一掩膜层为掩膜，刻蚀部分所述第二介质膜210，在所述第二介质膜210内形成沟槽(图中未标出)；在所述第二介质膜210表面和沟槽的部分底部形成第二掩膜层(图中未示出)，所述第二掩膜层暴露出沟槽底部部分第二介质膜210的表面；以所述第二掩膜层为掩膜，刻蚀所述第二介质膜210，直至暴露出第一停止层209的顶部表面，在所述第二介质膜210内形成初始通孔。
所述第二介质层211的材料包括氧化硅。所述第三初始开口212用于后续形成第三开口。
所述初始通孔沿平行于基底200表面的方向上的尺寸为：10纳米～40纳米，所述初始通孔用于后续形成通孔，后续位于通孔内的互连结构与第一互连部207a电连接。选择所述初始通孔沿平行于基底200表面方向上的尺寸的意义在于：若所述初始通孔沿平行于基底200表面方向上的尺寸小于10纳米，使得后续去除初始通孔底部的第二停止层209的难度较大，使得初始通孔底部的第二停止层209难以被刻穿，则后续位于通孔内的互连结构难以与第一互连部207电连接；若所述初始通孔沿平行于基底200表面的方向上的尺寸大于40纳米，使得第二互连部272顶部的第二介质膜210也将被去除，使得后续位于通孔的互连结构同时与第一互连部207和第二互连部272电连接，不利于提高半导体器件的性能。
请参考图8，去除所述第三初始开口212底部的第一停止层209，直至出第一互连部207的表面，形成第三开口213。
在本实施例中，去除所述第三初始开口212底部的第一停止层209具体指的是：去除所述初始通孔底部的第一停止层209。
去除所述第三初始开口212底部的第一停止层209的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述初始通孔沿平行于基底200表面的方向上的尺寸较大，使得去除所述第三初始开口212底部的第一停止层209较容易，所形成的第三开口213底部暴露出第一互连部207的表面，使得后续在所述第三开口213内形成的互连结构能够与第一互连部207电连接。
所述第三开口213用于后续容纳互连结构。
请参考图9，在所述第三开口213(见图8)内形成互连结构214。
所述互连结构214的形成步骤包括：在所述第三开口213内和第二介质层211表面形成互连结构膜；平坦化所述互连结构膜，直至暴露出第二介质层211的顶部表面，在所述第三开口213内形成互连结构214。
所述互连结构膜的材料为金属，在本实施例中，所述互连结构膜的材料为铜，相应的，互连结构214的材料为铜。在其他实施例中，所述互连结构膜的材料包括：铝，相应的，所述互连结构的材料包括：铝。
所述互连结构214与第一互连部207实现电连接的同时，所述互连结构214到第二互连部272的距离不仅包括沿平行于基底200方向上到第二互连部272的距离，还包括第一介质层204到第二互连部272顶部的距离，即：互连结构214到第二互连部272之间的距离较远，则所述互连结构214与第二互连部272之间的第一介质层204不易被击穿，因此，所述互连结构214和第二互连部272之间不易发生漏电，有利于提高半导体器件的性能。
相应的，本发明还提供一种半导体结构，请参考图9，包括：基底200，所述基底200上具有第一介质层204，所述第一介质层204具有第一区Ⅰ和位于第一区Ⅰ两侧的第二区Ⅱ，所述第一区Ⅰ的第一介质层204内具有第一开口205(见图3)，所述第二区Ⅱ的第一介质层204内具有第二开口270(见图3)；
位于所述第一开口205内的第一互连部207；
位于所述第二开口272内的第二互连部272，所述第二互连部272的顶部表面低于第一介质层204的顶部表面；
位于所述第一互连部207、第二互连部272和第一介质层204表面的第二介质层211，所述第二介质层211内具有第三开口213(见图8)，所述第三开口213底部暴露出第一互连部206表面；
位于所述第三开口213(见图8)内的互连结构214。
所述第二互连部272的顶部到第一介质层204顶部表面的距离为10纳米～50纳米。
所述第三开口213包括沟槽和位于所述沟槽底部的通孔，所述通孔底部暴露出第一互连部206的顶部。
所述通孔沿平行于基底200表面方向上的尺寸为：10纳米～40纳米。
所述第一互连部207沿垂直于第一互连部206侧壁的方向上的尺寸小于32纳米。
第一互连部207到第二互连部272的距离小于32纳米。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有第一介质层，所述第一介质层具有第一区和位于第一区两侧的第二区，所述第一区的第一介质层内具有第一开口，所述第二区的第一介质层内具有第二开口；
在所述第一开口内形成第一互连部；
在所述第二开口内形成第二互连部，所述第二互连部的顶部表面低于第一介质层的顶部表面；
在所述第一互连部、第二互连部和第一介质层表面形成第二介质层，所述第二介质层内具有第三开口，所述第三开口底部暴露出第一互连部表面；
在所述第三开口内形成互连结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一互连部的顶部表面低于第一介质层的顶部表面；所述第一互连部和第二互连部的形成步骤包括：在所述第一开口和第二开口内、以及第一介质层的顶部表面形成第一互连材料层；平坦化所述第一互连材料层，直至暴露出第一介质层的顶部表面，在所述第一开口内形成第一初始互连部，在所述第二开口内形成第二初始互连部；回刻蚀部分第一初始互连部，形成第一互连部，所述第一互连部的顶部表面低于第一介质层的顶部表面；回刻蚀部分第二初始互连部，形成第二互连部，所述第二互连部的顶部表面低于第一介质层的顶部表面。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二互连部的顶部到第一介质层顶部表面的距离为：10纳米～50纳米。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三开口的形成步骤包括：在所述第一互连部、第二互连部和第一介质层的表面形成第二介质膜；去除部分第二介质膜，直至暴露出第一互连部的顶部表面，形成所述第三开口；所述第三开口包括沟槽和位于所述沟槽底部的通孔，且所述通孔底部暴露出第一互连部。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述沟槽之后，形成所述通孔，形成所述通孔和沟槽的方法包括：在所述第二介质膜表面形成第一掩膜层，所述第一掩膜层暴露出部分第二介质膜的顶部表面；以所述第一掩膜层为掩膜，刻蚀部分所述第二介质膜，在所述第二介质膜内形成沟槽；在所述第二介质膜表面和沟槽的部分底部形成第二掩膜层，所述第二掩膜层暴露出沟槽底部部分第二介质膜的表面；以所述第二掩膜层为掩膜，刻蚀所述第二介质膜，直至暴露出第一停止层的顶部表面，在所述第二介质膜内形成初始通孔；去除所述初始通孔底部的第一停止层，形成通孔。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，所述通孔底部沿平行于基底表面方向上的尺寸为：10纳米～40纳米。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一互连部沿垂直于第一互连部侧壁的方向上的尺寸小于32纳米。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，第一互连部到第二互连部的距离小于32纳米。
9.一种半导体结构，其特征在于，包括：
基底，所述基底上具有第一介质层，所述第一介质层具有第一区和位于第一区两侧的第二区，所述第一区的第一介质层内具有第一开口，所述第二区的第一介质层内具有第二开口；
位于所述第一开口内的第一互连部；
位于所述第二开口内的第二互连部，所述第二互连部的顶部表面低于第一介质层的顶部表面；
位于所述第一互连部、第二互连部和第一介质层表面的第二介质层，所述第二介质层内具有第三开口，所述第三开口底部暴露出第一互连部表面；
位于所述第三开口内的互连结构。
10.如权利要求9所述的半导体结构，其特征在于，所述第二互连部顶部到第一介质层顶部的距离为10纳米～50纳米。
11.如权利要求9所述的半导体结构，其特征在于，所述第三开口包括沟槽和位于所述沟槽底部的通孔，且所述通孔底部暴露出第一互连部。
12.如权利要求11所述的半导体结构，其特征在于，所述通孔底部沿平行于基底表面方向上的尺寸为：10纳米～40纳米。
13.如权利要求9所述的半导体结构，其特征在于，所述第一互连部沿垂直于第一互连部侧壁的方向上的尺寸小于32纳米。
14.如权利要求9所述的半导体结构，其特征在于，第一互连部到第二互连部的距离小于32纳米。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220304163A1 (en) * 2021-03-19 2022-09-22 Ajinomoto Co., Inc. Method for making printed wiring board, printed wiring board, and adhesive film for making printed wiring board

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120104471A1 (en) * 2010-10-28 2012-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure for reducing gate resistance and method of making the same
CN102468219A (zh) * 2010-11-01 2012-05-23 中芯国际集成电路制造(上海)有限公司 互连结构的制造方法
TW201519394A (zh) * 2013-11-14 2015-05-16 Taiwan Semiconductor Mfg Co Ltd 半導體裝置及其形成方法
US20180040510A1 (en) * 2016-08-05 2018-02-08 International Business Machines Corporation Selective recessing to form a fully aligned via

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6861686B2 (en) * 2003-01-16 2005-03-01 Samsung Electronics Co., Ltd. Structure of a CMOS image sensor and method for fabricating the same
JP2010056227A (ja) * 2008-08-27 2010-03-11 Toshiba Corp 半導体装置及び半導体装置の製造方法
US8399350B2 (en) * 2010-02-05 2013-03-19 International Business Machines Corporation Formation of air gap with protection of metal lines
US9653399B2 (en) * 2015-02-13 2017-05-16 Qualcomm Incorporated Middle-of-line integration methods and semiconductor devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120104471A1 (en) * 2010-10-28 2012-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure for reducing gate resistance and method of making the same
CN102468219A (zh) * 2010-11-01 2012-05-23 中芯国际集成电路制造(上海)有限公司 互连结构的制造方法
TW201519394A (zh) * 2013-11-14 2015-05-16 Taiwan Semiconductor Mfg Co Ltd 半導體裝置及其形成方法
US20180040510A1 (en) * 2016-08-05 2018-02-08 International Business Machines Corporation Selective recessing to form a fully aligned via

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