CN106952862A - 半导体器件的形成方法 - Google Patents

半导体器件的形成方法 Download PDF

Info

Publication number
CN106952862A
CN106952862A CN201610006642.1A CN201610006642A CN106952862A CN 106952862 A CN106952862 A CN 106952862A CN 201610006642 A CN201610006642 A CN 201610006642A CN 106952862 A CN106952862 A CN 106952862A
Authority
CN
China
Prior art keywords
layer
contact hole
etching
mask layer
semiconductor devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610006642.1A
Other languages
English (en)
Inventor
张海洋
袁光杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610006642.1A priority Critical patent/CN106952862A/zh
Publication of CN106952862A publication Critical patent/CN106952862A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

一种半导体器件的形成方法，在接触孔图形开口和沟槽图形开口对准较差的情况下，沿所述接触孔图形开口对平坦层进行第一刻蚀，直至暴露出所述掩膜层的表面；第一刻蚀后，沿所述接触孔图形开口对掩膜层和平坦层进行第二刻蚀，直至暴露出过渡氧化层的表面，第二刻蚀对掩膜层的刻蚀速率大于对过渡氧化层的刻蚀速率；第二刻蚀后，沿所述接触孔图形开口对过渡氧化层和介质层进行第三刻蚀，在介质层中形成接触孔，第三刻蚀对过渡氧化层的刻蚀速率大于对掩膜层的刻蚀速率；所述三步骤的刻蚀能够避免在接触孔图形开口和沟槽图形开口对准较差的情况下形成的接触孔的宽度过小的现象，避免半导体器件发生断路。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。
背景技术
随着半导体集成电路工艺技术的不断进步，当半导体器件缩小至深亚微米的范围时，半导体器件之间的高性能、高密度连接需要通过互联结构实现。互联结构中易形成寄生电阻和寄生电容，从而出现寄生效应，导致金属连线传递的时间延迟，人们面临着如何克服由于连接长度的急速增长而带来的RC(R指电阻，C指电容)延迟显著增加的问题。
为了克服互联中的寄生效应，在大规模集成电路后段工艺互联的集成工艺中，一方面，寄生电容正比于互联层绝缘介质的相对介电常数K，因此使用低K材料尤其是超低介电常数(Ultra-low dielectric constant，ULK)的材料代替传统的SiO2介质材料已成为满足高速芯片的发展的需要，另一方面，由于铜具有较低的电阻率、优越的抗电迁移特性和高的可靠性，能够降低金属的互连电阻，进而减小总的互连延迟效应，现已由常规的铝互连改变为低电阻的铜互连。
然而，现有技术形成的半导体器件的性能有待提高。
发明内容
本发明解决的问题是在接触孔图形开口和沟槽图形开口对准较差的情况下避免形成的接触孔的宽度过小的现象，避免半导体器件发生断路。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底和位于基底上的介质层，所述基底内形成有底层金属层；在所述介质层上由下到上依次形成过渡氧化层和掩膜层，所述掩膜层中具有沟槽图形开口；形成覆盖所述掩膜层和所述沟槽图形开口的平坦层；在所述平坦层上形成具有接触孔图形开口的光刻胶层，所述接触孔图形开口和所述沟槽图形开口错位；沿所述接触孔图形开口对平坦层进行第一刻蚀，直至暴露出所述掩膜层的表面；第一刻蚀后，沿所述接触孔图形开口对掩膜层和平坦层进行第二刻蚀，直至暴露出过渡氧化层的表面，第二刻蚀对掩膜层的刻蚀速率大于对过渡氧化层的刻蚀速率；第二刻蚀后，沿所述接触孔图形开口对过渡氧化层和介质层进行第三刻蚀，在介质层中形成接触孔，第三刻蚀对过渡氧化层的刻蚀速率大于对掩膜层的刻蚀速率；去除所述光刻胶层和平坦层后，以所述掩膜层为掩膜刻蚀介质层直至暴露出底层金属层的表面，在介质层中形成沟槽。
可选的，第二刻蚀对掩膜层的刻蚀速率与对过渡氧化层的刻蚀速率的比值为10～100。
可选的，所述第二刻蚀为各向异性等离子体刻蚀工艺，参数为：采用的气体为C4F8、CF4、CH4、N2和SiCl4，C4F8的流量为10sccm～100sccm，CF4的流量为10sccm～200sccm，CH4的流量为0sccm～100sccm，N2的流量为10sccm～200sccm，SiCl4的流量为0sccm～100sccm，源射频功率为100瓦～1000瓦，偏置射频功率为10瓦～200瓦，腔室压强为5mtoor～100mtoor。
可选的，第三刻蚀对过渡氧化层的刻蚀速率与对掩膜层的刻蚀速率的比值为10～100。
可选的，所述第三刻蚀为各向异性等离子体刻蚀工艺，参数为：采用的气体为CF4、CH2F2、CH3F、CHF3、N2和H2，CF4的流量为0sccm～100sccm，CH2F2的流量为10sccm～200sccm，CH3F的流量为0sccm～100sccm，CHF3的流量为0sccm～100sccm，N2的流量为10sccm～200sccm，H2的流量为10sccm～300sccm，源射频功率为100瓦～1000瓦，偏置射频功率为50瓦～200瓦，腔室压强为5mtorr～50mtorr。
可选的，所述第一刻蚀为各向异性等离子体刻蚀工艺，参数为：采用的气体为CH2F2、N2和H2，CH2F2的流量为10sccm～200sccm，N2的流量为10sccm～200sccm，H2的流量为10sccm～300sccm，源射频功率为100瓦～1000瓦，偏置射频功率为50瓦～200瓦，腔室压强为5mtorr～50mtorr。
可选的，所述掩膜层的材料为氮化钛或氮化钽。
可选的，所述过渡氧化层的材料为氧化硅。
可选的，所述平坦层的材料为无定型碳。
可选的，所述介质层的材料为低K介质材料或超低K介质材料。
可选的，还包括：在所述掩膜层顶部表面和平坦层之间形成隔离氧化层；沿所述沟槽图形开口对平坦层和隔离氧化层进行第一刻蚀，直至暴露出所述掩膜层的表面。
可选的，还包括：在所述沟槽和接触孔中填充导电层。
与现有技术相比，本发明的技术方案具有以下优点：
针对接触孔图形开口和沟槽图形开口对准较差的情况下，在形成接触孔的过程中，依次进行了三个步骤的刻蚀，分别为：第一刻蚀，沿所述接触孔图形开口对平坦层进行刻蚀直至暴露出所述掩膜层的表面；第二刻蚀，沿所述接触孔图形开口对掩膜层和平坦层进行刻蚀，直至暴露出过渡氧化层的表面，第二刻蚀对掩膜层的刻蚀速率大于对过渡氧化层的刻蚀速率；第三刻蚀，沿所述接触孔图形开口对过渡氧化层和介质层进行刻蚀，在介质层中形成接触孔，第三刻蚀对过渡氧化层的刻蚀速率大于对掩膜层的刻蚀速率。第二刻蚀中，会去除接触孔图形开口下方的部分平坦层，且由于在第二刻蚀对掩膜层的刻蚀速率大于对过渡氧化层的刻蚀速率，使得将接触孔图形开口下的掩膜层也去除并停止在过渡氧化层的表面，避免了由于接触孔图形开口和沟槽图形开口对准较差引起的所述掩膜层对接触孔的形成过程造成较大的阻挡；第三刻蚀中，由于第三刻蚀对过渡氧化层的刻蚀速率大于对掩膜层的刻蚀速率，此时的掩膜层在形成接触孔的过程中起到掩膜作用，而将过渡氧化层刻蚀开并在进一步的刻蚀介质层，在介质层中形成接触孔，从而避免了形成的接触孔的宽度过小，避免半导体器件发生断路。
附图说明
图1至图6是现有技术中半导体器件形成过程的结构示意图；
图7至图17是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术中形成的半导体器件的性能仍有待提高。
图1至图6是现有技术中半导体器件形成过程的结构示意图。
参考图1，提供基底100和位于基底上的介质层130，所述基底100内形成有底层金属层110。所述基底100和介质层130之间还具有刻蚀阻挡层120。
参考图2，在所述介质层130上由下到上依次形成过渡氧化层140和掩膜层150，所述掩膜层150中具有沟槽图形开口151。
参考图3，形成覆盖所述掩膜层150和所述沟槽图形开口151的平坦层160；在所述平坦层160上形成具有接触孔图形开口171的光刻胶层170，光刻胶层170覆盖沟槽图形开口151上的部分平坦层160表面且暴露掩膜层150上的部分平坦层160表面。
参考图4，以所述光刻胶层170和掩膜层150为掩膜刻蚀部分厚度的介质层130，在所述介质层130中形成接触孔180。在刻蚀介质层130以形成接触孔180的同时也对平坦层160和过渡氧化层140进行了刻蚀。
参考图5，形成接触孔180后，去除光刻胶层170(参考图4)和平坦层160(参考图4)。
参考图6，去除光刻胶层170(参考图4)和平坦层160(参考图4)后，以所述掩膜层150为掩膜刻蚀过渡氧化层140和介质层130直至暴露出底层金属层110的表面，在所述介质层130中形成沟槽190。
研究发现，上述半导体器件形成方法中，针对接触孔图形开口和沟槽图形开口对准较差的情况下，形成的接触孔的宽度过小，从而导致半导体器件发生断路的现象，原因在于：
当所述接触孔图形开口和沟槽图形开口对准较差时，在接触孔图形开口和沟槽图形开口的宽度方向上，接触孔图形开口只有一侧搭载在掩膜层上，(参考图3)，使得沟槽图形开口和接触孔图形开口交叠部分的宽度变小，在以所述光刻胶层和掩膜层为掩膜刻蚀部分厚度的介质层以形成接触孔的过程中，掩膜层作为掩膜对刻蚀起到阻挡作用，使得只能将沟槽图形开口和接触孔图形开口交叠部分对应宽度的介质层进行刻蚀，使得在介质层形成的接触孔的宽度过小，后续在接触孔中填充导电层的难度较大，容易出现导电层和底层金属层之间断路。
在此基础上，本发明提供一种半导体器件的形成方法，在接触孔图形开口和沟槽图形开口对准较差的情况下，沿所述接触孔图形开口对平坦层进行第一刻蚀，直至暴露出所述掩膜层的表面；第一刻蚀后，沿所述接触孔图形开口对掩膜层和平坦层进行第二刻蚀，直至暴露出过渡氧化层的表面，第二刻蚀对掩膜层的刻蚀速率大于对过渡氧化层的刻蚀速率；第二刻蚀后，沿所述接触孔图形开口对过渡氧化层和介质层进行第三刻蚀，在介质层中形成接触孔，第三刻蚀对过渡氧化层的刻蚀速率大于对掩膜层的刻蚀速率；所述三步骤的刻蚀能够避免在接触孔图形开口和沟槽图形开口对准较差的情况下形成的接触孔的宽度过小的现象，避免半导体器件发生断路。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图17是本发明一实施例中半导体器件形成过程的结构示意图。
参考图7，提供基底200和位于基底200上的介质层230，所述基底内形成有底层金属层210。
所述基底200包括半导体衬底和位于半导体衬底上的金属介质层(未图示)，所述底层金属层210位于金属介质层中。
所述半导体衬底中还可以具有半导体结构，所述半导体结构为PMOS晶体管、NMOS晶体管、CMOS晶体管、电容器、电阻器或电感器。
所述底层金属层210用于和所述半导体衬底中的半导体结构及待形成的导电层相连。所述底层金属层210的材料为铜或铜铝合金等导电材料。
所述介质层230的材料为低K介质材料(低K介质材料指相对介电常数大于等于2.6、小于3.9的介质材料)或超低K介质材料(超低K介质材料指相对介电常数小于2.6的介质材料)。所述介质层230的材料为低K介质材料或超低K介质材料时，介质层230的材料为SiOH、SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。本实施例中，所述介质层230的材料为超低K介质材料，所述超低K介质材料为SiCOH。
本实施例中，在所述基底200与介质层230之间还形成有刻蚀阻挡层220，在后续刻蚀工艺过程中对刻蚀阻挡层220的刻蚀速率远小于对介质层230的刻蚀速率，从而起到刻蚀停止作用，避免刻蚀工艺对基底200造成过刻蚀。
参考图8，在所述介质层230上由下到上依次形成过渡氧化层240和掩膜层250，所述掩膜层250中具有沟槽图形开口251。
所述过渡氧化层240的作用为：(1)由于介质层230为低K介质材料或超低K介质材料，通常介质层230的结构较疏松，过渡氧化层240可以防止在形成掩膜层250的过程中掩膜层250的材料进入介质层230中，影响介质层230的介电常数；(2)作为后续第二刻蚀的刻蚀停止层。
所述过渡氧化层240的材料为氧化硅，形成过渡氧化层240的工艺为沉积工艺，如等离子体化学气相沉积工艺或原子层沉积工艺。
图9为掩膜层250的立体示意图，所述掩膜层250为单层结构或叠层结构，掩膜层250的材料为氮化钛或氮化钽。所述掩膜层250中具有若干个分立排列的沟槽图形开口251，所述沟槽图形开口251定义出后续形成的沟槽的位置和形状。本实施例中，以所述沟槽图形开口251的数量为一个作为示例，在实际工艺中，可以根据具体情况设计沟槽图形开口251的数量。
需要说明的是，在掩膜层250表面还可以形成隔离氧化层(未图示)，作用为：防止掩膜层250中的氮元素后续通过平坦层进入光刻胶层中，避免后续形成的光刻胶层中毒。所述隔离氧化层的材料为氧化硅。
参考图10，形成覆盖所述掩膜层250和所述沟槽图形开口251(参考图8)的平坦层260；在所述平坦层260上形成具有接触孔图形开口271的光刻胶层270，所述接触孔图形开口271和所述沟槽图形开口251错位。
所述接触孔图形开口271和所述沟槽图形开口251错位指的是：接触孔图形开口271和沟槽图形开口251对准较差，在接触孔图形开口271的宽度方向上，接触孔图形开口271只有一侧搭载在掩膜层250上，接触孔图形开口271的另一侧投影在沟槽图形开口251内的平坦层260上。
所述平坦层260的材料为无定型碳。形成所述平坦层260的工艺为旋涂工艺或化学气相沉积工艺。
当在掩膜层250表面形成隔离氧化层时，所述平坦层260还覆盖隔离氧化层。
图11为光刻胶层270的立体示意图。所述光刻胶层270中具有接触孔图形开口271，所述接触孔图形开口271定义出后续形成的接触孔的位置和形状。本实施例中，以所述接触孔图形开口271的数量为一个作为示例，在实际工艺中，可以根据具体情况设计接触孔图形开口271的数量。
当沟槽图形开口251的数量为多个，接触孔图形开口271的数量为多个时，对于每个接触孔图形开口271，每个接触孔图形开口271仅暴露出一个沟槽图形开口251正上方的平坦层260的部分区域。
随着特征尺寸的不断减小，需要形成的沟槽的宽度越来越小，随之对应的沟槽图形开口251的宽度也越来越小，而接触孔图形开口271的孔径比沟槽图形开口251的宽度大，使得后续形成的接触孔的宽度可以由沟槽图形开口251的宽度决定，所述宽度指的是平行于沟槽图形开口251宽度方向上的尺寸，后续形成的接触孔的长度可以由接触孔图形开口271的孔径决定，所述长度为平行于基底200表面且垂直于沟槽图形开口251宽度方向上的尺寸，即后续形成的接触孔的宽度最大限度的利用了沟槽图形开口251的宽度尺寸，有利于后续在接触孔中填充导电层。
由于在形成光刻胶层270的过程中，受到光刻工艺极限的精度的限制，使得在光刻胶层270中的接触孔图形开口271的位置与沟槽图形开口251的位置的对准情况较差，甚至在接触孔图形开口271的宽度方向上，接触孔图形开口271只有一侧搭载在掩膜层250上，在此情况下，接触孔图形开口271和沟槽图形开口251交叠的部分较小。
为了在光刻胶层270中的接触孔图形开口271的位置与沟槽图形开口251的位置的对准情况较差的情况下，避免后续形成的接触孔的宽度过小，本发明采用了三步骤的刻蚀，包括第一刻蚀、第二刻蚀和第三刻蚀。下面分别对第一刻蚀、第二刻蚀和第三刻蚀进行说明。
参考图12，沿所述接触孔图形开口271对平坦层260进行第一刻蚀，直至暴露出所述掩膜层250的表面。
第一刻蚀以掩膜层250为刻蚀停止层。具体的，第一刻蚀为各向异性干刻工艺，如各向异性等离子体刻蚀工艺或反应离子刻蚀工艺。
本实施例中，第一刻蚀为各向异性等离子体刻蚀工艺，参数为：采用的气体为CH2F2、N2和H2，CH2F2的流量为10sccm～200sccm，N2的流量为10sccm～200sccm，H2的流量为10sccm～300sccm，源射频功率为100瓦～1000瓦，偏置射频功率为50瓦～200瓦，腔室压强为5mtorr～50mtorr。
当在掩膜层250表面形成所述隔离氧化层时，对沿所述沟槽图形开口251对平坦层260和所述隔离氧化层进行第一刻蚀，直至暴露出所述掩膜层250的表面。
参考图13，第一刻蚀后，沿所述接触孔图形开口271对掩膜层250和平坦层260进行第二刻蚀，直至暴露出过渡氧化层240的表面，第二刻蚀对掩膜层250的刻蚀速率大于对过渡氧化层240的刻蚀速率。
若所述第二刻蚀对掩膜层250的刻蚀速率与对过渡氧化层240的刻蚀速率的比值为小于10，导致第二刻蚀很难将掩膜层250刻蚀开，导致后续形成的接触孔的宽度过小，且第二刻蚀难以停止在过渡氧化层240上；若第二刻蚀对掩膜层250的刻蚀速率与对过渡氧化层240的刻蚀速率的比值为大于100，受到工艺条件的限制。故选择第二刻蚀对掩膜层250的刻蚀速率与对过渡氧化层240的刻蚀速率的比值为10～100。
第二刻蚀以过渡氧化层240为刻蚀停止层。具体的，第二刻蚀为各向异性干刻工艺，如各向异性等离子体刻蚀工艺或反应离子刻蚀工艺。
本实施例中，第二刻蚀为各向异性等离子体刻蚀工艺，参数为：采用的气体为C4F8、CF4、CH4、N2和SiCl4，C4F8的流量为10sccm～100sccm，CF4的流量为10sccm～200sccm，CH4的流量为0sccm～100sccm，N2的流量为10sccm～200sccm，SiCl4的流量为0sccm～100sccm，源射频功率为100瓦～1000瓦，偏置射频功率为10瓦～200瓦，腔室压强为5mtoor～100mtoor。
参考图14，图14第二刻蚀后掩膜层250的立体示意图，需要说明的是，第二刻蚀将接触孔图形开口271正下方的掩膜层250刻蚀开，被刻蚀到的掩膜层250区域对应的沟槽图形开口251的宽度增加，而对于未被刻蚀到的掩膜层250区域对应的沟槽图形开口251的宽度不变。
参考图15，第二刻蚀后，沿所述接触孔图形开口271对过渡氧化层240和介质层230进行第三刻蚀，在介质层230中形成接触孔280，第三刻蚀对过渡氧化层240的刻蚀速率大于对掩膜层250的刻蚀速率。
若所述第三刻蚀对过渡氧化层240的刻蚀速率与对掩膜层250的刻蚀速率的比值为小于10，导致第二刻蚀很难将过渡氧化层240刻蚀开，且第二刻蚀还会刻蚀损耗部分掩膜层250，使得在沟槽图形开口251中和接触孔图形开口271没有交叠的区域中，沟槽图形开口251的宽度增加，导致后续相邻的沟槽之间容易短路；若第三刻蚀对过渡氧化层240的刻蚀速率与对掩膜层250的刻蚀速率的比值为大于100，会受到工艺条件的限制。故选择第三刻蚀对过渡氧化层240的刻蚀速率与对掩膜层250的刻蚀速率的比值为10～100。
所述第三刻蚀为各向异性干刻工艺，如各向异性等离子体刻蚀工艺或反应离子刻蚀工艺。本实施例中，第三刻蚀为各向异性等离子体刻蚀工艺，参数为：采用的气体为CF4、CH2F2、CH3F、CHF3、N2和H2，CF4的流量为0sccm～100sccm，CH2F2的流量为10sccm～200sccm，CH3F的流量为0sccm～100sccm，CHF3的流量为0sccm～100sccm，N2的流量为10sccm～200sccm，H2的流量为10sccm～300sccm，源射频功率为100瓦～1000瓦，偏置射频功率为50瓦～200瓦，腔室压强为5mtorr～50mtorr。
参考图16，第三刻蚀后，去除所述光刻胶层270(参考图15)和平坦层260(参考图15)。
去除光刻胶层270和平坦层260的工艺为湿刻工艺或干刻工艺。
本实施例在形成接触孔280的刻蚀过程中，光刻胶层270被消耗一部分，形成接触孔280后需要去除所述光刻胶层270和平坦层260。在其它实施例中，若在形成接触孔280的刻蚀过程中，光刻胶层270被消耗完，形成接触孔280后则只需要去除平坦层260。
参考图17，去除所述光刻胶层270和平坦层后260，以所述掩膜层250为掩膜刻蚀介质层230直至暴露出底层金属层210的表面，在介质层230中形成沟槽290。
本实施例中，在形成沟槽290的过程中，也将接触孔280的深度增加，刻蚀所述介质层230以及刻蚀阻挡层220，直至暴露出底层金属层210的表面。在其它实施例中，可以在沟槽290形成之后，采用额外的刻蚀工艺刻蚀开刻蚀阻挡层220以暴露出底层金属层210的表面。
形成沟槽280后，在所述接触孔280和沟槽290中填充导电层(未图示)。所述导电层的材料为铜、铝或钨等导电材料。本实施例中，所述导电层的材料为铜。形成所述导电层的工艺为电镀工艺或者沉积工艺。
需要说明的是，本实施例中，接触孔图形开口271和沟槽图形开口251交叠的区域指的是接触孔图形开口271的区域投影于沟槽图形开口251的区域后具有重叠的部分。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底和位于基底上的介质层，所述基底内形成有底层金属层；
在所述介质层上由下到上依次形成过渡氧化层和掩膜层，所述掩膜层中具有沟槽图形开口；
形成覆盖所述掩膜层和所述沟槽图形开口的平坦层；
在所述平坦层上形成具有接触孔图形开口的光刻胶层，所述接触孔图形开口和所述沟槽图形开口错位；
沿所述接触孔图形开口对平坦层进行第一刻蚀，直至暴露出所述掩膜层的表面；
第一刻蚀后，沿所述接触孔图形开口对掩膜层和平坦层进行第二刻蚀，直至暴露出过渡氧化层的表面，第二刻蚀对掩膜层的刻蚀速率大于对过渡氧化层的刻蚀速率；
第二刻蚀后，沿所述接触孔图形开口对过渡氧化层和介质层进行第三刻蚀，在介质层中形成接触孔，第三刻蚀对过渡氧化层的刻蚀速率大于对掩膜层的刻蚀速率；
去除所述光刻胶层和平坦层后，以所述掩膜层为掩膜刻蚀介质层直至暴露出底层金属层的表面，在介质层中形成沟槽。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，第二刻蚀对掩膜层的刻蚀速率与对过渡氧化层的刻蚀速率的比值为10～100。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述第二刻蚀为各向异性等离子体刻蚀工艺，参数为：采用的气体为C4F8、CF4、CH4、N2和SiCl4，C4F8的流量为10sccm～100sccm，CF4的流量为10sccm～200sccm，CH4的流量为0sccm～100sccm，N2的流量为10sccm～200sccm，SiCl4的流量为0sccm～100sccm，源射频功率为100瓦～1000瓦，偏置射频功率为10瓦～200瓦，腔室压强为5mtoor～100mtoor。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，第三刻蚀对过渡氧化层的刻蚀速率与对掩膜层的刻蚀速率的比值为10～100。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，所述第三刻蚀为各向异性等离子体刻蚀工艺，参数为：采用的气体为CF4、CH2F2、CH3F、CHF3、N2和H2，CF4的流量为0sccm～100sccm，CH2F2的流量为10sccm～200sccm，CH3F的流量为0sccm～100sccm，CHF3的流量为0sccm～100sccm，N2的流量为10sccm～200sccm，H2的流量为10sccm～300sccm，源射频功率为100瓦～1000瓦，偏置射频功率为50瓦～200瓦，腔室压强为5mtorr～50mtorr。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一刻蚀为各向异性等离子体刻蚀工艺，参数为：采用的气体为CH2F2、N2和H2，CH2F2的流量为10sccm～200sccm，N2的流量为10sccm～200sccm，H2的流量为10sccm～300sccm，源射频功率为100瓦～1000瓦，偏置射频功率为50瓦～200瓦，腔室压强为5mtorr～50mtorr。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述掩膜层的材料为氮化钛或氮化钽。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述过渡氧化层的材料为氧化硅。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述平坦层的材料为无定型碳。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述介质层的材料为低K介质材料或超低K介质材料。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在所述掩膜层顶部表面和平坦层之间形成隔离氧化层；沿所述沟槽图形开口对平坦层和隔离氧化层进行第一刻蚀，直至暴露出所述掩膜层的表面。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在所述沟槽和接触孔中填充导电层。
CN201610006642.1A 2016-01-06 2016-01-06 半导体器件的形成方法 Pending CN106952862A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610006642.1A CN106952862A (zh) 2016-01-06 2016-01-06 半导体器件的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610006642.1A CN106952862A (zh) 2016-01-06 2016-01-06 半导体器件的形成方法

Publications (1)

Publication Number Publication Date
CN106952862A true CN106952862A (zh) 2017-07-14

Family

ID=59465553

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610006642.1A Pending CN106952862A (zh) 2016-01-06 2016-01-06 半导体器件的形成方法

Country Status (1)

Country Link
CN (1) CN106952862A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640655A (zh) * 2019-03-01 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6312874B1 (en) * 1998-11-06 2001-11-06 Advanced Micro Devices, Inc. Method for forming a dual damascene trench and underlying borderless via in low dielectric constant materials
US20030176058A1 (en) * 2002-03-18 2003-09-18 Applies Materials, Inc. Method of forming a dual damascene structure using an amorphous silicon hard mask
US20040137711A1 (en) * 2002-10-30 2004-07-15 Takatoshi Deguchi Method for manufacturing semiconductor device
US20080020585A1 (en) * 2006-03-28 2008-01-24 Ryukichi Shimizu Semiconductor device fabricating method, plasma processing system and storage medium

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6312874B1 (en) * 1998-11-06 2001-11-06 Advanced Micro Devices, Inc. Method for forming a dual damascene trench and underlying borderless via in low dielectric constant materials
US20030176058A1 (en) * 2002-03-18 2003-09-18 Applies Materials, Inc. Method of forming a dual damascene structure using an amorphous silicon hard mask
US20040137711A1 (en) * 2002-10-30 2004-07-15 Takatoshi Deguchi Method for manufacturing semiconductor device
US20080020585A1 (en) * 2006-03-28 2008-01-24 Ryukichi Shimizu Semiconductor device fabricating method, plasma processing system and storage medium

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111640655A (zh) * 2019-03-01 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111640655B (zh) * 2019-03-01 2023-04-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Similar Documents

Publication Publication Date Title
TWI397948B (zh) 製造厚導線結構之雙鑲嵌製程
US10978389B2 (en) Semiconductor device and manufacturing method thereof
CN105720004B (zh) 半导体结构的形成方法
TWI529885B (zh) 積體電路結構及其製造方法
US20130295769A1 (en) Methods of patterning small via pitch dimensions
KR101027172B1 (ko) 인터커넥트 컨택트의 건식 에치백
TWI671810B (zh) 半導體裝置的形成方法與半導體裝置
CN108074861A (zh) 半导体结构及其制造方法
CN107731739A (zh) 半导体结构的形成方法
KR20030020301A (ko) 오가노실리케이트 글래스의 이중 다마신 구조를 에칭하는방법
US20150047891A1 (en) Integrated Circuit Features with Fine Line Space and Methods for Forming the Same
CN109427578A (zh) 半导体结构及其形成方法
CN104347488B (zh) 互连结构的形成方法
CN106356330B (zh) 半导体结构的形成方法
JP2002170885A (ja) 半導体装置の製造方法
CN106409752A (zh) 半导体结构的形成方法
CN106684031A (zh) 半导体结构的制造方法
CN106952863B (zh) 半导体器件的形成方法
JP3312604B2 (ja) 半導体装置の製造方法
CN106711082B (zh) 半导体器件的制造方法
CN106952862A (zh) 半导体器件的形成方法
CN107516646A (zh) 半导体器件的形成方法
CN109427650A (zh) 半导体结构及其形成方法
CN102034733A (zh) 互连结构及其形成方法
US11615983B2 (en) Semiconductor structure and method for forming the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170714

RJ01 Rejection of invention patent application after publication