JP4507257B2 - 半導体要素及び方法 - Google Patents

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Description

本発明は、一般に、半導体製造方法に関し、特に、２つのＭＯＳトランジスタ間の自己整合コンタクト（self-aligned contact）を提供することに関する。
従来、メモリアレイの製造は、高密度の要求に対して、自己整合コンタクトが使用されている。自己整合コンタクトの１つのタイプは、ＭＯＳトランジスタのポリシリコンゲートに形成されたサリサイド（salicide）層の形状をとる。自己整合コンタクトの他のタイプは、集積回路におけるＭＯＳトランジスタ上に実装された金属層に基板を接続する導電材料の形状をとる。ポリサイド（polycide）は、これらの状況において自己整合コンタクトを形成するのに使用されている。
一般に用いられるポリサイドは、タングステンシリサイド（tungsten silicide）である。タングステンシリサイドは、適用されるとより大きいジオメトリで適切に作用する。しかしながら、メモリアレイの密度が増加するのにともない、タングステンシリサイドの比較的高い抵抗率は、ナノメートル製造技術では使用を阻むかもしれない。
チタンシリサイド（titanium silicide）、コバルトシリサイド、及びニッケルシリサイドといった抵抗率が低いシリサイドは、利用可能である。これら抵抗率が低いシリサイドは、ナノメートルアプリケーションにおいて、タングステンシリサイドに代わる候補であるかもしれない。しかしながら、残念なことに、これら抵抗率が低いシリサイドは、高温下での安定性に欠けるため、ポリサイドの技術のように、多くの従来技術アプリケーションにおける使用に適しないかもしれない。
その結果、必要性は、高密度のメモリアレイにおける自己整合コンタクトを形成する改良された方法のための従来技術に存在している。さらなる必要性は、高温下での安定性に欠けている材料からの自己整合コンタクトを形成するために存在している。
本発明は、基板上に形成された第１及び第２の構造の間の自己整合コンタクトを形成する方法を提供することにより、これらの必要性を扱う。ここで開示される本発明の方法の実現は、第１及び第２の構造を半導体基板の表面上に間隔をあけて形成する工程を備える。上記構造の上面に第１の材料のキャップが互いに分離されるように形成される。キャップは、上記基板よりも上記上面の近くの上記構造間の上記間隔にまで拡がっている。この方法の実現の様相によれば、上記キャップの上に第２の材料の層が形成される。この層は、上記キャップの一部にまで拡がっており、上記層の間の間隔は、上記キャップの間の間隔よりも大きい。上記層は、当該層の間の間隔の真下の上記キャップのそれぞれの一部に上記第２の材料の層が重なっていないように形成される。この方法の実現の他の様相によれば、上記キャップは、固いマスクを備え、上記第２の材料の層は、第２の絶縁層を備える。上記第２の材料の層上にフォトレジストパターンを形成することにより、マスクとしてキャップ及びフォトレジストパターンを用いてコンタクト孔を形成することができる。このコンタクト孔は、基板まで下方に延設される。
本発明の模範的な具体例は、上記方法によって製造された半導体要素を備える。
本発明の方法の他の実現によれば、第１及び第２の構造が半導体基板上で領域によって分離されて形成される。第１及び第２のマスクは、上記構造上に第１及び第２のレベルでそれぞれ形成される。上記第１のマスクは、上記領域の横方向寸法よりも小さい横方向距離によって分離され、上記基板よりも上面の近くの上記領域にまで拡がっている。上記第２のマスクは、上記横方向距離よりも小さくない距離によって分離される。
本発明の他の模範的な具体例は、間にコンタクト孔がある１対の金属酸化膜半導体電界効果トランジスタを備える。このトランジスタは、電界効果チャネルを形成することができる半導体材料からなる基板を含む。さらに、このトランジスタは、少なくとも上記基板の一部と重なっている誘電体層を備え、上記コンタクト孔は、上記誘電体層を通り上記基板に到達している。さらにまた、このトランジスタは、上記誘電体層上に設けられた第１及び第２のポリシリコンゲートと、上記ポリシリコンゲートの間に設けられた酸化物材料とを備える。上記コンタクト孔は、上記ポリシリコンゲートの間の上記酸化物材料を通る。さらにまた、このトランジスタは、上記ポリシリコンゲート上に形成され、上記酸化物材料によって分離されたサリサイドコンタクトを備える。上記コンタクト孔は、上記酸化物材料、及び上記サリサイドコンタクトの間の双方を通る。
装置及び方法が、機能的な説明とともに文法的な流動性のために説明されている、または、説明されるであろう。その一方で、アメリカ合衆国第３５法典第１１２条のもとで明白に規定されていない場合には、特許請求の範囲は、"手段（means）"や"ステップ（steps）"の限定の解釈によるいかなる方法でも、限定される必要があるとしては解釈されないことが明白に理解されることになっている。しかしながら、特許請求の範囲は、均等物の司法主義のもとにおける特許請求の範囲によって提供される定義の意味及び均等物の完全な範囲が認容されることになっており、特許請求の範囲がアメリカ合衆国第３５法典第１１２条のもとで明白に規定されている場合には、アメリカ合衆国第３５法典第１１２条のもとで、完全な法定の均等物を認容することになっている。
ここで開示されるいかなる特徴や特徴の組み合わせは、提供される本発明の範囲内に含まれ、そのようないかなる組み合わせに含まれる特徴は、文脈、この明細書、従来の知識から明らかとなるように互いに矛盾していない。本発明を要約する目的のために、本発明のある様相、利点、及び斬新な特徴が、ここに説明される。勿論、そのような全ての様相、利点、又は特徴が、本発明のいかなる特定の具体例について表現される必要はがないことは理解されることになっている。本発明のさらなる利点及び様相は、以下の詳細な記述と特許請求の範囲とから明らかである。
本発明の望ましい具体例について詳細な言及がなされ、その例は、添付した図面を用いて示される。可能である限り、同一又は似たような部分を参照するために、図面及び記述において同一又は類似の参照符号が用いられる。図面は、簡易なフォームにあり、正確なスケールではないのに注意すべきである。ここでの開示を参照するにあたって、便宜及び明確化のために、上（top）、下（bottom）、左（left）、右（right）、上方（up）、下方（down）、上に（over）、上に（above）、下に（below）、真下（beneath）、後方（rear）、前方（front）といった方向指示語が添付した図面に関して用いられる。かかる方向指示語は、いかなる方法でも本発明の範囲を制限するように解釈されるべきではない。
ここでの開示は、図入りの具体例について言及するが、これらの具体例は、制限を介して表されたものではなく、一例として表されたものであることが理解されることになっている。模範的な具体例について述べるが、以下の詳細な記述の意図は、添付された特許請求の範囲によって定義されるような本発明の精神及び範囲内に入るように、具体例の全ての変形、代替、及び均等物を包含するように解釈されることである。ここで記述されたプロセスステップ及び構造が、ＭＯＳトランジスタ及びその自己整合コンタクトの製造のための完全なプロセスフローを包含していないことは、理解され、認識されることになっている。本発明は、従来において用いられている様々な集積回路製造技術に関連して実践されるかもしれず、本発明の理解を提供するのに必要な多くの一般に実践されているプロセスステップがここに含まれる。本発明は、一般に、半導体装置及びプロセスの分野に適用性を有している。しかしながら、説明の便宜上、以下の記述は、２つのＭＯＳトランジスタの間の自己整合コンタクトの製造に関するものとする。
図面について特に言及する。図１は、自己整合コンタクト（self-aligned contact；ＳＡＣ）を形成する方法の実現について説明するフローチャートである。この実現は、第１及び第２の隣接する金属酸化膜半導体（metal oxide semiconductor；ＭＯＳ）ランジスタの間のＳＡＣの形成に適用されてもよい。この方法の実現の記述は、図３〜図７、図８(Ａ)、及び図９〜図１３を参照する。
図３に関して、ステップＳ１０５において、薄い誘電体層５１０が基板５０５の上面に形成される。例えば、基板５０５は、半導体ウェハ（例えばシリコンウェハ）である。薄い誘電体層５１０は、通常、基板５０５上の二酸化珪素で実質的に形成される。ステップＳ１１０において、例えば化学蒸着（chemical vapor deposition；ＣＶＤ）プロセスを用いることにより、ポリシリコンで実質的に構成された層５１５が誘電体層上に実装される。望ましくは、そこから形成されたゲートの伝導率を高めるためにポリシリコン材がドープされる。ステップＳ１１５において、エッチング停止層５２０がポリシリコン層５１５上に形成される。エッチング停止層５２０は、通常、窒化珪素で実質的に構成される。本方法の１つの実現によれば、エッチング停止層５２０は、フォトレジスト材でコーティングされ、フォトレジスト材は、フォトリソグラフィプロセスを用いることにより、パターニングされる。フォトリソグラフィプロセスは、エッチング停止層５２０の上面に２つのフォトレジストフィーチャ３２５，４２５を残すかもしれない。これらフォトレジストフィーチャ３２５，４２５は、第１のＭＯＳトランジスタ３００と第２のＭＯＳトランジスタ４００とについてのゲートの領域を画定するように、エッチング停止層５２０とポリシリコン層５１５とに基づいてパターニングするために、エッチングマスクとして用いることができる。
図３及び図４を参照する。ステップＳ１２０において、エッチング処理は、エッチング停止層５２０及びポリシリコン層５１５の露出部分を除去することができ、薄い誘電体層５１０で停止する。エッチング処理は、例えば連続して実行される複数のエッチングプロセスを含んでもよい。例えば、エッチングプロセスは、エッチング液がポリシリコンよりも窒化物の方が高い選択性を有するような選択エッチングプロセス（例えばドライプラズマエッチングプロセス）であってもよい。また、誘電体層５１０の上面で実質的にエッチング処理が停止するように、第２のエッチングプロセスは、エッチング液が酸化物よりもポリシリコンの方が高い選択性を有するような選択エッチングプロセス（例えばドライプラズマエッチングプロセス）であってもよい。ステップＳ１２０におけるエッチング処理は、ポリシリコン層５１５から形成された第１のＭＯＳトランジスタ３００についてのゲート３１５を生成することができる。同様に、ステップＳ１２０におけるエッチング処理は、ゲート３１５の上に重なるエッチング停止層３２０を適所に残すことができる。同様のプロセスにより、ステップＳ１２０におけるエッチング処理は、ポリシリコン層５１５から形成された第２のＭＯＳトランジスタ４００についてのゲート４１５を生成することができる。ゲート４１５には、エッチング停止層４２０が重なる。
図５を参照する。ステップＳ１２５において、誘電体層５１０とエッチング停止層３２０，４２０とを覆うように第１の絶縁層５３０が設けられる。第１の絶縁層５３０は、二酸化珪素で実質的に形成される。第１の絶縁層５３０は、ステップＳ１３０において、化学機械研磨（chemical mechanical polishing；ＣＭＰ）によって部分的に除去され、ＣＭＰプロセスを停止するのにエッチング停止層３２０，４２０が用いられる。図５及び図６を参照する。ステップＳ１３０におけるＣＭＰの実行は、第１の絶縁層５３０に３つの別個の領域を生成することができる。これら領域は、第１のＭＯＳトランジスタ３００のゲート３１５の左側に位置する領域３３０と、第２のＭＯＳトランジスタ４００のゲート４１５の右側に位置する領域４３０と、第１及び第２のＭＯＳトランジスタ３００，４００のゲート３１５，４１５の間に位置する領域５３０とからなる。
図７を参照する。ステップＳ１３５において、エッチング停止層３２０，４２０が除去され、第１及び第２のポリシリコンゲート３１５，４１５のそれぞれの上に第１及び第２のトレンチ３３３，４３３が残る。例えば、エッチング停止層３２０，４２０は窒化珪素で構成されているため、エッチング液がポリシリコンよりも窒化物の方が高い選択性を有するとともに酸化物よりも窒化物の方が高い選択性を有するような選択エッチングが、窒化珪素を除去するのに用いられてもよく、その結果、ポリシリコンゲート３１５，４１５が露出される。
図８(Ａ)を参照する。ステップＳ１４０において、第１及び第２のトレンチ３３５，４３５を拡大し、拡大された第１及び第２のトレンチ３３５，４３５を形成するように、第１の絶縁層領域３３０，５３０，４３０上に等方性エッチングが実行される。拡大された第１及び第２のトレンチ３３５，４３５は、第１の絶縁層領域３３０，５３０，４３０に部分的に拡がってもよい。図８(Ａ)で示す具体例によるステップＳ１４０において用いられたエッチングプロセスは、エッチング液がポリシリコンよりも酸化物の方が高い選択性を有するような選択エッチングプロセス（例えばドライプラズマエッチングプロセス）であってもよい。
図９を参照する。ステップＳ１４５において、第１のサリサイド３４０が第１のポリシリコンゲート３１５上に形成され、第２のサリサイド４４０が第２のポリシリコンゲート４１５上に形成される。第１及び第２のサリサイド３４０，４４０は、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、又はタングステンシリサイドで形成される。チタンシリサイド、コバルトシリサイド、及びニッケルシリサイドは、タングステンシリサイドの抵抗率と比較して抵抗率が低いことから、タングステンシリサイドよりも望ましい。第１及び第２のサリサイド３４０，４４０は、ポリシリコンゲート３１５，４１５上に電気的に導電コンタクトを形成してもよい。具体例によれば、サリサイド３４０，４４０は、ＣＶＤを介して設けられる。
図１０中、ステップＳ１５０において、第１の材料が、第１のサリサイド３４０に重ねて第１のトレンチ３３５内に充填されるとともに、第２のサリサイド４４０に重ねて第２のトレンチ４３５内に充填される。模範的な具体例によれば、第１の材料は、それぞれ固い層３４５，４４５を形成する窒化珪素で構成される。固い層３４５，４４５は、ポリシリコンゲート３１５，４１５の上面に横たわるキャップを形成する。
図１１を参照する。ステップＳ１５５において、第２の材料の層が、キャップ（すなわち、固い層３４５，４４５）上、及び第１の絶縁層領域３３０，５３０，４３０上に成長される、または、設けられる。第２の材料の層は、二酸化珪素で実質的に構成されて層間絶縁層として用いられる第２の絶縁層５５０で構成される。次に、ステップＳ１６０において、第２の絶縁層５５０がフォトレジスト材でコーティングされる。
図１３を参照する。自己整合コンタクトを画定するために、ステップＳ１６５において、フォトレジスト材がフォトレジストパターン３５５，４５５に形成される。次に、ステップＳ１７０において、フォトレジストパターン３５５，４５５にしたがうとともに固い層３４５，４４５にしたがって、第２の絶縁層５５０、第１の絶縁層５３０、及び誘電体層５１０の一部を除去するようにエッチングが実行される。第２の絶縁層５５０の一部の除去は、層間絶縁層３５０，４５０形成する。この方法の実現によれば、エッチングプロセスは、マスクとして、フォトレジストパターン３５５，４５５とキャップ（すなわち、固い層３４５，４４５）とを用いる。エッチングは、第１のＭＯＳトランジスタ３００と第２のＭＯＳトランジスタ４００との間の領域において基板５０５を露出するためにマスクによって保護されなかった材料を除去することにより、コンタクト孔を形成することができる。第１のＭＯＳトランジスタ３００と第２のＭＯＳトランジスタ４００との間の薄い誘電体層５１０の一部を除去することは、２つの別個の誘電体層３１０，４１０を生成する。第１の分離誘電体層３１０は、基板から第１のＭＯＳトランジスタ３００のゲート３１５を絶縁することができる。同様に、第２の分離誘電体層４１０は、基板から第２のＭＯＳトランジスタ４００のゲート４１５を絶縁することができる。２つのＭＯＳトランジスタ３００，４００の間の基板との自己整合コンタクトを形成するために、孔に導電材料が設けられてもよい。この導電材料は、ポリサイドで構成される。
図２は、自己整合コンタクト（ＳＡＣ）を形成する方法の他の実現について説明するフローチャートである。この代替の実現は、置換される２つのステップを除いて、図１の記述における方法で説明したステップと同じステップで構成される。これによれば、本方法の代替の実現は、ステップＳ２０５において、薄い誘電体層５１０を基板５０５上に形成し（図３参照）、ステップＳ２１０において、誘電体層５１０上にポリシリコン層５１５を設け、ステップＳ２１５において、ポリシリコン層５１５上にエッチング停止層５２０を設け、ステップＳ２２０において、第１及び第２のＭＯＳトランジスタ３００，４００のそれぞれの第１及び第２のポリシリコンゲート３１５，４１５を形成するために、エッチング停止層５２０とポリシリコン層５１５とをパターニングする（図４参照）。エッチング停止層３２０，４２０が重なったポリシリコンゲート３１５，４１５は、横方向寸法５０１を有する領域５００によって分離される。次に、第１及び第２のポリシリコンゲート３１５，４１５には、第１及び第２のエッチング停止層３２０，４２０のそれぞれが重ねられる。次に、ステップＳ２２５において、誘電体層５１０とエッチング停止層３２０，４２０とを覆うように第１の絶縁層５３０が設けられる（図５参照）。第１の絶縁層５３０の上表部分は、ステップＳ２３０において、エッチング停止層３２０，４２０を露出するように化学機械研磨（ＣＭＰ）によって除去される（図６参照）。次に、ステップＳ２３５において、エッチング停止層３２０，４２０が除去され、第１及び第２のポリシリコンゲート３１５，４１５のそれぞれの上に第１及び第２のトレンチ３３３，４３３が残る（図７参照）。
先の実現と比較して、本方法の代替の実現は、ステップＳ２４０において、第１及び第２のトレンチ３３３，４３３を拡大する前に、第１及び第２のポリシリコンゲート３１５，４１５のそれぞれの上に第１及び第２のサリサイド３４０，４４０を形成する。ステップＳ２４０の結果を図８(Ｂ)に示す。本方法の代替の実現は、ステップＳ２４５において、第１及び第２のトレンチ３３５，４３５を拡大するように、第１の絶縁層上に等方性エッチングを実行することによって継続することができる。先の実現で、拡大された第１及び第２のトレンチ３３５，４３５は、結果として、第１の絶縁層領域３３０，５３０，４３０にまで部分的に拡がる（図９参照）。
代替の実現は、ステップＳ２５０において、固い層３４５で第１のトレンチ３３５を充填するとともに固い層４４５で第２のトレンチ３４５を充填することにより、先の方法にしたがって継続することができる（図１０参照）。その結果、固い層３４５，４４５は、ポリシリコンゲート３１５，４１５上に第１のレベルで形成され、この方法の後続するステップで第１のマスクとして機能する。固い層３４５，４４５が領域５００の横方向寸法５０１よりも小さい横方向距離５０２によって分離されることに注意すべきである。ステップＳ２５５において、固い層３４５，４４５と第１の絶縁層領域３３０，５３０，４３０の双方の上に第２の絶縁層５５０が設けられる（図１１）。ステップＳ２６０において、第２の絶縁層５５０がフォトレジスト材でコーティングされ、ステップＳ２６５において、自己整合コンタクトを画定するために、フォトレジスト材がフォトレジストパターン３５５，４５５に形成される（図１２）。その結果、フォトレジストパターン３５５，４５５は、ポリシリコンゲート３１５，４１５上に第２のレベルで形成され、この方法の後続するステップで第２のマスクとして機能する。この具体例において、フォトレジストパターン３５５，４５５は、領域５００の横方向寸法５０１と同じ横方向距離５０３によって分離される。代替の具体例によれば、例えば、横方向距離５０３は、横方向寸法５０１よりも小さくてもよい。ステップＳ２７０において、第２のマスク（すなわち、フォトレジストパターン３５５，４５５）と第１のマスク（すなわち、固い層３４５，４４５）を用いることによってエッチングが実行され、フォトレジストパターン３５５，４５５及び固い層３４５，４４５にしたがって、第２の絶縁層５５０、第１の絶縁層５３０、及び誘電体層５１０の一部を除去する（図１３参照）。結果として生じる構造は、第１のＭＯＳトランジスタ３００と第２のＭＯＳトランジスタ４００との間の領域５００において基板に到達するコンタクト孔である。
上記の観点から、本発明の方法が、集積回路において、ＭＯＳトランジスタデバイスの形成、特に、隣接するＭＯＳトランジスタの間にコンタクト孔があるようなＭＯＳトランジスタの対の形成を容易とすることができるのが当業者によって理解されるであろう。上述した具体例は、一例として提供され、本発明は、これらの例に制限されない。以上の記述を考慮することによって当業者にとって互いに唯一でない範囲に対して、開示された具体例に対する複数のバリエーションと変形が起こるであろう。さらに、他の組み合わせ、省略、置換、及び変形は、ここでの開示の観点から当業者にとって明らかとなるであろう。したがって、本発明は、開示された具体例に制限されるようには意図されず、添付された特許請求の範囲の言及によって定義される。
図１は、第１及び第２のＭＯＳトランジスタの間の自己整合コンタクトを形成する方法の実現を示すフローチャートである。 図２は、第１及び第２のＭＯＳトランジスタの間の自己整合コンタクトを形成する他の方法の実現を示すフローチャートである。 図３は、本発明による方法の実現における連続した初期段階の断面図である。 図４は、本発明による方法の実現における連続した初期段階の断面図である。 図５は、本発明による方法の実現における連続した初期段階の断面図である。 図６は、本発明による方法の実現における連続した初期段階の断面図である。 図７は、本発明による方法の実現における連続した初期段階の断面図である。 図８(Ａ)は、本発明による方法の上述した実現の１つの段階の断面図である。 図８(Ｂ)は、本発明による方法の上述した代替の実現の１つの段階の断面図である。 図９は、本発明による方法の実現における後続する連続した段階の断面図である。 図１０は、本発明による方法の実現における後続する連続した段階の断面図である。 図１１は、本発明による方法の実現における後続する連続した段階の断面図である。 図１２は、本発明による方法の実現における後続する連続した段階の断面図である。 図１３は、本発明による方法の実現における後続する連続した段階の断面図である。

Claims (23)

  1. 第１及び第２の構造を半導体基板の表面上に間隔をあけて形成する工程と、
    上記第１の構造の上面に第１の材料の第１のキャップを形成する工程と、
    上記第２の構造の上面に上記第１の材料の第２のキャップを形成する工程と、
    上記第１の材料の上記第１のキャップの上に第２の材料の層を形成する工程と、
    上記第１の材料の上記第２のキャップの上に上記第２の材料の層を形成する工程と、
    を備え、
    上記キャップは、互いに分離され、上記基板よりも上記上面の近くの上記間隔にまで拡がっており、
    上記層は、上記第１のキャップ及び上記第２のキャップの一部にまで拡がっており、上記層の間の間隔は、上記第１のキャップ及び上記第２のキャップの間の間隔よりも大きく、上記層の間の間隔の真下の上記第１のキャップ及び上記第２のキャップのそれぞれの一部には、上記第２の材料の上記層が重なっておらず、
    上記第１及び第２の構造を形成する工程は、上記基板上に形成された誘電体層上に第１及び第２のゲート要素を形成する工程を備え、
    上記第１及び第２のゲート要素は、それぞれ、第１及び第２の金属酸化膜半導体（ＭＯＳ）トランジスタのそれぞれの一部であり、
    上記第１及び第２のゲート要素を形成する工程は、
    上記基板上に誘電体層を形成する工程と、
    上記誘電体層上にポリシリコン層を形成する工程と、
    上記ポリシリコン層上にエッチング停止層を形成する工程と、
    上記エッチング停止層と上記ポリシリコン層とをパターニングし、上記第１のＭＯＳトランジスタについての第１のポリシリコンゲート要素と、上記第２のＭＯＳトランジスタについての第２のポリシリコンゲート要素とを形成するようにエッチングする工程とを備え、
    上記誘電体層及び上記エッチング停止層を覆うように第１の絶縁層を形成する工程と、
    上記エッチング停止層上で停止するように上記第１の絶縁層をエッチングし返す工程と、
    上記第１のポリシリコンゲート要素上に第１のトレンチを残すとともに上記第２のポリシリコンゲート要素上に第２のトレンチを残すように上記エッチング停止層を除去する工程とをさらに備えること
    を特徴とする方法。
  2. 上記エッチング停止層を形成する工程は、窒化珪素の層を形成する工程を備えること
    を特徴とする請求項１記載の方法。
  3. 上記第１の絶縁層を形成する工程は、二酸化珪素の層を形成する工程を備えること
    を特徴とする請求項１記載の方法。
  4. 上記第１の絶縁層をエッチングし返す工程は、化学機械研磨工程を備えること
    を特徴とする請求項１記載の方法。
  5. 上記第１のトレンチ及び上記第２のトレンチを拡大するように上記第１の絶縁層を等方的にエッチングする工程と、
    上記第１のポリシリコンゲート要素上に第１のサリサイドを形成する工程と、
    上記第２のポリシリコンゲート要素上に第２のサリサイドを形成する工程とをさらに備えること
    を特徴とする請求項１記載の方法。
  6. 上記第１のサリサイドを形成する工程は、チタンシリサイド、コバルトシリサイド、及びニッケルシリサイドからなるグループから選択されたシリサイドを形成する工程を備え、
    上記第２のサリサイドを形成する工程は、チタンシリサイド、コバルトシリサイド、及びニッケルシリサイドからなるグループから選択されたシリサイドを形成する工程を備えること
    を特徴とする請求項５記載の方法。
  7. 拡大された上記第１のトレンチに上記第１のキャップを形成する工程と、
    拡大された上記第２のトレンチに上記第２のキャップを形成する工程と、
    上記第１のキャップ及び上記第２のキャップ並びに上記第１の絶縁層上に上記第２の材料の層を形成する工程と、
    上記第２の材料の層上にフォトレジスト材をコーティングする工程と、
    自己整合コンタクトのためのフォトレジストパターンを形成する工程と、
    マスクとして上記フォトレジストパターン及び上記キャップを用いて、上記第２の材料の層及び上記第１の絶縁層を通る孔を形成するように、上記第２の材料の層及び上記第１の絶縁層をエッチングする工程とをさらに備えること
    を特徴とする請求項５記載の方法。
  8. 拡大された上記第１及び第２のトレンチに上記キャップを形成する工程に先行して拡大された上記トレンチにサリサイド層を形成する工程が行われること
    を特徴とする請求項７記載の方法。
  9. 上記第１及び第２のキャップは、第１及び第２の固い層を備え、
    上記第２の材料の層は、第２の絶縁層を備え、
    エッチングは、マスクとして上記フォトレジストパターン並びに上記第１及び第２のキャップを用いて、上記第２及び第１の絶縁層並びに上記誘電体層を通り上記基板に到達するコンタクト孔を形成するように、上記第２及び第１の絶縁層並びに上記誘電体層のエッチングを備えること
    を特徴とする請求項７記載の方法。
  10. 拡大された上記第１及び第２のトレンチに上記キャップを形成する工程は、窒化珪素で上記トレンチを充填する工程を備え、
    上記第２の絶縁層を形成する工程は、二酸化珪素の層を形成する工程を備えること
    を特徴とする請求項７記載の方法。
  11. 請求項１記載の方法によって製造された半導体要素。
  12. 請求項７記載の方法によって製造された半導体要素。
  13. 請求項９記載の方法によって製造された半導体要素。
  14. 半導体基板上で領域によって分離された第１及び第２の構造を形成する工程と、
    上記第１及び第２の構造上に第１のレベルで第１のマスクを形成する工程と、
    上記第１及び第２の構造上に第２のレベルで第２のマスクを形成する工程と、
    上記第１及び第２の構造に隣接して第１の絶縁層を設ける工程と、
    上記第１及び第２の構造上にエッチング停止層を設ける工程と、
    上記構造上に第１及び第２のトレンチを形成するように上記エッチング停止層をエッチングする工程と、
    を備え、
    上記第１のマスクは、上記領域の横方向寸法よりも小さい横方向距離によって分離され、さらに上記基板よりも上面の近くの上記領域にまで拡がっており、
    上記第２のマスクは、上記横方向距離よりも小さくない距離によって分離され、
    上記第１及び第２の構造を形成する工程は、上記基板上の誘電体層上に第１及び第２のポリシリコンゲートを形成する工程を備え、
    上記ポリシリコンゲートは、第１及び第２の金属酸化膜半導体（ＭＯＳ）トランジスタのそれぞれの一部であり、
    当該方法は、上記ポリシリコンゲート上にサリサイド層を形成し、次に、上記第１及び第２のトレンチを拡大するように上記第１の絶縁層を等方的にエッチングする工程をさらに備えること
    を特徴とする方法。
  15. 上記第１のマスクを形成する工程は、上記領域の最小横方向寸法よりも小さい横方向距離によって分離された第１のマスクを形成する工程を備えること
    を特徴とする請求項１４記載の方法。
  16. 上記第１のマスクと上記第２のマスクとの間に第２の絶縁層を形成する工程をさらに備え、
    上記第２の絶縁層は、上記第１マスク及び上記第１の絶縁層上にまで拡がっていること
    を特徴とする請求項１４記載の方法。
  17. 上記第２のマスクは、上記第２の絶縁層上に形成されており、
    当該方法は、上記第２及び第１の絶縁層を通る孔を形成するように、上記第２及び第１の絶縁層をエッチングする工程をさらに備えること
    を特徴とする請求項１６記載の方法。
  18. 上記第２のマスクは、フォトレジスト材を備え、
    上記第２のマスクを形成する工程は、自己整合コンタクトのためのパターンを上記フォトレジスト材に形成する工程を備え、
    上記第２及び第１の絶縁層をエッチングする工程は、上記第１及び第２のマスクにしたがってエッチングする工程を備えること
    を特徴とする請求項１７記載の方法。
  19. 上記基板上に誘電体層が設けられ、
    上記第１及び第２のマスクにしたがってエッチングする工程は、上記基板に到達するように上記第２及び第１の絶縁層並びに上記誘電体層をエッチングする工程をさらに備えること
    を特徴とする請求項１８記載の方法。
  20. 上記第１の構造は第１のポリシリコンゲートを備え、上記第２の構造は第２のポリシリコンゲートを備え、
    上記第１及び第２のトレンチを拡大するように上記第１の絶縁層を等方的にエッチングし、次に、上記第１及び第２のポリシリコンゲート上にサリサイド層を形成する工程をさらに備え、
    上記第１のマスクは、拡大された上記トレンチに形成されること
    を特徴とする請求項１４記載の方法。
  21. 請求項１４記載の方法によって製造された半導体要素。
  22. 請求項１７記載の方法によって製造された半導体要素。
  23. 請求項２０記載の方法によって製造された半導体要素。
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