CN1191624C - 结合自对准接触制程以及自对准硅化物制程的方法 - Google Patents

Abstract

本发明公开了一种结合自对准接触制程以及自对准硅化物制程的方法，包括下列步骤：首先提供一半导体基底，其表面定义成一内存区以及一周边区，该内存区与该周边区分别包含有复数个掺杂之栅极以及源/漏极区；然后，蚀刻去除该栅极，直至一预定栅极高度；跟着，进行一自对准金属硅化物(Salicide)制程，以于该栅极表面以及该周边区之源/漏极区表面上形成一金属硅化物；然后，于该栅极表面的金属硅化物上形成一栅极覆盖层，再于该半导体基底表面上覆盖至少一层间介电层；最后进行一自对准接触(self-aligned contact)之蚀刻制程，将该内存区之两栅极之间的源/漏极区表面暴露出来，以形成一接触洞。

Description

结合自对准接触制程以及自对准硅化物制程的方法

技术领域

本发明涉及一种半导体的制造方法，特别是涉及一种结合自对准接触制程与自对准硅化物制程的方法。

背景技术

在集成电路组件制造过程中，自对准接触(self-aligned contact，SAC)制程被广泛用来定义并缩短相邻栅极的间距，以达到缩小芯片尺寸的目的，尤其是应用在内存产品(如：渠沟式DRAM、堆栈式DRAM、FLASH内存)的制作上。而逻辑(logic)制程广为使用的自对准硅化物(Salicide)制程，其方法是在硅层上沉积金属层并对金属层进行热处理，使硅与金属反应形成金属硅化物，可应用在栅极或源/漏极的表面上，以达到降低电阻值的效果。如图1所示，一般内存的栅极结构是由一氮化硅盖层1、一多晶硅化金属(polycide)层2以及一掺杂多晶硅层3所构成，而利用SAC制程可在两栅极结构之间形成一接触洞4。不过，将这种栅极结构应用在逻辑(logic)制程时，会发生电性表现降低、PMOS表面信道等问题，现有解决方法是：只在周边区(periphery)进行金属硅化物制程，或是避免SAC制程。

对于嵌埋式(embeded)内存的制作而言，需要在同一芯片上制作逻辑电路以及内存，而为了同时达到较佳的电路表现以及较高的积集度，美国专利US5,998,252号提出一种结合金属硅化物制程与SAC制程的方法，以应用于一般的逻辑制程。请参考图2A至图2F，其显示现有嵌埋式内存的制作方法。如图2A所示，一半导体基底10的表面区域包含有多个场氧化隔离区12，且被划分成一逻辑区域5以及一内存区域7。在内存区域7的半导体基底10表面上，包含有多个栅极结构22以及多个源/漏极区24。每一栅极结构22是由一栅极绝缘层14、一多晶硅层16、一氧化硅层18以及一氮化硅盖层20所构成，且包含有一氮化硅侧壁间隔26覆盖于栅极结构22的侧壁上。在逻辑区域5的半导体基底10表面上，则包含有多个栅极结构28以及多个源/漏极区30。每一栅极结构28是由一栅极绝缘层14与一多晶硅层16所构成，且包含有一氮化硅侧壁间隔26覆盖于栅极结构28的侧壁上。

如图2B与图2C所示，先于整个半导体基底10表面上形成一保护层32，再于内存区域7的半导体基底10表面覆盖一光阻层34，以便将逻辑区域5的保护层32蚀刻去除，进而使栅极结构28与源/漏极区30表面曝露出来。接着，如图2D与图2E所示，将光阻层34去除之后，先于整个半导体基底10表面上溅镀一由钛或氮化钛所构成的金属层36，再利用快速热退火(rapid themal anneal，RTA)制程将金属层36与接触的硅反应，以于栅极结构28与源/漏极区30表面上形成一金属硅化物38。其后将未反应之金属层36去除之后，便完成逻辑电路区5的金属硅化物制程。

接下来要对内存区7进行SAC制程，如图2F所示，先于半导体基底10上形成一层间介电层37，再利用干蚀刻制程将栅极结构22之间层间介电层37与保护层32去除，以形成一曝露出源/漏极区24表面的接触洞39。

然而，上述的方法仅将金属硅化物制程应用于逻辑电路区5的栅极结构28与源/漏极区30表面上，并无法同时于内存区域7的多晶硅层16表面上形成金属硅化物。

发明内容

本发明所要解决的技术问题是提出一种结合自对准接触制程与自对准硅化物制程的方法，该方法不仅能将金属硅化物制程应用于逻辑电路区的栅极结构与源/漏极区表面上而且能同时在内存区域的多晶硅层表面上形成金属硅化物。

为了实现上述目的，本发明提出了一种结合自对准接触制程以及自对准硅化物制程的方法，包括下列步骤：首先提供一半导体基底，其表面定义成一内存区以及一周边区，该内存区与该周边区分别包含有多个掺杂的栅极以及源/漏极区；然后，在该半导体基底表面形成一氧化层以覆盖住该栅极表面，再于该栅极侧壁上形成一侧壁间隔；随后，依序在该半导体基底表面形成一阻挡层以及一缓冲层，以填满内存区的二栅极间的空隙；接着，将该栅极顶部的阻挡层与缓冲层去除，以使该栅极顶部的氧化层曝露出来，并同时使该周边区的半导体基底表面的氧化层曝露出来；其后，依序蚀刻去除该曝露的氧化层以及该栅极，直至一预定栅极高度；跟着，进行一自对准金属硅化物(Salicide)制程，以便在该栅极表面以及该周边区的源/漏极区表面上形成一金属硅化物；然后，在该栅极表面的金属硅化物上形成一栅极覆盖层，再于该半导体基底表面上覆盖至少一层间介电层；最后进行一自对准接触(self-aligned contact)的蚀刻制程，将该内存区的两栅极之间的层间介电层、缓冲层、阻挡层、氧化层以与栅极绝缘层去除，使该内存区的两栅极之间的源/漏极区表面曝露出来，以形成一接触洞。

附图说明

图1显示现有内存的栅极结构。

图2A、2B、2C、2D、2E、2F显示现有嵌埋式内存的制作方法。

图3A、3B、3C、3D、3E、3F、3G、3H、3I、3J、3K显示本发明的嵌埋式内存制作方法。

图4A、4B、4C、4D、4E显示本发明的改善方法。

具体实施方式

在图1中，现有内存的栅极包括氮化硅盖层1、多晶硅化金属层2、掺杂多晶硅层3。在图2A、2B、2C、2D、2E、2F中，在现有嵌埋式内存中包括：接触洞4、逻辑区域5、内存区域7、半导体基底10、场氧化隔离区12、极绝缘层14、多晶硅层16、氧化硅层18、氮化硅盖层20、栅极结构22、源/漏极区24、氮化硅侧壁间隔26、栅极结构28、源/漏极区30、保护层32、光阻层34、金属层36、金属硅化物38、层间介电层37。

在图3A至3K，以及在图4A至图4E中，本发明的嵌埋式内存包括：内存区6、周边区8、半导体基底40、栅极绝缘层42、栅极44、第一栅极441、第二栅极442、氧化层46、氧化层侧壁间隔47、侧壁间隔48、氮化硅侧壁间隔49、源/漏极区50、阻挡层52、缓冲层54、金属硅化物56、栅极覆盖层58、第一层间介电层601、第二层间介电层602、第三层间介电层603、接触洞62、第一导电层64、第二导电层66、第一介电层68、第二介电层70、第三介电层72。

实施例

在图3A至图3K中，其显示本发明的嵌埋式内存的制作方法。本发明方法结合了金属硅化物制程与SAC制程，主要应用于嵌埋式内存的制作，以下说明渠沟式DRAM的制作方式。如图3A所示，一半导体基底40表面定义成一内存区6以及一周边区(periphery)8。半导体基底40包含有一栅极绝缘层42，多个由掺杂多晶硅(doped)所构成的栅极44形成于栅极绝缘层42表面，一氧化层46覆盖住栅极绝缘层42与栅极44表面，一由氮化硅或氧化硅所构成的侧壁间隔48覆盖住栅极44的侧壁，以及多个源/漏极区50形成于栅极44周围的半导体基底40表面上。

在图3B与图3C所示，先于半导体基底40表面上覆盖一由氮化硅所构成的阻挡层52，再于阻挡层52表面覆盖一由氧化硅所构成的缓冲层540。随后进行一回蚀刻制程，利用阻挡层52作为蚀刻停层，将部分的缓冲层54去除，以使栅极44顶部的阻挡层52表面曝露出来。然后，如图3D图所示，以氧化层46作为蚀刻停层，将位于栅极44顶部的阻挡层52去除，同时将周边区8之源/漏极区50表面的阻挡层52去除。

接下来，如图3E所示，先将半导体基底40表面的曝露的氧化层46蚀刻去除，再将栅极44蚀刻去除至一预定高度(至少低于侧壁间隔48的高度)，然后进行金属硅化物制程，以分别于栅极44的表面以及周边区8的源/漏极区50表面上形成一金属硅化物56。金属硅化物制程先于半导体基底40表面形成一由钛或钨所构成的金属层(未显示)，再进行热处理以使金属层与硅反应形成TiSi_x或WSi_x之金属硅化物56，最后将未反应的金属层去除。如此一来，栅极44与金属硅化物56组合成为一多晶硅化物金属(polycide)层。而为了避免后续的接触洞蚀刻制程破坏多晶硅化物金属层的轮廓，需利用沉积、回蚀刻制程在多晶硅化物金属层上覆盖一由氮化硅所构成的栅极覆盖层58，如图3F所示。

接下来，要在内存区6进行SAC制程，以于两栅极结构之间制作接触插塞。如图3G与3H所示，先依序于半导体基底40上形成一第一层间介电层601、一第二层间介电层602、一第三层间介电层603，并利用化学机械研磨(chemical mechanical polish，CMP)制程将其表面平坦化。跟着，如图3I所示，利用一道光阻(未显示)定义出一接触洞62的位置，并对接触洞62的位置进行一干蚀刻制程，利用阻挡层52作为蚀刻停层将两栅极44之间的缓冲层54去除。随后再将两栅极44之间的大部分阻挡层52去除，直至曝露出氧化层46，如图3J所示。其后将接触洞62底部的氧化层46与栅极绝缘层42完全去除，以使内存区6的源/漏极区50表面曝露出来，便完成接触洞62的制作。最后，如图3K所示，于接触洞62内填入一第一导电层64作为一接触插塞，再于导电层64表面形成一第二导电层66作为一位线(bitline)。

依据上述可知，本发明方法结合金属硅化物制程与SAC制程，可同时在内存区6与周边区8的栅极44表面以及周边区8的源/漏极区50表面上形成金属硅化物56，因此能同时达到较佳的电路表现以及较高的积集度。

除此之外，本发明方法也可以借助改善部分步骤，以达到更佳的制程品质。第一种改善方式：如图4A所示，是将图3A所示的栅极44制作成堆栈的栅极结构，借助控制栅极44的高度可以将栅极44分隔成一第一栅极441与一第二栅极442，并将一第一介电层68插设于其中。若是将第一介电层66设计成ONO结构，则成为一种FLASH内存之栅极结构，且第一栅极441可视为浮置栅极(floating gate)。由此可知，本发明方法亦可以应用于FLASH内存的制作上，其方法需要利用多道光罩，以进行浮置栅极之掺杂、定义ONO结构的图案、制作第二栅极442以及源/漏极区50之掺杂等等。除此之外，将栅极结构的侧壁间隔48设计成一氧化层侧壁间隔47以及一氮化层侧壁间隔49之组合型式，可以进一步改善漏电(leakage)问题，并防止源/漏极区50的凹陷(pitting)问题。

第二种改善方式：是在开始蚀刻栅极44之前(如图3D所示)，为了避免半导体基底40表面的氧化层46被去除掉，进而使有源区域(activeregion)表面曝露在蚀刻环境中，因此可以先于栅极44的顶部形成一覆盖层。如图4B所示，于第二栅极442之顶部覆盖一第二介电层70，可以有效防止半导体基底40表面的氧化层46被去除掉，以避免有源区域表面曝露在蚀刻环境中。

第三种改善方法：在对缓冲层54进行回蚀刻制程之后(如图3C所示)，如同第二种改善方法所述，为了避免不足的蚀刻氧化层46而造成源/漏极的剥落现象，可以在周边区8额外增加一道光罩，使得后续在蚀刻栅极44之后，周边区8的栅极44’高度较内存区来得高，如图4C所示。

第四种改善方法：对栅极44与源/漏极区50所进行的离子注入制程，可于一开始完成(如第3A图所示的情形)，也可以在进行到第3D图所示的步骤后才进行离子注入制程。如此一来，如第4D图所示，可以先对栅极44以及周边区8的有源区域进行离子注入制程，以使栅极44形成掺杂的多晶硅，并于周边区8之栅极44周围形成源/漏极区50’，后续才依序进行氧化层46的去除、栅极44的蚀刻以及金属硅化物制程。

第五种改善方法：为了避免栅极覆盖层5 8的回蚀刻制程时(如图3F所示)过度蚀刻金属硅化物56，因此可以先在金属硅化物56上形成一第三介电层72，再进行栅极覆盖层58的沉积、回蚀刻制程，结果如图4E所示。

上述内容仅为本发明的一较佳实施例，并非用于限定本发明的技术方案，本领域普遍技术人员还可根据本发明的精神和技术特点实施多个技术方案，在此不必一一赘述，因此本发明要求保护的范围以权利要求书中确定的范围为准。

Claims (20)

1.一种结合自对准接触制程以及自对准硅化物制程的方法，包括下列步骤：

提供一半导体基底，其表面定义形成一内存区以及一周边区，该内存区与该周边区分别包含有多个掺杂的栅极以及源/漏极区；

于该半导体基底表面形成一氧化层以覆盖住该多个栅极表面，再于该多个栅极侧壁上形成侧壁间隔；

于该半导体基底表面形成一阻挡层以及一缓冲层，以填满内存区的二栅极间的空隙；

将该栅极顶部的阻挡层与缓冲层去除，以使该栅极顶部的氧化层曝露出来，并使该周边区的半导体基底表面的氧化层曝露出来；

蚀刻去除该曝露的氧化层以及该栅极，直至一预定栅极高度；

进行一自对准金属硅化物制程，以于该栅极表面以及该周边区之源/漏极区表面上形成一金属硅化物；

在该栅极表面的金属硅化物上形成一栅极覆盖层；

在该半导体基底表面上覆盖一层间介电层；以及

进行一自对准接触的蚀刻制程，将该内存区的两栅极之间的源/漏极区表面曝露出来，以形成一接触洞。

2.如权利要求1所述的方法，其特征在于：该栅极为一堆栈式栅极结构，由一第一栅极、一介电层以及一第二栅极所堆栈而成。

3.如权利要求2所述的方法，其特征在于：该第一栅极用来作为一浮置栅极。

4.如权利要求2所述的方法，其特征在于：该介电层为一ONO介电结构。

5.如权利要求1所述的方法，其特征在于：该侧壁间隔为一氧化硅层、一氮化硅层或一包含有一氧化硅层与一氮化硅层的组合侧壁间隔结构。

6.如权利要求1所述的方法，其特征在于：将该栅极顶部的阻挡层与缓冲层去除的方法包含有：

利用该阻挡层作为蚀刻停止层，对该缓冲层进行一回蚀刻制程；以及

利用该氧化层作为蚀刻停止层，将该栅极顶部之阻挡层去除，以使该栅极顶部的氧化层曝露出来，并同时使该周边区之半导体基底表面的氧化层曝露出来。

7.如权利要求1所述的方法，其特征在于：蚀刻去除该曝露的氧化层以及该栅极之前，可先在该栅极顶部形成一介电层。

8.如权利要求1所述的方法，其特征在于：蚀刻去除该曝露的氧化层以及该栅极的方法包含有：

在该周边区形成一光阻层，以覆盖住该周边区的曝露氧化层；

将该内存区的曝露氧化层与部份栅极蚀刻去除；

将该周边区的该光阻层剥除；以及

将该内存区的栅极以及该周边区的曝露氧化层与部份栅极蚀刻去除，直至使该内存区的栅极到达该预定栅极高度；

其中该内存区的栅极高度小于该周边区的栅极高度。

9.如权利要求1所述的方法，其特征在于：在形成该栅极覆盖层之前，可先于该金属硅化物上形成一介电层。

10.如权利要求1所述的方法，其特征在于：在进行该自对准接触的蚀刻制程之后，在该接触洞内填满一导电层，用来作为一接触插塞。

11.一种结合自对准接触制程以及自对准硅化物制程的方法，包括下列步骤：

提供一半导体基底，其表面定义成一内存区以及一周边区，该内存区包含有多个栅极以及源/漏极区，该周边区包含有一栅极；

在该半导体基底表面形成一氧化层以覆盖住该栅极表面，再于该栅极侧壁上形成侧壁间隔；

在该半导体基底表面形成一阻挡层以及一缓冲层，以填满内存区的二栅极间的空隙；

将该栅极顶部的阻挡层与缓冲层去除，以使该栅极顶部的氧化层曝露出来，并使该周边区的半导体基底表面的氧化层曝露出来；

对该栅极以及该周边区的有源区域进行一离子注入制程，以在该周边区的栅极周围形成一源/漏极区；

蚀刻去除该曝露的氧化层以及该栅极直至一预定高度；

进行一自对准金属硅化物制程，以在该栅极表面以及该周边区的半导体基底表面上形成一金属硅化物；

在该金属硅化物表面上形成一栅极覆盖层；

在该半导体基底表面上覆盖一层间介电层；以及

进行一自对准接触的蚀刻制程，将该内存区的两栅极之间的源/漏极区表面曝露出来，以形成一接触洞。

12.如权利要求11所述的方法，其特征在于：该栅极为一堆栈式栅极结构，由一第一栅极、一介电层以及一第二栅极所堆栈而成。

13.如权利要求12所述的方法，其特征在于：该第一栅极用来作为一浮置栅极。

14.如权利要求12所述的方法，其特征在于：该介电层为一ONO介电结构。

15.如权利要求11所述的方法，其特征在于：该侧壁间隔为一氧化硅层、一氮化硅层或一包含有一氧化硅层与一氮化硅层的组合侧壁间隔结构。

16.如权利要求11项所述的方法，其特征在于：该将该栅极顶部的阻挡层与缓冲层去除的方法包含有：

利用该阻挡层作为蚀刻停止层，对该缓冲层进行一回蚀刻制程；以及

利用该氧化层作为蚀刻停止层，将该栅极顶部的阻挡层去除，以使该栅极顶部的氧化层曝露出来，并同时使该周边区的半导体基底表面的氧化层曝露出来。

17.如权利要求11所述的方法，其特征在于：在蚀刻去除该曝露的氧化层以及该栅极之前，可先于该栅极顶部形成一介电层。

18.如权利要求11所述的方法，其特征在于：蚀刻去除该曝露之氧化层以及该栅极的方法包含有：

在该周边区形成一光阻层，以覆盖住该周边区的曝露氧化层；

将该内存区的曝露氧化层与部份栅极蚀刻去除；

将该周边区的光阻层剥除；以及

将该内存区的栅极以及该周边区的曝露氧化层与部份栅极蚀刻去除，直至使该内存区的栅极到达该预定栅极高度；

其中该内存区的栅极高度小于该周边区的栅极高度。

19.如权利要求11所述的方法，其特征在于：在形成该栅极覆盖层该步骤之前，可先在该金属硅化物上形成一介电层。

20.如权利要求11所述的方法，其特征在于：在进行该自对准接触的蚀刻制程之后，在该接触洞内填满一导电层，用来作为一接触插塞。

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