JPH02260441A

JPH02260441A - 半導体素子

Info

Publication number: JPH02260441A
Application number: JP1080921A
Authority: JP
Inventors: Hideki Fujiwara; 英樹藤原
Original assignee: Sumitomo Metal Industries Ltd
Current assignee: Nippon Steel Corp
Priority date: 1989-03-30
Filing date: 1989-03-30
Publication date: 1990-10-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】ｌ１よＬ■里立野本発明は、ウェハ上の多数配列されたチップ内に、マス
ク合せに用いるアライメント・マーク・パターンが形成
された半導体素子に関する。

良未例弦逝半導体素子は、例′えばＭＯ５型半導体素子では素子分
離領域間の半導体基板上にゲート絶縁膜、ゲート電極が
形成され、ゲート電極両側の半導体基板表面層にはソー
ス・ドレイン領域拡散層が形成された構造となってる。

このような半導体素子は、露光、エツチング、不純物拡
散、酸化、ＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ
　Ｄｅｐｏｓｉｔｉｏｎ　）などからなるプロセスの繰
り返しにより製造される。そして、半導体基板上に素子
分離領域、ゲート絶縁膜、ゲート電極などの層を形成す
る工程では、各層ごとにレジスト塗布、露光、現像、エ
ツチング、レジスト除去などの工程からなるフォトエツ
チングを行なって所望の形状に形成する。このうち、露
光工程では、所望形状のレジストパターンを所望の位置
に形成するためにマスク合わせをした後に露光を行ない
、つぎの現像工程において不用な部分を除去できるよう
にするものである。上記マスク合わせを行なう場合、第
２図に示すように、半導体ウェハに形成された多数の製
品チップのうち、いくつかの製品チップ１１内にアライ
メント・マーク・パターン１２を形成しておき、これを
利用してマスクを位置決めしている。また、アライメン
ト・マーク・パターン１２を形成した製品チップ１１を
含めてすべての製品チップ内には、トランジスタ、抵抗
などからなる基本特性測走用回路群のパターン（図示せ
ず）が形成されており、このパターンを用いて半導体の
製造プロセスにおける異常を検査している。

しかしながら、半導体素子の高集積化が進むに従い、チ
ップ内に形成するパターンが密に詰まるので、製品回路
パターン、アライメント・マーク・パターンが形成され
ていない空きスペースは減少する。このため、製品チッ
プごとに精度の高いマスク合わせを行なうためには、ア
ライメント・マーク・パターン１２は製品チップ内に形
成しておくが、基本特性測定用回路群は製品チップから
取り出して別体のチップ（基本特性測定用回路群チップ
）内に形成しておき、この基本特性測定用回路群チップ
を製品チップに隣接して形成することが多くなってきた
。半導体ウェハ内における、製品チップと基本特性測定
用回路群チップとは、例えば第３図に示すように、半導
体ウェハ１３内に縦方向、横方向ともに製品チップ１４
と基本特性測定用回路群チップ１５とが交互にくるよう
に配列されており、これら多数の製品チップ１４のうち
いくつかが、アライメント・マーク・パターン１２が形
成されたチップ１４ａとなっている。

日が　゛　しようとする晶しかしながら、上記したような、基本特性測定用回路群
を製品チップ１４外に設ける技術では、１枚の半導体ウ
ェハ１３から取れる製品チップ１４の数が少なくなるた
め、製品コストが嵩む欠点があった。

本発明は、上記のような問題点に鑑み開発されたもので
あって、その技術思想は、１枚の半導体ウェハ１３から
取れる製品チップ１４の数をできるだけ多くする手段と
して、従来製品チップ１４外に設けられていた基本特性
測定用回路群における回路の一部を再び製品デツプ１４
ａ内に設けることによって、基本特性測定用回路群チッ
プ１５の占める面積を減少させることにある。しかも製
品チップ１４ａについては、基本特性測定用回路群にお
ける回路の一部が製品チップ１４ａ内に設けられても製
品チップ１４ａ全体の面積が増加しないようにしようと
するものである。このために、本発明は、製品手ツブ１
４ａ内のうちアライメント・マーク・パターン１２が形
成されている部分を基本特性測定用回路群の回路パター
ンとして利用することにより、製品チップ１４内に基本
特性測定用回路群における回路の一部を組み込みながら
、製品チップ１４全体の面積を増加させず、しかも基本
特性測定用回路群チップ１５の占める面積を減少させる
ことを目的としている。

゛　るための上記目的を達成するため本発明は、マスク合わせに用い
るアライメント・マーク・パターンが製品チップ内に形
成されている半導体素子において、前記アライメント・
マーク・パターンを利用してトランジスタが形成されて
いることを特徴としている。

旦上記構成によれば、製品チップ内に形成されているアラ
イメント・マーク・パターンを利用してトランジスタが
形成されているので、このトランジスタを基本特性測定
用回路群に利用すれば、製品チップに隣接して設けられ
た基本特性測定用回路群チップのトランジスタ部分を省
略あるいは一部省略することができる。従って、ウェハ
内における基本特性測定用回路群のパターンが占める面
積は、アライメント・マーク・パターンをトランジスタ
として利用しない場合に比べて小さくなる。

！施困以下、本発明にかかる半導体素子の実施例を第１図に基
ついて説明する。ここで、第１図（ａ、）〜（ａ３）は
アライメント・マーク・パターンを利用してトランジス
タを形成する各工程を示す平面図、第１図（ｂｌ）〜（
ｂ、）はそれぞれ（ａｌ）〜（ａ３）のＸ、−Ｘ、線な
いしＸ、−Ｘ３線における断面図である。

まず、アライメント・マーク・パター＝ンを利用してト
ランジスタが形成された半導体素子の構造について説明
する。本実施例では、アライメント・マーク・パターン
が形成されるトランジスタとしてＭＯＳ型トランジスタ
を採用している。

半導体ウェハに形成された多数の製品チップのうちいく
つかの製品チップＡ内にアライメント・マーク・パター
ン３１が形成されている。このアライメント・マーク・
パターン３１は、第１図（ａｌ）に示すように、４個の
凹状のアライメント・マーク３２が十字状に配置された
形状である。そして、このアライメント・マーク・パタ
ーン３１をもとにして、第１図（ａ、）に示すような４
個のＭＯＳ型トランジスタ３３が形成されている。各Ｍ
ＯＳ型トランジスタ３３の構造は、例えば第１図（ｂ、
）に示すようなものであり、凹状のアライメント・マー
ク３２を素子形成領域３４として利用している。この素
子形成領域３４内の半導体基板３５上にはゲート絶縁膜
３６が形成され、さらに素子形成領域３４のほぼ中央に
ゲート電極３７が形成され、ゲート電極３７の両側の半
導体基板３５表面層にはソース・ドレイン領域拡散層３
８．３８が形成されている。

つぎに、アライメント・マーク３２にＭＯＳ型トランジ
スタ３３を形成する方法について説明する。なお、この
ＭＯＳ型トランジスタ３３は製品回路パターン（図示せ
ず）のＭＯＳ型トランジスタと同時に同じ製造方法で製
造され、その積層構造は同じである。従って、製品回路
パターンのＭＯＳ型トランジスタの製造方法は、ＭＯＳ
型トランジスタ３３の製造方法とともに、第１図（ｂ、
）〜（ｂ３）を用いて説明することとする。

第１図（ａｌ）　（ｂ＋　）まず、製品チップＡの半導体基板３５、例えばＳｉ基板
の上にＬ　ＯＣＯＳ　（１ｏｃａｌ　ｏｘｉｄａｔｉｏ
ｎ　ｏｆＳｉ　）により素子分離領域３９を形成する。

素子分離領域３９は熱酸化膜により形成されている。

十字形状のアライメント・マーク・パターン部３２は、
例えば幅！、が２μｍ、長さＩ２２が８μｍであり、ア
ライメント・マーク・パターン３１の長さρ３は例えば
２０μｍ程度である。

第１図（ａｘ）　　（ｂｚ）素子形成領域３４、素子分離領域３９上に熱酸化により
ゲート絶縁膜材料を堆積する。

つぎに、製品回路゛パターンおよびアライメント・マー
ク３２の素子形成領域３４、素子分離領域３９上に、チ
ャンネル部４０となるところに欠損部４１を有するレジ
ストパターン４２を形成する。この場合、露光工程では
、マスク合わせに上記アライメント・マーク・パターン
３１を用いる。この後、しきい値ｖｔｈの制御のため上
記レジストパターン４２をキャップとしてイオン注入を
行なう。

第１図（ａｓ）　　（ｂｓ）上記レジストパターン４２を除去した後、素子形成領域
３４、素子分離領域３９上に多結晶Ｓｉを堆積する。露
光・エツチングを行ない、この多結晶Ｓｉ層４３のうち
余分な部分を除去し、製品回路パターンおよびアライメ
ント・マーク３２内にゲート電極３７を形成する。ゲー
ト電極３７の幅Ｉ２４は２μｍ程度に設定されている。

この場合も、露光工程では、マスク合わせに上記アライ
メント・マーク・パターン３１を用いる。

つぎに、イオン注入を行ない、ゲート電極３７の両側の
半導体基板３５表面層にソース・ドレイン領域３８．３
８を形成する。

最後に、層間絶縁膜（図示せず）を形成した後、適宜コ
ンタクトホール（図示せず）を設け、このコンタクトホ
ールを形成した上から配線パターン（図示せず）を形成
し、チップの製造は完了する。上記した半導体素子の製
造方法は、アライメント・マーク・パターン３１を用い
て半導体素子のマスク合わせを行ないながら、アライメ
ント・マーク・パターン３１部分にもＭＯＳ型トランジ
スタを形成することを特徴としている。

このようにして製造された半導体素子は、−製品チップ
Ａ内に形成されているアライメント・マーク・パターン
３１を利用してＭＯＳ型トランジスタを形成しているの
で、このＭＯＳ型トランジスタを基本特性測定用回路群
として利用すれば、製品チップＡに隣接して設けられた
基本特性測定用回路群チップ内におけるトランジスタ部
分を省略あるいは一部省略することができ、その分基本
特性測定用回路群チップの占める面積を減少させること
ができる。あるいは、製品チップＡ内に基本特性測定用
回路群のパターンが設けられている場合でも、このパタ
ーンの占める面積を、アライメント・マーク・パターン
３１をトランジスタとして利用しない場合に比べて小さ
くすることができる。この結果、１枚の半導体ウェハか
ら取れる製品チップの数を従来より多（することができ
るので、製品コストの低減を図ることができる。

二果以上の説明により明らかなように、本発明にかかる半導
体素子にあっては、製品チップ内に形成されているアラ
イメント・マーク・パターンを利用してトランジスタを
形成している。したがって、このトランジスタを基本特
性測定に利用すれば、基本特性測定用回路群チップ内に
おけるトランジスタ部分の省略あるいは一部省略が可能
になり、アライメント・マーク・パターンを形成した製
品チップの占める面積をそのままにして、この製品チッ
プに隣接して設けられた基本特性測定用回路群チップの
占める面積を減少させることができる。また、製品チッ
プ内に基本特性測定用回路群パターンが形成されている
場合でも、このバタンの占める面積を減少させることが
できる。この結果、１枚の半導体ウェハから取れる製品
チップの数を従来より多くすることができることとなり
、製品コストの低減を図ることができる。

【図面の簡単な説明】第１図は本発明にかかる半導体素子の一実施例を示して
おり、第１図（ａｌ）〜（ａ、）はアライメント・マー
ク・パターンを利用してトランジスタを形成する各工程
を示す平面図、第１図（ｂ、）〜（ｂ３）はそれぞれ（
ａ、）〜（ａ３　）（７）ＸＩ−ＸＩ線ないしＸ、−Ｘ
３線における断面図、第２図は従来の製品チップの平面
図、第３図は従来の半導体ウェハ内における、製品チッ
プと基本特性測定用回路群チップの配列を示す平面図で
ある。Ａ・・・製品デツプ、Ｂ・・・基本特性測定用回路群デ
ツプ、３１・・−アライメント・マーク・パターン、３
２・・・アライメント・マーク、３３．・・・ＭＯ３型
トランジスタ第２図

Claims

【特許請求の範囲】

マスク合せに用いるアライメント・マーク・パターンが
製品チップ内に形成されている半導体素子において、前
記アライメント・マーク・パターンを利用してトランジ
スタが形成されていることを特徴とする半導体素子。