JPH0478177B2 - - Google Patents
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- JPH0478177B2 JPH0478177B2 JP26730385A JP26730385A JPH0478177B2 JP H0478177 B2 JPH0478177 B2 JP H0478177B2 JP 26730385 A JP26730385 A JP 26730385A JP 26730385 A JP26730385 A JP 26730385A JP H0478177 B2 JPH0478177 B2 JP H0478177B2
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- Japan
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- Expired
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- 238000001514 detection method Methods 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 23
- 238000002955 isolation Methods 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 6
- 238000009413 insulation Methods 0.000 description 16
- 239000010408 film Substances 0.000 description 13
- 238000000034 method Methods 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- 235000012431 wafers Nutrition 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は溝型絶縁分離領域を有する半導体装置
に関し、特に一部に位置検出マークを有する半導
体装置に関する。
に関し、特に一部に位置検出マークを有する半導
体装置に関する。
半導体集積回路等の半導体装置では、複数の工
程からなる拡散層や薄膜等を順次積層して半導体
ウエハの主面に所要の素子を形成しているが、各
工程のパターン形成の相互位置を設定するために
通常半導体ウエハの一部には位置検出マークを形
成し、この位置検出マークを各工程で検出して各
工程パターンの位置設定を行つている。
程からなる拡散層や薄膜等を順次積層して半導体
ウエハの主面に所要の素子を形成しているが、各
工程のパターン形成の相互位置を設定するために
通常半導体ウエハの一部には位置検出マークを形
成し、この位置検出マークを各工程で検出して各
工程パターンの位置設定を行つている。
この位置検出マークとして、従来では半導体ウ
エハにおいて素子領域を区画するために形成する
絶縁領域のパターンエツジ部を利用しているが、
近年における素子の微細化に伴つて絶縁分離領域
を溝型に構成している半導体装置では、この絶縁
分離領域を位置検出マークに利用することが困難
になる。即ち、溝型絶縁分離領域は、半導体ウエ
ハに溝を形成した上で、この溝内に絶縁状態を保
つて材料を埋設しているが、後工程における配線
層の平坦化を図るために、この溝内に埋設する材
料は半導体ウエハの表面に対して平坦に形成して
いるため、位置検出マークに必要とされる段差が
形成されず、したがつてこれを認識することがで
きなくなる。
エハにおいて素子領域を区画するために形成する
絶縁領域のパターンエツジ部を利用しているが、
近年における素子の微細化に伴つて絶縁分離領域
を溝型に構成している半導体装置では、この絶縁
分離領域を位置検出マークに利用することが困難
になる。即ち、溝型絶縁分離領域は、半導体ウエ
ハに溝を形成した上で、この溝内に絶縁状態を保
つて材料を埋設しているが、後工程における配線
層の平坦化を図るために、この溝内に埋設する材
料は半導体ウエハの表面に対して平坦に形成して
いるため、位置検出マークに必要とされる段差が
形成されず、したがつてこれを認識することがで
きなくなる。
このため、この種の半導体装置では、溝型絶縁
分離領域とは独立した工程で半導体ウエハの表面
を部分的にエツチングする等して段差を形成し、
位置検出マークの形成を行つている。
分離領域とは独立した工程で半導体ウエハの表面
を部分的にエツチングする等して段差を形成し、
位置検出マークの形成を行つている。
上述した従来の半導体装置では、位置検出マー
クを形成するために独立した工程を必要としてい
るので、その分工程数が増大して製造の複雑化を
招くとともに、絶縁分離領域と位置検出マークと
を夫々形成する際のマスク合わせの位置ずれによ
つて両者の間に相対位置誤差が生じ易く、位置検
出マークを基準にした絶縁分離領域に対する位置
合わせにおいて位置合わせ精度の低下を招く恐れ
がある。
クを形成するために独立した工程を必要としてい
るので、その分工程数が増大して製造の複雑化を
招くとともに、絶縁分離領域と位置検出マークと
を夫々形成する際のマスク合わせの位置ずれによ
つて両者の間に相対位置誤差が生じ易く、位置検
出マークを基準にした絶縁分離領域に対する位置
合わせにおいて位置合わせ精度の低下を招く恐れ
がある。
〔問題点を解決するための手段〕
本発明の半導体装置は、溝型絶縁分離領域と同
じ工程で位置検出マークを形成し、工程数の増加
を防止するとともに絶縁分離領域との相対位置誤
差を無くして高精度の位置設定を可能とするもの
である。
じ工程で位置検出マークを形成し、工程数の増加
を防止するとともに絶縁分離領域との相対位置誤
差を無くして高精度の位置設定を可能とするもの
である。
本発明の半導体装置は、溝内に絶縁状態を保つ
て材料を埋設することにより形成した溝型絶縁分
離領域よりも1.5〜４倍の幅寸法で、かつ好まし
くは溝内に埋設する材料の厚さの２倍以下の幅寸
法に第２の溝を形成し、これら溝と第２の溝の溝
幅の違いを利用して前記第２の溝内に埋設した前
記材料の表面に段差を形成して位置検出マークを
構成している。
て材料を埋設することにより形成した溝型絶縁分
離領域よりも1.5〜４倍の幅寸法で、かつ好まし
くは溝内に埋設する材料の厚さの２倍以下の幅寸
法に第２の溝を形成し、これら溝と第２の溝の溝
幅の違いを利用して前記第２の溝内に埋設した前
記材料の表面に段差を形成して位置検出マークを
構成している。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の断面図、第２図
ａ，ｂはその製造方法を工程順に示す断面図であ
る。
ａ，ｂはその製造方法を工程順に示す断面図であ
る。
この半導体装置は、主面にシリコン酸化膜２と
シリコン窒化膜３を有するシリコン基板１に細幅
の溝４を形成した上でその内面に酸化膜５を形成
し、かつ溝４内に多結晶シリコン６を埋設して溝
型絶縁分離領域７を形成している。また、同様に
第２の溝８を形成しかつその内面に酸化膜５を形
成した上で溝８内に多結晶シリコン６を埋設して
位置検出マーク９を形成している。そして、この
位置検出マーク９の溝幅は、前記絶縁分離領域７
の溝幅よりも幅寸法を1.5〜４倍の幅寸法に形成
しており、この位置検出マーク９においては前記
多結晶シリコン６の上面には凹部６ａからなる段
差が形成され、この段差をマークとして認識でき
るようになつている。なお、この位置検出マーク
９の溝幅は前記多結晶シリコン６を溝４，８内に
埋設する際の厚さの２倍以下の幅に設定してい
る。
シリコン窒化膜３を有するシリコン基板１に細幅
の溝４を形成した上でその内面に酸化膜５を形成
し、かつ溝４内に多結晶シリコン６を埋設して溝
型絶縁分離領域７を形成している。また、同様に
第２の溝８を形成しかつその内面に酸化膜５を形
成した上で溝８内に多結晶シリコン６を埋設して
位置検出マーク９を形成している。そして、この
位置検出マーク９の溝幅は、前記絶縁分離領域７
の溝幅よりも幅寸法を1.5〜４倍の幅寸法に形成
しており、この位置検出マーク９においては前記
多結晶シリコン６の上面には凹部６ａからなる段
差が形成され、この段差をマークとして認識でき
るようになつている。なお、この位置検出マーク
９の溝幅は前記多結晶シリコン６を溝４，８内に
埋設する際の厚さの２倍以下の幅に設定してい
る。
次に、前記半導体装置の製造方法を第２図によ
り説明する。
り説明する。
先ず、同図ａのようにシリコン基板１の主面を
酸化して500Åのシリコン酸化膜２を形成し、続
いて約1000Åのシリコン窒化膜３を気相成長法に
よつて形成する。そして、フオトレジスト１０を
用いたフオトリソグラフイ技術により前記シリコ
ン窒化膜３、シリコン酸化膜２及びシリコン基板
１を順次エツチングし、幅1μｍの細い溝４と、
これよりも大きい3μｍ幅の第２の溝８を形成す
る。この場合、溝４は絶縁分離領域に相当するパ
ターンで形成し、第２の溝８は素子形成の邪魔に
ならない位置に形成する。
酸化して500Åのシリコン酸化膜２を形成し、続
いて約1000Åのシリコン窒化膜３を気相成長法に
よつて形成する。そして、フオトレジスト１０を
用いたフオトリソグラフイ技術により前記シリコ
ン窒化膜３、シリコン酸化膜２及びシリコン基板
１を順次エツチングし、幅1μｍの細い溝４と、
これよりも大きい3μｍ幅の第２の溝８を形成す
る。この場合、溝４は絶縁分離領域に相当するパ
ターンで形成し、第２の溝８は素子形成の邪魔に
ならない位置に形成する。
次いで、フオトレジスト１０を除去した後、同
図ｂのように熱酸化処理して溝４，８の内面に
夫々2000Åのシリコン酸化膜５を形成し、更にそ
の上から多結晶シリコン６を気相成長法により略
2μｍの厚さに堆積する。このとき堆積された多
結晶シリコン６は細幅の溝４上では平坦に近い状
態とされるが、大幅の溝８上では約6000Å程度の
凹部６Ａが発生する。
図ｂのように熱酸化処理して溝４，８の内面に
夫々2000Åのシリコン酸化膜５を形成し、更にそ
の上から多結晶シリコン６を気相成長法により略
2μｍの厚さに堆積する。このとき堆積された多
結晶シリコン６は細幅の溝４上では平坦に近い状
態とされるが、大幅の溝８上では約6000Å程度の
凹部６Ａが発生する。
しかる上で、前記多結晶シリコン６を異方性ド
ライエツチングし、前記シリコン窒化膜３が露呈
されるまで多結晶シリコン６をエツチングする
と、第１図のように溝４ではシリコン基板１乃至
シリコン窒化膜３と略平坦な多結晶シリコン面が
得られて絶縁分離領域７が形成され、溝８では凹
部６Ａがそのまま凹部６ａとして残されて位置検
出マーク９が形成される。
ライエツチングし、前記シリコン窒化膜３が露呈
されるまで多結晶シリコン６をエツチングする
と、第１図のように溝４ではシリコン基板１乃至
シリコン窒化膜３と略平坦な多結晶シリコン面が
得られて絶縁分離領域７が形成され、溝８では凹
部６Ａがそのまま凹部６ａとして残されて位置検
出マーク９が形成される。
この構成によれば絶縁分離領域７と位置検出マ
ーク９とを単に溝の幅を相違させてこれらを全く
同一の工程で形成すれば、絶縁分離領域７では平
坦な面を得ることができ、また位置検出マーク９
では凹部６ａを得てこれをマークとして利用でき
る。このため、絶縁分離領域７と位置検出マーク
９とを同一のフオトリソグラフイ技術のマスクを
用いて形成でき、両者間での相対的な位置誤差が
生じることはなく、位置検出マーク９に対して位
置合わせを行つても絶縁分離領域７に対する位置
合わせを高精度に行うことができる。また、両者
を同一の工程で形成できるので、独立した特別の
工程を採用する必要はなく製造工程の増加を招く
こともなく容易に製造できる。
ーク９とを単に溝の幅を相違させてこれらを全く
同一の工程で形成すれば、絶縁分離領域７では平
坦な面を得ることができ、また位置検出マーク９
では凹部６ａを得てこれをマークとして利用でき
る。このため、絶縁分離領域７と位置検出マーク
９とを同一のフオトリソグラフイ技術のマスクを
用いて形成でき、両者間での相対的な位置誤差が
生じることはなく、位置検出マーク９に対して位
置合わせを行つても絶縁分離領域７に対する位置
合わせを高精度に行うことができる。また、両者
を同一の工程で形成できるので、独立した特別の
工程を採用する必要はなく製造工程の増加を招く
こともなく容易に製造できる。
ここで、位置検出マーク９を構成する第２の溝
８の幅は絶縁分離領域７の溝４に対して1.5〜４
倍の範囲であれば、溝４上では平坦化しかつ溝８
上では凹部６ａを形成すると言う双方の要求を満
たす構成の実現が可能である。また、この場合溝
８の幅は堆積する多結晶シリコン６の堆積厚さの
２倍以下の幅であることが好ましい。
８の幅は絶縁分離領域７の溝４に対して1.5〜４
倍の範囲であれば、溝４上では平坦化しかつ溝８
上では凹部６ａを形成すると言う双方の要求を満
たす構成の実現が可能である。また、この場合溝
８の幅は堆積する多結晶シリコン６の堆積厚さの
２倍以下の幅であることが好ましい。
また、溝内に埋設する材料は、前述した多結晶
シリコンに限らず他の絶縁材料であつてもよいこ
とは勿論である。
シリコンに限らず他の絶縁材料であつてもよいこ
とは勿論である。
以上説明したように本発明は、溝型絶縁分離領
域よりも1.5〜４倍の幅寸法で、かつ好ましくは
溝内に埋設する材料の厚さの２倍以下の幅寸法に
第２の溝を形成し、この第２の溝内に前記材料を
埋設して位置検出マークを形成しているので、溝
型絶縁分離領域の形成と同一の工程で位置検出マ
ークを同時に形成することができ、工程の増加を
防止して製造の容易化を図るとともに、絶縁分離
領域と位置検出マークとの間の相対位置誤差の発
生を防止でき、位置検出マークを用いた位置合わ
せにおける絶縁分離領域への位置合わせを高精度
に行うことができる。
域よりも1.5〜４倍の幅寸法で、かつ好ましくは
溝内に埋設する材料の厚さの２倍以下の幅寸法に
第２の溝を形成し、この第２の溝内に前記材料を
埋設して位置検出マークを形成しているので、溝
型絶縁分離領域の形成と同一の工程で位置検出マ
ークを同時に形成することができ、工程の増加を
防止して製造の容易化を図るとともに、絶縁分離
領域と位置検出マークとの間の相対位置誤差の発
生を防止でき、位置検出マークを用いた位置合わ
せにおける絶縁分離領域への位置合わせを高精度
に行うことができる。
第１図は本発明の半導体装置の要部の断面図、
第２図ａ，ｂはその製造方法を工程順に示す断面
図である。 １……シリコン基板、２……シリコン酸化膜、
３……シリコン窒化膜、４……溝、５……シリコ
ン酸化膜、６……多結晶シリコン、６Ａ，６ａ…
…凹部、７……絶縁分離領域、８……第２の溝、
９……位置検出マーク、１０……フオトレジス
ト。
第２図ａ，ｂはその製造方法を工程順に示す断面
図である。 １……シリコン基板、２……シリコン酸化膜、
３……シリコン窒化膜、４……溝、５……シリコ
ン酸化膜、６……多結晶シリコン、６Ａ，６ａ…
…凹部、７……絶縁分離領域、８……第２の溝、
９……位置検出マーク、１０……フオトレジス
ト。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に形成した溝内に絶縁状態に材
料を埋設して形成した溝型絶縁分離領域と、半導
体基板の段差を利用して位置検出を行う位置検出
マークとを備える半導体装置において、前記位置
検出マークは前記溝型絶縁分離領域よりも1.5〜
４倍の幅寸法で形成した第２の溝内に前記埋設材
料と同じ材料を埋設し、かつこの第２の溝内にお
ける埋設材料の上面に凹部を形成したことを特徴
とする半導体装置。 ２ 位置検出マークを構成する第２の溝は、この
溝内に埋設する材料の堆積厚さの２倍以下の幅寸
法に設定してなる特許請求の範囲第１項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26730385A JPS62128138A (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26730385A JPS62128138A (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128138A JPS62128138A (ja) | 1987-06-10 |
| JPH0478177B2 true JPH0478177B2 (ja) | 1992-12-10 |
Family
ID=17442952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26730385A Granted JPS62128138A (ja) | 1985-11-29 | 1985-11-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128138A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2748465B2 (ja) * | 1988-12-19 | 1998-05-06 | ソニー株式会社 | 半導体装置の製造方法 |
| JP2007288213A (ja) * | 2007-06-25 | 2007-11-01 | Fuji Electric Device Technology Co Ltd | 半導体基板の製造方法 |
-
1985
- 1985-11-29 JP JP26730385A patent/JPS62128138A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62128138A (ja) | 1987-06-10 |
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