JP3185274B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3185274B2 JP3185274B2 JP24212391A JP24212391A JP3185274B2 JP 3185274 B2 JP3185274 B2 JP 3185274B2 JP 24212391 A JP24212391 A JP 24212391A JP 24212391 A JP24212391 A JP 24212391A JP 3185274 B2 JP3185274 B2 JP 3185274B2
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- filling
- etching
- filling material
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に溝（トレンチ）の埋め込み工程を有する半
導体装置の製造方法に関する。本発明は、トレンチアイ
ソレーション、トレンチキャパシタ、溝の埋め込みプラ
グ（埋め込みコンタクト）その他の構造等、溝を埋め込
む工程に好適に用いられる。
に係り、特に溝（トレンチ）の埋め込み工程を有する半
導体装置の製造方法に関する。本発明は、トレンチアイ
ソレーション、トレンチキャパシタ、溝の埋め込みプラ
グ（埋め込みコンタクト）その他の構造等、溝を埋め込
む工程に好適に用いられる。
【０００２】
【従来の技術】半導体集積回路等の半導体装置の微細
化、高集積化に伴い、素子間分離の方法も寸法変換差の
大きい従来のＬＯＣＯＳ法に代わり、寸法変換差のない
溝型素子間分離法、例えばシャロートレンチ法などが用
いられようとしており、その実用化が重要な課題であ
る。
化、高集積化に伴い、素子間分離の方法も寸法変換差の
大きい従来のＬＯＣＯＳ法に代わり、寸法変換差のない
溝型素子間分離法、例えばシャロートレンチ法などが用
いられようとしており、その実用化が重要な課題であ
る。
【０００３】このような溝型素子間分離を性能よく形成
するには、各種形状の溝を良好に埋め込むことができる
技術が要求される。埋め込み技術として、エッチングと
堆積とを同時進行的に行う堆積技術（バイアスＥＣＲ−
ＣＶＤ法が代表的である）が好ましく使用できる。
するには、各種形状の溝を良好に埋め込むことができる
技術が要求される。埋め込み技術として、エッチングと
堆積とを同時進行的に行う堆積技術（バイアスＥＣＲ−
ＣＶＤ法が代表的である）が好ましく使用できる。
【０００４】バイアスＥＣＲ−ＣＶＤ法は、低圧で高密
度プラズマを形成可能で、低温での高速成長が達成で
き、更に半導体ウエハー等の基板にＲＦバイアスを印加
することによって、基板面上への堆積のみならず、同時
的に基板面のエッチングもでき、従って、微細化された
トレンチ（溝）の埋め込みを良好に実現でき、微細な溝
の埋め込み方法として欠かせない技術となっている。
度プラズマを形成可能で、低温での高速成長が達成で
き、更に半導体ウエハー等の基板にＲＦバイアスを印加
することによって、基板面上への堆積のみならず、同時
的に基板面のエッチングもでき、従って、微細化された
トレンチ（溝）の埋め込みを良好に実現でき、微細な溝
の埋め込み方法として欠かせない技術となっている。
【０００５】
【発明が解決しようとする課題】しかし、この埋め込み
技術は、次の問題を残している。即ち、上記した利点を
生かして図４に示す溝２ａ〜２ｃの埋め込みを行った場
合、形成される堆積形状に下地パターン依存性が出る。
すなわち、Ｓｉ基板等の基板１面上の広い領域Ａでは、
埋め込み部以外の除去すべき埋め込み材料形成部３７
（ＳｉＯ2等）が厚く残る。この原因は、この方法では
エッチング速度が角度依存性を有するＡｒイオンのスパ
ッタエッチングを利用して平坦化が行われ、水平部のと
ころでは、堆積速度＞エッチング速度になるためであ
る。
技術は、次の問題を残している。即ち、上記した利点を
生かして図４に示す溝２ａ〜２ｃの埋め込みを行った場
合、形成される堆積形状に下地パターン依存性が出る。
すなわち、Ｓｉ基板等の基板１面上の広い領域Ａでは、
埋め込み部以外の除去すべき埋め込み材料形成部３７
（ＳｉＯ2等）が厚く残る。この原因は、この方法では
エッチング速度が角度依存性を有するＡｒイオンのスパ
ッタエッチングを利用して平坦化が行われ、水平部のと
ころでは、堆積速度＞エッチング速度になるためであ
る。
【０００６】よって、この埋め込み部以外に形成された
余分な除去すべき埋め込み材料形成部３７を除去する工
程が必要になる。従って、まず、溝２ａの周辺にマスク
合わせのマージンをとるため、少なくとも或る程度の除
去は必須である。この要請に対して、本発明者は、所謂
水平戻しエッチングを用いてレジスト合わせのマージン
を確保し、しかる後に余分の除去すべき埋め込み材料
（ＳｉＯ2）等をエッチング除去する方法を発明した。
水平戻しエッチング法は、水平方向（図の左右方向）で
はエッチングが進行し、垂直方向（図の上下方向）では
エッチングも堆積も進行しない条件で堆積を行い、これ
より水平方向で埋め込み材料形成部３７を除去する技術
である（本出願人による特願平１−２７７９２９号）。
余分な除去すべき埋め込み材料形成部３７を除去する工
程が必要になる。従って、まず、溝２ａの周辺にマスク
合わせのマージンをとるため、少なくとも或る程度の除
去は必須である。この要請に対して、本発明者は、所謂
水平戻しエッチングを用いてレジスト合わせのマージン
を確保し、しかる後に余分の除去すべき埋め込み材料
（ＳｉＯ2）等をエッチング除去する方法を発明した。
水平戻しエッチング法は、水平方向（図の左右方向）で
はエッチングが進行し、垂直方向（図の上下方向）では
エッチングも堆積も進行しない条件で堆積を行い、これ
より水平方向で埋め込み材料形成部３７を除去する技術
である（本出願人による特願平１−２７７９２９号）。
【０００７】しかし、この水平戻しエッチング法は、広
い領域上の余分な埋め込み材料形成部３７の除去に用い
るマスク合わせのために、ある程度時間を要し、生産効
率が低下する問題があった。
い領域上の余分な埋め込み材料形成部３７の除去に用い
るマスク合わせのために、ある程度時間を要し、生産効
率が低下する問題があった。
【０００８】本発明者は、バイアスＥＣＲ−ＣＶＤ法で
溝を埋め込んだ後、研磨により余分の埋め込み材料を除
去する方法を出願した（特願平３−８９５７３号）。
溝を埋め込んだ後、研磨により余分の埋め込み材料を除
去する方法を出願した（特願平３−８９５７３号）。
【０００９】しかし、その方法では、図５（ａ），
（ｂ）工程で順次示すように、狭い領域Ｂの部分の除去
すべき埋め込み材料形成部３５は完全に除去されるが、
広い領域Ａの部分の除去すべき埋め込み材料形成部３
６′のパターンが残渣３８として中央に残るという欠点
があった。この理由として、本発明者は、広い部分の埋
め込み材料形成部自体の除去すべき体積が大きいため、
研磨速度が小さくなることに原因があることをつきとめ
た。図中、４３はエッチングストッパ層である。
（ｂ）工程で順次示すように、狭い領域Ｂの部分の除去
すべき埋め込み材料形成部３５は完全に除去されるが、
広い領域Ａの部分の除去すべき埋め込み材料形成部３
６′のパターンが残渣３８として中央に残るという欠点
があった。この理由として、本発明者は、広い部分の埋
め込み材料形成部自体の除去すべき体積が大きいため、
研磨速度が小さくなることに原因があることをつきとめ
た。図中、４３はエッチングストッパ層である。
【００１０】そこで、本発明は埋め込み材料を埋め込ん
だ溝部以外に堆積された余分な埋め込み材料を容易に、
かつ精度良く除去できるようにした半導体装置の製造方
法を提供することを目的とする。
だ溝部以外に堆積された余分な埋め込み材料を容易に、
かつ精度良く除去できるようにした半導体装置の製造方
法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題は、エッチング
と堆積とを同時進行的に行う堆積手段により基板に形成
した溝部に埋め込み材料を埋め込む工程を有する半導体
装置の製造方法において、前記溝部に埋め込み材料を埋
め込んだ後に、少なくとも前記溝部以外に堆積した埋め
込み材料上は部分的に、かつ、前記溝部内の埋め込み材
料上は全体を覆うようにマスク材料を形成し、前記マス
ク材料を形成された部分以外の前記埋め込み材料をエッ
チングすることにより、前記溝部以外で埋め込み材料を
複数個に分割して該埋め込み材料を部分的に残し、前記
溝部以外で部分的に残された前記埋め込み材料を全面研
磨することを特徴とする半導体装置の製造方法によって
解決される。
と堆積とを同時進行的に行う堆積手段により基板に形成
した溝部に埋め込み材料を埋め込む工程を有する半導体
装置の製造方法において、前記溝部に埋め込み材料を埋
め込んだ後に、少なくとも前記溝部以外に堆積した埋め
込み材料上は部分的に、かつ、前記溝部内の埋め込み材
料上は全体を覆うようにマスク材料を形成し、前記マス
ク材料を形成された部分以外の前記埋め込み材料をエッ
チングすることにより、前記溝部以外で埋め込み材料を
複数個に分割して該埋め込み材料を部分的に残し、前記
溝部以外で部分的に残された前記埋め込み材料を全面研
磨することを特徴とする半導体装置の製造方法によって
解決される。
【００１２】
【作用】本発明によれば、溝部（２１，２２，２３）に
埋め込み材料を埋め込んだ後に、この溝部以外に堆積し
た埋め込み材料上は部分的に、この溝部内の埋め込み材
料上は全体を覆うようにマスク材料を形成し、このマス
ク材料を形成された部分以外の埋め込み材料をエッチン
グするようになされる。例えば、埋め込み材料を埋め込
んだ溝部上にマスク材料の一例となるレジスト材料をパ
ターニングすると共に、その溝部以外の埋め込み材料上
に選択的にレジスト材料をパターニングし、このレジス
ト材料をマスクして溝部以外の埋め込み材料を選択的に
エッチングするようになされる。このエッチングによっ
て、溝部以外に堆積された余分な埋め込み材料が部分的
に残るものの、基板全面研磨前の下地パターン形状（面
積、体積の大小）を揃えることができる。従って、溝部
以外で部分的に残された埋め込み材料を全面研磨するこ
とにより、溝部以外の余分な埋め込み材料を容易に、か
つ精度良く除去することができる。しかも、溝部以外の
埋め込み材料を全面エッチング処理する場合に比べて製
造時間を短縮することができる。
埋め込み材料を埋め込んだ後に、この溝部以外に堆積し
た埋め込み材料上は部分的に、この溝部内の埋め込み材
料上は全体を覆うようにマスク材料を形成し、このマス
ク材料を形成された部分以外の埋め込み材料をエッチン
グするようになされる。例えば、埋め込み材料を埋め込
んだ溝部上にマスク材料の一例となるレジスト材料をパ
ターニングすると共に、その溝部以外の埋め込み材料上
に選択的にレジスト材料をパターニングし、このレジス
ト材料をマスクして溝部以外の埋め込み材料を選択的に
エッチングするようになされる。このエッチングによっ
て、溝部以外に堆積された余分な埋め込み材料が部分的
に残るものの、基板全面研磨前の下地パターン形状（面
積、体積の大小）を揃えることができる。従って、溝部
以外で部分的に残された埋め込み材料を全面研磨するこ
とにより、溝部以外の余分な埋め込み材料を容易に、か
つ精度良く除去することができる。しかも、溝部以外の
埋め込み材料を全面エッチング処理する場合に比べて製
造時間を短縮することができる。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１及び図２は本発明の第１実施例を示す工程断
面図である。
する。図１及び図２は本発明の第１実施例を示す工程断
面図である。
【００１４】図１（ａ）に例示するような、半導体基板
等の基板１上に形成した溝２１〜２３をエッチングと堆
積とを同時進行的に行う堆積手段により埋め込んで図１
（ｂ）に例示するように溝２１〜２３の埋め込みを行っ
た後、水平方向にエッチングが進行する条件で前記堆積
手段を行って埋め込み部以外の部分に形成された除去す
べき埋め込み材料形成部３４〜３６を部分的に除去し
て、図１（ｃ）に例示する構造とし（この時、除去によ
り露出した部分を符号１０ａ〜１０ｅで示す。もちろん
この工程はなくともよい）、その埋め込んだ埋め込み材
料３１〜３３および除去すべき埋め込み材料形成部３
４′と３６′を覆うようにレジストマスク４を形成し
て、図２（ａ）に例示のような構造とし、このレジスト
マスク４をマスクとして前記除去すべき埋め込み材料３
４′を３４″に、そして３６′を３６″にエッチング除
去して、複数に分割し（図２（ｂ））、その後該形成部
３４″と３６″を研磨により除去する工程を備えるもの
である。除去後の構造を図２（ｃ）に示す。
等の基板１上に形成した溝２１〜２３をエッチングと堆
積とを同時進行的に行う堆積手段により埋め込んで図１
（ｂ）に例示するように溝２１〜２３の埋め込みを行っ
た後、水平方向にエッチングが進行する条件で前記堆積
手段を行って埋め込み部以外の部分に形成された除去す
べき埋め込み材料形成部３４〜３６を部分的に除去し
て、図１（ｃ）に例示する構造とし（この時、除去によ
り露出した部分を符号１０ａ〜１０ｅで示す。もちろん
この工程はなくともよい）、その埋め込んだ埋め込み材
料３１〜３３および除去すべき埋め込み材料形成部３
４′と３６′を覆うようにレジストマスク４を形成し
て、図２（ａ）に例示のような構造とし、このレジスト
マスク４をマスクとして前記除去すべき埋め込み材料３
４′を３４″に、そして３６′を３６″にエッチング除
去して、複数に分割し（図２（ｂ））、その後該形成部
３４″と３６″を研磨により除去する工程を備えるもの
である。除去後の構造を図２（ｃ）に示す。
【００１５】以下より具体的に実施例を説明する。
【００１６】実施例１ この実施例は、超ＬＳＩ装置等の微細化集積化した半導
体装置の製造であって、幅の異なるアクティブ領域を有
するトレンチをバイアスＥＣＲ−ＣＶＤ法を用いて埋め
込み平坦化を行ってトレンチアイソレーションを形成す
る工程を有する場合に、本発明を適用したものである。
体装置の製造であって、幅の異なるアクティブ領域を有
するトレンチをバイアスＥＣＲ−ＣＶＤ法を用いて埋め
込み平坦化を行ってトレンチアイソレーションを形成す
る工程を有する場合に、本発明を適用したものである。
【００１７】本実施例では、シリコン基板からなる基板
１（ポリシリコン膜などのエッチングストッパ層４１、
およびこのポリシリコン膜除去の際のエッチングストッ
パ層４２となるＳｉＯ2膜等を有している）にトレンチ
パターンを形成し、溝２１〜２３を有する図１（ａ）の
構造を得る。パターニングは、通常のレジストプロセス
を用いたフォトリソグラフィー技術およびシリコンドラ
イエッチング技術を用いることができる。この時、アク
ティブ領域に幅の広い所Ａと狭い所Ｂができる。ただ
し、図では便宜上、２つの例しか示していないが、色々
な幅の領域、とりわけ、図では表してないがスペースが
足りなくなるくらい、広い部分が存在することは言うま
でもない。
１（ポリシリコン膜などのエッチングストッパ層４１、
およびこのポリシリコン膜除去の際のエッチングストッ
パ層４２となるＳｉＯ2膜等を有している）にトレンチ
パターンを形成し、溝２１〜２３を有する図１（ａ）の
構造を得る。パターニングは、通常のレジストプロセス
を用いたフォトリソグラフィー技術およびシリコンドラ
イエッチング技術を用いることができる。この時、アク
ティブ領域に幅の広い所Ａと狭い所Ｂができる。ただ
し、図では便宜上、２つの例しか示していないが、色々
な幅の領域、とりわけ、図では表してないがスペースが
足りなくなるくらい、広い部分が存在することは言うま
でもない。
【００１８】次に、バイアスＥＣＲ−ＣＶＤを用いて、
溝２１〜２３の埋め込み平坦化を行う。例えば、次の条
件で堆積を行い、ＳｉＯ2を埋め込む。
溝２１〜２３の埋め込み平坦化を行う。例えば、次の条
件で堆積を行い、ＳｉＯ2を埋め込む。
【００１９】 使用ガス系 ：ＳｉＨ4／Ｎ2Ｏ＝２０／３５ｓｃｃｍ 圧力 ：７×１０-4Ｔｏｒｒ ＲＦバイアス：５００Ｗ マイクロ波 ：８００Ｗ これにより、図１（ｂ）の構造を得る。溝２１〜２３に
埋め込まれた埋め込み材料は、この例ではＳｉＯ2を符
号３１〜３３で示し、埋め込み部以外の部分に堆積した
余分な埋め込み材料形成部を符号３４〜３６で示す。
埋め込まれた埋め込み材料は、この例ではＳｉＯ2を符
号３１〜３３で示し、埋め込み部以外の部分に堆積した
余分な埋め込み材料形成部を符号３４〜３６で示す。
【００２０】次に、必要に応じて水平戻しを行う。これ
により、図１（ｃ）の構造とする。図に示すように、除
去すべき余分な埋め込み材料形成部（ここではＳｉ
Ｏ2）３４〜３６が部分的に除去される。露出部を符号
１０ａ〜１０ｅで示すが、これは極く小部分でよく、マ
スク合わせのマージンほどは要さない程度のわずかな量
でよい（図では図示の明瞭のため誇張して示してあ
る。）この時の水平戻しの条件は、例えば以下のように
することができる。
により、図１（ｃ）の構造とする。図に示すように、除
去すべき余分な埋め込み材料形成部（ここではＳｉ
Ｏ2）３４〜３６が部分的に除去される。露出部を符号
１０ａ〜１０ｅで示すが、これは極く小部分でよく、マ
スク合わせのマージンほどは要さない程度のわずかな量
でよい（図では図示の明瞭のため誇張して示してあ
る。）この時の水平戻しの条件は、例えば以下のように
することができる。
【００２１】 使用ガス系 ：ＳｉＨ4／Ｎ2Ｏ＝７．５／３５ｓｃｃｍ 圧力 ：７×１０-4Ｔｏｒｒ ＲＦバイアス：５００Ｗ マイクロ波 ：８００Ｗ 次にトレンチ内の埋め込み材料３１，３２および３３を
カバーするようにレジストマスクを形成する。この条件
は通常のフォトリソグラフィーを用いることができて、
マスクのパターンは、ライン＆スペース形状とし、この
例では１μｍのライン＆スペースとした。もちろん、こ
の例に限る必要はなく、例えばより広い部分なら１０μ
ｍのライン＆スペースにすることも考えられる。
カバーするようにレジストマスクを形成する。この条件
は通常のフォトリソグラフィーを用いることができて、
マスクのパターンは、ライン＆スペース形状とし、この
例では１μｍのライン＆スペースとした。もちろん、こ
の例に限る必要はなく、例えばより広い部分なら１０μ
ｍのライン＆スペースにすることも考えられる。
【００２２】次に、このレジストパターンをレジストマ
スク４として、ＳｉＯ2からなる余分な埋め込み材料形
成部３４′〜３６′のうち、幅の広い（体積の大きい）
部分のＳｉＯ2部３４′と３６′をエッチングにより一
定の幅に分割（カット）する。この時のＲＩＥ条件は、
例えば平行平板ＲＩＥを用いて、ＣＨＦ3＝７５ｓｃｃ
ｍ、０．２３Ｗ／ｃｍ2、６．７Ｐａなどで行うことが
できる。これにより、図２（ｂ）の構造を得る。以下余
分のＳｉＯ2を除去する。この時の条件は、圧力：７ｐ
ｓｉ、キャリア回転数：３５ｒｐｍ、プラテン回転数：
１７ｒｐｍ、スラリー：ＳＣ−１とした。更にＳｉＯ2
／poly−Ｓｉ構造４１，４２を除去する。これにより、
図２（ｃ）のように、溝２１，２２の埋め込み材料３１
〜３３が基板１よりやや突出した素子分離として耐圧性
の良好な構造が得られる。
スク４として、ＳｉＯ2からなる余分な埋め込み材料形
成部３４′〜３６′のうち、幅の広い（体積の大きい）
部分のＳｉＯ2部３４′と３６′をエッチングにより一
定の幅に分割（カット）する。この時のＲＩＥ条件は、
例えば平行平板ＲＩＥを用いて、ＣＨＦ3＝７５ｓｃｃ
ｍ、０．２３Ｗ／ｃｍ2、６．７Ｐａなどで行うことが
できる。これにより、図２（ｂ）の構造を得る。以下余
分のＳｉＯ2を除去する。この時の条件は、圧力：７ｐ
ｓｉ、キャリア回転数：３５ｒｐｍ、プラテン回転数：
１７ｒｐｍ、スラリー：ＳＣ−１とした。更にＳｉＯ2
／poly−Ｓｉ構造４１，４２を除去する。これにより、
図２（ｃ）のように、溝２１，２２の埋め込み材料３１
〜３３が基板１よりやや突出した素子分離として耐圧性
の良好な構造が得られる。
【００２３】本実施例によれば、溝２１〜２３の埋め込
み後、除去すべき埋め込み材料形成部３４″と３６″で
あるＳｉＯ2をステンシル状に切断し、その後余分なＳ
ｉＯ2を研磨するので、水平戻しが不要になり、その後
のパターン形状依存性が問題にならない。
み後、除去すべき埋め込み材料形成部３４″と３６″で
あるＳｉＯ2をステンシル状に切断し、その後余分なＳ
ｉＯ2を研磨するので、水平戻しが不要になり、その後
のパターン形状依存性が問題にならない。
【００２４】実施例２ 次に第２の実施例として、図３を用いて説明する。
【００２５】図１の（ｂ）までは第１の実施例と同様に
する。次に狭い部分の余分な除去すべき埋め込み材料形
成部３５をレジストマスク４′で覆い、レジストマスク
４′を同じ広い部分の埋め込み材料形成部３４と３６の
一部にわたって分割する。レジストマスク４′と埋め込
み材料形成部３４および３６の重なり部は、次の等方エ
ッチで除去する量以上にかける。これで図３の（ａ）を
得る。次にＨＦ希釈液やプラズマエッチで（条件：ＣＦ
4／Ｏ2＝１００sccm,１３Ｐａ，０．１Ｗ／ｃｍ2）埋め
込み材料形成部３４と３６を等方エッチし図３（ｂ）を
得る。３４″と３６″は分割により一部除去された除去
すべき埋め込み材料形成部である。
する。次に狭い部分の余分な除去すべき埋め込み材料形
成部３５をレジストマスク４′で覆い、レジストマスク
４′を同じ広い部分の埋め込み材料形成部３４と３６の
一部にわたって分割する。レジストマスク４′と埋め込
み材料形成部３４および３６の重なり部は、次の等方エ
ッチで除去する量以上にかける。これで図３の（ａ）を
得る。次にＨＦ希釈液やプラズマエッチで（条件：ＣＦ
4／Ｏ2＝１００sccm,１３Ｐａ，０．１Ｗ／ｃｍ2）埋め
込み材料形成部３４と３６を等方エッチし図３（ｂ）を
得る。３４″と３６″は分割により一部除去された除去
すべき埋め込み材料形成部である。
【００２６】その後は、レジストマスク４′を除去し、
以下第１の実施例と同様に進める。この実施例では、レ
ジスト合わせが楽に行なえ、かつＲＩＥを使わなくて済
むので設備コストが少なくてよいというメリットがあ
る。
以下第１の実施例と同様に進める。この実施例では、レ
ジスト合わせが楽に行なえ、かつＲＩＥを使わなくて済
むので設備コストが少なくてよいというメリットがあ
る。
【００２７】
【発明の効果】本発明によれば、エッチングと堆積とを
同時進行的に行う堆積手段により基板の溝部に埋め込み
材料を埋め込む際に、この溝部に埋め込み材料を埋め込
んだ後に、少なくとも溝部以外に堆積した埋め込み材料
上は部分的に、かつ、溝部内の埋め込み材料上は全体を
覆うようにマスク材料を形成し、その後、このマスク材
料を形成された部分以外の埋め込み材料をエッチングす
るようになされる。この構成によって、溝部以外に堆積
された余分な埋め込み材料が部分的に残るものの、基板
全面研磨前の下地パターン形状（面積、体積の大小）を
揃えることができる。従って、溝部以外で部分的に残さ
れた埋め込み材料を全面研磨することにより、溝部以外
の余分な埋め込み材料を容易に、かつ精度良く除去する
ことができ、溝部以外の埋め込み材料を全面エッチング
処理する場合に比べて製造時間を短縮することができ、
生産性が高く更に信頼性のよいプロセスで半導体装置を
製造することができる。
同時進行的に行う堆積手段により基板の溝部に埋め込み
材料を埋め込む際に、この溝部に埋め込み材料を埋め込
んだ後に、少なくとも溝部以外に堆積した埋め込み材料
上は部分的に、かつ、溝部内の埋め込み材料上は全体を
覆うようにマスク材料を形成し、その後、このマスク材
料を形成された部分以外の埋め込み材料をエッチングす
るようになされる。この構成によって、溝部以外に堆積
された余分な埋め込み材料が部分的に残るものの、基板
全面研磨前の下地パターン形状（面積、体積の大小）を
揃えることができる。従って、溝部以外で部分的に残さ
れた埋め込み材料を全面研磨することにより、溝部以外
の余分な埋め込み材料を容易に、かつ精度良く除去する
ことができ、溝部以外の埋め込み材料を全面エッチング
処理する場合に比べて製造時間を短縮することができ、
生産性が高く更に信頼性のよいプロセスで半導体装置を
製造することができる。
【図１】第１の実施例を示す前半工程断面図である。
【図２】第１の実施例を示す後半工程断面図である。
【図３】第２の実施例を示す工程断面図である。
【図４】問題点を説明するための断面図である。
【図５】研磨のパターン依存性を示す断面図である。
１ 基板 ４，４′ レジストマスク ２１〜２３ 溝（トレンチ） ３１〜３３ 埋め込み材料 ３４〜３６，３４′〜３６′，３７ 除去すべき埋め込
み材料形成部 ３４″，３６″ 分割により一部除去された除去すべき
埋め込み材料形成部 ３８ 残渣 ４１，４２，４３ エッチングストッパ層
み材料形成部 ３４″，３６″ 分割により一部除去された除去すべき
埋め込み材料形成部 ３８ 残渣 ４１，４２，４３ エッチングストッパ層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/304 622 H01L 21/304 621 H01L 21/205
Claims (2)
- 【請求項１】 エッチングと堆積とを同時進行的に行う
堆積手段により基板に形成した溝部に埋め込み材料を埋
め込む工程を有する半導体装置の製造方法において、前記溝部に埋め込み材料を埋め込んだ後に、少なくとも
前記溝部以外に堆積した埋め込み材料上は部分的に、か
つ、前記溝部内の埋め込み材料上は全体を覆うようにマ
スク材料を形成し、 前記マスク材料を形成された部分以外の前記埋め込み材
料をエッチングすることにより、前記溝部以外で埋め込
み材料を複数個に分割して該埋め込み材料を部分的に残
し、 前記溝部以外で部分的に残された前記埋め込み材料を 全
面研磨することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記埋め込み材料を埋め込んだ溝部上に
レジスト材料をパターニングすると共に、前記溝部以外
の埋め込み材料上に選択的にレジスト材料をパターニン
グし、前記レジスト材料をマスクして前記溝部以外の埋
め込み材料を選択的にエッチングすることを特徴とする
請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24212391A JP3185274B2 (ja) | 1991-09-21 | 1991-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24212391A JP3185274B2 (ja) | 1991-09-21 | 1991-09-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335290A JPH05335290A (ja) | 1993-12-17 |
| JP3185274B2 true JP3185274B2 (ja) | 2001-07-09 |
Family
ID=17084644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24212391A Expired - Lifetime JP3185274B2 (ja) | 1991-09-21 | 1991-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185274B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006071103A (ja) * | 2004-09-03 | 2006-03-16 | Luk Lamellen & Kupplungsbau Beteiligungs Kg | トルク伝達装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3450221B2 (ja) | 1999-04-21 | 2003-09-22 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1991
- 1991-09-21 JP JP24212391A patent/JP3185274B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006071103A (ja) * | 2004-09-03 | 2006-03-16 | Luk Lamellen & Kupplungsbau Beteiligungs Kg | トルク伝達装置 |
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| Publication number | Publication date |
|---|---|
| JPH05335290A (ja) | 1993-12-17 |
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