JP3450221B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
方法に関し、特に、半導体装置の素子分離用埋め込み絶
縁膜の形成方法に関する。
素子間の分離方法として、従来用いられてきたLOCO
S法に代わり、溝型素子間分離法、いわゆるシャロート
レンチアイソレーション(STI)法が用いられるよう
になってきた。STI法に関しては、1996年のVL
SIテクノロジーシンポジウム予稿集156頁、又は、
1996年のIEDMテクニカル予稿集841頁に掲載
されている。この方法は、LOCOS法で問題となって
いるバーズビークなどの横方向の広がりが無く、設計ど
おりの微細な素子分離を可能としている。しかし、従来
のLOCOS法によっても、基板シリコンを酸化するこ
とによって緻密で高純度なシリコン酸化膜が得られ、設
計ルールがあまり厳密でない場合には、十分な素子間分
離能力が得られ、現在も多用されている。STI法を採
用する場合には、基板シリコン表面上に形成された溝に
シリコン酸化膜を埋め込む際に、様々な問題点が発生し
ている。
−335291公報には、STI技術に関する記載があ
る。これら公報に記載された方法では、シリコン基板に
高周波電力を印加するバイアス系プラズマCVD法で埋
め込み膜を形成している。特に、プラズマの発生方法と
して、電子サイクロトロン共鳴(Electron Cyclotron
Resonance:ECR)法により高密度のプラズマを発生
させてシリコン酸化膜を成膜している。バイアス系高密
度プラズマCVD法で一般に用いられる原料ガスは、シ
ラン(SiH4)と酸素(O2)とアルゴン(Ar)である。こ
の方法は、基板に高周波電力を印加することで、アルゴ
ンイオンによるスパッタエッチングレートが傾斜角度依
存性を有し、且つ、斜形になった部分のスパッタ率が高
いことを利用している。つまり、矩形状の角部に成膜さ
れるシリコン酸化膜を、アルゴンイオンによるスパッタ
エッチングによって除去しつつ、微細な溝にシリコン酸
化膜を埋め込む。
タエッチングが起こるため、スパッタエッチング成分に
対する成膜成分(gross)の比[成膜成分/スパッタ成
分]が小さいほど埋め込み性が増加する。しかし、成膜
成分(gross)からスパッタ成分を引いた正味(net)の
成膜速度は減少する。成膜成分(gross)を減らす方法
として、シラン流量を減少する方法等が挙げられる。ス
パッタエッチング成分を増加する方法として、基板の高
周波電力を増加する方法等が挙げられる。どちらにして
も比[成膜成分/スパッタ成分]を小さくすることで、
埋め込み性は向上する。
械研磨(Chemical Mechanical Polishing:CMP)
法により、活性領域上のシリコン酸化膜を除去する。双
方の公報とも、生産性を上げ、信頼性の高い基板表面平
坦化プロセスで半導体装置を形成するために、シリコン
酸化膜を埋め込んだ後であって、CMPを行う前に特定
の工程を追加している。しかし、酸化膜成膜時に用いら
れているECRCVD装置は、プラズマソース源が大き
いために、装置自体が巨大化するという欠点がある。こ
のため、ECRプラズマ源に代わるソース源として、誘
導結合型プラズマ(Inductively Coupled Plasma:IC
P)やヘリコン波励起型プラズマが注目され、実際に、
金属配線上の層間絶縁膜の形成装置として実用化されて
いる。原料等はECRプラズマCVD法と変わらず、シ
リコン、酸素、アルゴンを用いている。なお、化学量論
的にSiO2のシリコン酸化膜を得るためには、流量比O2/S
iH 4を約1.4より大きくしなければならない。約1.4より
小さいと、化学量論的シリコンリッチなシリコン酸化膜
(SiOx、X<2)となる。
高密度プラズマCVD法を採用した半導体装置の製造工
程を工程順に示す断面図である。シリコン基板401上
に熱酸化法によりシリコン酸化膜402を形成し、その
上に、シリコン窒化膜403を形成する。次に、フォト
レジスト技術とドライエッチング技術とを用いて、シリ
コン窒化膜403、シリコン酸化膜402、及び、シリ
コン基板401を選択的にエッチングして、溝(トレン
チ)404a〜404cを形成する。溝を形成した後に
フォトレジストを除去し、図4(a)に示す構造を得
る。次に、バイアス系高密度プラズマCVD法を用い
て、図4(b)に示すように、シリコン酸化膜405を
溝404a〜404cに埋め込み、かつシリコン基板4
01の全面に形成する。この成膜では、SiH4、O2、Arを
原料として、流量比をO2/SiH4>1.5とすることで、化学
量論的にSiO2膜にする。次に、化学的機械研磨(Chemic
al Mechanical Polishing:CMP)法によりシリコ
ン酸化膜405を研磨、平坦化する。
図4(b)に示すように、シリコン酸化膜405を成膜
した後には、微細幅でアスペクト比が高い溝の中にボイ
ド406a、406bが形成されるという問題がある。
これらのボイド406a、406bは、その後の半導体
装置の製造工程を経ても無くなることはなく、半導体装
置の性能に悪影響を与えることがある。つまり、これら
ボイドは、シリコン酸化膜405を、基板に高周波パワ
ーを印加する高密度プラズマCVD法で形成することに
よって、特に、成膜成分(gross)に対するスパッタエ
ッチング成分が小さいときに発生する。開口幅が0.25μ
m以下、且つ、アスペクト比が1.5以上の溝でボイドの
発生は顕著となる。さらに、リン等の不純物を含有しな
いシリコン酸化膜は、ガラス軟化温度が非常に高いため
に、窒素中で1000℃の熱処理を加えてもフローはせず、
一旦発生したボイド406a、406bは消滅しない。
ボイドを無くすように酸化膜の埋め込み性を向上させる
と、トレンチの角部で、下地のシリコン窒化膜503a
〜503cや、シリコン酸化膜502a〜502c、シ
リコン基板501がスパッタエッチングされ、ダメージ
506a〜506eが形成される。このプラズマダメー
ジは、基板に高周波電力を印加する高密度プラズマCV
D法では、物理的なスパッタ効果のために発生するもの
である。比[成膜成分/スパッタ成分]が小さくなる
と、埋め込み性は改善されるものの、プラズマダメージ
は顕著になる。なお、この時、正味(net)の成膜速度
は減少する。
集積半導体装置を製造するための素子間分離用のシャロ
ートレンチアイソレーション(STI)の形成方法を改
良し、下地シリコン基板にダメージを及ぼさず、且つ、
微細幅で且つ高いアスペクト比を有する溝内にも、ボイ
ドがなく良好なシリコン酸化膜を有するSTIを形成で
きる、半導体装置の製造方法を提供することを目的とす
る。
に、本発明の半導体装置の製造方法は、半導体基板表面
上に所望の深さの溝を形成する工程と、前記溝を含む半
導体基板上に、炭素含有シリコンリッチなシリコン酸化
膜(SiOxCy膜(x<2))を溝の深さより厚く堆積
する工程と、前記炭素含有シリコンリッチなシリコン酸
化膜を酸化性雰囲気中で熱処理してSiO2膜に変化させ
る工程と、前記SiO2膜を研磨する工程とを有すること
を特徴とする。
炭素含有シリコンリッチなシリコン酸化膜が、その後の
熱処理によってSiO2に変化する際に、溝内に形成され
たボイドを消滅させるので、ボイドが形成されるような
比較的大きな比[成膜成分/スパッタ成分]が採用できる
ので、基板等に生ずるスパッタダメージが軽減できる。
に高周波電力を印加しながら、高密度プラズマCVD法
によって行うことが好ましい。また、この高密度プラズ
マCVD法は、シラン、メタン、酸素、アルゴンからな
る反応ガスを用いることも本発明の好ましい態様であ
る。メタンに代えてアセチレンを用いることもできる。
更に、前記酸化性雰囲気は、酸素または水の少なくとも
一方を含むことが好ましい。
リコン酸化膜及びシリコン窒化膜を順次に形成する工程
と、該シリコン酸化膜及びシリコン窒化膜を選択的にエ
ッチングする工程と、該エッチングされたシリコン酸化
膜及びシリコン窒化をマスクとして前記半導体基板をエ
ッチングする工程とを含むことが出来る。
施形態例に基づいて本発明を更に詳細に説明する。図3
は、本発明の半導体装置の製造方法に用いられる誘導結
合型プラズマCVD装置の摸式断面図である。アルミナ
(Al2O3)製のベルジャー304の側壁及び上部には、
誘導コイル303a及び303bが夫々設置されてい
る。誘導コイル303a及び303bには、高周波電源
308a及び308bから夫々高周波電力が印加され、
これら2つの高周波電力でプラズマを発生させる。高周
波電源308a及び308bは、約2.0MHzの周波数で作
動し、電源自身が周波数変化をすると共に、自動マッチ
ングボックス301a及び301bで、プラズマとマッ
チングをとる。ペデスタル307には、13.56MHzの高周
波の高周波電源309が印加され、この高周波が比処理
基板306に印加される。被処理基板306は、表面が
セラミックでコーティングされたペデスタル307によ
って静電吸着されている。ペデスタルの内部(図示せ
ず)には冷却液を循環し、被処理基板306の裏面とペ
デスタル307の表面との間にヘリウム(He)を充填し、
このヘリウムの圧力を制御することで、成膜温度を制御
している。被処理基板306は8インチである。
(f)は、本発明の一実施形態例の半導体装置の製造方
法の各工程段階毎の断面を順次に示している。まず、図
1(a)に示すように、シリコン基板101の表面に、
ウェット酸化法により、シリコン酸化膜を約20nm厚
さに形成した後に、熱CVD法により全面にシリコン窒
化膜を約150nm堆積する。次いで、フォトリソグラ
フィー技術及びドライエッチング技術を用いて、シリコ
ン窒化膜及びシリコン酸化膜、シリコン基板101を順
次に選択的にエッチングし、溝を形成すべき位置のシリ
コン酸化膜及びシリコン窒化膜を除去する。フォトレジ
ストを除去すると、同図に示すように、シリコン基板1
01の表面上に順次に形成されたシリコン酸化膜102
a〜102c及びシリコン窒化膜103a〜103c
と、これらシリコン酸化膜及びシリコン窒化膜によって
パターニング形成された溝104a〜104cが得られ
る。溝の最小開口幅は約0.25μmで、その深さは約
0.5μmである。
0℃の基板温度で、ドライ酸化法を用いて、約40nm
厚みのシリコン酸化膜105a〜105cを、溝(トレ
ンチ)104a〜104cの内部に夫々形成する。な
お、熱酸化法によるシリコン酸化膜の形成に代えて、ジ
クロロシラン(SiCl2H2)及び一酸化二窒素(N2O)を原
料とした熱CVD法を用いてもよい。この熱CVD法
は、約900℃程度の基板温度で且つ減圧下で行う。
したバイアス系高密度プラズマCVD装置を用いて、炭
素(C)を含有したSiリッチなシリコン酸化膜(SiOxCy
膜、X<2)106を基板の全面に堆積する。基板に高周
波電力を印加することで、各トレンチの側壁上部のSiOx
Cy膜106の部分が斜めにスパッタエッチングされ、シ
リコン窒化膜103a、103b、103c上部のSiOx
Cy膜106は、トレンチ側壁の略直上が斜面の底部とな
るような略山形状になる。このプラズマCVDでは、幅
が小さなトレンチ104a、104b内には、小さなボ
イド107a、107bが形成される。SiOxCy膜106
の形成条件として、例えば、約50sccmのシラン(SiH4)
と、約50sccmのメタン(CH4)と、約50sccmの酸素(O2)
と、約100sccmのアルゴン(Ar)とを、図3のガス導入口
312よりチャンバー305内に導入し、チャンバー内
圧力を約6mTorrにする。
し、成膜温度を約400℃とする。誘導コイル303a、
303bに印加する高周波電力として、夫々、約3000W
及び約1500Wを供給し、ペデスタル307には約2000Wの
高周波電力を印加した。この段階で、流量比O2/(SiH4+C
H4)<1.3にすると、SiOxCy膜106は、SiOxCy膜(X<
2)となる。ここで、重要なのは、ボイド107a、1
07bが形成されても、下地にダメージが入らないよう
に、比[(成膜成分)/(スパッタ成分)]を大きくとるこ
とである。
℃程度の酸素雰囲気中で、約30分間の熱処理を行い、
SiOxCy膜106に流動性を起こさせ、ボイド107a、
107bを消滅させる。この段階で、膜中の炭素は、一
酸化炭素(CO)及び二酸化炭素(CO2)として抜け、SiO
xCy膜106が化学量論的なSiO2膜108にコンバージ
ョンされる。なお、酸素(O2)を含む酸化性雰囲気に代
えて、約700℃程度の水蒸気(H2O)を含む酸化性雰囲
気、又は、双方を含む雰囲気中で上記熱処理を行っても
同様な結果が得られる。これら雰囲気中では、比較的低
温のために、下地のシリコン基板101が酸化されるこ
とがない。また、Siリッチであるため、シリコンの酸
化による体積膨張が、ボイドの体積分と抜けた炭素の体
積分とによって相殺されるため、体積膨張は実質的に生
じない。これにより、応力による基板欠陥の発生も抑制
できる。
械研磨(CMP)法を用いて、シリコン酸化膜108の
上部を除去し、溝105a〜105c内に埋め込まれた
シリコン酸化膜109aから109cを残す。
ン窒化膜103a、103b、103cと、シリコン酸
化膜102a、102b、102cをウェットエッチン
グ法によって除去する。
が入らないように比[(成膜成分)/(スパッタ成分)]を
大きくとることにより、下地のシリコン酸化膜102
a、102b、102c、シリコン窒化膜103a、1
03b、103cは、スパッタエッチングされず、従っ
て、シリコン基板101へのダメージは殆どない。
でSiOxCy膜は流動性を帯び、ボイドは無くなる。この段
階で、膜中炭素は一酸化炭素(CO)及び二酸化炭素(CO
2)として抜け、結合の再配列が起きる。最終的には、
化学量論的なSiO2膜にコンバージョンされ、通常のST
Iプロセスを利用できる。
したので、シリコンの酸化による体積膨張がボイドの体
積分と抜けた炭素の体積分とで相殺されるため、酸化時
の収縮によるSiO2膜のクラックや、膨張によるSi基板へ
の欠陥発生が防止できる。
た例を示したが、メタン(CH4)に代えて、アセチレン
(C2H2)を用いても良い。アセチレンを用いる場合に
は、上記の例におけるSiH4とCH4の流量比1:1に代えて、
SiH4とC2H2の流量比を2:1とする。これによって、同様
な組成比の炭素を含有したSiリッチなシリコン酸化膜
(SiOxCy膜、X<2)が得られる。但し、この場合、水素
(H)の量が減少するので、酸素(O2)の流量を若干減
らすことが好ましい。
したSiリッチなシリコン酸化膜が得られる原料なら
ば、どのような原料でも良い。高密度プラズマでは、ガ
スの分解効率が良いために、どのようなガスでも実質的
に分解・成膜が可能だからである。なお、この原料は気
体であることが望ましい。
づいて説明したが、本発明の半導体装置の製造方法は、
上記実施形態例の構成にのみ限定されるものではなく、
上記実施形態例の構成から種々の修正及び変更を施した
ものも、本発明の範囲に含まれる。
装置の製造方法によると、プラズマCVD法を採用し、
シリコンリッチなシリコン酸化膜によって溝を埋め込む
構成を採用したことにより、成膜成分とスパッタ成分と
の比を大きく取った高密度プラズマCVD法を採用して
も、その後の熱処理によって溝内のボイドを消滅又は小
さくできるので、実質的に溝内にボイドが残ることな
く、且つ、シリコン基板のプラズマダメージが抑制でき
る高性能な半導体装置を製造できる。
の半導体装置の製造方法における工程を順次に示す半導
体装置の断面図。
順次に示す半導体装置の断面図。
結合型高密度プラズマCVD装置の模式的断面図。
製造方法における工程を順次に示す半導体装置の断面
図。
を示すための半導体装置の断面図。
酸化膜、 103a−13c:シリコン窒化膜、 10
4a−104c:溝(トレンチ)、 105a−1c:
シリコン酸化膜、 106:炭素含有シリコン膜、 1
07a−107b:ボイド、 108:シリコン酸化
膜、 109a−19c:シリコン酸化膜、301a,
301b:自動マッチングボックス 302:自動マッ
チングボックス 303a,303b:誘導コイル 3
04:ベルジャー 305:チャンバー 306:被処
理基板 307:ペデスタル 308a,308b:高
周波電源 309:高周波電源 311:接地点 31
2:ガス導入口 313:真空排気口 401:シリコン基板、 402a−402c:シリコ
ン酸化膜、 403a−40c:シリコン窒化膜、 4
04a−404c:溝、 405:シリコン酸化膜、
406a−406b:ボイド、501:シリコン基板、
502a−502c:シリコン酸化膜、 503a−
503c:シリコン窒化膜、 504a−504c:
溝、 505:シリコン酸化膜、 506a−506
e:ダメージ
Claims (5)
- 【請求項1】 半導体基板表面上に所望の深さの溝を形
成する工程と、前記溝を含む半導体基板上に、炭素含有
シリコンリッチなシリコン酸化膜(SiOxCy膜(x<
2))を溝の深さより厚く堆積する工程と、前記炭素含
有シリコンリッチなシリコン酸化膜を酸化性雰囲気中で
熱処理してSiO2膜に変化させる工程と、前記SiO2膜
を研磨する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項2】 前記堆積工程は、前記半導体基板に高周
波電力を印加しながら、高密度プラズマCVD法によっ
て行われる、請求項1に記載の半導体装置の製造方法。 - 【請求項3】 前記高密度プラズマCVD法は、シラ
ン、メタン、酸素、アルゴンからなる反応ガスを用い
る、請求項2に記載の半導体装置の製造方法。 - 【請求項4】 前記酸化性雰囲気は、酸素または水の少
なくとも一方を含む、請求項1〜3の何れかに記載の半
導体装置の製造方法。 - 【請求項5】 前記溝形成工程は、前記半導体基板上に
シリコン酸化膜及びシリコン窒化膜を順次に形成する工
程と、該シリコン酸化膜及びシリコン窒化膜を選択的に
エッチングする工程と、該エッチングされたシリコン酸
化膜及びシリコン窒化をマスクとして前記半導体基板を
エッチングする工程とを含む、請求項1〜4の何れかに
記載の半導体装置の製造方法。
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