JP3450221B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、半導体装置の素子分離用埋め込み絶
縁膜の形成方法に関する。
方法に関し、特に、半導体装置の素子分離用埋め込み絶
縁膜の形成方法に関する。
【０００２】
【従来の技術】半導体装置の微細化・高集積化に伴い、
素子間の分離方法として、従来用いられてきたＬＯＣＯ
Ｓ法に代わり、溝型素子間分離法、いわゆるシャロート
レンチアイソレーション（ＳＴＩ）法が用いられるよう
になってきた。ＳＴＩ法に関しては、１９９６年のＶＬ
ＳＩテクノロジーシンポジウム予稿集１５６頁、又は、
１９９６年のＩＥＤＭテクニカル予稿集８４１頁に掲載
されている。この方法は、ＬＯＣＯＳ法で問題となって
いるバーズビークなどの横方向の広がりが無く、設計ど
おりの微細な素子分離を可能としている。しかし、従来
のＬＯＣＯＳ法によっても、基板シリコンを酸化するこ
とによって緻密で高純度なシリコン酸化膜が得られ、設
計ルールがあまり厳密でない場合には、十分な素子間分
離能力が得られ、現在も多用されている。ＳＴＩ法を採
用する場合には、基板シリコン表面上に形成された溝に
シリコン酸化膜を埋め込む際に、様々な問題点が発生し
ている。
素子間の分離方法として、従来用いられてきたＬＯＣＯ
Ｓ法に代わり、溝型素子間分離法、いわゆるシャロート
レンチアイソレーション（ＳＴＩ）法が用いられるよう
になってきた。ＳＴＩ法に関しては、１９９６年のＶＬ
ＳＩテクノロジーシンポジウム予稿集１５６頁、又は、
１９９６年のＩＥＤＭテクニカル予稿集８４１頁に掲載
されている。この方法は、ＬＯＣＯＳ法で問題となって
いるバーズビークなどの横方向の広がりが無く、設計ど
おりの微細な素子分離を可能としている。しかし、従来
のＬＯＣＯＳ法によっても、基板シリコンを酸化するこ
とによって緻密で高純度なシリコン酸化膜が得られ、設
計ルールがあまり厳密でない場合には、十分な素子間分
離能力が得られ、現在も多用されている。ＳＴＩ法を採
用する場合には、基板シリコン表面上に形成された溝に
シリコン酸化膜を埋め込む際に、様々な問題点が発生し
ている。
【０００３】特開平５−３３５２９０公報及び特開平５
−３３５２９１公報には、ＳＴＩ技術に関する記載があ
る。これら公報に記載された方法では、シリコン基板に
高周波電力を印加するバイアス系プラズマＣＶＤ法で埋
め込み膜を形成している。特に、プラズマの発生方法と
して、電子サイクロトロン共鳴（Electron Cyclotron
Resonance：ＥＣＲ）法により高密度のプラズマを発生
させてシリコン酸化膜を成膜している。バイアス系高密
度プラズマＣＶＤ法で一般に用いられる原料ガスは、シ
ラン（SiH4）と酸素（O2）とアルゴン（Ar）である。こ
の方法は、基板に高周波電力を印加することで、アルゴ
ンイオンによるスパッタエッチングレートが傾斜角度依
存性を有し、且つ、斜形になった部分のスパッタ率が高
いことを利用している。つまり、矩形状の角部に成膜さ
れるシリコン酸化膜を、アルゴンイオンによるスパッタ
エッチングによって除去しつつ、微細な溝にシリコン酸
化膜を埋め込む。
−３３５２９１公報には、ＳＴＩ技術に関する記載があ
る。これら公報に記載された方法では、シリコン基板に
高周波電力を印加するバイアス系プラズマＣＶＤ法で埋
め込み膜を形成している。特に、プラズマの発生方法と
して、電子サイクロトロン共鳴（Electron Cyclotron
Resonance：ＥＣＲ）法により高密度のプラズマを発生
させてシリコン酸化膜を成膜している。バイアス系高密
度プラズマＣＶＤ法で一般に用いられる原料ガスは、シ
ラン（SiH4）と酸素（O2）とアルゴン（Ar）である。こ
の方法は、基板に高周波電力を印加することで、アルゴ
ンイオンによるスパッタエッチングレートが傾斜角度依
存性を有し、且つ、斜形になった部分のスパッタ率が高
いことを利用している。つまり、矩形状の角部に成膜さ
れるシリコン酸化膜を、アルゴンイオンによるスパッタ
エッチングによって除去しつつ、微細な溝にシリコン酸
化膜を埋め込む。
【０００４】上記公報の技術では、成膜と同時にスパッ
タエッチングが起こるため、スパッタエッチング成分に
対する成膜成分（gross）の比［成膜成分/スパッタ成
分］が小さいほど埋め込み性が増加する。しかし、成膜
成分（gross）からスパッタ成分を引いた正味（net）の
成膜速度は減少する。成膜成分（gross）を減らす方法
として、シラン流量を減少する方法等が挙げられる。ス
パッタエッチング成分を増加する方法として、基板の高
周波電力を増加する方法等が挙げられる。どちらにして
も比［成膜成分/スパッタ成分］を小さくすることで、
埋め込み性は向上する。
タエッチングが起こるため、スパッタエッチング成分に
対する成膜成分（gross）の比［成膜成分/スパッタ成
分］が小さいほど埋め込み性が増加する。しかし、成膜
成分（gross）からスパッタ成分を引いた正味（net）の
成膜速度は減少する。成膜成分（gross）を減らす方法
として、シラン流量を減少する方法等が挙げられる。ス
パッタエッチング成分を増加する方法として、基板の高
周波電力を増加する方法等が挙げられる。どちらにして
も比［成膜成分/スパッタ成分］を小さくすることで、
埋め込み性は向上する。
【０００５】シリコン酸化膜を成膜した後に、化学的機
械研磨（Chemical Mechanical Polishing：ＣＭＰ）
法により、活性領域上のシリコン酸化膜を除去する。双
方の公報とも、生産性を上げ、信頼性の高い基板表面平
坦化プロセスで半導体装置を形成するために、シリコン
酸化膜を埋め込んだ後であって、ＣＭＰを行う前に特定
の工程を追加している。しかし、酸化膜成膜時に用いら
れているＥＣＲＣＶＤ装置は、プラズマソース源が大き
いために、装置自体が巨大化するという欠点がある。こ
のため、ＥＣＲプラズマ源に代わるソース源として、誘
導結合型プラズマ（Inductively Coupled Plasma：ＩＣ
Ｐ）やヘリコン波励起型プラズマが注目され、実際に、
金属配線上の層間絶縁膜の形成装置として実用化されて
いる。原料等はＥＣＲプラズマＣＶＤ法と変わらず、シ
リコン、酸素、アルゴンを用いている。なお、化学量論
的にSiO2のシリコン酸化膜を得るためには、流量比O2/S
iH 4を約1.4より大きくしなければならない。約1.4より
小さいと、化学量論的シリコンリッチなシリコン酸化膜
（SiOx、X<2）となる。
械研磨（Chemical Mechanical Polishing：ＣＭＰ）
法により、活性領域上のシリコン酸化膜を除去する。双
方の公報とも、生産性を上げ、信頼性の高い基板表面平
坦化プロセスで半導体装置を形成するために、シリコン
酸化膜を埋め込んだ後であって、ＣＭＰを行う前に特定
の工程を追加している。しかし、酸化膜成膜時に用いら
れているＥＣＲＣＶＤ装置は、プラズマソース源が大き
いために、装置自体が巨大化するという欠点がある。こ
のため、ＥＣＲプラズマ源に代わるソース源として、誘
導結合型プラズマ（Inductively Coupled Plasma：ＩＣ
Ｐ）やヘリコン波励起型プラズマが注目され、実際に、
金属配線上の層間絶縁膜の形成装置として実用化されて
いる。原料等はＥＣＲプラズマＣＶＤ法と変わらず、シ
リコン、酸素、アルゴンを用いている。なお、化学量論
的にSiO2のシリコン酸化膜を得るためには、流量比O2/S
iH 4を約1.4より大きくしなければならない。約1.4より
小さいと、化学量論的シリコンリッチなシリコン酸化膜
（SiOx、X<2）となる。
【０００６】図４（ａ）及び（ｂ）は夫々、バイアス系
高密度プラズマＣＶＤ法を採用した半導体装置の製造工
程を工程順に示す断面図である。シリコン基板４０１上
に熱酸化法によりシリコン酸化膜４０２を形成し、その
上に、シリコン窒化膜４０３を形成する。次に、フォト
レジスト技術とドライエッチング技術とを用いて、シリ
コン窒化膜４０３、シリコン酸化膜４０２、及び、シリ
コン基板４０１を選択的にエッチングして、溝（トレン
チ）４０４ａ〜４０４ｃを形成する。溝を形成した後に
フォトレジストを除去し、図４（ａ）に示す構造を得
る。次に、バイアス系高密度プラズマＣＶＤ法を用い
て、図４（ｂ）に示すように、シリコン酸化膜４０５を
溝４０４ａ〜４０４ｃに埋め込み、かつシリコン基板４
０１の全面に形成する。この成膜では、SiH4、O2、Arを
原料として、流量比をO2/SiH4＞1.5とすることで、化学
量論的にSiO2膜にする。次に、化学的機械研磨（Chemic
al Mechanical Polishing：ＣＭＰ）法によりシリコ
ン酸化膜４０５を研磨、平坦化する。
高密度プラズマＣＶＤ法を採用した半導体装置の製造工
程を工程順に示す断面図である。シリコン基板４０１上
に熱酸化法によりシリコン酸化膜４０２を形成し、その
上に、シリコン窒化膜４０３を形成する。次に、フォト
レジスト技術とドライエッチング技術とを用いて、シリ
コン窒化膜４０３、シリコン酸化膜４０２、及び、シリ
コン基板４０１を選択的にエッチングして、溝（トレン
チ）４０４ａ〜４０４ｃを形成する。溝を形成した後に
フォトレジストを除去し、図４（ａ）に示す構造を得
る。次に、バイアス系高密度プラズマＣＶＤ法を用い
て、図４（ｂ）に示すように、シリコン酸化膜４０５を
溝４０４ａ〜４０４ｃに埋め込み、かつシリコン基板４
０１の全面に形成する。この成膜では、SiH4、O2、Arを
原料として、流量比をO2/SiH4＞1.5とすることで、化学
量論的にSiO2膜にする。次に、化学的機械研磨（Chemic
al Mechanical Polishing：ＣＭＰ）法によりシリコ
ン酸化膜４０５を研磨、平坦化する。
【０００７】
【発明が解決しようとする課題】上記従来の技術では、
図４（ｂ）に示すように、シリコン酸化膜４０５を成膜
した後には、微細幅でアスペクト比が高い溝の中にボイ
ド４０６ａ、４０６ｂが形成されるという問題がある。
これらのボイド４０６ａ、４０６ｂは、その後の半導体
装置の製造工程を経ても無くなることはなく、半導体装
置の性能に悪影響を与えることがある。つまり、これら
ボイドは、シリコン酸化膜４０５を、基板に高周波パワ
ーを印加する高密度プラズマＣＶＤ法で形成することに
よって、特に、成膜成分（gross）に対するスパッタエ
ッチング成分が小さいときに発生する。開口幅が0.25μ
ｍ以下、且つ、アスペクト比が1.5以上の溝でボイドの
発生は顕著となる。さらに、リン等の不純物を含有しな
いシリコン酸化膜は、ガラス軟化温度が非常に高いため
に、窒素中で1000℃の熱処理を加えてもフローはせず、
一旦発生したボイド４０６ａ、４０６ｂは消滅しない。
図４（ｂ）に示すように、シリコン酸化膜４０５を成膜
した後には、微細幅でアスペクト比が高い溝の中にボイ
ド４０６ａ、４０６ｂが形成されるという問題がある。
これらのボイド４０６ａ、４０６ｂは、その後の半導体
装置の製造工程を経ても無くなることはなく、半導体装
置の性能に悪影響を与えることがある。つまり、これら
ボイドは、シリコン酸化膜４０５を、基板に高周波パワ
ーを印加する高密度プラズマＣＶＤ法で形成することに
よって、特に、成膜成分（gross）に対するスパッタエ
ッチング成分が小さいときに発生する。開口幅が0.25μ
ｍ以下、且つ、アスペクト比が1.5以上の溝でボイドの
発生は顕著となる。さらに、リン等の不純物を含有しな
いシリコン酸化膜は、ガラス軟化温度が非常に高いため
に、窒素中で1000℃の熱処理を加えてもフローはせず、
一旦発生したボイド４０６ａ、４０６ｂは消滅しない。
【０００８】また、従来技術では、図５に示すように、
ボイドを無くすように酸化膜の埋め込み性を向上させる
と、トレンチの角部で、下地のシリコン窒化膜５０３ａ
〜５０３ｃや、シリコン酸化膜５０２ａ〜５０２ｃ、シ
リコン基板５０１がスパッタエッチングされ、ダメージ
５０６ａ〜５０６ｅが形成される。このプラズマダメー
ジは、基板に高周波電力を印加する高密度プラズマＣＶ
Ｄ法では、物理的なスパッタ効果のために発生するもの
である。比［成膜成分/スパッタ成分］が小さくなる
と、埋め込み性は改善されるものの、プラズマダメージ
は顕著になる。なお、この時、正味（net）の成膜速度
は減少する。
ボイドを無くすように酸化膜の埋め込み性を向上させる
と、トレンチの角部で、下地のシリコン窒化膜５０３ａ
〜５０３ｃや、シリコン酸化膜５０２ａ〜５０２ｃ、シ
リコン基板５０１がスパッタエッチングされ、ダメージ
５０６ａ〜５０６ｅが形成される。このプラズマダメー
ジは、基板に高周波電力を印加する高密度プラズマＣＶ
Ｄ法では、物理的なスパッタ効果のために発生するもの
である。比［成膜成分/スパッタ成分］が小さくなる
と、埋め込み性は改善されるものの、プラズマダメージ
は顕著になる。なお、この時、正味（net）の成膜速度
は減少する。
【０００９】本発明は、上記従来技術の欠点に鑑み、高
集積半導体装置を製造するための素子間分離用のシャロ
ートレンチアイソレーション（ＳＴＩ）の形成方法を改
良し、下地シリコン基板にダメージを及ぼさず、且つ、
微細幅で且つ高いアスペクト比を有する溝内にも、ボイ
ドがなく良好なシリコン酸化膜を有するＳＴＩを形成で
きる、半導体装置の製造方法を提供することを目的とす
る。
集積半導体装置を製造するための素子間分離用のシャロ
ートレンチアイソレーション（ＳＴＩ）の形成方法を改
良し、下地シリコン基板にダメージを及ぼさず、且つ、
微細幅で且つ高いアスペクト比を有する溝内にも、ボイ
ドがなく良好なシリコン酸化膜を有するＳＴＩを形成で
きる、半導体装置の製造方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板表面
上に所望の深さの溝を形成する工程と、前記溝を含む半
導体基板上に、炭素含有シリコンリッチなシリコン酸化
膜（ＳiＯxＣy膜（ｘ＜２））を溝の深さより厚く堆積
する工程と、前記炭素含有シリコンリッチなシリコン酸
化膜を酸化性雰囲気中で熱処理してＳiＯ2膜に変化させ
る工程と、前記ＳiＯ2膜を研磨する工程とを有すること
を特徴とする。
に、本発明の半導体装置の製造方法は、半導体基板表面
上に所望の深さの溝を形成する工程と、前記溝を含む半
導体基板上に、炭素含有シリコンリッチなシリコン酸化
膜（ＳiＯxＣy膜（ｘ＜２））を溝の深さより厚く堆積
する工程と、前記炭素含有シリコンリッチなシリコン酸
化膜を酸化性雰囲気中で熱処理してＳiＯ2膜に変化させ
る工程と、前記ＳiＯ2膜を研磨する工程とを有すること
を特徴とする。
【００１１】本発明の半導体装置の製造方法によると、
炭素含有シリコンリッチなシリコン酸化膜が、その後の
熱処理によってＳiＯ2に変化する際に、溝内に形成され
たボイドを消滅させるので、ボイドが形成されるような
比較的大きな比[成膜成分／スパッタ成分]が採用できる
ので、基板等に生ずるスパッタダメージが軽減できる。
炭素含有シリコンリッチなシリコン酸化膜が、その後の
熱処理によってＳiＯ2に変化する際に、溝内に形成され
たボイドを消滅させるので、ボイドが形成されるような
比較的大きな比[成膜成分／スパッタ成分]が採用できる
ので、基板等に生ずるスパッタダメージが軽減できる。
【００１２】ここで、前記堆積工程は、前記半導体基板
に高周波電力を印加しながら、高密度プラズマＣＶＤ法
によって行うことが好ましい。また、この高密度プラズ
マＣＶＤ法は、シラン、メタン、酸素、アルゴンからな
る反応ガスを用いることも本発明の好ましい態様であ
る。メタンに代えてアセチレンを用いることもできる。
更に、前記酸化性雰囲気は、酸素または水の少なくとも
一方を含むことが好ましい。
に高周波電力を印加しながら、高密度プラズマＣＶＤ法
によって行うことが好ましい。また、この高密度プラズ
マＣＶＤ法は、シラン、メタン、酸素、アルゴンからな
る反応ガスを用いることも本発明の好ましい態様であ
る。メタンに代えてアセチレンを用いることもできる。
更に、前記酸化性雰囲気は、酸素または水の少なくとも
一方を含むことが好ましい。
【００１３】前記溝形成工程は、前記半導体基板上にシ
リコン酸化膜及びシリコン窒化膜を順次に形成する工程
と、該シリコン酸化膜及びシリコン窒化膜を選択的にエ
ッチングする工程と、該エッチングされたシリコン酸化
膜及びシリコン窒化をマスクとして前記半導体基板をエ
ッチングする工程とを含むことが出来る。
リコン酸化膜及びシリコン窒化膜を順次に形成する工程
と、該シリコン酸化膜及びシリコン窒化膜を選択的にエ
ッチングする工程と、該エッチングされたシリコン酸化
膜及びシリコン窒化をマスクとして前記半導体基板をエ
ッチングする工程とを含むことが出来る。
【００１４】
【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図３
は、本発明の半導体装置の製造方法に用いられる誘導結
合型プラズマＣＶＤ装置の摸式断面図である。アルミナ
（Al2O3）製のベルジャー３０４の側壁及び上部には、
誘導コイル３０３ａ及び３０３ｂが夫々設置されてい
る。誘導コイル３０３a及び３０３ｂには、高周波電源
３０８ａ及び３０８ｂから夫々高周波電力が印加され、
これら２つの高周波電力でプラズマを発生させる。高周
波電源３０８ａ及び３０８ｂは、約2.0MHzの周波数で作
動し、電源自身が周波数変化をすると共に、自動マッチ
ングボックス３０１ａ及び３０１ｂで、プラズマとマッ
チングをとる。ペデスタル３０７には、13.56MHzの高周
波の高周波電源３０９が印加され、この高周波が比処理
基板３０６に印加される。被処理基板３０６は、表面が
セラミックでコーティングされたペデスタル３０７によ
って静電吸着されている。ペデスタルの内部（図示せ
ず）には冷却液を循環し、被処理基板３０６の裏面とペ
デスタル３０７の表面との間にヘリウム(He)を充填し、
このヘリウムの圧力を制御することで、成膜温度を制御
している。被処理基板３０６は８インチである。
施形態例に基づいて本発明を更に詳細に説明する。図３
は、本発明の半導体装置の製造方法に用いられる誘導結
合型プラズマＣＶＤ装置の摸式断面図である。アルミナ
（Al2O3）製のベルジャー３０４の側壁及び上部には、
誘導コイル３０３ａ及び３０３ｂが夫々設置されてい
る。誘導コイル３０３a及び３０３ｂには、高周波電源
３０８ａ及び３０８ｂから夫々高周波電力が印加され、
これら２つの高周波電力でプラズマを発生させる。高周
波電源３０８ａ及び３０８ｂは、約2.0MHzの周波数で作
動し、電源自身が周波数変化をすると共に、自動マッチ
ングボックス３０１ａ及び３０１ｂで、プラズマとマッ
チングをとる。ペデスタル３０７には、13.56MHzの高周
波の高周波電源３０９が印加され、この高周波が比処理
基板３０６に印加される。被処理基板３０６は、表面が
セラミックでコーティングされたペデスタル３０７によ
って静電吸着されている。ペデスタルの内部（図示せ
ず）には冷却液を循環し、被処理基板３０６の裏面とペ
デスタル３０７の表面との間にヘリウム(He)を充填し、
このヘリウムの圧力を制御することで、成膜温度を制御
している。被処理基板３０６は８インチである。
【００１５】図１（ａ）〜（ｃ）及び図２（ｄ）〜
（ｆ）は、本発明の一実施形態例の半導体装置の製造方
法の各工程段階毎の断面を順次に示している。まず、図
１（ａ）に示すように、シリコン基板１０１の表面に、
ウェット酸化法により、シリコン酸化膜を約２０ｎｍ厚
さに形成した後に、熱ＣＶＤ法により全面にシリコン窒
化膜を約１５０ｎｍ堆積する。次いで、フォトリソグラ
フィー技術及びドライエッチング技術を用いて、シリコ
ン窒化膜及びシリコン酸化膜、シリコン基板１０１を順
次に選択的にエッチングし、溝を形成すべき位置のシリ
コン酸化膜及びシリコン窒化膜を除去する。フォトレジ
ストを除去すると、同図に示すように、シリコン基板１
０１の表面上に順次に形成されたシリコン酸化膜１０２
ａ〜１０２ｃ及びシリコン窒化膜１０３ａ〜１０３ｃ
と、これらシリコン酸化膜及びシリコン窒化膜によって
パターニング形成された溝１０４ａ〜１０４ｃが得られ
る。溝の最小開口幅は約０．２５μｍで、その深さは約
０．５μｍである。
（ｆ）は、本発明の一実施形態例の半導体装置の製造方
法の各工程段階毎の断面を順次に示している。まず、図
１（ａ）に示すように、シリコン基板１０１の表面に、
ウェット酸化法により、シリコン酸化膜を約２０ｎｍ厚
さに形成した後に、熱ＣＶＤ法により全面にシリコン窒
化膜を約１５０ｎｍ堆積する。次いで、フォトリソグラ
フィー技術及びドライエッチング技術を用いて、シリコ
ン窒化膜及びシリコン酸化膜、シリコン基板１０１を順
次に選択的にエッチングし、溝を形成すべき位置のシリ
コン酸化膜及びシリコン窒化膜を除去する。フォトレジ
ストを除去すると、同図に示すように、シリコン基板１
０１の表面上に順次に形成されたシリコン酸化膜１０２
ａ〜１０２ｃ及びシリコン窒化膜１０３ａ〜１０３ｃ
と、これらシリコン酸化膜及びシリコン窒化膜によって
パターニング形成された溝１０４ａ〜１０４ｃが得られ
る。溝の最小開口幅は約０．２５μｍで、その深さは約
０．５μｍである。
【００１６】次に、図１（ｂ）に示すように、約１１０
０℃の基板温度で、ドライ酸化法を用いて、約４０ｎｍ
厚みのシリコン酸化膜１０５ａ〜１０５ｃを、溝（トレ
ンチ）１０４ａ〜１０４ｃの内部に夫々形成する。な
お、熱酸化法によるシリコン酸化膜の形成に代えて、ジ
クロロシラン（SiCl2H2）及び一酸化二窒素（N2O）を原
料とした熱ＣＶＤ法を用いてもよい。この熱ＣＶＤ法
は、約９００℃程度の基板温度で且つ減圧下で行う。
０℃の基板温度で、ドライ酸化法を用いて、約４０ｎｍ
厚みのシリコン酸化膜１０５ａ〜１０５ｃを、溝（トレ
ンチ）１０４ａ〜１０４ｃの内部に夫々形成する。な
お、熱酸化法によるシリコン酸化膜の形成に代えて、ジ
クロロシラン（SiCl2H2）及び一酸化二窒素（N2O）を原
料とした熱ＣＶＤ法を用いてもよい。この熱ＣＶＤ法
は、約９００℃程度の基板温度で且つ減圧下で行う。
【００１７】次に、図１（ｃ）に示すように、図３に示
したバイアス系高密度プラズマＣＶＤ装置を用いて、炭
素(Ｃ)を含有したＳiリッチなシリコン酸化膜（SiOxCy
膜、X<2）１０６を基板の全面に堆積する。基板に高周
波電力を印加することで、各トレンチの側壁上部のSiOx
Cy膜１０６の部分が斜めにスパッタエッチングされ、シ
リコン窒化膜１０３ａ、１０３ｂ、１０３ｃ上部のSiOx
Cy膜１０６は、トレンチ側壁の略直上が斜面の底部とな
るような略山形状になる。このプラズマＣＶＤでは、幅
が小さなトレンチ１０４ａ、１０４ｂ内には、小さなボ
イド１０７ａ、１０７ｂが形成される。SiOxCy膜１０６
の形成条件として、例えば、約50sccmのシラン(SiH4)
と、約50sccmのメタン(CH4)と、約50sccmの酸素(O2)
と、約100sccmのアルゴン(Ar)とを、図３のガス導入口
３１２よりチャンバー３０５内に導入し、チャンバー内
圧力を約6mTorrにする。
したバイアス系高密度プラズマＣＶＤ装置を用いて、炭
素(Ｃ)を含有したＳiリッチなシリコン酸化膜（SiOxCy
膜、X<2）１０６を基板の全面に堆積する。基板に高周
波電力を印加することで、各トレンチの側壁上部のSiOx
Cy膜１０６の部分が斜めにスパッタエッチングされ、シ
リコン窒化膜１０３ａ、１０３ｂ、１０３ｃ上部のSiOx
Cy膜１０６は、トレンチ側壁の略直上が斜面の底部とな
るような略山形状になる。このプラズマＣＶＤでは、幅
が小さなトレンチ１０４ａ、１０４ｂ内には、小さなボ
イド１０７ａ、１０７ｂが形成される。SiOxCy膜１０６
の形成条件として、例えば、約50sccmのシラン(SiH4)
と、約50sccmのメタン(CH4)と、約50sccmの酸素(O2)
と、約100sccmのアルゴン(Ar)とを、図３のガス導入口
３１２よりチャンバー３０５内に導入し、チャンバー内
圧力を約6mTorrにする。
【００１８】冷却水の温度と裏面ヘリウム圧力とを調節
し、成膜温度を約400℃とする。誘導コイル３０３ａ、
３０３ｂに印加する高周波電力として、夫々、約3000W
及び約1500Wを供給し、ペデスタル３０７には約2000Wの
高周波電力を印加した。この段階で、流量比O2/(SiH4+C
H4)＜1.3にすると、SiOxCy膜１０６は、SiOxCy膜（X<
2）となる。ここで、重要なのは、ボイド１０７ａ、１
０７ｂが形成されても、下地にダメージが入らないよう
に、比［(成膜成分)/(スパッタ成分)］を大きくとるこ
とである。
し、成膜温度を約400℃とする。誘導コイル３０３ａ、
３０３ｂに印加する高周波電力として、夫々、約3000W
及び約1500Wを供給し、ペデスタル３０７には約2000Wの
高周波電力を印加した。この段階で、流量比O2/(SiH4+C
H4)＜1.3にすると、SiOxCy膜１０６は、SiOxCy膜（X<
2）となる。ここで、重要なのは、ボイド１０７ａ、１
０７ｂが形成されても、下地にダメージが入らないよう
に、比［(成膜成分)/(スパッタ成分)］を大きくとるこ
とである。
【００１９】次に、図２（ｄ）に示すように、約８５０
℃程度の酸素雰囲気中で、約３０分間の熱処理を行い、
SiOxCy膜１０６に流動性を起こさせ、ボイド１０７ａ、
１０７ｂを消滅させる。この段階で、膜中の炭素は、一
酸化炭素（CO）及び二酸化炭素（CO2）として抜け、SiO
xCy膜１０６が化学量論的なSiO2膜１０８にコンバージ
ョンされる。なお、酸素（O2）を含む酸化性雰囲気に代
えて、約700℃程度の水蒸気（H2O）を含む酸化性雰囲
気、又は、双方を含む雰囲気中で上記熱処理を行っても
同様な結果が得られる。これら雰囲気中では、比較的低
温のために、下地のシリコン基板１０１が酸化されるこ
とがない。また、Ｓiリッチであるため、シリコンの酸
化による体積膨張が、ボイドの体積分と抜けた炭素の体
積分とによって相殺されるため、体積膨張は実質的に生
じない。これにより、応力による基板欠陥の発生も抑制
できる。
℃程度の酸素雰囲気中で、約３０分間の熱処理を行い、
SiOxCy膜１０６に流動性を起こさせ、ボイド１０７ａ、
１０７ｂを消滅させる。この段階で、膜中の炭素は、一
酸化炭素（CO）及び二酸化炭素（CO2）として抜け、SiO
xCy膜１０６が化学量論的なSiO2膜１０８にコンバージ
ョンされる。なお、酸素（O2）を含む酸化性雰囲気に代
えて、約700℃程度の水蒸気（H2O）を含む酸化性雰囲
気、又は、双方を含む雰囲気中で上記熱処理を行っても
同様な結果が得られる。これら雰囲気中では、比較的低
温のために、下地のシリコン基板１０１が酸化されるこ
とがない。また、Ｓiリッチであるため、シリコンの酸
化による体積膨張が、ボイドの体積分と抜けた炭素の体
積分とによって相殺されるため、体積膨張は実質的に生
じない。これにより、応力による基板欠陥の発生も抑制
できる。
【００２０】次に、図２（ｅ）に示すように、化学的機
械研磨（ＣＭＰ）法を用いて、シリコン酸化膜１０８の
上部を除去し、溝１０５ａ〜１０５ｃ内に埋め込まれた
シリコン酸化膜１０９ａから１０９ｃを残す。
械研磨（ＣＭＰ）法を用いて、シリコン酸化膜１０８の
上部を除去し、溝１０５ａ〜１０５ｃ内に埋め込まれた
シリコン酸化膜１０９ａから１０９ｃを残す。
【００２１】最後に、図２（ｆ）に示すように、シリコ
ン窒化膜１０３ａ、１０３ｂ、１０３ｃと、シリコン酸
化膜１０２ａ、１０２ｂ、１０２ｃをウェットエッチン
グ法によって除去する。
ン窒化膜１０３ａ、１０３ｂ、１０３ｃと、シリコン酸
化膜１０２ａ、１０２ｂ、１０２ｃをウェットエッチン
グ法によって除去する。
【００２２】上記実施形態例によれば、下地にダメージ
が入らないように比［(成膜成分)/(スパッタ成分)］を
大きくとることにより、下地のシリコン酸化膜１０２
ａ、１０２ｂ、１０２ｃ、シリコン窒化膜１０３ａ、１
０３ｂ、１０３ｃは、スパッタエッチングされず、従っ
て、シリコン基板１０１へのダメージは殆どない。
が入らないように比［(成膜成分)/(スパッタ成分)］を
大きくとることにより、下地のシリコン酸化膜１０２
ａ、１０２ｂ、１０２ｃ、シリコン窒化膜１０３ａ、１
０３ｂ、１０３ｃは、スパッタエッチングされず、従っ
て、シリコン基板１０１へのダメージは殆どない。
【００２３】また、ボイドが存在しても、酸化性熱処理
でSiOxCy膜は流動性を帯び、ボイドは無くなる。この段
階で、膜中炭素は一酸化炭素（CO）及び二酸化炭素（CO
2）として抜け、結合の再配列が起きる。最終的には、
化学量論的なSiO2膜にコンバージョンされ、通常のＳＴ
Ｉプロセスを利用できる。
でSiOxCy膜は流動性を帯び、ボイドは無くなる。この段
階で、膜中炭素は一酸化炭素（CO）及び二酸化炭素（CO
2）として抜け、結合の再配列が起きる。最終的には、
化学量論的なSiO2膜にコンバージョンされ、通常のＳＴ
Ｉプロセスを利用できる。
【００２４】更に、Ｓiリッチなシリコン酸化膜を形成
したので、シリコンの酸化による体積膨張がボイドの体
積分と抜けた炭素の体積分とで相殺されるため、酸化時
の収縮によるSiO2膜のクラックや、膨張によるSi基板へ
の欠陥発生が防止できる。
したので、シリコンの酸化による体積膨張がボイドの体
積分と抜けた炭素の体積分とで相殺されるため、酸化時
の収縮によるSiO2膜のクラックや、膨張によるSi基板へ
の欠陥発生が防止できる。
【００２５】なお、上記実施形態例では、メタンを用い
た例を示したが、メタン（CH4）に代えて、アセチレン
（C2H2）を用いても良い。アセチレンを用いる場合に
は、上記の例におけるSiH4とCH4の流量比1:1に代えて、
SiH4とC2H2の流量比を2:1とする。これによって、同様
な組成比の炭素を含有したＳiリッチなシリコン酸化膜
（SiOxCy膜、X<2）が得られる。但し、この場合、水素
（H）の量が減少するので、酸素（O2）の流量を若干減
らすことが好ましい。
た例を示したが、メタン（CH4）に代えて、アセチレン
（C2H2）を用いても良い。アセチレンを用いる場合に
は、上記の例におけるSiH4とCH4の流量比1:1に代えて、
SiH4とC2H2の流量比を2:1とする。これによって、同様
な組成比の炭素を含有したＳiリッチなシリコン酸化膜
（SiOxCy膜、X<2）が得られる。但し、この場合、水素
（H）の量が減少するので、酸素（O2）の流量を若干減
らすことが好ましい。
【００２６】また、本発明で用いる原料は、炭素を含有
したＳiリッチなシリコン酸化膜が得られる原料なら
ば、どのような原料でも良い。高密度プラズマでは、ガ
スの分解効率が良いために、どのようなガスでも実質的
に分解・成膜が可能だからである。なお、この原料は気
体であることが望ましい。
したＳiリッチなシリコン酸化膜が得られる原料なら
ば、どのような原料でも良い。高密度プラズマでは、ガ
スの分解効率が良いために、どのようなガスでも実質的
に分解・成膜が可能だからである。なお、この原料は気
体であることが望ましい。
【００２７】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置の製造方法は、
上記実施形態例の構成にのみ限定されるものではなく、
上記実施形態例の構成から種々の修正及び変更を施した
ものも、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体装置の製造方法は、
上記実施形態例の構成にのみ限定されるものではなく、
上記実施形態例の構成から種々の修正及び変更を施した
ものも、本発明の範囲に含まれる。
【００２８】
【発明の効果】以上、説明したように、本発明の半導体
装置の製造方法によると、プラズマＣＶＤ法を採用し、
シリコンリッチなシリコン酸化膜によって溝を埋め込む
構成を採用したことにより、成膜成分とスパッタ成分と
の比を大きく取った高密度プラズマＣＶＤ法を採用して
も、その後の熱処理によって溝内のボイドを消滅又は小
さくできるので、実質的に溝内にボイドが残ることな
く、且つ、シリコン基板のプラズマダメージが抑制でき
る高性能な半導体装置を製造できる。
装置の製造方法によると、プラズマＣＶＤ法を採用し、
シリコンリッチなシリコン酸化膜によって溝を埋め込む
構成を採用したことにより、成膜成分とスパッタ成分と
の比を大きく取った高密度プラズマＣＶＤ法を採用して
も、その後の熱処理によって溝内のボイドを消滅又は小
さくできるので、実質的に溝内にボイドが残ることな
く、且つ、シリコン基板のプラズマダメージが抑制でき
る高性能な半導体装置を製造できる。
【図１】（ａ）〜（ｃ）は夫々、本発明の一実施形態例
の半導体装置の製造方法における工程を順次に示す半導
体装置の断面図。
の半導体装置の製造方法における工程を順次に示す半導
体装置の断面図。
【図２】（ｄ）〜（ｆ）は夫々、図１に後続する工程を
順次に示す半導体装置の断面図。
順次に示す半導体装置の断面図。
【図３】図１の半導体装置の製造方法で用いられる誘導
結合型高密度プラズマＣＶＤ装置の模式的断面図。
結合型高密度プラズマＣＶＤ装置の模式的断面図。
【図４】（ａ）及び（ｂ）は夫々、従来の半導体装置の
製造方法における工程を順次に示す半導体装置の断面
図。
製造方法における工程を順次に示す半導体装置の断面
図。
【図５】従来の半導体装置の製造方法における別の状況
を示すための半導体装置の断面図。
を示すための半導体装置の断面図。
１０１：シリコン基板、 １０２ａ−１２ｃ：シリコン
酸化膜、 １０３ａ−１３ｃ：シリコン窒化膜、 １０
４ａ−１０４ｃ：溝（トレンチ）、 １０５ａ−１ｃ：
シリコン酸化膜、 １０６：炭素含有シリコン膜、 １
０７ａ−１０７ｂ：ボイド、 １０８：シリコン酸化
膜、 １０９ａ−１９ｃ：シリコン酸化膜、３０１ａ，
３０１ｂ：自動マッチングボックス ３０２：自動マッ
チングボックス ３０３ａ，３０３ｂ：誘導コイル ３
０４：ベルジャー ３０５：チャンバー ３０６：被処
理基板 ３０７：ペデスタル ３０８ａ，３０８ｂ：高
周波電源 ３０９：高周波電源 ３１１：接地点 ３１
２：ガス導入口 ３１３：真空排気口 ４０１：シリコン基板、 ４０２ａ−４０２ｃ：シリコ
ン酸化膜、 ４０３ａ−４０ｃ：シリコン窒化膜、 ４
０４ａ−４０４ｃ：溝、 ４０５：シリコン酸化膜、
４０６ａ−４０６ｂ：ボイド、５０１：シリコン基板、
５０２ａ−５０２ｃ：シリコン酸化膜、 ５０３ａ−
５０３ｃ：シリコン窒化膜、 ５０４ａ−５０４ｃ：
溝、 ５０５：シリコン酸化膜、 ５０６ａ−５０６
ｅ：ダメージ
酸化膜、 １０３ａ−１３ｃ：シリコン窒化膜、 １０
４ａ−１０４ｃ：溝（トレンチ）、 １０５ａ−１ｃ：
シリコン酸化膜、 １０６：炭素含有シリコン膜、 １
０７ａ−１０７ｂ：ボイド、 １０８：シリコン酸化
膜、 １０９ａ−１９ｃ：シリコン酸化膜、３０１ａ，
３０１ｂ：自動マッチングボックス ３０２：自動マッ
チングボックス ３０３ａ，３０３ｂ：誘導コイル ３
０４：ベルジャー ３０５：チャンバー ３０６：被処
理基板 ３０７：ペデスタル ３０８ａ，３０８ｂ：高
周波電源 ３０９：高周波電源 ３１１：接地点 ３１
２：ガス導入口 ３１３：真空排気口 ４０１：シリコン基板、 ４０２ａ−４０２ｃ：シリコ
ン酸化膜、 ４０３ａ−４０ｃ：シリコン窒化膜、 ４
０４ａ−４０４ｃ：溝、 ４０５：シリコン酸化膜、
４０６ａ−４０６ｂ：ボイド、５０１：シリコン基板、
５０２ａ−５０２ｃ：シリコン酸化膜、 ５０３ａ−
５０３ｃ：シリコン窒化膜、 ５０４ａ−５０４ｃ：
溝、 ５０５：シリコン酸化膜、 ５０６ａ−５０６
ｅ：ダメージ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平11−54605（ＪＰ，Ａ)
特開 平９−260484（ＪＰ，Ａ)
特開 平９−205140（ＪＰ，Ａ)
特開 平９−82703（ＪＰ，Ａ)
特開 平８−227888（ＪＰ，Ａ)
特開 平７−211712（ＪＰ，Ａ)
特開 平６−97274（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/76
H01L 21/316
Claims (5)
- 【請求項１】 半導体基板表面上に所望の深さの溝を形
成する工程と、前記溝を含む半導体基板上に、炭素含有
シリコンリッチなシリコン酸化膜（ＳiＯxＣy膜（ｘ＜
２））を溝の深さより厚く堆積する工程と、前記炭素含
有シリコンリッチなシリコン酸化膜を酸化性雰囲気中で
熱処理してＳiＯ2膜に変化させる工程と、前記ＳiＯ2膜
を研磨する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記堆積工程は、前記半導体基板に高周
波電力を印加しながら、高密度プラズマＣＶＤ法によっ
て行われる、請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記高密度プラズマＣＶＤ法は、シラ
ン、メタン、酸素、アルゴンからなる反応ガスを用い
る、請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記酸化性雰囲気は、酸素または水の少
なくとも一方を含む、請求項１〜３の何れかに記載の半
導体装置の製造方法。 - 【請求項５】 前記溝形成工程は、前記半導体基板上に
シリコン酸化膜及びシリコン窒化膜を順次に形成する工
程と、該シリコン酸化膜及びシリコン窒化膜を選択的に
エッチングする工程と、該エッチングされたシリコン酸
化膜及びシリコン窒化をマスクとして前記半導体基板を
エッチングする工程とを含む、請求項１〜４の何れかに
記載の半導体装置の製造方法。
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|---|---|---|---|
| JP11310399A JP3450221B2 (ja) | 1999-04-21 | 1999-04-21 | 半導体装置の製造方法 |
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| KR10-2000-0020978A KR100365890B1 (ko) | 1999-04-21 | 2000-04-20 | 샐로우트렌치분리구조를 형성하는 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11310399A JP3450221B2 (ja) | 1999-04-21 | 1999-04-21 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
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ID=14603571
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11310399A Expired - Fee Related JP3450221B2 (ja) | 1999-04-21 | 1999-04-21 | 半導体装置の製造方法 |
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| US6500729B1 (en) * | 2000-06-02 | 2002-12-31 | Agere Systems Guardian Corp. | Method for reducing dishing related issues during the formation of shallow trench isolation structures |
| US6896968B2 (en) * | 2001-04-06 | 2005-05-24 | Honeywell International Inc. | Coatings and method for protecting carbon-containing components from oxidation |
| US6872633B2 (en) * | 2002-05-31 | 2005-03-29 | Chartered Semiconductor Manufacturing Ltd. | Deposition and sputter etch approach to extend the gap fill capability of HDP CVD process to ≦0.10 microns |
| JP2005197602A (ja) * | 2004-01-09 | 2005-07-21 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7645677B2 (en) | 2004-03-16 | 2010-01-12 | Ishikawajima-Harima Heavy Industries Co., Ltd. | Method for manufacturing semiconductor device |
| US7339253B2 (en) * | 2004-08-16 | 2008-03-04 | Taiwan Semiconductor Manufacturing Company | Retrograde trench isolation structures |
| JP4609041B2 (ja) * | 2004-11-09 | 2011-01-12 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US8120094B2 (en) * | 2007-08-14 | 2012-02-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Shallow trench isolation with improved structure and method of forming |
| JP5977002B2 (ja) * | 2011-08-25 | 2016-08-24 | 東京エレクトロン株式会社 | トレンチの埋め込み方法および半導体集積回路装置の製造方法 |
| KR102052936B1 (ko) * | 2012-11-13 | 2019-12-06 | 삼성전자 주식회사 | 반도체 소자 제조 방법 |
| US10763106B2 (en) | 2016-06-20 | 2020-09-01 | Tokyo Electron Limited | Method for processing workpiece |
| JP6824717B2 (ja) | 2016-12-09 | 2021-02-03 | 東京エレクトロン株式会社 | ＳｉＣ膜の成膜方法 |
| JP6524369B1 (ja) * | 2018-03-20 | 2019-06-05 | 日本碍子株式会社 | 圧電性材料基板と支持基板との接合体 |
| CN111869105B (zh) | 2018-03-20 | 2021-07-27 | 日本碍子株式会社 | 压电性材料基板与支撑基板的接合体 |
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|---|---|---|---|---|
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| JP3132089B2 (ja) | 1991-10-04 | 2001-02-05 | ソニー株式会社 | 半導体装置の製造方法 |
| KR100281271B1 (ko) * | 1994-08-04 | 2001-03-02 | 김영환 | 반도체소자의 소자분리 방법 |
| KR100463858B1 (ko) * | 1996-08-29 | 2005-02-28 | 마츠시타 덴끼 산교 가부시키가이샤 | 층간절연막의형성방법 |
| US5886368A (en) * | 1997-07-29 | 1999-03-23 | Micron Technology, Inc. | Transistor with silicon oxycarbide gate and methods of fabrication and use |
| US6051480A (en) * | 1997-12-18 | 2000-04-18 | Micron Technology, Inc. | Trench isolation for semiconductor devices |
-
1999
- 1999-04-21 JP JP11310399A patent/JP3450221B2/ja not_active Expired - Fee Related
-
2000
- 2000-04-14 US US09/550,097 patent/US6329261B1/en not_active Expired - Lifetime
- 2000-04-20 KR KR10-2000-0020978A patent/KR100365890B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100365890B1 (ko) | 2003-01-24 |
| US6329261B1 (en) | 2001-12-11 |
| KR20000071755A (ko) | 2000-11-25 |
| JP2000306992A (ja) | 2000-11-02 |
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