KR100655845B1 - 트렌치절연방법 - Google Patents

트렌치절연방법 Download PDF

Info

Publication number
KR100655845B1
KR100655845B1 KR1019970023849A KR19970023849A KR100655845B1 KR 100655845 B1 KR100655845 B1 KR 100655845B1 KR 1019970023849 A KR1019970023849 A KR 1019970023849A KR 19970023849 A KR19970023849 A KR 19970023849A KR 100655845 B1 KR100655845 B1 KR 100655845B1
Authority
KR
South Korea
Prior art keywords
trench
stopping layer
layer
insulating material
oxide
Prior art date
Application number
KR1019970023849A
Other languages
English (en)
Other versions
KR980006113A (ko
Inventor
솜내쓰 에스. 낵
아미타바 차떼르지
아이-친 첸
Original Assignee
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 텍사스 인스트루먼츠 인코포레이티드 filed Critical 텍사스 인스트루먼츠 인코포레이티드
Publication of KR980006113A publication Critical patent/KR980006113A/ko
Application granted granted Critical
Publication of KR100655845B1 publication Critical patent/KR100655845B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

논-트렌치(non-trench) 산화물을 화학 기계적 연마에 의해 제거하는, 고 밀도 플라즈마 강화 실리콘 이산화물 충전재(dioxide trench filling:122)를 포함하는 트렌치 절연 구조를 제공한다.

Description

트렌치 절연 방법
본 발명은 반도체 디바이스에 관한 것으로, 보다 상세하게는, 집적 회로 절연 및 그 제조 방법에 관한 것이다.
집적 회로는 통상적으로 소스/ 드레인이 실리콘 기판에 형성되어 있고 기판, 및 게이트/ 소스/ 드레인과 제 1메탈 레벨 와이어링 사이 그리고 연속적인 메탈 레벨 와이어링들 사이에 절연층을 가지고 있는 다중 오버라잉 메탈(또는 폴리실리콘) 와이어링 레벨 상에 절연 게이트가 있는 전계 효과 트랜지스터를 포함한다. 메탈(또는 폴리실리콘)로 채워진 절연층내의 수직 비어(vertical via)는 인접한 메탈 레벨 와이어링들 사이의 접속 및 게이트/소스/드레인과 제 1메탈 레벨 와이어링 사이의 접속을 제공한다. 더욱이, 트랜지스터는 산화에 의해 형성된 절연 영역에 의해 기판상에서 서로 절연된다. 디바이스 절연을 위한 실리콘 로컬 산화(LOCOS) 기판은 산화물의 성장 동안 절연 산화물에 의해 디바이스 영역으로의 "버즈 비크(bird's beak)" 측방향 침식이라는 문제점을 가지고 있다. 이러한 측방향 침식은 트랜지스터의 크기가 감소함에 따라 이용가능한 실리콘 기판 영역의 상당히 많은 부분을 차지한다.
0.25-0.35㎛의 라인폭을 가지는 집적 회로용 얕은 트렌치 절연은 LOCOS 절연의 버즈 비크 침식 문제에 대한 해결책으로서 제안되었다. 특히, 고소(Gosho) 등에 의해 Bias ECR CVD, 1991 VLSI Symp Tech Digest 87에 발표된, 0.35㎛ 디바이스용 트렌치 절연 기술은, 먼저 기판내에 트렌치를 에치한 다음 전자 사이클로트론 공진(ECR) 플라즈마 강화 산화물 피착으로 산화물을 트렌치내에 채우는 공정을 기술하고 있다. 이 피착은 실란(SiH4₄)과 산화질소(N₂O)의 개스 혼합물을 사용하며, 이 피착은 플라즈마로 부터 이온 충격의 방향으로 부터 60도 보다 크거나 30도 보다 작은 경사진 표면에 대하여 스퍼터 오프(sputter off)되는 것보다 빠르게 산화물을 피착시키도록 설정된 실란 대 산화질소의 비율로 시작된다. 일단 트렌치가 채워지면(및 트렌치들 사이의 큰 영역들이 산화물 피착물로 누적되면), 실란 대 산화질소 비율은 이온 충격의 방향으로 부터 대략 0 또는 80도 보다 크게 경사진 표면에 대해서 스퍼터 오프되는 것보다 빠르게 산화물을 피착하도록 조정된다. 플라즈마 피착의 두번째 단계는 기본적으로 트렌치들 사이의 영역들에 있는 산화 피착물을 축소시킨다. 트렌치들과 인접한 영역들을 포토리소그래픽적으로 마스크 오프하고; 이는 트렌치들 사이의 영역들상에 있는 산화물 피착물을 노출시킨다. 마지막으로, 산화물 충전된 트렌치들을 남기기 위해 이들 노출된 산화물 피착물을 벗겨낸다. 도 3a-f는 이러한 공정을 도시하고 있으며, 도 4는 두개의 다른 개스 혼합물에 대한 표면 경사에 의존하는 스퍼터 에치 비율과 피착율을 도시한다.
대안적인 트렌치 절연 스킴(scheme)은 오존과 테트라톡실란(TEOS)을 사용하는 하이드로젠 실세스퀴옥산(HSQ) 또는 화학적 증착과 같은 유리상에 스핀을 가하여 트렌치를 채우는 것을 포함한다.
이러한 접근 방식에는, HSQ 및 TESO에 대한 열적 어닐링(thermal annealing), 복잡한 평탄화, 및 트렌치 에지에 가해질 수 있는 손상을 포함한 문제점이 있다.
본 발명은, 트렌치 에치 마스크의 일부를 연마 스토핑 층으로서 이용하는 피착된 산화물의 화학-기계적 연마와 함께 트렌치 충전을 하기 위한 산화물의 유도결합 고 밀도 플라즈마 강화 피착을 이용하는 트렌치 절연 기술을 제공한다.
이 피착 방법은 프로세싱을 간략화할 수 있고 플라즈마 이온 충격 손상을 피할 수 있는 장점이 있다
도 la-f는 제1 양호한 실시예에 따른 트렌치 절연 구조를 형성하는 방법의 단계를 도시하는 정 단면도를 설명한다. 설명의 명확성을 위해서, 도면에는 싱글 트렌치만을 도시하고 실리콘 기판내의 도핑된 웰 또는 에피텍셜층을 도시하지 않았다. 실제로, 도 1a는 10nm 두께의 패드 실리콘 이산화물층(104), 200nm 두께의 실리콘 질화층(106), 및 패턴된 포토레지스트(108)가 중첩되어 있는 실리콘 기판(102)을 도시하고 있다. 패드 산화물(104)은 피착될 수 있거나 열적으로 성장할 수 있고, 질화물(106)은 피착될 수 있다. 포토레지스트(108)는 대략 1nm 두께이고 절연 트렌치가 형성되도록 에치될 실리콘 기판의 일부를 노출하도록 패턴된다. 트렌치는 0.3㎛폭일 것이다.
도 1b는 도 1a의 구조를 염소계 화학품으로 플라즈마 에칭한 결과를 도시한다. 실리콘 기판(102)내로 에치된 트렌치는 0.5㎛의 깊이 및 75도 경사의 측벽을 가진다. 따라서 트렌치(110)는 대략 2:1의 종횡비를 가질 수 있다. 트렌치 측벽내로의 채널 스톱 임플랜트는 인접한 활성 디바이스 영역을 감소시키기 때문에 피하기로 한다.
도 1c는 포토레지스트(108)를 벗겨낸 후의 트렌치(110)의 측벽과 바닥의 20nm 두께의 열적 산화물(114)을 보여주고 있다. 이 산화는 900℃의 5%, HC₁ 분위기에서 행해질 수 있다. 이 산화는 또한 기판 표면에서 트렌치(110)코너를 원형 처리하나, 질화물(106)은 더 이상의 산화를 방지한다. 패드 산화물(104)과 질화물(106)은 트렌치(110)를 채우기 위해 사용된 절연재의 측면 화학-기계적 연마(lateral chemical mechanical polishing)를 위한 연마 스토핑 층으로서 한정될 것이다. 패드 산화물(104), 질화물(106), 및 열적 산화물(114)은 실리콘 기판(102)의 연속적인 코팅을 형성하고 트렌치(110) 충전 단계에서 플라즈마 이온 충격에 저항한다.
다음으로, 도 2에 도시한 바와 같이, 트렌치를 갖는 기판을 유도 결합된 고-밀도 플라즈마 리액터(200)내로 삽입한다. 소스 개스 실란, 산소, 및 아르곤 희석액을 사용한 플라즈마 강화 피착에 의한 0.9㎛의 산화물(120) 피착을 도 1d에서 도시한다. 플라즈마 가열은 대략 330℃에서 냉각 유지되는 기판 온도를 상승시킨다. 소스 개스 플로우(flow)는 대략 30 sccm SiH₄, 40 sccm O₂ 및 20 sccm Ar이다. 리액션 챔버에서 전체 압력은 대략 4mTorr이나; 저 압력에도 불구하고, 리액터(200)에 대한 이온 밀도는 대략 1013/Cm³ 이고 산화물은 대략 300 nm/min 로 피착된다. 실제로, 피착된 산화물은, 양질을 갖고, 고온 밀집화 또는 경화 어닐링(cure anneal)을 필요로 하지 않는다.
고 이온 밀도는 통상의 전기 용량의 결합 또는 ECR 결합보다는 오히려 rf 소스(201)와 피드 개스(feed gas)들과의 유도 결합으로부터 유도된다. 리액터(200)에서의 유도 결합은 플라즈마 밀도에 영향을 끼치지 않고 플라즈마와 척(Chuck: 202)상의 기판 사이에 바이어스 rf 용량 전압(이는 기판의 이온 충격을 위한 플라즈마 전위를 결정한다)의 조정을 허용한다. 바이어스를 대략 1250V로 정하면 피착 대 스퍼터 비율이 대략 3.4가 된다(이온 충격 방향으로 부터 0도 경사진 표면에 대하여). 이는 산화물(104-114)의 제거없이 트렌치(110)를 충전하고 트렌치(110)의 측벽 상부를 따라 실리콘 기판(102)이 플라즈마 이온 충격에 노출되는 것을 보장하고: 이는 트렌치(110) 측벽을 따르는 누설(leakage)을 제한한다.
다른 방법으로는, 산화물(114)을 성장하지 않고, 실리콘 기판(102)에 손상을 가하지 않고 바이어스 없이 트렌치(110) 충전 피착을 시작하여 (스퍼터링 없이) 콘포멀한 산화층을 생성하고 이후 바이어스 전압을 램프 업(ramp up)하여 트렌치(110)를 산화물로 확실히 충전시킨다. 사실상, 초기의 제로 또는 저 바이어스 플라즈마 강화 피착에 의해 산화물을 20nm 두께로 피착함으로써 트렌치 측벽용 보호 라이너를 제공하게 되고, 후속하는 고 바이어스 피착에 의해 트렌치(110)의 나머지를 채우게 된다.
소스 개스 플로우 비율과 전체 압력을 수정하면 피착 비율과 산화물의 질을 수정할 수 있다.
그런 다음, 질화물(106)을 연마 스토핑층으로서 이용하는 화학-기계적 연마(CMP)를 적용함으로써 트렌치(110)로부터 산화물(120)의 일부를 제거한다. 도 1e는 트렌치(110)에 남아 있는 산화물(122)을 도시한다.
마지막으로, 인산 또는 선택적인 플라즈마 에치로 질화물(106)을 벗긴다. 도 1f는 최종적인 절연 구조를 도시한다. 후속적인 프로세싱으로 집적 회로를 완성하기 위해 트랜지스터 및 다른 디바이스, 절연 층, 및 배선 와이어링을 형성한다.
도 2는 최고 전력 3500 watt 출력의 RF 발전기에 의해 전원 공급 받는 고밀도 플라즈마(HDP) 소스(201), 웨이퍼를 홀딩하는 이동 가능한 척(202), 및 챔버(204)를 포함하는 리액터(200)의 개략적인 정 단면도이다. 척(202)은 프로세싱동안 웨이퍼 온도 안정도를 위한 헬륨 후측면 개스 공급원을 가지고 있으며 최대 2000watt 출력 용량의 RF 발전기에 의해 전원을 공급 받는다. 척(202)은 단일의 직경 8인치 웨이퍼를 홀드할 수 있다. HDP 소스(201)로의 RF 전력을 제어하여 플라즈마 밀도를 제어하여 척(202)으로의 RF 전원을 제어해서 플라즈마와 웨이퍼 사이의 발생된 바이어스를 제어함으로써, 웨이퍼를 이온 충격하기 위한 이온 에너지를 제어하게 된다. 척(202)으로의 RF 전력은, 제1 양호한 실시예 방법의 저 바이어스 피착 초기 부분을 위해서는 작고, 고 바이어스 피착 최종 부분을 위해서는 증가된다.
도 5는 NMOS 트랜지스터(552-526)와 PMOS 트랜지스터(532-534)를 가지는 한쌍의 웰(a twin-cell) CMOS 집적 회로용의 트렌치 절연 구조(502-512)의 제1 양호한 실시예를 도시한다. 명확히 하기 위해 도 5에서는 중첩되어 있는 절연층과 배선층을 생략하였다.
바람직한 실시예는, 유도 결합된 고 밀도 플라즈마 산화물 충전 트렌치들의 특성을 하나 이상 유지하면서 질화물 에치 마스크 부분을 CMP 연마 스토핑 층으로서 이용함으로써 다양한 방법으로 변형될 수 있다.
예를 들어, 트렌치들의 치수는 최소 0.25-0.35㎛ 폭과 70-80도의 측벽 경사를 가진 0.35-0.7㎛ 깊이로 변형될 수 있고; 층 두께는 범위 7-15nm의 패드 산화물 두께, 150-250nm의 질산화물 두께등과 같이 다양화될 수 있고; 산화물 피착용 소스 개스는 다양화될 수 있어 실란, 다이클로로실란, 오존, 산화질소, 등을 포함하고; 플라즈마 피착동안 바이어스는 저 바이어스로부터 램프 업될 수 있고 여전히 트렌치 충전을 보장한다.
도 1a-1f는 제1의 양호 실시예의 트렌치 절연 방법을 도시하는 정단면도.
도 2는 고 밀도 플라즈마 리액터를 도시하는 도면.
도 3a-f는 종래 기술의 트렌치 절연 방법을 도시하는 정단면도.
도 4는 피착 및 스퍼터 비율을 도시하는 도면.
도 5는 CMOS 구조에서 양호한 실시예 절연의 정단면도.
<도면의 주요 부분에 대한 부호의 설명>
102: 실리콘 기판
104: 패드 산화물
106: 질화물
108: 포토레지스트
110: 트렌치
114: 열적 산화물
200: 리액터

Claims (5)

  1. 트렌치(trench) 절연 방법에 있어서,
    실리콘 기판상에 연마 스토핑(polish stopping)층을 형성하는 단계와,
    상기 연마 스토핑층을 패터닝하는 단계와,
    상기 패터닝된 스토핑층에 의해 노출된 상기 기판 내에 트렌치를 형성하는 단계와,
    상기 트렌치내에 노출된 실리콘 상에 절연재의 박층을 성장시키는 단계와,
    인접한 유도 결합 고밀도 플라즈마로 상기 기판 상에 두꺼운 절연재 층을 피착하는 단계 - 상기 절연재는 상기 트렌치를 충전함 - 와,
    상기 절연재를 상기 연마 스토핑층까지 화학적 기계적 연마하는 단계
    를 포함하는 트렌치 절연 방법.
  2. 제1항에 있어서,
    상기 연마 스토핑층은 실리콘 질화물로 형성되고, 상기 절연재는 실리콘 산화물인 트렌치 절연 방법.
  3. 트렌치 절연 방법에 있어서,
    실리콘 기판 상에 연마 스토핑층을 형성하는 단계와,
    상기 연마 스토핑층을 패터닝하는 단계와,
    상기 패터닝된 스토핑층에 의해 노출된 상기 기판 내에 트렌치를 형성하는 단계와,
    저 바이어스 고밀도 플라즈마로 상기 트렌치 내에 노출된 실리콘과 상기 연마 스토핑층 상에 절연재의 박층을 피착하는 단계와,
    고 바이어스 고밀도 플라즈마로 상기 절연재의 박층 상에 두꺼운 절연재 층을 피착하는 단계 - 상기 절연재는 상기 트렌치를 충전함 - 와,
    상기 절연재를 상기 연마 스토핑층까지 화학적 기계적 연마하는 단계
    포함하는 트렌치 절연 방법.
  4. 제3항에 있어서,
    상기 연마 스토핑층은 실리콘 질화물로 형성되고, 상기 절연재는 실리콘 산화물인 트렌치 절연 방법.
  5. 제1항에 있어서,
    상기 고 밀도 플라즈마의 플라즈마 바이어스는, 상기 절연재의 박층을 피착하는 단계동안 저 바이어스로부터 램프 업(ramp Up)되는 트렌치 절연 방법.
KR1019970023849A 1996-06-10 1997-06-10 트렌치절연방법 KR100655845B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US1968896P 1996-06-10 1996-06-10
US60/019,688 1996-06-10

Publications (2)

Publication Number Publication Date
KR980006113A KR980006113A (ko) 1998-03-30
KR100655845B1 true KR100655845B1 (ko) 2007-04-11

Family

ID=21794537

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970023849A KR100655845B1 (ko) 1996-06-10 1997-06-10 트렌치절연방법

Country Status (6)

Country Link
US (1) US6313010B1 (ko)
EP (2) EP0813240B1 (ko)
JP (1) JP4195734B2 (ko)
KR (1) KR100655845B1 (ko)
DE (1) DE69740022D1 (ko)
TW (1) TW388096B (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7235856B1 (en) * 1997-12-18 2007-06-26 Micron Technology, Inc. Trench isolation for semiconductor devices
US6228741B1 (en) 1998-01-13 2001-05-08 Texas Instruments Incorporated Method for trench isolation of semiconductor devices
JP3262059B2 (ja) 1998-02-12 2002-03-04 日本電気株式会社 半導体装置の製造方法
US6194038B1 (en) 1998-03-20 2001-02-27 Applied Materials, Inc. Method for deposition of a conformal layer on a substrate
JPH11284060A (ja) * 1998-03-27 1999-10-15 Hitachi Ltd 半導体装置及びその製造方法
US6759306B1 (en) * 1998-07-10 2004-07-06 Micron Technology, Inc. Methods of forming silicon dioxide layers and methods of forming trench isolation regions
DE60042998D1 (de) * 1999-10-12 2009-11-05 St Microelectronics Srl Verfahren zur Planarisierung von flachen Grabenisolationsstrukturen
EP1161769A1 (en) 1999-12-24 2001-12-12 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device comprising semiconductor elements formed in a top layer of a silicon wafer situated on a buried insulating layer
KR100419753B1 (ko) * 1999-12-30 2004-02-21 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
US6762129B2 (en) * 2000-04-19 2004-07-13 Matsushita Electric Industrial Co., Ltd. Dry etching method, fabrication method for semiconductor device, and dry etching apparatus
US6559026B1 (en) * 2000-05-25 2003-05-06 Applied Materials, Inc Trench fill with HDP-CVD process including coupled high power density plasma deposition
US6437417B1 (en) * 2000-08-16 2002-08-20 Micron Technology, Inc. Method for making shallow trenches for isolation
WO2002033728A1 (de) * 2000-10-19 2002-04-25 Robert Bosch Gmbh Vorrichtung und verfahren zum ätzen eines substrates mittels eines induktiv gekoppelten plasmas
US6458722B1 (en) * 2000-10-25 2002-10-01 Applied Materials, Inc. Controlled method of silicon-rich oxide deposition using HDP-CVD
US6740601B2 (en) 2001-05-11 2004-05-25 Applied Materials Inc. HDP-CVD deposition process for filling high aspect ratio gaps
US6596653B2 (en) 2001-05-11 2003-07-22 Applied Materials, Inc. Hydrogen assisted undoped silicon oxide deposition process for HDP-CVD
DE10127622B4 (de) * 2001-06-07 2009-10-22 Qimonda Ag Verfahren zur Herstellung eines mit HDPCVD-Oxid gefüllten Isolationsgrabens
US6812064B2 (en) * 2001-11-07 2004-11-02 Micron Technology, Inc. Ozone treatment of a ground semiconductor die to improve adhesive bonding to a substrate
US6812153B2 (en) * 2002-04-30 2004-11-02 Applied Materials Inc. Method for high aspect ratio HDP CVD gapfill
US7628897B2 (en) * 2002-10-23 2009-12-08 Applied Materials, Inc. Reactive ion etching for semiconductor device feature topography modification
JP2004193585A (ja) 2002-11-29 2004-07-08 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US7097886B2 (en) * 2002-12-13 2006-08-29 Applied Materials, Inc. Deposition process for high aspect ratio trenches
US6808748B2 (en) 2003-01-23 2004-10-26 Applied Materials, Inc. Hydrogen assisted HDP-CVD deposition process for aggressive gap-fill technology
US7081414B2 (en) * 2003-05-23 2006-07-25 Applied Materials, Inc. Deposition-selective etch-deposition process for dielectric film gapfill
US6958112B2 (en) 2003-05-27 2005-10-25 Applied Materials, Inc. Methods and systems for high-aspect-ratio gapfill using atomic-oxygen generation
US7205240B2 (en) 2003-06-04 2007-04-17 Applied Materials, Inc. HDP-CVD multistep gapfill process
US7354834B2 (en) * 2003-06-04 2008-04-08 Dongbu Electronics Co., Ltd. Semiconductor devices and methods to form trenches in semiconductor devices
US6903031B2 (en) 2003-09-03 2005-06-07 Applied Materials, Inc. In-situ-etch-assisted HDP deposition using SiF4 and hydrogen
US7087497B2 (en) * 2004-03-04 2006-08-08 Applied Materials Low-thermal-budget gapfill process
JP2005340327A (ja) 2004-05-25 2005-12-08 Renesas Technology Corp 半導体装置及びその製造方法
US7183227B1 (en) 2004-07-01 2007-02-27 Applied Materials, Inc. Use of enhanced turbomolecular pump for gapfill deposition using high flows of low-mass fluent gas
JP4961668B2 (ja) * 2005-01-11 2012-06-27 富士電機株式会社 半導体装置の製造方法
KR100767333B1 (ko) * 2006-05-24 2007-10-17 한국과학기술연구원 계면 제어층을 포함하는 비휘발성 전기적 상변화 메모리소자 및 이의 제조방법
JP2008060266A (ja) * 2006-08-30 2008-03-13 Oki Electric Ind Co Ltd 素子分離膜の形成方法と不揮発性半導体メモリ
US7678715B2 (en) 2007-12-21 2010-03-16 Applied Materials, Inc. Low wet etch rate silicon nitride film
US8497211B2 (en) 2011-06-24 2013-07-30 Applied Materials, Inc. Integrated process modulation for PSG gapfill
JP5859758B2 (ja) * 2011-07-05 2016-02-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0461498A2 (en) * 1990-06-14 1991-12-18 National Semiconductor Corporation Means of planarizing integrated circuits with fully recessed isolation dielectric

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
EP0849766A3 (en) * 1992-01-24 1998-10-14 Applied Materials, Inc. Etch process
US5397962A (en) * 1992-06-29 1995-03-14 Texas Instruments Incorporated Source and method for generating high-density plasma with inductive power coupling
US5494857A (en) 1993-07-28 1996-02-27 Digital Equipment Corporation Chemical mechanical planarization of shallow trenches in semiconductor substrates
US5614055A (en) * 1993-08-27 1997-03-25 Applied Materials, Inc. High density plasma CVD and etching reactor
JP3438446B2 (ja) * 1995-05-15 2003-08-18 ソニー株式会社 半導体装置の製造方法
US5719085A (en) * 1995-09-29 1998-02-17 Intel Corporation Shallow trench isolation technique
KR100214068B1 (ko) * 1995-11-21 1999-08-02 김영환 반도체 장치의 소자분리막 형성방법
DE69623651T2 (de) * 1995-12-27 2003-04-24 Lam Research Corp., Fremont Verfahren zur füllung von gräben auf einer halbleiterscheibe
US5851899A (en) * 1996-08-08 1998-12-22 Siemens Aktiengesellschaft Gapfill and planarization process for shallow trench isolation
US5728621A (en) * 1997-04-28 1998-03-17 Chartered Semiconductor Manufacturing Pte Ltd Method for shallow trench isolation

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0461498A2 (en) * 1990-06-14 1991-12-18 National Semiconductor Corporation Means of planarizing integrated circuits with fully recessed isolation dielectric

Also Published As

Publication number Publication date
JPH1056058A (ja) 1998-02-24
EP0813240A1 (en) 1997-12-17
EP0813240B1 (en) 2010-10-13
EP2287901A3 (en) 2014-05-07
EP2287901A2 (en) 2011-02-23
TW388096B (en) 2000-04-21
JP4195734B2 (ja) 2008-12-10
DE69740022D1 (de) 2010-11-25
US6313010B1 (en) 2001-11-06
KR980006113A (ko) 1998-03-30

Similar Documents

Publication Publication Date Title
KR100655845B1 (ko) 트렌치절연방법
US6211040B1 (en) Two-step, low argon, HDP CVD oxide deposition process
US6383951B1 (en) Low dielectric constant material for integrated circuit fabrication
US6140242A (en) Method of forming an isolation trench in a semiconductor device including annealing at an increased temperature
US6756293B2 (en) Combined gate cap or digit line and spacer deposition using HDP
US6576558B1 (en) High aspect ratio shallow trench using silicon implanted oxide
US20020052119A1 (en) In-situ flowing bpsg gap fill process using hdp
US20030003682A1 (en) Method for manufacturing an isolation trench filled with a high-density plasma-chemical vapor deposition oxide
US20010042874A1 (en) Semiconductor device having a recessed gate structure and method of manufacturing the same
KR20000069813A (ko) 붕소의 외부 확산을 방지하고 응력을 감소시키는 ｎ２ｏ 질화산화물 트렌치 측벽
KR102514465B1 (ko) 유전체 재료를 증착하기 위한 방법들
US6306725B1 (en) In-situ liner for isolation trench side walls and method
US6143625A (en) Protective liner for isolation trench side walls and method
KR20000071755A (ko) 샐로우트렌치분리구조를 형성하는 방법
US6602759B2 (en) Shallow trench isolation for thin silicon/silicon-on-insulator substrates by utilizing polysilicon
US7371629B2 (en) N/PMOS saturation current, HCE, and Vt stability by contact etch stop film modifications
US6333218B1 (en) Method of etching contacts with reduced oxide stress
KR100524805B1 (ko) 반도체 소자의 트렌치 갭필 방법
US20020197821A1 (en) Method of forming shallow trench isolation
KR20010106956A (ko) 반도체 장치의 트렌치내 버블 결함을 방지하는 방법
KR100876874B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20020010816A (ko) 반도체소자의 콘택 형성 방법
TW419782B (en) Method for forming shallow trench isolation in integrated circuits
KR100623876B1 (ko) 얕은 트렌치 소자분리막 형성 방법
KR20010019280A (ko) 얕은 트렌치 소자분리 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20050318

Effective date: 20061030

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121129

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 11

EXPY Expiration of term