CN112117185A - 一种图案化方法 - Google Patents
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Abstract
一种图案化方法，包括：提供半导体衬底，所述半导体衬底的表面具有牺牲图案，其中，所述牺牲图案是基于第一掩膜版及第一光刻胶层形成的；在所述牺牲图案的侧壁形成间隔片，去除所述牺牲图案，其中，所述间隔片被保留；基于第二掩膜版，在所述半导体衬底的表面形成图形化的第二光刻胶层，其中，所述第二光刻胶层的至少一部分落入相邻的间隔片中间；以所述间隔片以及所述第二光刻胶层为掩膜，刻蚀所述半导体衬底。本发明可以提高第二掩膜版上的图案在半导体衬底上的对准精度，或降低对第二掩膜版的精细度要求。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种图案化方法。
背景技术
光刻工艺(Photo)为集成电路制造中的一个重要环节，也为推动集成电路尺寸不断降低提供了主要驱动力。然而，当线宽尺寸减小到一定尺寸以下时，现有的光刻设备已经难以达到分辨率的需求。为了满足日益发展的制程工艺的需求，双重成像技术被研发出来并得到了广泛重视。
自对准式双重成像技术(Self-aligned Double Patterning,SADP)为目前重要的双重成像技术之一，相比于其他的双重成像技术，SADP对工艺制程和机器精度的需求相对较低。
在现有的一种自对准式双重成像技术中，将掩膜版上的图案划分为窄线宽图案以及宽线宽图案，进而采用SADP技术实现窄线宽图案的制备，采用传统工艺技术实现宽线宽图案的制备，以提高工艺制程的效率，降低版图设计复杂度。
然而随着线宽尺寸的进一步减小，在上述技术中，当采用传统工艺技术实现宽线宽图案的制备时，容易发生光刻对准精度不足的问题，影响半导体器件的品质。
发明内容
本发明解决的技术问题是提供一种图案化方法，可以提高第二掩膜版上的图案在半导体衬底上的对准精度，或降低对第二掩膜版的精细度要求。
为解决上述技术问题，本发明实施例提供一种图案化方法，包括：提供半导体衬底，所述半导体衬底的表面具有牺牲图案，其中，所述牺牲图案是基于第一掩膜版及第一光刻胶层形成的；在所述牺牲图案的侧壁形成间隔片，去除所述牺牲图案，其中，所述间隔片被保留；基于第二掩膜版，在所述半导体衬底的表面形成图形化的第二光刻胶层，其中，所述第二光刻胶层的至少一部分落入相邻的间隔片中间；以所述间隔片以及所述第二光刻胶层为掩膜，刻蚀所述半导体衬底。
可选的，所述牺牲图案的蚀刻步骤包括：提供半导体原始衬底，在所述半导体原始衬底的表面形成掩膜层，在所述掩膜层的表面形成牺牲材料层；基于所述第一掩膜版，在所述牺牲材料层的表面形成图形化的第一光刻胶层；以所述第一光刻胶层为掩膜，刻蚀所述牺牲材料层以得到所述半导体衬底以及牺牲图案。
可选的，基于所述第一掩膜版，在所述牺牲材料层的表面形成图形化的第一光刻胶层包括：基于所述第一掩膜版上的图案，采用光刻工艺，在所述牺牲材料层的表面形成图形化的第一光刻胶层；其中，所述第一掩膜版上的图案包括线宽不大于预设线宽的图案。
可选的，所述第一掩膜版上的图案还包括第一独立图案，其中，所述第一独立图案包括线宽大于所述预设线宽且小于等于第一数量倍所述预设线宽的图案；基于所述第一掩膜版上的图案，采用光刻工艺，在所述牺牲材料层的表面形成图形化的第一光刻胶层包括：至少基于所述第一掩膜版上的第一独立图案，采用光刻工艺，在所述牺牲材料层的表面形成图形化的第一光刻胶层；其中，所述第一独立图案映射至所述半导体衬底表面的图案被记为第一独立半导体图案，线宽小于等于所述预设线宽的图案映射至所述半导体衬底表面的图案被记为基准半导体图案，其中，所述第一独立半导体图案与各个基准半导体图案之间的距离均大于等于预设距离。
可选的，所述第一掩膜版上的图案还包括第一相邻图案，其中，所述第一相邻图案包括线宽大于第一数量倍所述预设线宽的图案；基于所述第一掩膜版上的图案，采用光刻工艺，在所述牺牲材料层的表面形成图形化的第一光刻胶层包括：至少基于所述第一掩膜版上的第一相邻图案，采用光刻工艺，在所述牺牲材料层的表面形成图形化的第一光刻胶层；其中，所述第一相邻图案映射至所述半导体衬底表面的图案被记为第一相邻半导体图案，线宽小于等于所述预设线宽的图案映射至所述半导体衬底表面的图案被记为基准半导体图案，其中，所述第一相邻半导体图案与任意一个基准半导体图案之间的距离小于预设距离。
可选的，所述第一掩膜版上的图案包括所述第一掩膜版的图案以及所述第二掩膜版的图案。
可选的，基于第二掩膜版，在所述半导体衬底的表面形成图形化的第二光刻胶层包括：基于所述第二掩膜版上的图案，采用光刻工艺，在所述半导体衬底的表面形成图形化的第二光刻胶层；其中，所述第二掩膜版上的图案的线宽均大于预设线宽。
可选的，所述第二掩膜版上的图案被划分为第二相邻图案以及第二独立图案，其中，所述第二相邻图案的线宽大于所述预设线宽，所述第二独立图案的线宽大于所述预设线宽且小于等于第二数量倍所述预设线宽；基于所述第二掩膜版上的图案，采用光刻工艺，在所述半导体衬底的表面形成图形化的第二光刻胶层包括：基于所述第二掩膜版上的第二相邻图案以及第二独立图案，采用光刻工艺，在所述半导体衬底的表面形成图形化的第二光刻胶层；其中，所述第二相邻图案映射至所述半导体衬底表面的图案被记为第二相邻半导体图案，线宽不大于所述预设线宽的版图映射至所述半导体衬底表面的图案被记为基准半导体图案，所述第二相邻半导体图案与任意一个基准半导体图案之间的距离小于预设距离；所述第二独立图案映射至所述半导体衬底表面的图案被记为第二独立半导体图案，将线宽小于等于所述预设线宽的版图映射至所述半导体衬底表面的图案被记为基准半导体图案，所述第二独立半导体图案与各个基准半导体图案之间的距离均大于等于预设距离。
可选的，基于所述预设线宽在所述半导体衬底上形成的图案的线宽等于关键尺寸。
可选的，所述牺牲图案具有一个或多个凸起；在所述牺牲图案的侧壁形成间隔片包括：在所述牺牲图案的各个凸起的侧壁形成所述间隔片。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明实施例中，通过基于第一掩膜版形成牺牲图案，进而在所述牺牲图案的侧壁形成间隔片，然后形成第二光刻胶层，且第二光刻胶层的至少一部分落入相邻的间隔片中间，进而以所述间隔片以及第二光刻胶层为掩膜刻蚀半导体衬底，可以显著提高第二掩膜版上的图案在半导体衬底上的对准精度，从而在相同工艺的情况下，提高精细度和良率，也相当于在达到相同效果的情况下，降低了对第二掩膜版的精细度要求。
进一步，所述第二掩膜版上的图案的线宽均大于预设线宽，可以采用现有的工艺技术(例如自对准式双重成像技术)实现窄线宽图案的制备，结合本申请中的第二光刻胶层的至少一部分自对准落入相邻的间隔片中间的自对准技术，实现宽线宽图案的制备，从而整体提高光刻对准精度。
进一步，设置所述第二掩膜版上的图案被划分为第二相邻图案以及第二独立图案，所述第二独立图案的线宽大于所述预设线宽且小于等于第二数量倍所述预设线宽，也即对于离窄线宽图案较近的情况，第二掩膜版上的图案可以包括大于预设线宽的全部图案，对于离窄线宽图案较远的情况，第二掩膜版上的图案可以不包括线宽非常大的图案，这是因为，对于离窄线宽图案较远的图案，往往容错率较高，即使不设置自对准方案，也能够满足对准精度需求，则可以采用其他方式形成，从而有助于提高工艺制程的效率，降低版图设计复杂度。
附图说明
图1是本发明实施例中一种图案化方法的流程图；
图2至图7是本发明实施例中一种图案化方法中各步骤对应的半导体器件剖面结构示意图；
图8是本发明实施例中一种第一掩膜版上的图案以及第二掩膜版上的图案的示意图；
图9是本发明实施例中另一种第一掩膜版上的图案以及第二掩膜版上的图案的示意图；
图10是本发明实施例中又一种第一掩膜版上的图案以及第二掩膜版上的图案的示意图；
图11是本发明实施例中再一种第一掩膜版上的图案以及第二掩膜版上的图案的示意图。
具体实施方式
如前所述，在现有的一种自对准式双重成像技术中，对掩膜版上的图案划分为窄线宽图案以及宽线宽图案，进而采用SADP技术实现窄线宽图案的制备，采用传统工艺技术实现宽线宽图案的制备，然而随着线宽尺寸的进一步减小，在上述技术中，当采用传统工艺技术实现宽线宽图案的制备时，容易发生光刻质量较差的问题，影响半导体器件的品质。
具体地，对于窄线宽图案，可以提供半导体原始衬底，在所述半导体原始衬底的表面形成掩膜层，在所述掩膜层的表面形成牺牲材料层(sacrifice layer)，然后将第一掩模版(mask)上的图案转移到牺牲材料层上，以得到牺牲图案。进而在牺牲图案的侧壁形成间隔片(spacer)，进而去除间隔片之间的牺牲图案，并保留间隔片，然后以间隔片为掩膜，对掩膜层进行刻蚀，可以基于第一掩膜版的窄线宽图案，在半导体衬底上得到数量加倍的图案。可以理解的是，通过设置间隔片图形的线宽(width)以及周期(pitch)均为第一掩膜版上的图案的一半，可以实现从第一掩膜版上的窄线宽图案至半导体衬底上的图案的空间图形密度的倍增。
进一步地，对于宽线宽图案，可以提供第二掩膜版，其上具有线宽较大的图案，然后基于第二掩膜版，采用光刻、刻蚀等工艺，在半导体衬底上得到对应的宽线宽图案。
其中，形成间隔片的步骤可以是在所述牺牲图案的表面和侧面沉积一层厚度相对比较均匀的薄膜(又可以称为间隔片材料)，采用刻蚀工艺去除一部分沉积的间隔片材料，这个步骤被称为回刻蚀(etch back)。由于牺牲图案的侧壁的几何效应，沉积在牺牲图案两侧的材料会残留下来，形成所述间隔片，上述形成间隔片的技术又可以称为侧壁成像工艺(Sidewall imaging process，SIP)。
本发明的发明人经过研究发现，在现有技术中，由于采用传统工艺技术实现宽线宽图案的制备，容易发生光刻对准精度不足的问题，特别是随着线宽尺寸的进一步减小，更加影响半导体器件的品质。
在本发明实施例中，通过基于第一掩膜版形成牺牲图案，进而在所述牺牲图案的侧壁形成间隔片，然后形成第二光刻胶层，且第二光刻胶层的至少一部分落入相邻的间隔片中间，进而以所述间隔片以及第二光刻胶层为掩膜刻蚀掩膜层，可以显著提高第二掩膜版上的图案在半导体衬底上的对准精度，从而在相同工艺的情况下，提高精细度和良率，也相当于在达到相同效果的情况下，降低了对第二掩膜版的精细度要求。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图1，图1是本发明实施例中一种图案化方法的流程图。所述图案化方法可以包括步骤S11至步骤S14：
步骤S11：提供半导体衬底，所述半导体衬底的表面具有牺牲图案，其中，所述牺牲图案是基于第一掩膜版及第一光刻胶层形成的；
步骤S12：提供半导体衬底，所述半导体衬底的表面具有牺牲图案，其中，所述牺牲图案是基于第一掩膜版及第一光刻胶层形成的；
步骤S13：基于第二掩膜版，在所述半导体衬底的表面形成图形化的第二光刻胶层，其中，所述第二光刻胶层的至少一部分落入相邻的间隔片中间；
步骤S14：以所述间隔片以及所述第二光刻胶层为掩膜，刻蚀所述半导体衬底。
进一步地，所述牺牲图案的蚀刻步骤包括：提供半导体原始衬底，在所述半导体原始衬底的表面形成掩膜层，在所述掩膜层的表面形成牺牲材料层；基于所述第一掩膜版，在所述牺牲材料层的表面形成图形化的第一光刻胶层；以所述第一光刻胶层为掩膜，刻蚀所述牺牲材料层以得到所述半导体衬底以及牺牲图案。
下面结合图2至图7对上述各个步骤进行说明。
图2至图7是本发明实施例中一种图案化方法中各步骤对应的半导体器件剖面结构示意图。
参照图2，提供半导体原始衬底100，在所述半导体原始衬底100的表面形成掩膜层110，在所述掩膜层110的表面形成牺牲材料层120，基于第一掩膜版，在所述牺牲材料层120的表面形成图形化的第一光刻胶层(Photo Resist，PR)161。
需要指出的是，所述半导体原始衬底100用于进行本申请中公开的图案化方法，可以包括位于所述半导体原始衬底100的表面的结构，例如栅极结构、金属互连结构，并不限于所述半导体原始衬底100的表面以内的部分。
其中，所述半导体原始衬底100可以为硅衬底，或者所述半导体原始衬底100的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等适当的应用于图像传感器的材料，所述半导体原始衬底100还可以为绝缘体表面的硅衬底或者绝缘体表面的锗衬底，或者是生长有外延层(Epitaxy layer，Epi layer)的衬底。
所述掩膜层110可以为硬掩膜(Hard Mask)层，可以用于转移掩膜版上的图案。所述掩膜层110的材料例如可以为氮化硅。
所述牺牲(mandrel)材料层120可以采用具有较好的刻蚀选择性的材料，在本申请实施例的一种具体实施方式中，所述牺牲材料层120可以采用多晶硅形成。
需要指出的是，图2示出的半导体原始衬底100被示意性划分为区域A和区域B，其中，区域A为窄线宽图案区域，区域B为宽线宽图案区域。
参照图3，以所述第一光刻胶层161为掩膜，刻蚀所述牺牲材料层120以得到半导体衬底以及牺牲图案121。
需要指出的是，所述半导体衬底可以包括所述半导体原始衬底100以及掩膜层110。
其中，所述牺牲图案121是基于第一掩膜版形成的，且所述牺牲图案121具有一个或多个凸起，也即第一光刻胶层161是基于第一掩膜版形成的。
需要指出的是，可以设置基于所述第一掩膜版以及所述第一光刻胶层161得到的牺牲图案121为正向图案，即设计为需要保留的线条在牺牲图案上呈现为凸起，需要去除的区域在牺牲图案上呈现为凹陷，具体地，可以采用正掩膜版以及正光阻实现，或者采用负掩膜版以及负光阻实现；还可以设置基于所述第一掩膜版以及所述第一光刻胶层161得到的牺牲图案121为负向图案，即设计为需要去除的区域在牺牲图案上呈现为凸起，需要保留的线条在牺牲图案上呈现为凹陷，具体地，可以采用正掩膜版以及负光阻实现，或者采用负掩膜版以及正光阻实现。
参照图4，在所述牺牲图案121的各个凸起的表面及两侧形成间隔片材料层130。
具体地，所述牺牲图案具有一个或多个凸起；在所述牺牲图案的侧壁形成间隔片包括：在所述牺牲图案的各个凸起的侧壁形成所述间隔片。更具体而言，可以在所述牺牲图案121的表面和侧面沉积所述间隔片材料层130，可以理解的是，厚度应当较为均匀。
进一步地，所述间隔片材料层130的材料可以为SiO2，以获得与牺牲图案121较高的刻蚀比。
参照图5，在所述牺牲图案121的各个凸起的两侧形成间隔片131，去除所述牺牲图案121并保留所述间隔片131。
具体地，可以采用刻蚀工艺去除所述牺牲图案121的各个凸起的顶部表面的间隔片材料层120(参照图4)，由于牺牲图案121的侧壁的几何效应，沉积在牺牲图案121的各个凸起的两侧的间隔片材料层会残留一部分，形成所述间隔片131。
在具体实施中，可以选择刻蚀比较高的两种材料分别形成牺牲图案121以及间隔片131，例如牺牲图案121的材料可以为多晶硅，间隔片131的材料可以为SiO2，从而在去除所述牺牲图案121时避免影响间隔片131的尺寸。
可以理解的是，如果设置基于所述第一掩膜版以及所述第一光刻胶层161得到的牺牲图案121为负向图案，则可以在牺牲图案121的各个凹陷沟槽的两侧壁形成间隔片131(在工艺上依然相当于在凸起的两侧形成间隔片131)。
参照图6，基于第二掩膜版，在所述半导体衬底(例如为图6示出的所述掩膜层110)的表面形成图形化的第二光刻胶层162，其中，所述第二光刻胶层162的至少一部分自对准落入相邻的间隔片131中间。具体而言，自对准落入指的是在间隔片131的限位作用下，第二光刻胶层162的至少一部分被限位至相邻的间隔片131之间。由于间隔片131被保留，因此相邻间隔片131之间的第二光刻胶层162会自然被保留和限位，无需额外的限位、对准等操作。
如图所示，图形化的第二光刻胶层162出现了偏差，并未实现精确对准，然而在本申请实施例中，是在尚未去除间隔片131的时候，基于第二掩膜版，在所述半导体衬底的表面形成图形化的第二光刻胶层162，此时间隔片131可以帮助在一定程度上偏离的第二光刻胶层162自对准落入准确的位置。
需要指出的是，在现有技术的一种具体实施方式中，即使设置为采用两张掩膜版分别实现窄线宽图案以及宽线宽图案的制备，也均在完整地完成窄线宽图案部分工艺后，才开始宽线宽图案部分。例如会采用保护层对区域B进行遮挡，在区域A形成间隔片，以间隔片为掩膜刻蚀硬掩膜层，并得到硬掩膜图案，其后才会去除区域B的保护层，并基于第二掩膜版，在所述区域B形成图形化的第二光刻胶层。
在本发明实施例中，设置在存在有间隔片131的情况下，在所述半导体衬底的表面形成图形化的第二光刻胶层131，可以显著提高第二掩膜版上的图案在半导体衬底上的对准精度，从而在相同工艺的情况下，提高精细度和良率，也相当于在达到相同效果的情况下，降低了对第二掩膜版的精细度要求。
参照图7，以所述间隔片131以及所述第二光刻胶层162为掩膜，刻蚀所述半导体衬底(例如为图6示出的所述掩膜层110)，以得到掩膜图案111。
由图可见，虽然第二光刻胶层162向右偏离，然而在间隔片131的帮助下，自对准落入准确的位置，从而使得掩膜图案111实现精确对准。
在本发明实施例中，通过基于第一掩膜版形成牺牲图案，进而在所述牺牲图案的侧壁形成间隔片，然后形成第二光刻胶层，且第二光刻胶层的至少一部分落入相邻的间隔片中间，进而以所述间隔片以及第二光刻胶层为掩膜刻蚀半导体衬底，可以显著提高第二掩膜版上的图案在半导体衬底上的对准精度，从而在相同工艺的情况下，提高精细度和良率，也相当于在达到相同效果的情况下，降低了对第二掩膜版的精细度要求。
进一步地，基于第二掩膜版，在所述半导体衬底的表面形成图形化的第二光刻胶层包括：基于所述第二掩膜版上的图案，采用光刻工艺，在所述半导体衬底的表面形成图形化的第二光刻胶层；其中，所述第二掩膜版上的图案的线宽均大于预设线宽。
具体地，所述预设线宽可以根据基于所述半导体衬底形成的半导体器件的关键尺寸(Critical Dimension，CD)确定，例如设置基于所述预设线宽在所述半导体衬底上形成的图案的线宽可以为关键尺寸的预设倍数。
关键尺寸是指在集成电路光掩模制造及光刻工艺中为评估及控制工艺的图形处理精度，特设计一种反映集成电路特征线条宽度的专用线条图形。关键尺寸在芯片上的物理尺寸特征被称为特征尺寸。需要指出的是，硅片上的最小特征尺寸也称为关键尺寸或CD。
更进一步地，基于所述预设线宽在所述半导体衬底上形成的图案的线宽可以等于关键尺寸。
在本发明实施例中，通过设置所述第二掩膜版上的图案的线宽均大于预设线宽，可以采用现有的工艺技术(例如自对准式双重成像技术)实现窄线宽图案的制备，结合本申请中的第二光刻胶层的至少一部分自对准落入相邻的间隔片中间的自对准技术，实现宽线宽图案的制备，从而整体提高光刻对准精度。
需要指出的是，上述窄线宽图案可以为图案的线宽等于预设线宽的图案，且基于所述预设线宽在所述半导体衬底上形成的图案的线宽可以等于关键尺寸(或其预设倍数)，从而在采用自对准双重成像技术后在半导体衬底上得到线宽等于关键尺寸(或其预设倍数)的图案，上述宽线宽图案例如可以为图案的线宽大于预设线宽的图案，从而在半导体衬底上得到线宽大于关键尺寸(或其预设倍数)的图案。
更进一步地，所述第二掩膜版上的图案被划分为第二相邻图案以及第二独立图案，其中，所述第二相邻图案的线宽大于所述预设线宽，所述第二独立图案的线宽大于所述预设线宽且小于等于第二数量倍所述预设线宽；基于所述第二掩膜版上的图案，采用光刻工艺，在所述半导体衬底的表面形成图形化的第二光刻胶层包括：基于所述第二掩膜版上的第二相邻图案以及第二独立图案，采用光刻工艺，在所述半导体衬底的表面形成图形化的第二光刻胶层；其中，所述第二相邻图案映射至所述半导体衬底表面的图案被记为第二相邻半导体图案，线宽不大于所述预设线宽的版图映射至所述半导体衬底表面的图案被记为基准半导体图案，所述第二相邻半导体图案与任意一个基准半导体图案之间的距离小于预设距离；所述第二独立图案映射至所述半导体衬底表面的图案被记为第二独立半导体图案，将线宽小于等于所述预设线宽的版图映射至所述半导体衬底表面的图案被记为基准半导体图案，所述第二独立半导体图案与各个基准半导体图案之间的距离均大于等于预设距离。
更进一步地，基于所述第一掩膜版，在所述牺牲材料层的表面形成图形化的第一光刻胶层包括：基于所述第一掩膜版上的图案，采用光刻工艺，在所述牺牲材料层的表面形成图形化的第一光刻胶层；其中，所述第一掩膜版上的图案包括线宽不大于预设线宽的图案。
参照图8，图8是本发明实施例中一种第一掩膜版上的图案以及第二掩膜版上的图案的示意图。
所述第一掩膜版上的图案可以包括线宽小于等于所述预设线宽的图案，如区域A中示出的窄线宽图案，还可以包括线宽大于所述预设线宽的图案，如区域B中示出的宽线宽图案。所述第二掩膜版上的图案则仅包括线宽大于所述预设线宽的图案，如区域B中示出的宽线宽图案。
在图8示出的示意图中，所述第一掩膜版上的图案包括所述第一掩膜版的图案以及所述第二掩膜版的图案，换言之，所述第一掩膜版上的图案可以包括所有的设计图案。
进一步地，在区域B中的宽线宽图案包括位于区域B1中的相邻图案以及位于区域B2中的独立图案。
其中，所述第二相邻半导体图案与任意一个基准半导体图案之间的距离小于预设距离，也即位于区域B1中的图案与位于区域A中的窄线宽图案距离较近。
需要指出的是，在本申请实施例中，设置所述第二相邻图案的线宽大于所述预设线宽，也即在与位于区域A距离较近的区域B1中，可以将所有宽线宽图案设置于第二掩膜版。
所述第二独立半导体图案与各个基准半导体图案之间的距离均大于等于预设距离，也即位于区域B2中的图案与位于区域A中的窄线宽图案距离较远。
需要指出的是，在本申请实施例中，设置所述第二独立图案的线宽大于所述预设线宽且小于等于第二数量倍所述预设线宽，也即在与位于区域A距离较远的区域B2中，可以仅设置线宽较大(W～N×W)的宽线宽图案，而不设置线宽非常大(大于N×W)的宽线宽图案，其中，W用于指示所述预设线宽。其中，所述N用于表示所述第二数量倍。
需要指出的是，所述N的取值不应当过小，否则会导致放入过少第二独立图案；所述N的取值不应当过大，否则会导致放入过多第二独立图案，难以实现本申请的发明效果。
进一步地，N的取值可以选自1.5～4，例如为2。
在本发明实施例中，可以设置所述第二掩膜版上的图案被划分为第二相邻图案以及第二独立图案，所述第二独立图案的线宽大于所述预设线宽且小于等于第二数量倍所述预设线宽，也即对于离窄线宽图案较近的情况，第二掩膜版上的图案可以包括大于预设线宽的全部图案，对于离窄线宽图案较远的情况，第二掩膜版上的图案可以不包括线宽非常大的图案，这是因为，对于离窄线宽图案较远的图案，往往容错率较高，即使不设置自对准方案，也能够满足对准精度需求，则可以采用其他方式形成，从而有助于提高工艺制程的效率，降低版图设计复杂度。
其中，对于离窄线宽图案较远的图案，例如可以将此类线宽大于第二数量倍所述预设线宽的独立图案设置于第一张掩膜版中，与第一张掩膜版中的其他图案一并完成，或者将此类线宽大于第二数量倍所述预设线宽的独立图案设置于第三张掩膜版中，采用传统工艺完成等。
参照图9，图9是本发明实施例中另一种第一掩膜版上的图案以及第二掩膜版上的图案的示意图。
所述第一掩膜版上的图案还包括第一独立图案，其中，所述第一独立图案包括线宽大于所述预设线宽且小于等于第一数量倍所述预设线宽的图案；基于所述第一掩膜版上的图案，采用光刻工艺，在所述牺牲材料层的表面形成图形化的第一光刻胶层包括：至少基于所述第一掩膜版上的第一独立图案，采用光刻工艺，在所述牺牲材料层的表面形成图形化的第一光刻胶层；其中，所述第一独立图案映射至所述半导体衬底表面的图案被记为第一独立半导体图案，线宽小于等于所述预设线宽的图案映射至所述半导体衬底表面的图案被记为基准半导体图案，其中，所述第一独立半导体图案与各个基准半导体图案之间的距离均大于等于预设距离。
具体地，所述第一独立半导体图案与各个基准半导体图案之间的距离均大于等于预设距离，也即位于区域B2中的图案。
也即第一掩膜版可以包括区域A中的窄线宽图案，还可以包括与位于区域A中的窄线宽图案距离较远的位于区域B2中的图案。
需要指出的是，在本申请实施例中，设置所述第二独立图案的线宽大于所述预设线宽且小于等于第一数量倍所述预设线宽，也即在与位于区域A距离较远的区域B2中，可以仅设置线宽较大(W～M×W)的宽线宽图案，而不设置线宽非常大(大于M×W)的宽线宽图案，其中，W用于指示所述预设线宽。其中，所述M用于表示所述第一数量倍。
需要指出的是，所述M的取值不应当过小，否则会导致放入过少第一独立图案；所述M的取值不应当过大，否则会导致放入过多第一独立图案，难以实现本申请的发明效果。
进一步地，M的取值可以选自1.5～4，例如为2。
参照图10，图10是本发明实施例中又一种第一掩膜版上的图案以及第二掩膜版上的图案的示意图。
所述第一掩膜版上的图案还包括第一相邻图案，其中，所述第一相邻图案包括线宽大于第一数量倍所述预设线宽的图案；基于所述第一掩膜版上的图案，采用光刻工艺，在所述牺牲材料层的表面形成图形化的第一光刻胶层包括：至少基于所述第一掩膜版上的第一相邻图案，采用光刻工艺，在所述牺牲材料层的表面形成图形化的第一光刻胶层；其中，所述第一相邻图案映射至所述半导体衬底表面的图案被记为第一相邻半导体图案，线宽小于等于所述预设线宽的图案映射至所述半导体衬底表面的图案被记为基准半导体图案，其中，所述第一相邻半导体图案与任意一个基准半导体图案之间的距离小于预设距离。
具体地，所述第一相邻半导体图案与任意一个基准半导体图案之间的距离小于预设距离，也即位于区域B1中的图案。
也即第一掩膜版可以包括区域A中的窄线宽图案，还可以包括与位于区域A中的窄线宽图案距离较近的位于区域B1中的图案。
需要指出的是，在本申请实施例中，设置所述第一独立图案的线宽大于第一数量倍所述预设线宽，也即在与位于区域A距离较近的区域B1中，可以设置线宽非常大(大于M×W)的宽线宽图案，其中，W用于指示所述预设线宽。
需要指出的是，所述M的取值不应当过小，否则会导致放入过多第一独立图案；所述M的取值不应当过大，否则会导致放入过少第一独立图案，难以实现本申请的发明效果。
进一步地，M的取值可以选自1.5～4，例如为2。
参照图11，图11是本发明实施例中再一种第一掩膜版上的图案以及第二掩膜版上的图案的示意图。
所述第一掩膜版上的图案的线宽均小于等于所述预设线宽，所述第二掩膜版上的图案的线宽均大于预设线宽。
在本发明实施例中，采用多种方式对第一掩膜版与第二掩膜版上的图案进行设置，可以在对宽线宽图案的制备过程中，有效提高光刻对准精度，并且便于用户根据具体情况选择使用。
需要指出的是，在前文中多处出现“图案(pattern)”一词，该词针对不同的对象具有不同的含义。针对半导体衬底而言的图案，是指位于半导体衬底上的各个结构(例如沟槽、凸起等)形成的图案；针对掩膜版而言的图案，是指掩膜版上的各个设计图形(例如线条、线条间的间隙等)形成的图案。本领域技术人员应当理解，掩膜版上的图案经过适当的半导体工艺(例如光刻、刻蚀等)，可以转换为半导体衬底上实体的图案。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种图案化方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底的表面具有牺牲图案，其中，所述牺牲图案是基于第一掩膜版及第一光刻胶层形成的；
在所述牺牲图案的侧壁形成间隔片，去除所述牺牲图案，其中，所述间隔片被保留；
基于第二掩膜版，在所述半导体衬底的表面形成图形化的第二光刻胶层，其中，所述第二光刻胶层的至少一部分落入相邻的间隔片中间；
以所述间隔片以及所述第二光刻胶层为掩膜，刻蚀所述半导体衬底。
2.根据权利要求1所述的图案化方法，其特征在于，所述牺牲图案的蚀刻步骤包括：
提供半导体原始衬底，在所述半导体原始衬底的表面形成掩膜层，在所述掩膜层的表面形成牺牲材料层；
基于所述第一掩膜版，在所述牺牲材料层的表面形成图形化的第一光刻胶层；
以所述第一光刻胶层为掩膜，刻蚀所述牺牲材料层以得到所述半导体衬底以及牺牲图案。
3.根据权利要求2所述的图案化方法，其特征在于，基于所述第一掩膜版，在所述牺牲材料层的表面形成图形化的第一光刻胶层包括：
基于所述第一掩膜版上的图案，采用光刻工艺，在所述牺牲材料层的表面形成图形化的第一光刻胶层；
其中，所述第一掩膜版上的图案包括线宽不大于预设线宽的图案。
4.根据权利要求3所述的图案化方法，其特征在于，所述第一掩膜版上的图案还包括第一独立图案，其中，所述第一独立图案包括线宽大于所述预设线宽且小于等于第一数量倍所述预设线宽的图案；
基于所述第一掩膜版上的图案，采用光刻工艺，在所述牺牲材料层的表面形成图形化的第一光刻胶层包括：
至少基于所述第一掩膜版上的第一独立图案，采用光刻工艺，在所述牺牲材料层的表面形成图形化的第一光刻胶层；
其中，所述第一独立图案映射至所述半导体衬底表面的图案被记为第一独立半导体图案，线宽小于等于所述预设线宽的图案映射至所述半导体衬底表面的图案被记为基准半导体图案，其中，所述第一独立半导体图案与各个基准半导体图案之间的距离均大于等于预设距离。
5.根据权利要求3所述的图案化方法，其特征在于，所述第一掩膜版上的图案还包括第一相邻图案，其中，所述第一相邻图案包括线宽大于第一数量倍所述预设线宽的图案；
基于所述第一掩膜版上的图案，采用光刻工艺，在所述牺牲材料层的表面形成图形化的第一光刻胶层包括：
至少基于所述第一掩膜版上的第一相邻图案，采用光刻工艺，在所述牺牲材料层的表面形成图形化的第一光刻胶层；
其中，所述第一相邻图案映射至所述半导体衬底表面的图案被记为第一相邻半导体图案，线宽小于等于所述预设线宽的图案映射至所述半导体衬底表面的图案被记为基准半导体图案，其中，所述第一相邻半导体图案与任意一个基准半导体图案之间的距离小于预设距离。
6.根据权利要求3所述的图案化方法，其特征在于，所述第一掩膜版上的图案包括所述第一掩膜版的图案以及所述第二掩膜版的图案。
7.根据权利要求1-6任一项所述的图案化方法，其特征在于，基于第二掩膜版，在所述半导体衬底的表面形成图形化的第二光刻胶层包括：
基于所述第二掩膜版上的图案，采用光刻工艺，在所述半导体衬底的表面形成图形化的第二光刻胶层；
其中，所述第二掩膜版上的图案的线宽均大于预设线宽。
8.根据权利要求7所述的图案化方法，其特征在于，所述第二掩膜版上的图案被划分为第二相邻图案以及第二独立图案，其中，所述第二相邻图案的线宽大于所述预设线宽，所述第二独立图案的线宽大于所述预设线宽且小于等于第二数量倍所述预设线宽；
基于所述第二掩膜版上的图案，采用光刻工艺，在所述半导体衬底的表面形成图形化的第二光刻胶层包括：
基于所述第二掩膜版上的第二相邻图案以及第二独立图案，采用光刻工艺，在所述半导体衬底的表面形成图形化的第二光刻胶层；
其中，所述第二相邻图案映射至所述半导体衬底表面的图案被记为第二相邻半导体图案，线宽不大于所述预设线宽的版图映射至所述半导体衬底表面的图案被记为基准半导体图案，所述第二相邻半导体图案与任意一个基准半导体图案之间的距离小于预设距离；
所述第二独立图案映射至所述半导体衬底表面的图案被记为第二独立半导体图案，将线宽小于等于所述预设线宽的版图映射至所述半导体衬底表面的图案被记为基准半导体图案，所述第二独立半导体图案与各个基准半导体图案之间的距离均大于等于预设距离。
9.根据权利要求7所述的图案化方法，其特征在于，基于所述预设线宽在所述半导体衬底上形成的图案的线宽等于关键尺寸。
10.根据权利要求1所述的图案化方法，其特征在于，所述牺牲图案具有一个或多个凸起；
在所述牺牲图案的侧壁形成间隔片包括：
在所述牺牲图案的各个凸起的侧壁形成所述间隔片。
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