CN105742163A - 用以间隔件双图案微影的自我对准与非闪存选择栅字线 - Google Patents

用以间隔件双图案微影的自我对准与非闪存选择栅字线 Download PDF

Info

Publication number
CN105742163A
CN105742163A CN201610119033.7A CN201610119033A CN105742163A CN 105742163 A CN105742163 A CN 105742163A CN 201610119033 A CN201610119033 A CN 201610119033A CN 105742163 A CN105742163 A CN 105742163A
Authority
CN
China
Prior art keywords
pattern
wordline
layer
double patterning
spacer pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610119033.7A
Other languages
English (en)
Other versions
CN105742163B (zh
Inventor
T-S·陈
S·房
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Spansion LLC
Cypress Semiconductor Corp
Original Assignee
Cypress Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cypress Semiconductor Corp filed Critical Cypress Semiconductor Corp
Publication of CN105742163A publication Critical patent/CN105742163A/zh
Application granted granted Critical
Publication of CN105742163B publication Critical patent/CN105742163B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请涉及用以间隔件双图案微影的自我对准与非闪存选择栅字线。本发明揭露一种用以双图案微影的方法。在一实施例中,揭露有通过于光阻图案的周缘设置间隔件图案而开始形成于多个核心字线的任一侧上的一对选择栅字线。剥除该光阻图案而留下该间隔件图案。于该间隔件图案的一部分上设置修正掩模。蚀刻移除未被该修正掩模覆盖的间隔件图案的部分。移除该修正掩模,其中,该间隔件图案的第一剩余部分定义多个核心字线。设置垫掩模以致于该垫掩模及该间隔件图案的第二剩余部分于该多个核心字线的任一侧上定义选择栅字线。最后,使用垫掩模及间隔件图案的第一、第二剩余部分而蚀刻过至少一图案转移层,以蚀刻该选择栅字线及该多个核心字线至多晶硅层。

Description

用以间隔件双图案微影的自我对准与非闪存选择栅字线
本申请是申请日为2011年12月16日,申请号为201180067812.2,发明名称为“用以间隔件双图案微影的自我对准与非闪存选择栅字线”的申请的分案申请。
技术领域
本案大致涉及半导体制造领域,更具体言之,涉及用以自我对准(self-aligned)选择栅字线(wordline)及核心单元(corecell)字线的双图案微影(doublepatterning)领域。
背景技术
今日的半导体工业的趋势,为在减小组件尺寸的同时,生产功能日益强大的半导体组件。双图案微影法为广泛使用的方法以实现增加的半导体装置密度。双图案微影法允许结构的形成小于一当前世代的节距宽度(pitchwidth)。伴随着达成更小的功能尺寸及更薄的功能高度为此一进行中的趋势,新的方法受到追寻。
正型(positivetone)及负型(negativetone)的双图案微影法,能够使用以达成增进半导体装置密度。图1A-1C绘示使用正型双图案微影以形成一半导体图案化的步骤的剖面示意图。如图1A所示,一光阻层(photoresistlayer)图案化至一光阻图案(photoresistpattern)102。光阻图案102覆盖至少一图案转移层(patterntransferlayer)。于一实施例中,如图1A所绘示,光阻图案102覆盖一氮氧化硅层(siliconoxynitridelayer)104及一硬掩模层(hardmasklayer)106。于另一实施例中,其它的图案转移层予以应用。当蚀刻最终图案(finalpattern)至一最终层(finallayer)108,如多氧化物(poly-oxide)时,硬掩模层106予以使用。
图1B绘示间隔件(spacer)110环绕光阻图案102的边缘设置。如图1C所示,剩余的光阻(remainingphotoresist)102予以移除,留下间隔件材料以形成一间隔件图案(spacerpattern)110。如图1C所进一步绘示,间隔件图案作为一模板(template)以蚀刻一最终图案112至硬掩模层106,此接着用于蚀刻该目标层(targetlayer)108。
图2A-2E绘示使用负型双图案微影以形成一半导体图案的步骤的剖面示意图。相似于图1A及图1B,于图2A及图2B中,一光阻层202形成于多个图案转移层上,例如形成于位在目标层208上的一氮氧化硅层204及一硬掩模层206上。如图2B所示,间隔件210设置在光阻层202的边缘。如图2C所示,剩余的光阻层202予以移除,留下间隔件材料以形成一间隔件图案210。
图2D绘示于间隔件图案210上的一自旋碳(spin-on-carbon,SOC)层212的应用。于一实施例中,自旋碳层212施加至整个晶圆(wafer)。如图2E所示,间隔件图案210被蚀刻而剩下自旋碳层212作为一自旋碳图案层212。更进一步如图2E所示,自旋碳图案层212被蚀刻以形成一最终图案214,该最终图案214蚀刻至目标层208。
图3绘示包含一对选择栅(select-gate)字线及多个核心单元字线的半导体装置的一对由上至下的布局(top-downlayout)。如图3所示,当选择栅字线及核心单元字线图案化,介于一选择栅字线及一最近的核心单元字线间的间隔可能会有所不同。于选择栅字线的设置的不一致(inconsistency),导致了一些于半导体装置操作众所周知的困难。若介于该选择栅字线及边缘的核心单元字线间的间隔是关闭(off),升压电压(boostingvoltage)会关闭。此外,由选择栅至边缘的核心的一微小的间隔将导致干扰(interference)。通过两个选择栅控制的核心单元操作,被至选择栅的间隔尺寸影响。这些缺失随着不同的横向间隔尺寸成为更多的问题,如同间隔持续减少。举例言之,此问题于32纳米结构中相当严重。举例言之,纵使于横向尺寸的微小差距能导致选择栅被铺设而覆盖第一核心单元字线,有效地导致了高接合泄漏(junctionleakage)或一无效核心(deadcell)。
发明说明
本案通过使用双图案微影技术减少节距(pitch)而提供一解决方法以挑战现有的高密度半导体装置制造。于本案的一实施例的一方法,使用双图案微影以制造一自我对准选择栅字线的工艺予以揭露。此方法通过设置一间隔件图案于光阻图案的周缘而起始。接着该光阻图案被剥除(stripaway),留下该间隔件图案。此时,一修正掩模(trimmask)设置于该间隔件图案的一部分上。接着,未被该修正掩模覆盖的部分间隔件图案被蚀刻而移除。该修正掩模被移除,其中,剩余的该间隔件图案的部分定义多个核心字线。一垫掩模(padmask)予以设置以致于该垫掩模及剩余的部分的间隔件图案定义一选择栅字线于该多个核心单元字线的任一侧上。最后,至少一图案转移层通过该垫掩模及该剩余的部分间隔件图案予以蚀刻,以将该选择栅字线(select-gatewordline)及该多个核心单元字线蚀刻至一多氧化物层(polyoxidelayer)。
根据本案的另一实施例的另一方法,使用双图案微影以生产一自我对准选择栅字线的工艺予以揭露。此方法通过设置一间隔件图案于光阻图案的周缘而起始。该光阻图案被剥除,留下该间隔件图案。此时,一自旋碳层(SOClayer)设置于该间隔件图案上。该间隔件图案被蚀刻移除,以致该自旋碳层保留以形成一自旋碳图案(SOCpattern)。一修正掩模设置于该自旋碳图案的一部分上。此时,未被该修正掩模覆盖的部分的自旋碳图案被蚀刻移除。接着,该修正掩模予以移除,以致于剩余的部分的该自旋碳图案定义多个核心单元字线,于该多个核心单元字线的任一侧上的一选择栅字线,及介于每一个该选择栅字线及该多个核心单元字线间的一虚拟字线(dummywordline)。最后,至少一图案转移层通过使用该自旋碳图案以蚀刻该选择栅字线、该虚拟字线、及该多个核心单元字线至一多氧化物层而予以蚀刻。
本案的实施例还提供了以下内容:
(1)一种用以双图案微影的方法,包括以下步骤:
于光阻图案的周缘设置间隔件图案;
剥除该光阻图案而留下该间隔件图案;
于该间隔件图案的一部分上设置修正掩模;
蚀刻移除未被该修正掩模覆盖的该间隔件图案的部分;
移除该修正掩模,其中,该间隔件图案的第一剩余部分定义多个核心字线;
设置垫掩模以致于该垫掩模及该间隔件图案的第二剩余部分于该多个核心字线的任一侧上定义选择栅字线;以及
使用该垫掩模及该间隔件图案的该第一、第二剩余部分而蚀刻过至少一图案转移层,以蚀刻该选择栅字线及该多个核心字线至多晶硅层。
(2)根据项目(1)所述的用以双图案微影的方法,其中,该至少一图案转移层包括于硬掩模层上的氮氧化硅层。
(3)根据项目(1)所述的用以双图案微影的方法,其中,该间隔件图案围绕着由该光阻图案转移的非晶碳图案而设置。
(4)根据项目(1)所述的用以双图案微影的方法,其中,该间隔件图案由氧化与非晶碳层的其中之一所形成。
(5)根据项目(1)所述的用以双图案微影的方法,其中,该垫掩模进一步定义焊垫。
(6)根据项目(1)所述的用以双图案微影的方法,其中,介于每一个该选择栅字线及该多个核心字线间的距离为相等且依据目标间距而设定。
(7)根据项目(1)所述的用以双图案微影的方法,其中,该间隔件图案的厚度为32纳米。
(8)一种用以双图案微影的方法,包括以下步骤:
于光阻图案的周缘设置一间隔件图案;
剥除该光阻图案而留下该间隔件图案;
于该间隔件图案上设置自旋碳层;
蚀刻移除该间隔件图案,以致该自旋碳层保留以形成自旋碳图案;
于该自旋碳图案的一部分上设置修正掩模;
蚀刻移除未被该修正掩模覆盖的该自旋碳图案的部分;
移除该修正掩模,其中,该自旋碳图案的第一剩余部分定义多个核心字线,其中,该自旋碳图案的第二剩余部分定义选择栅字线于该多个核心字线的任一侧上,其中,该自旋碳图案的该第一剩余部分也于每一个该选择栅字线及该多个核心字线之间定义虚拟字线;以及
使用该自旋碳图案的该第一、第二剩余部分蚀刻过至少一图案转移层以蚀刻该选择栅字线、该虚拟字线、该多个核心字线至多晶硅层。
(9)根据项目(8)所述的用以双图案微影的方法,其中,该至少一图案转移层包括于硬掩模层上的氮氧化硅层。
(10)根据项目(8)述的用以双图案微影的方法,其中,该间隔件图案围绕着由该光阻图案转移的非晶碳图案而设置。
(11)根据项目(8)所述的用以双图案微影的方法,其中,该间隔件图案由氧化与非晶碳层的其中之一所形成。
(12)根据项目(8)所述的用以双图案微影的方法,其中,介于每一个选择栅字线及该虚拟字线间的距离为相等且依据目标间距而设定。
(13)根据项目(12)所述的用以双图案微影的方法,其中,介于选择栅字线及虚拟字线间的距离相等于间隔件图案的厚度的两倍。
(14)根据项目(12)所述的用以双图案微影的方法,其中,介于选择栅字线及虚拟字线间的距离不大于间隔件图案的厚度的两倍。
(15)根据项目(8)所述的用以双图案微影的方法,其中,该间隔件图案的厚度为32纳米。
(16)一种计算机可读取媒体,包括储存于其中的计算机可执行指令,该计算机可执行指令包括:
于光阻图案的周缘设置间隔件图案的指令;
剥除该光阻图案而留下该间隔件图案的指令;
于该间隔件图案的一部分上设置修正掩模的指令;
蚀刻移除未被该修正掩模覆盖的该间隔件图案的部分的指令;
移除该修正掩模的指令,其中,该间隔件图案的第一剩余部分定义多个核心字线;
设置垫掩模以致于该垫掩模及该间隔件图案的第二剩余部分于该多个核心字线的任一侧上定义选择栅字线的指令;以及
使用该垫掩模及该间隔件图案的该第一、第二剩余部分而蚀刻过至少一图案转移层,以蚀刻该选择栅字线及该多个核心字线至多晶硅层的指令。
(17)根据项目(16)所述的用以双图案微影的方法,其中,该至少一图案转移层包括于硬掩模层上的氮氧化硅层。
(18)根据项目(16)所述的用以双图案微影的方法,其中,该间隔件图案围绕着由该光阻图案转移的非晶碳图案而设置。
(19)根据项目(16)所述的用以双图案微影的方法,其中,该间隔件图案由氧化与非晶碳层的其中之一所形成。
(20)根据项目(16)所述的用以双图案微影的方法,其中,该垫掩模进一步定义焊垫。
(21)根据项目(16)所述的用以双图案微影的方法,其中,介于每一个该选择栅字线及该多个核心字线间的距离为相等且依据目标间距而设定。
(22)根据项目(16)所述的用以双图案微影的方法,其中,该间隔件图案的厚度为32纳米。
附图说明
本案将更佳地通过后续实施方式搭配附图的阅读而被了解,而相似的参考字符指定为相似的组件,其中:
图1A-1C是根据习知技术中用以正型双图案微影的步骤的半导体装置的剖面示意图;
图2A-2E是根据习知技术中用以负型双图案微影的步骤的半导体装置的剖面示意图;
图3是绘示根据习知技术的选择栅字线及核心单元字线间距的由上至下的布局的示意图;
图4A(a-b)至图4G(a-b)是根据本案的一实施例绘示一由上至下的布局及半导体装置的剖面示意图;
图5A(a-b)至图5C(a-b),图5D,图5E(a-b)-图5G(a-b),及图5H是根据本案的一实施例绘示一由上至下的布局及半导体装置的剖面示意图;
图6是绘示一步骤流程图,绘示根据本案的一实施例的正型双图案微影的方法的步骤;以及
图7是绘示一步骤流程图,绘示根据本案的一实施例的负型双图案微影的方法的步骤。
具体实施方式
本案的较佳实施例现将具体描述,而本案的范例绘示于附图。当本案通过结合较佳实施例而描述,将被了解的是,此未意图将本案限定在该些实施例。反之,本案意图涵盖通过权利要求书定义而包含在本案的精神与范围内的替代、变更及等效者。此外,于后述的本案的实施例的具体描述,多个具体细节是为了提供本案的一清楚了解而载。然而,此将被本领域的技术人员认识到,本案可不需该些具体细节而被予以实行。于其它实施例中,众所周知的方法、程序、构件、及电路,并未被具体描述,以致于未不必要地隐藏本案的实施例的各方面。显示本案实施例的图式概略地且未按照比例,特别是,某些产品尺寸是为了清楚地演示并于附图中夸大显示。相似地,尽管该些附图的观点是为了清楚地描述的类似者,此种描绘于附图中的多数部分是任意的。通常言之,本案能被操作在任何方向。
符号及用语(notationandnomenclature):
实施方式中的某些部分,如后续,表现为无论是程序、步骤、逻辑块、处理、及于计算机内存中的资料位的操作的其它象征性陈述。此些描述及陈述表示现有的数据处理技术领域的技术人员予以使用,以最有效地传递工作的实质予其它本领域技术的技术人员。于此的一程序、计算机执行的步骤、逻辑块、处理等类似者,设想为步骤或指令的自我一致的序列而导向所欲的结果。步骤需要物理质量的物理操作。通常,纵使非必要,此些质量为能被储存、转换、结合、比较、及其它于一计算机系统中的操作的电讯号或磁讯号的形式。此不时地被证明,原则上为了常见的用法的理由,此些讯号表现为位、数值、组件、符号、文字、条件、数字、或其类似者。
然而,应被牢记于心的是,所有的此些用语及相似的用语被结合至适当的物理质量且仅仅是便于施加至此些质量的标示。除非特别注明,否则由后续描述显而易见的是,于本案中,例如为“处理”(关于半导体封装配置或制造工艺)或“存取(accessing)”或“执行”或“储存”或“转列(rendering)”或其相似者的用语的讨论,参阅一计算机系统或类似的电子运算装置的作动及处理,操作及转换表现为计算机系统的寄存器及内存及其它计算机可读取媒体的物理(电子)质量的资料,为其它同样表现为计算机系统的内存或寄存器或其它信息储存、转换、或显示装置的资料。当一组件出现在多个实施例,该组件使用相同的参考标号,而此组件为绘示在原始实施例中的组件的相同者。
本案提供一解决方法予现有的增加制造具有对准选择栅字线的半导体装置的挑战。本案的多个实施例提供一正型及一负型双图案微影法,其导致自我对准选择栅,该自我对准选择栅远离核心单元字线一选择的距离。
图4A(a)至图4G(b)绘示用以绘示正型双图案微影以制造介于多个核心单元字线间的一对自我对准选择栅字线的步骤。图4A(a)为覆盖于多个由上至下的布局的图案转移层上的一光阻图案层。线段A-A’绘示于图4A(b)。如图4A(a)及图4A(b)所示,一光阻层402形成于多个形成在一目标层408上的图案转移层404、406上。于一实施例中,多个图案转移层包括一氮氧化硅层404,以及一硬掩模层406。于一实施例中,目标层408为一多氧化物层(poly-oxidelayer)。
如图4A(a)进一步所示,用以定义该选择栅字线的光阻的尺寸,是依据一选择栅信道长度(channellength)目标而调整。如图4A(a)所示,部分的光阻用以定义该选择栅字线,其它部分的光阻用以定义多个核心单元字线。
图4B(a)绘示于多个图案转移层上的光阻层的由上至下的布局。线段A-A’绘示于图4B(b)中。如图4B(a)及图4B(b)所示,一间隔件410设置于光阻层402的周缘。如后续实施方式所述,间隔件410将被用以定义该核心单元字线及选择栅字线。于一实施例中,间隔件410的厚度为32纳米。
图4C(a)绘示形成于多个图案转移层上的间隔件图案的一由上至下的布局。线段A-A’绘示于图4C(b)。如图4C(a)及图4C(b)所示,光阻层402被移除。随着光阻层402的移除,绘示于图4C(a)及图4C(b)中的该间隔件410,为一间隔件图案410。如前所述,于一示范例中,每一个间隔件410的厚度为32纳米。
图4D(a)绘示形成于部分的间隔件图案上的一修正掩模的由上至下的布局。线段A-A’绘示于图4D(b)。于图4D(a)及图4D(b)中,一修正掩模412设置于部分的间隔件图案410上。如图4D(a)所示,部分的间隔件图案410并未位于修正掩模412下而予以外露。
图4E(a)绘示于修正掩模412的移除后一间隔件图案410的由上至下的布局。图4E(a)也绘示部分的间隔件图案410的移除。线段A-A’绘示于图4E(b)。如图4E(a)及图4E(b),此些部分的间隔件图案410因修正掩模412被蚀刻移除而未位于修正掩模412下。于外露的部分间隔件图案410被蚀刻后,该修正掩模412被移除。剩余的部分间隔件图案410将被使用为定义核心单元字线及选择栅字线,如后续实施方式所述。
图4F(a)绘示伴随着额外的一垫掩模414的间隔件图案410的由上至下的布局。图4F(a)也绘示予该核心单元字线的焊垫416的配置。线段A-A’绘示于图4F(b)。如图4F(a)及图4F(b)所示,一垫掩模414予以设置,覆盖于部分的间隔件图案410上以定义选择栅字线。此外,其它部分的垫掩模用以定义对应于每一个核心单元字线的焊垫(pad)416。另一方面,该垫掩模414及部分的间隔件图案410定义选择栅字线,如后序所绘示。
图4G(a)绘示用以定义选择栅字线及多个核心单元字线的一蚀刻图案(etchpattern)的由上至下的布局。图4G(a)也绘示选择栅字线的宽度可根据要求的选择栅信道长度目标而调整。此外,图4G(a)也绘示介于一选择栅字线及一虚拟字线间的间隙可根据要求的选择栅至核心单元字线间隙目标而调整。线段A-A’绘示于图4G(b)。如图4G(b)所示,垫掩模414及一部分的间隔件图案410用以定义该选择栅字线416。如图4G(b)进一步所绘示者,部分的间隔件图案410也用以定义核心单元字线418。间隔件图案410及垫掩模414定义自我对准的选择栅字线416及核心单元字线418,伴随着焊垫作为图案转移层404、406被蚀刻以定义选择栅字线416及核心单元字线418,而焊垫形成在目标层408。于一实施例中,形成字线的目标层408为多氧化物(polyoxide)。于一实施例中,其它层存在于目标层408下。额外的层包括氧化物/氮化物/氧化物(oxide/nitride/oxide,ONO)层及一基板层(substratelayer)。其它实施例可包括其它层。
如图4G(a)及图4G(b)所示,正型双图案微影的最终结果,为一对自我对准选择栅字线,其位于多个核心单元字线的任一侧上。通过同时形成该选择栅字线及该核心单元字线,选择栅字线对应核心单元字线的侧向位置(lateralposition)能被改善且避免选择栅/核心单元字线干扰,及避免于一核心单元字线上的选择栅的意外交叠(accidentaloverlay)。该最终结果改善了制造效率及增进了品质控制。
图5A(a)至图5H绘示了予负型双图案微影以制造一对自我对准选择栅字线于多个核心单元字线间的步骤。图5A(a)至图5C(b)相似于图4A(a)至图4C(b)。图5A(a)为覆盖于多个图案转移层上的一光阻层的一由上至下的布局。图5A(a)的线段A-A’绘示于图5A(b)中。如图5A(a)及图5A(b)所示,一光阻层502位在多个图案转移层504、506上,多个图案转移层504、506形成于目标层508上。于一实施例中,所述的多个图案转移层包括一氮氧化硅层504及一硬掩模层506。于一实施例中,该目标层508为一多氧化物层。
如图5A(a)进一步绘示者,用以定义选择栅字线的光阻的尺寸是根据一选择栅信道长度目标而调整。如图5A(a)所示,部分的光阻用以定义选择栅字线,而其它部分的光阻用以定义多个核心单元字线。
图5B(a)绘示形成在多个图案转移层上的该光阻层的一由上至下的布局。线段A-A’绘示于图5B(b)。如图5B(a)及5B(b)所示,一间隔件510设置于光阻层502的周缘。如后续实施方式所描述,间隔件510将被用以定义字线及核心单元字线。于一实施例中,间隔件510的厚度为32纳米。
图5C(a)绘示形成于多个图案转移层上的一间隔件图案的由上至下的布局。线段A-A’绘示于图5C(b)中。于图5C(a)及图5C(b)中,光阻层502被移除。随着光阻层502的移除,绘示于图5C(a)及图5C(b)中的间隔件510,为一间隔件图案510。如前所述,于一示范实施例中,间隔件510的每一个的厚度皆为32纳米。图5C(b)绘示了间隔件图案510的一部分512将定义介于选择栅字线及一第一核心单元字线间的一最终间隙。间隔件图案510的此一部分512限定于间隔件图案厚度的最大厚度的两倍(twice)。
图5D绘示于一自旋碳层514的应用后,于多个图案转移层上的一间隔件图案510的一剖面示意图。自旋碳层514覆盖整个间隔件图案510。于一实施例中,自旋碳层514覆盖整个晶圆。
图5E(a)绘示在一间隔件图案被移除后,位于多个图案转移层上的一自旋碳层的由上至下的布局。图5E(a)的线段A-A’绘示于图5E(b)中。于图5E(a)、图5E(b)中,间隔件图案510被移除。随着间隔件图案510的移除,自旋碳层形成为一自旋碳图案层(SOCpatternlayer)514。
图5F(a)绘示在设置一修正掩模后,形成于多个图案转移层上的一自旋碳图案层的由上至下的布局。图5F(a)的线段A-A’绘示于图5F(b)中。于图5F(a)、图5F(b)中,一修正掩模516设置于部分的自旋碳图案层514上。进一步如图5G(a)、图5G(b)所示,该些部分的自旋碳图案层514被蚀刻而移除。
图5G(a)绘示于部分的自旋碳图案层被蚀刻而移除后,形成于多个图案转移层上的一自旋碳图案层的一由上至下的布局。图5G(a)的线段A-A’绘示于图5G(b)中。图5G(a)及图5G(b)绘示于一部分的自旋碳图案层514被蚀刻而移除后,修正掩模516被移除。进一步如图5G(a)及图5G(b)所绘示,剩余的自旋碳图案层514定义每一个选择栅字线及介于该些选择栅字线间的多个核心单元字线。图5G(a)也绘示剩余的自旋碳图案层514也将定义一虚拟字线及间隙,该间隙介于每一个选择栅字线间,且各自调整邻接虚拟字线。注意,图5G(a)也绘示邻接该虚拟字线的该第一核心单元字线也为一边缘字线(edgewordline)。
如图5H所绘示,及如图5G(a)所绘示,剩余的自旋碳图案层514为一蚀刻图案以定义选择栅字线及多个核心单元字线。图5H绘示自旋碳图案层514的图案如何经由图案转移层504、506转移,进而蚀刻至目标层508。图5H绘示一硬掩模层506的最终图案516的蚀刻。此最终蚀刻图案(finaletchpattern)506接着蚀刻至目标层508。于一实施例中,形成该些字线的目标层508为多晶硅(polysilicon)。于一实施例中,其它层存于目标层508下。额外的层包括氧化物/氮化物/氧化物(ONO)层及一基板层。其它实施例可具备其它层。
如图5G(a)及图4H所示,负型双图案微影的最终结果为适当地位于多个核心单元字线的任一侧上的一自我对准选择栅字线。通过同时形成该选择栅字线及核心单元字线,选择栅字线对应于核心单元字线的横向定位能被改善,且避免选择栅/核心单元字线相互干扰,并避免于一核心单元字线上的一选择栅字线的意外交叠。此最终结果改善了制造效益及增进了控制品质。
图6为流程图,绘示用以正型双图案微影的一工艺的步骤。该工艺起始于步骤602,于一光阻图案的周缘设置一间隔件。于一实施例中,该间隔件沿着非晶碳层(amorphouscarbonlayer)的一层的边缘设置,该非晶碳层的图案由先前的光阻图案层(photoresistpatternlayer)所转移,该光阻图案层于一先前的步骤而移除。
于步骤604,该光阻被剥离,留下间隔件层(spacerlayer)。随着该光阻图案层的移除,该间隔件成为一间隔件图案层(spacerpatternlayer)。于步骤606,一修正掩模设置于一部分的间隔件图案层上。于步骤608,未被修正掩模覆盖的部分的间隔件图案层蚀刻而移除。
于步骤610,修正掩模被移除,暴露剩余的部分间隔件图案层。此些剩余的部分间隔件图案层现定义多个核心字线(corewordline)。设置于剩余的间隔件图案层的部分上的垫掩模定义选择栅字线。
于步骤612,使用该垫掩模并保留间隔件图案,至少一图案转移层蚀刻至以形成一图案以定义选择栅字线及蚀刻至一目标层的多个核心单元字线。于一实施例中,最终的目标层为一多晶硅层。于另一实施例中,该至少一图案转移层包括一位于该间隙件图案下的氮氧化硅层,且接着一硬掩模层位于该氮氧化硅层下。
图7为流程图,绘示用以负型双图案微影的一工艺的步骤。该步骤起始于步骤702,设置一间隔件于一光阻图案的周缘。于一实施例中,间隔件延着非晶碳层的一层的边缘设置,该非晶碳层的图案由先前的光阻图案层所转移,该光阻图案层于一先前的步骤而移除。
于步骤704,该光阻被剥除,留下间隔件层。随着光阻图案层的移除,间隔件成为一间隔件图案层。于步骤706,一自旋碳层沉积于该间隔件图案上。于一实施例中,该自旋碳层沉积于整个晶圆上。
于步骤708,该间隔件图案蚀刻而移除。蚀刻移除该间隔件图案留下该自旋碳层以形成一自旋碳图案层,该自旋碳图案层通过现被移除的间隔件图案予以定义。于步骤710,一修正掩模设置于一部分的自旋碳图案层上。于步骤712,未被修正掩模覆盖的此些部分的自旋碳图案层蚀刻而移除。
于步骤714,该修正掩模被移除。随着修正掩模的移除,剩余的部分的自旋碳图案层予以外露。此些剩余的部分的自旋碳图案层将定义多个核心字线、于该多个字线的任一侧上的一选择栅字线、及在该些字线蚀刻至一目标层时,介于每一个选择栅字线及该多个核心字线间的虚拟字线。
于步骤716,使用剩余的自旋碳图案层作为一模板,至少一图案转移层蚀刻以形成一最终图案以在该些字线蚀刻至一目标层,定义选择栅字线及多个核心单元字线。于一实施例中,最终的目标层为一多晶硅层。于另一实施例中,至少一图案转移层包括位于该间隔件图案下的一氮氧化硅层,且接着一硬掩模层位于该氮氧化硅层下。
使用正型双图案微影的优点包括介于选择栅字线及核心单元字线间的间隙的使用弹性(flexibility)。此外,仅需单一个浸没工具(immersiontool)。然而,正型双图案微影要求三个掩模及蚀刻步骤。同时,使用负型双图案微影的优点包括一较简单的,仅要求两个掩模及平板印刷步骤(lithoetchingstep)的工艺。然而,负型双图案微影导致低于正型双图案微影介于选择栅字线及核心单元字线间的间隙的使用弹性。于负型双图案微影中,介于一选择栅字线及一核心单元字线间可能的最大的间隙,是间隔件层的宽度的两倍,其绘示并描述于前揭内容。
尽管此些较佳的实施例及方法揭露于此,明显地,由前揭内容揭示予本领域的技术人员,此实施及方法的变化及调整可在未背离本案的范畴与精神下予以实现。本案仅被权利要求书及可适用的法律的规则及原则所限定。

Claims (22)

1.一种用以双图案微影的方法,包括以下步骤:
于光阻图案的周缘设置间隔件图案;
剥除该光阻图案而留下该间隔件图案;
于该间隔件图案的一部分上设置修正掩模;
蚀刻移除未被该修正掩模覆盖的该间隔件图案的部分;
移除该修正掩模,其中,该间隔件图案的第一剩余部分定义多个核心字线;
设置垫掩模以致于该垫掩模及该间隔件图案的第二剩余部分于该多个核心字线的任一侧上定义选择栅字线;以及
使用该垫掩模及该间隔件图案的该第一、第二剩余部分而蚀刻过至少一图案转移层,以蚀刻该选择栅字线及该多个核心字线至多晶硅层。
2.根据权利要求1所述的用以双图案微影的方法,其中,该至少一图案转移层包括于硬掩模层上的氮氧化硅层。
3.根据权利要求1所述的用以双图案微影的方法,其中,该间隔件图案围绕着由该光阻图案转移的非晶碳图案而设置。
4.根据权利要求1所述的用以双图案微影的方法,其中,该间隔件图案由氧化与非晶碳层的其中之一所形成。
5.根据权利要求1所述的用以双图案微影的方法,其中,该垫掩模进一步定义焊垫。
6.根据权利要求1所述的用以双图案微影的方法,其中,介于每一个该选择栅字线及该多个核心字线间的距离为相等且依据目标间距而设定。
7.根据权利要求1所述的用以双图案微影的方法,其中,该间隔件图案的厚度为32纳米。
8.一种用以双图案微影的方法,包括以下步骤:
于光阻图案的周缘设置一间隔件图案;
剥除该光阻图案而留下该间隔件图案;
于该间隔件图案上设置自旋碳层;
蚀刻移除该间隔件图案,以致该自旋碳层保留以形成自旋碳图案;
于该自旋碳图案的一部分上设置修正掩模;
蚀刻移除未被该修正掩模覆盖的该自旋碳图案的部分;
移除该修正掩模,其中,该自旋碳图案的第一剩余部分定义多个核心字线,其中,该自旋碳图案的第二剩余部分定义选择栅字线于该多个核心字线的任一侧上,其中,该自旋碳图案的该第一剩余部分也于每一个该选择栅字线及该多个核心字线之间定义虚拟字线;以及
使用该自旋碳图案的该第一、第二剩余部分蚀刻过至少一图案转移层以蚀刻该选择栅字线、该虚拟字线、该多个核心字线至多晶硅层。
9.根据权利要求8所述的用以双图案微影的方法,其中,该至少一图案转移层包括于硬掩模层上的氮氧化硅层。
10.根据权利要求8所述的用以双图案微影的方法,其中,该间隔件图案围绕着由该光阻图案转移的非晶碳图案而设置。
11.根据权利要求8所述的用以双图案微影的方法,其中,该间隔件图案由氧化与非晶碳层的其中之一所形成。
12.根据权利要求8所述的用以双图案微影的方法,其中,介于每一个选择栅字线及该虚拟字线间的距离为相等且依据目标间距而设定。
13.根据权利要求12所述的用以双图案微影的方法,其中,介于选择栅字线及虚拟字线间的距离相等于间隔件图案的厚度的两倍。
14.根据权利要求12所述的用以双图案微影的方法,其中,介于选择栅字线及虚拟字线间的距离不大于间隔件图案的厚度的两倍。
15.根据权利要求8所述的用以双图案微影的方法,其中,该间隔件图案的厚度为32纳米。
16.一种计算机可读取媒体,包括储存于其中的计算机可执行指令,该计算机可执行指令包括:
于光阻图案的周缘设置间隔件图案的指令;
剥除该光阻图案而留下该间隔件图案的指令;
于该间隔件图案的一部分上设置修正掩模的指令;
蚀刻移除未被该修正掩模覆盖的该间隔件图案的部分的指令;
移除该修正掩模的指令,其中,该间隔件图案的第一剩余部分定义多个核心字线;
设置垫掩模以致于该垫掩模及该间隔件图案的第二剩余部分于该多个核心字线的任一侧上定义选择栅字线的指令;以及
使用该垫掩模及该间隔件图案的该第一、第二剩余部分而蚀刻过至少一图案转移层,以蚀刻该选择栅字线及该多个核心字线至多晶硅层的指令。
17.根据权利要求16所述的用以双图案微影的方法,其中,该至少一图案转移层包括于硬掩模层上的氮氧化硅层。
18.根据权利要求16所述的用以双图案微影的方法,其中,该间隔件图案围绕着由该光阻图案转移的非晶碳图案而设置。
19.根据权利要求16所述的用以双图案微影的方法,其中,该间隔件图案由氧化与非晶碳层的其中之一所形成。
20.根据权利要求16所述的用以双图案微影的方法,其中,该垫掩模进一步定义焊垫。
21.根据权利要求16所述的用以双图案微影的方法,其中,介于每一个该选择栅字线及该多个核心字线间的距离为相等且依据目标间距而设定。
22.根据权利要求16所述的用以双图案微影的方法,其中,该间隔件图案的厚度为32纳米。
CN201610119033.7A 2010-12-17 2011-12-16 用以间隔件双图案微影的自我对准与非闪存选择栅字线 Active CN105742163B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/971,818 2010-12-17
US12/971,818 US8461053B2 (en) 2010-12-17 2010-12-17 Self-aligned NAND flash select-gate wordlines for spacer double patterning
CN201180067812.2A CN103380484B (zh) 2010-12-17 2011-12-16 用以间隔件双图案微影的自我对准与非闪存选择栅字线

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201180067812.2A Division CN103380484B (zh) 2010-12-17 2011-12-16 用以间隔件双图案微影的自我对准与非闪存选择栅字线

Publications (2)

Publication Number Publication Date
CN105742163A true CN105742163A (zh) 2016-07-06
CN105742163B CN105742163B (zh) 2019-11-15

Family

ID=46234943

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610119033.7A Active CN105742163B (zh) 2010-12-17 2011-12-16 用以间隔件双图案微影的自我对准与非闪存选择栅字线
CN201180067812.2A Active CN103380484B (zh) 2010-12-17 2011-12-16 用以间隔件双图案微影的自我对准与非闪存选择栅字线

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201180067812.2A Active CN103380484B (zh) 2010-12-17 2011-12-16 用以间隔件双图案微影的自我对准与非闪存选择栅字线

Country Status (6)

Country Link
US (2) US8461053B2 (zh)
EP (1) EP2652772A4 (zh)
JP (1) JP5753588B2 (zh)
KR (1) KR101904413B1 (zh)
CN (2) CN105742163B (zh)
WO (1) WO2012083147A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112117185A (zh) * 2020-08-18 2020-12-22 全芯智造技术有限公司 一种图案化方法

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130015145A (ko) * 2011-08-02 2013-02-13 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US8993430B2 (en) * 2011-09-30 2015-03-31 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device and semiconductor device
TWI509368B (zh) * 2012-08-20 2015-11-21 Winbond Electronics Corp 於基底中形成圖案的方法
CN103681231B (zh) * 2012-09-03 2016-08-03 华邦电子股份有限公司 于基底中形成图案的方法
KR102059183B1 (ko) 2013-03-07 2019-12-24 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
JP5869057B2 (ja) * 2014-06-30 2016-02-24 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP2016033968A (ja) * 2014-07-31 2016-03-10 マイクロン テクノロジー, インク. 半導体装置の製造方法
US9685332B2 (en) * 2014-10-17 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Iterative self-aligned patterning
CN105590894B (zh) * 2014-11-12 2018-12-25 旺宏电子股份有限公司 线路布局以及线路布局的间隙壁自对准四重图案化的方法
KR102326376B1 (ko) 2014-11-28 2021-11-17 삼성전자주식회사 키 패턴들의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
KR20160091164A (ko) 2015-01-23 2016-08-02 삼성전자주식회사 미세 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
KR20160120964A (ko) * 2015-04-09 2016-10-19 삼성전자주식회사 반도체 소자
US9812364B2 (en) 2015-10-28 2017-11-07 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device with an overlay mask pattern
KR20170091833A (ko) 2016-02-01 2017-08-10 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10073342B2 (en) 2016-03-04 2018-09-11 Micron Technology, Inc. Method of forming patterns
KR20170120895A (ko) 2016-04-22 2017-11-01 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN107706095B (zh) * 2016-06-20 2020-10-16 中芯国际集成电路制造(北京)有限公司 自对准双重构图方法、半导体器件及其制作方法、电子装置
US10453685B2 (en) 2017-03-31 2019-10-22 Asm Ip Holding B.V. Forming semiconductor device by providing an amorphous silicon core with a hard mask layer
CN107564804A (zh) * 2017-08-31 2018-01-09 长江存储科技有限责任公司 一种自对准双图案化方法
CN110890328B (zh) * 2018-09-11 2022-03-18 长鑫存储技术有限公司 半导体存储器的形成方法
KR20210036664A (ko) 2019-09-26 2021-04-05 삼성전자주식회사 수직형 메모리 소자
CN110828466B (zh) * 2019-11-11 2022-03-29 上海华力微电子有限公司 字线制作方法
US11189527B2 (en) 2020-03-23 2021-11-30 International Business Machines Corporation Self-aligned top vias over metal lines formed by a damascene process
TWI746303B (zh) * 2020-12-07 2021-11-11 華邦電子股份有限公司 字元線布局及其形成方法
KR20220085622A (ko) 2020-12-15 2022-06-22 삼성전자주식회사 반도체 메모리 소자
CN114765156A (zh) * 2021-01-11 2022-07-19 华邦电子股份有限公司 字线布局及其形成方法
CN113078056B (zh) * 2021-03-30 2022-06-24 长鑫存储技术有限公司 半导体结构的制作方法
CN113078117A (zh) * 2021-03-30 2021-07-06 长鑫存储技术有限公司 掩膜图形、半导体结构及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101026086A (zh) * 2006-02-24 2007-08-29 海力士半导体有限公司 形成半导体器件的精细图案的方法
US20070210449A1 (en) * 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
CN101292327A (zh) * 2005-08-31 2008-10-22 美光科技公司 形成间距倍增接点的方法
US20100173492A1 (en) * 2009-01-07 2010-07-08 Bong-Cheol Kim Method of forming semiconductor device patterns
US20100297852A1 (en) * 2009-05-25 2010-11-25 Samsung Electronics Co., Ltd. Method of forming line/space patterns

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720133B1 (en) * 2002-04-19 2004-04-13 Advanced Micro Devices, Inc. Memory manufacturing process using disposable ARC for wordline formation
KR100871967B1 (ko) * 2007-06-05 2008-12-08 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR101192359B1 (ko) * 2007-12-17 2012-10-18 삼성전자주식회사 Nand 플래시 메모리 소자 및 그 제조 방법
KR20090110172A (ko) 2008-04-17 2009-10-21 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR100961203B1 (ko) * 2008-04-29 2010-06-09 주식회사 하이닉스반도체 스페이서 패터닝 기술을 이용한 미세 패턴 형성 방법
KR101203201B1 (ko) * 2008-06-13 2012-11-21 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
KR101435520B1 (ko) * 2008-08-11 2014-09-01 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
US8080443B2 (en) * 2008-10-27 2011-12-20 Sandisk 3D Llc Method of making pillars using photoresist spacer mask
JP2010107737A (ja) * 2008-10-30 2010-05-13 Toshiba Corp マスク検証方法、半導体装置の製造方法及び露光条件の調整プログラム
KR101063727B1 (ko) * 2009-01-22 2011-09-07 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101292327A (zh) * 2005-08-31 2008-10-22 美光科技公司 形成间距倍增接点的方法
CN101026086A (zh) * 2006-02-24 2007-08-29 海力士半导体有限公司 形成半导体器件的精细图案的方法
US20070210449A1 (en) * 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US20100173492A1 (en) * 2009-01-07 2010-07-08 Bong-Cheol Kim Method of forming semiconductor device patterns
US20100297852A1 (en) * 2009-05-25 2010-11-25 Samsung Electronics Co., Ltd. Method of forming line/space patterns

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112117185A (zh) * 2020-08-18 2020-12-22 全芯智造技术有限公司 一种图案化方法

Also Published As

Publication number Publication date
US20130316537A1 (en) 2013-11-28
KR101904413B1 (ko) 2018-10-05
US20120156876A1 (en) 2012-06-21
JP2014505359A (ja) 2014-02-27
CN105742163B (zh) 2019-11-15
KR20140015294A (ko) 2014-02-06
CN103380484B (zh) 2016-03-30
JP5753588B2 (ja) 2015-07-22
EP2652772A2 (en) 2013-10-23
CN103380484A (zh) 2013-10-30
WO2012083147A2 (en) 2012-06-21
WO2012083147A3 (en) 2012-10-04
US8461053B2 (en) 2013-06-11
US8874253B2 (en) 2014-10-28
EP2652772A4 (en) 2017-08-02

Similar Documents

Publication Publication Date Title
CN103380484B (zh) 用以间隔件双图案微影的自我对准与非闪存选择栅字线
US8877647B2 (en) Patterning method and method of forming memory device
US10089430B2 (en) Integrated circuits and methods of design and manufacture thereof
US9704845B2 (en) Methods for linewidth modification and apparatus implementing the same
TWI531032B (zh) 記憶體線路結構以及其半導體線路製程
JP4271243B2 (ja) 集積回路パターンの形成方法
KR101828492B1 (ko) 패턴 형성 방법, 레티클, 및 패턴 형성 프로그램이 기록된 기록 매체
JP2011176150A (ja) 半導体装置の製造方法
JP2005208473A (ja) 自動設計装置,自動設計方法,及びこれらを用いて製造可能なレチクルセット,半導体集積回路
US20170365675A1 (en) Dummy pattern arrangement and method of arranging dummy patterns
KR20070099962A (ko) 플래쉬 메모리 소자 및 그의 제조방법
CN110289261B (zh) Nand存储器的字线制作方法及包括其制作的字线的nand存储器
TWI447886B (zh) 多重圖案化之方法
US20230082514A1 (en) Resist pattern forming method and semiconductor device manufacturing method
CN104064522B (zh) 非挥发性存储器及其制作方法
TWI524475B (zh) 三維記憶體陣列的串選擇線及其製作方法
JP2010044289A (ja) フォトマスクの製造方法及びプログラム

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant