TWI509368B - 於基底中形成圖案的方法 - Google Patents

於基底中形成圖案的方法 Download PDF

Info

Publication number
TWI509368B
TWI509368B TW101130113A TW101130113A TWI509368B TW I509368 B TWI509368 B TW I509368B TW 101130113 A TW101130113 A TW 101130113A TW 101130113 A TW101130113 A TW 101130113A TW I509368 B TWI509368 B TW I509368B
Authority
TW
Taiwan
Prior art keywords
substrate
pattern
forming
mask layer
strip
Prior art date
Application number
TW101130113A
Other languages
English (en)
Other versions
TW201409182A (zh
Inventor
Lu Ping Chiang
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Priority to TW101130113A priority Critical patent/TWI509368B/zh
Publication of TW201409182A publication Critical patent/TW201409182A/zh
Application granted granted Critical
Publication of TWI509368B publication Critical patent/TWI509368B/zh

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

於基底中形成圖案的方法
本發明是有關於一種半導體製程,且特別是有關於一種於基底中形成圖案的方法。
一般來說,於基底中形成圖案的方法通常是先於基底上形成圖案化罩幕層。然後,以圖案化罩幕層為罩幕,進行蝕刻製程,以於基底中形成溝渠。之後,於溝渠中填入欲形成的圖案的材料。
隨著元件縮小化與集積化的趨勢,線寬(line width)與間距(space)的尺寸隨之縮小,因此欲以上述方法來形成具有所要的線寬與間距的圖案是相當困難的。因此,目前發展出了二次圖案化(double patterning)方法。
圖1A至圖1D為習知二次圖案化方法的流程剖面圖。首先,請參照圖1A,於基底10上形成圖案化光阻層12。圖案化光阻層102具有線寬與間距比為1:3的圖案。然後,請參照圖1B,於圖案化光阻層12的側壁上形成間隙壁14。間隙壁14的厚度與圖案化光阻層12的線寬相等。接著,請參照圖1C,移除圖案化光阻層12。然後,請參照圖1D,以間隙壁14為罩幕進行蝕刻製程,以於基底10中形成溝渠16。之後,請參照圖1E,於溝渠16中填入導體材料18。如此一來,即可於基底10中形成線寬與間距比為1:1的導體圖案(上視圖如圖2所示)。
在上述方法中,由於圖案化光阻層12具有線寬與間距比為1:3的圖案,因此即使元件尺寸繼續縮小,仍可容易地形成圖案化光阻層12,進而容易地形成線寬與間距比為1:1的導體圖案。
在一些特殊的需求中,需要對上述的導體圖案進行修改,例如使導體圖案中的一條導體層斷開(cutted)。舉例來說,若需使圖2中的一條導體層於方塊20處斷開,則在進行圖1C所述的蝕刻製程之前,必須在圖1B中於對應方塊20的位置形成罩幕層22,以避免在蝕刻製程之後於方塊20處的基底10中形成溝渠16。如此一來,在溝渠16中填入導體材料18之後,即可形成形成具有斷開圖案(cut pattern)的導體圖案。
然而,由於在製作罩幕層22時必須多使用一道光罩,因而導致生產成本的提高。此外,對於持續縮小的線寬來說,製作罩幕層22也是非常困難的。
本發明提供一種於基底中形成圖案的方法,其可有效地降低生產成本以及減少製程步驟。
本發明提出一種於基底中形成圖案的方法,其是先提供具有圖案區域的基底。然後,在圖案區域中,於基底上形成多個條狀罩幕層。在這些條狀罩幕層中,至少二個相鄰的條狀罩幕層分別具有突出部,且這二個突出部面向彼此。接著,於條狀罩幕層的側壁上形成間隙壁,其中間隙 壁的厚度大於二個突出部之間的距離的一半。而後,移除條狀罩幕層。繼之,以間隙壁為罩幕,進行蝕刻製程,以於基底中形成溝渠。之後,於溝渠中填入材料。
依照本發明實施例所述之於基底中形成圖案的方法,上述之條狀罩幕層的材料例如為光阻或碳。
依照本發明實施例所述之於基底中形成圖案的方法,在蝕刻製程中,上述之間隙壁的蝕刻速率小於基底的蝕刻速率。
依照本發明實施例所述之於基底中形成圖案的方法,上述之材料例如為導體材料,且基底例如為介電基底。
依照本發明實施例所述之於基底中形成圖案的方法,上述之材料例如為介電材料與形成於介電材料上的導體材料,且基底例如為矽基底。
依照本發明實施例所述之於基底中形成圖案的方法,上述在形成間隙壁之後以及移除條狀罩幕層之前,更包括在圖案區域外形成塊狀罩幕層,其中塊狀罩幕層鄰近條狀罩幕層的末端且覆蓋位於條狀罩幕層的末端處的部分間隙壁。
基於上述,本發明先於基底上形成條狀罩幕層且至少二條相鄰的條狀罩幕層分別具有突出部,然後於條狀罩幕層的側壁上形成間隙壁且使間隙壁的厚度大於二個突出部之間的距離的一半,因此二個突出部之間的基底可被間隙壁覆蓋而不會暴露出來。因此,在進行蝕刻製程之後,二個突出部之間的基底中不會形成有溝渠。如此一來,後續 於基底中所形成的圖案在二個突出部之間的區域即可具有所需的斷開部分,而不需使用額外的光罩來定義保護二個突出部之間的基底的罩幕層。
為讓本發明之上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
圖3A至圖3D為依照本發明實施例所繪示的於基底中形成圖案的方法之上視示意圖。圖4A至圖4D為沿圖3A至圖3D中的I-I'剖線所繪示的剖面示意圖。圖5A至圖5D為沿圖3A至圖3D中的II-II'剖線所繪示的剖面示意圖。
首先,請同時參照圖3A、圖4A與圖5A,提供具有圖案區域100a的基底100。在本實施例中,基底100例如為介電基底,其可以是形成於半導體晶圓上的介電層或其他結構中的介電層。圖案區域100a例如是在基底100中用以佈線的區域。然後,在圖案區域100a中,於基底100上形成多個條狀罩幕層102。條狀罩幕層102的材料例如為光阻或碳。此外,在這些條狀罩幕層102中,至少二條相鄰的條狀罩幕層102分別具有突出部102a,且這二個突出部102a面向彼此。在本實施例中,繪示出三條條狀罩幕層102,且最左邊的二條相鄰的條狀罩幕層102分別具有突出部102a,但本發明並不限於此,本領域技術人員可視實際需求而在數量上作任何變更。
然後,請同時參照圖3B、圖4B與圖5B,於條狀罩 幕層102的側壁上形成間隙壁104。間隙壁104可在蝕刻製程中具有小於基底100的蝕刻速率。因此,在後續的蝕刻製程中,間隙壁104可作為蝕刻基底100時的蝕刻罩幕。間隙壁104的材料例如為氧化物。此外,間隙壁104的厚度大於二個突出部102a之間的距離的一半。如此一來,至少在二個突出部102a之間的區域會被間隙壁104填滿,亦即至少在二個突出部102a之間的基底100不會被暴露出來。另外,在本實施例中,在形成間隙壁104之後,於圖案區域100a外形成塊狀罩幕層106。塊狀罩幕層106鄰近條狀罩幕層102的末端,且覆蓋位於條狀罩幕層102的末端處的部分間隙壁104。塊狀罩幕層106用以避免圖案區域100a外的基底100在後續的蝕刻製程中被蝕刻。
由於在上述步驟中二個突出部102a之間的區域已被間隙壁104填滿,因此不需額外使用一道光罩來定義出用以覆蓋二個突出部102a之間的基底100的罩幕層,因而減少了製程步驟以及降低了生產成本。
接著,請同時參照圖3C、圖4C與圖5C,移除條狀罩幕層102,暴露出部分基底100。然後,以間隙壁104以及塊狀罩幕層106為罩幕,進行蝕刻製程,以於基底100中形成溝渠108。特別一提的是,在本實施例中,由於二個突出部102a之間具有間隙壁104,因此在進行蝕刻時,二個突出部102a之間的基底100不會被蝕刻,亦即二個突出部102a之間不會形成有溝渠108。
之後,請同時參照圖3D、圖4D與圖5D,於溝渠108 中填入材料。在本實施例中,填入溝渠108中的材料例如為導體材料。也就是說,在溝渠108中填入導體材料之後,形成了條狀的導體層110,其可作為線路層之用。於溝渠108中填入材料的方法例如是先於整個基底100上塗佈材料並使材料填滿溝渠108,然後進行平坦化製程(例如化學機械研磨製程)來移除溝渠108外的材料。特別一提的是,由於二個突出部102a之間的基底100中不具有溝渠108,因此在溝渠108中填入導體材料之後,二個突出部102a之間的區域不會形成有導體層110。換句話說,在本實施例中,部分的條狀的導體層110可以具有斷開部分。如圖3D所示,左邊第二條的導體層110具有斷開部分110a。
在本實施例中,由於僅二條相鄰的條狀罩幕層分別具有突出部(圖3A至圖3B最左邊的二條條狀罩幕層102),因此僅形成了一條具有斷開部分的導體層。然而,本發明並不以此為限,本領域技術人員可依據上述方法形成多條具有斷開部分的導體層。
另外一提的是,本實施例中,基底100為介電基底,且填入溝渠108中的材料為導體材料,但本發明並不限於此。在另一實施例中,基底100也可以是矽基底(例如半導體晶圓),而填入溝渠108中的材料則為介電材料與形成於介電材料上的導體材料。也就是說,溝渠108中可以形成有電晶體的閘絕緣層(介電材料)與閘極(導體材料)。
雖然本發明已以實施例揭露如上,然其並非用以限定 本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作些許之更動與潤飾,故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、100‧‧‧基底
12‧‧‧圖案化光阻層
14、104‧‧‧間隙壁
16、108‧‧‧溝渠
18‧‧‧導體材料
20‧‧‧方塊
22‧‧‧罩幕層
100a‧‧‧圖案區域
102‧‧‧條狀罩幕層
102a‧‧‧突出部
106‧‧‧塊狀罩幕層
110‧‧‧導體層
圖1A至圖1E為習知二次圖案化方法的流程剖面圖。
圖2為圖1E的上視示意圖。
圖3A至圖3D為依照本發明實施例所繪示的於基底中形成圖案的方法之上視示意圖。
圖4A至圖4D為沿圖3A至圖3D中的I-I'剖線所繪示的剖面示意圖。
圖5A至圖5D為沿圖3A至圖3D中的II-II'剖線所繪示的剖面示意圖。
100‧‧‧基底
100a‧‧‧圖案區域
102‧‧‧條狀罩幕層
102a‧‧‧突出部
104‧‧‧間隙壁
106‧‧‧塊狀罩幕層

Claims (9)

  1. 一種於基底中形成圖案的方法,包括:提供具有圖案區域的基底;在所述圖案區域中,於所述基底上形成多個條狀罩幕層,在所述條狀罩幕層中,至少二個相鄰的所述條狀罩幕層分別具有突出部,且所述突出部面向彼此;於所述條狀罩幕層的側壁上形成間隙壁,其中所述間隙壁的厚度大於二個所述突出部之間的距離的一半;移除所述條狀罩幕層;以所述間隙壁為罩幕,進行蝕刻製程,以於所述基底中形成溝渠;以及於溝渠中填入材料,在形成所述間隙壁之後以及移除所述條狀罩幕層之前,更包括在所述圖案區域外形成塊狀罩幕層,其中所述塊狀罩幕層覆蓋部分所述間隙壁。
  2. 如申請專利範圍第1項所述之於基底中形成圖案的方法,其中所述條狀罩幕層的材料包括光阻或碳。
  3. 如申請專利範圍第1項所述之於基底中形成圖案的方法,其中在所述蝕刻製程中所述間隙壁的蝕刻速率小於所述基底的蝕刻速率。
  4. 如申請專利範圍第1項所述之於基底中形成圖案的方法,其中所述材料包括導體材料。
  5. 如申請專利範圍第4項所述之於基底中形成圖案的方法,其中所述基底包括介電基底。
  6. 如申請專利範圍第1項所述之於基底中形成圖案的方法,其中所述材料包括介電材料與形成於所述介電材料上的導體材料。
  7. 如申請專利範圍第6項所述之於基底中形成圖案的方法,其中所述基底包括矽基底。
  8. 如申請專利範圍第1項所述之於基底中形成圖案的方法,其中所述塊狀罩幕層鄰近所述條狀罩幕層的末端且覆蓋位於所述條狀罩幕層的末端處的部分所述間隙壁。
  9. 如申請專利範圍第1項所述之於基底中形成圖案的方法,其中所述塊狀罩幕層與所述突出部彼此分開。
TW101130113A 2012-08-20 2012-08-20 於基底中形成圖案的方法 TWI509368B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW101130113A TWI509368B (zh) 2012-08-20 2012-08-20 於基底中形成圖案的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101130113A TWI509368B (zh) 2012-08-20 2012-08-20 於基底中形成圖案的方法

Publications (2)

Publication Number Publication Date
TW201409182A TW201409182A (zh) 2014-03-01
TWI509368B true TWI509368B (zh) 2015-11-21

Family

ID=50820371

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101130113A TWI509368B (zh) 2012-08-20 2012-08-20 於基底中形成圖案的方法

Country Status (1)

Country Link
TW (1) TWI509368B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100178769A1 (en) * 2009-01-09 2010-07-15 Lam Research Corporation Spacer formation for array double patterning
US20120091592A1 (en) * 2010-10-19 2012-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Double Patterning Technology Using Single-Patterning-Spacer-Technique
US20120156876A1 (en) * 2010-12-17 2012-06-21 Tung-Sheng Chen Self-aligned nand flash select-gate wordlines for spacer double patterning

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100178769A1 (en) * 2009-01-09 2010-07-15 Lam Research Corporation Spacer formation for array double patterning
US20120091592A1 (en) * 2010-10-19 2012-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Double Patterning Technology Using Single-Patterning-Spacer-Technique
US20120156876A1 (en) * 2010-12-17 2012-06-21 Tung-Sheng Chen Self-aligned nand flash select-gate wordlines for spacer double patterning

Also Published As

Publication number Publication date
TW201409182A (zh) 2014-03-01

Similar Documents

Publication Publication Date Title
TWI607957B (zh) 自對準奈米線及其形成方法與積體電路 結構
US9478462B1 (en) SAV using selective SAQP/SADP
US9123659B1 (en) Method for manufacturing finFET device
US20100164051A1 (en) Semiconductor device having saddle fin-shaped channel and method for manufacturing the same
KR20170042056A (ko) 반도체 소자의 패턴 형성 방법
US10319597B2 (en) Semiconductor device with particular fin-shaped structures and fabrication method thereof
US20120175745A1 (en) Methods for fabricating semiconductor devices and semiconductor devices using the same
US9263321B2 (en) Semiconductor device and manufacturing method thereof
US8697538B1 (en) Method of forming pattern in substrate
US9418887B2 (en) Method of manufacturing semiconductor device
US20100252875A1 (en) Structure and fabricating process of non-volatile memory
KR20170133568A (ko) 반도체 소자의 제조 방법
CN106952865A (zh) 半导体结构及其形成方法
CN106298913A (zh) 半导体元件及其制造方法
TWI509368B (zh) 於基底中形成圖案的方法
KR100968414B1 (ko) 반도체 장치 제조 방법
CN103681231B (zh) 于基底中形成图案的方法
CN109119328B (zh) 对目标层设定图案的方法
US9368365B1 (en) Method for forming a semiconductor structure
JP5527964B2 (ja) 半導体装置の製造方法及び半導体装置
TWI478212B (zh) 形成圖案的方法
US9397209B2 (en) Semiconductor structure and manufacturing method of forming a large pattern and a plurality of fine gate lines located between the large patterns
JP2010272703A (ja) 不揮発性メモリの構造および製造プロセス
TWI495089B (zh) 半導體記憶體陣列結構
KR20090002655A (ko) 반도체 소자 제조 방법