TWI524475B - 三維記憶體陣列的串選擇線及其製作方法 - Google Patents

Description

三維記憶體陣列的串選擇線及其製作方法

本發明是有關於一種半導體元件，且特別是有關於一種三維記憶體陣列的串選擇線(string select line，SSL)及其製作方法。

由於非揮發性記憶體具有存入之資料在斷電後也不會消失的優點，因此許多電器產品中必須具備此類記憶體，以維持電器產品開機時的正常操作。

隨著電子元件的尺寸縮小，由記憶胞陣列構成的記憶體的尺寸也隨之縮小。然而，受限於目前的微影技術，一般二維的記憶胞陣列在尺寸縮減上(例如縮小相鄰記憶胞之間的間距)受到限制。

設計者正在尋求堆疊多重薄膜結構以構成記憶胞的技術，這種技術有潛力達成相當大的儲存容量以及較低的單位位元成本。這就是目前高度受到業界關注的三維記憶體陣列。然而，目前的三維記憶體陣列製程的複雜度較高，且在尺寸的縮減上仍受到現有微影技術的限制。

本發明提供一種三維記憶體陣列的串選擇線及其製作方法，可 以讓串選擇線的閘極更易於控制，且可以避免串選擇線的閘極被程式化或抹除的狀況。

本發明的三維記憶體陣列的串選擇線的製作方法包括以下步驟。首先，提供介電基底，該介電基底上已形成了堆疊層和硬罩幕層，其中堆疊層包括交替堆疊的多個介電層和多個第一導電層，且具有暴露出該介電基底的兩個第一開口，堆疊層位於兩個第一開口之間的部分用以形成串選擇線；硬罩幕層覆蓋堆疊層且具有第二開口，第二開口位於該些第一開口上方且暴露該些第一開口之間的堆疊層。接著，進行熱處理以在堆疊層的該部分的側壁上形成氧化層。然後，在該些第一開口和該第二開口中形成第二導電層，該第二導電層和該氧化層接觸。而後，移除部分堆疊層、部分硬罩幕層和部分第二導電層，以形成串選擇線和位元線圖案，其中串選擇線包括堆疊層的該部分以及包覆堆疊層的該部分的第二導電層。

在本發明的一實施例中，在堆疊層的該部分的側壁上形成氧化層的方法包括在堆疊層的該部分中的該些第一導電層的側壁上形成氧化層。

在本發明的一實施例中，該堆疊層的最上層為介電層。

在本發明的一實施例中，該第二開口包括形狀相同的第一部分和第二部分，以及連接第一部分和第二部分且暴露出堆疊層的第三部分，第一部分和第二部分的形狀分別和每一第一開口相同。

在本發明的一實施例中，移除部分堆疊層的方法是乾式蝕刻法，且此乾式蝕刻法對介電層和第一導電層不具選擇性。

在本發明的一實施例中，第二開口的形成方法包括以下步驟。在介電基底上依序形成全面覆蓋介電基底的堆疊材料層和硬罩幕材料層。在堆疊材料層和硬罩幕材料層中形成兩個第三開口以形成具有該些第一開 口的該堆疊層。移除該些第三開口之間的硬罩幕材料層以形成具有該第二開口的該硬罩幕層。

在本發明的一實施例中，移除該些第三開口之間的該硬罩幕材料層的方法包括以下步驟。在介電基底上形成填滿該些第三開口且覆蓋該硬罩幕材料層的材料層。在該材料層上形成圖案化光阻層。以圖案化光阻層為罩幕，移除部分該材料層以及該些第三開口之間的硬罩幕材料層。移除剩餘的該材料層。

在本發明的一實施例中，該材料層包括有機介電材料層和富矽聚合物層，有機介電材料層填滿該些第三開口，富矽聚合物層全面覆蓋介電基底。

在本發明的一實施例中，介電層的材料為氧化物。

在本發明的一實施例中，第一導電層的材料為多晶矽。

在本發明的一實施例中，第二導電層的材料為多晶矽。

本發明的三維記憶體陣列的串選擇線包括介電基底；串選擇線結構，位於介電基底上，串選擇線結構包括交替堆疊的多個介電層和多個第一導電層；第二導電層，覆蓋串選擇線結構的側壁和頂部；以及氧化層，位於第一導電層和第二導電層之間，且與第一導電層和第二導電層接觸。

在本發明的一實施例中，串選擇線結構的最上層為介電層。

基於上述，本發明提出一種新穎的三維記憶體陣列的串選擇線的製作方法。將串選擇線的製程和字元線的製程分開。以閘極氧化物作為串選擇線中閘極的閘介電層，這可以讓V_t降低，也不會發生串選擇線的閘極無意間被程式化或抹除的現象。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例 作詳細說明如下。

100‧‧‧介電基底

101‧‧‧開口

102‧‧‧堆疊材料層

102a‧‧‧介電層

102b‧‧‧第一導電層

103‧‧‧開口

104‧‧‧硬罩幕材料層

105‧‧‧開口

105a‧‧‧第一部分

105b‧‧‧第二部分

105c‧‧‧第三部分

106‧‧‧堆疊層

108‧‧‧材料層

109‧‧‧硬遮罩層

110‧‧‧有機介電材料層

112‧‧‧富矽聚合物層

114‧‧‧圖案化光阻層

120‧‧‧第二導電層

122‧‧‧氧化層

124‧‧‧圖案化光阻層

124a‧‧‧第一部分

124b‧‧‧第二部分

124c‧‧‧第三部分

200‧‧‧部分

300‧‧‧串選擇線

302‧‧‧串選擇線結構

400‧‧‧位元線圖案

500‧‧‧接墊圖案

圖1A到圖10B是根據本發明第一實施方式所繪示的一種三維記憶體陣列的串選擇線的製作方法的流程圖，其中圖1A到圖6A、圖8A、圖9和圖10A是上視圖，其他圖式則是沿著各個上視圖的剖面線所繪示的剖面圖或局部放大圖。

本發明第一實施方式提出一種三維記憶體陣列的串選擇線的製作方法。

圖1A到圖10是根據第一實施方式所繪示的一種三維記憶體陣列的串選擇線的製作方法的流程圖，其中圖1A到圖6A、圖8A、圖9和圖10是上視圖，其他圖式則是沿著各個上視圖的剖面線所繪示的剖面圖或局部放大圖。

第一實施方式的三維記憶體陣列的串選擇線的製作方法包括以下步驟。請參照圖1A和沿著圖1A的AA剖線繪示的圖1B，首先，提供介電基底100。介電基底100的材料可為氧化物，例如氧化矽。介電基底100上依序形成有全面覆蓋介電基底100的堆疊材料層102和硬罩幕材料層104。雖然圖1B將堆疊材料層102繪示成單層結構，但堆疊材料層102實際上包括交替堆疊的多個介電層102a和多個第一導電層102b，對於這點，下文將會搭配圖7作更詳細的說明。舉例來說，第一導電層102b的層數可能分別為四層、八層、十六層或卅二層，而各個介電層102a則可以配置在每一第一導電層102b的上或下側。在一種實施例中，堆疊材料 層102的最上層為介電層102a。在另一實施例中，堆疊材料層102的最下層也是介電層102a。

介電層102a的材料可以是氧化物，例如氧化矽，而第一導電層102b的材料則可以是多晶矽。硬罩幕材料層104的材料可以是氮化物，例如氮化矽。當然，本發明並不以此為限。舉例來說，在其他的實施例中，介電層102a的材料也可以是氮化物或氮氧化物。堆疊材料層102(介電層102a和第一導電層102b)和硬罩幕材料層104的形成方法例如是化學氣相沈積法。

請參照圖2A和沿著圖2A的AA剖線繪示的圖2B，接著，移除堆疊材料層102的一部分和硬罩幕材料層104的一部分，以形成具有多個開口的堆疊層106和具有多個開口的硬罩幕材料層104，其中，堆疊層106中的開口和硬罩幕材料層104中的開口共同構成了暴露出介電基底100的開口101。移除堆疊材料層102和硬罩幕材料層104的方法例如是乾式蝕刻法。

請參照圖3A和沿著圖3A的AA剖線繪示的圖3B，接著，在介電基底100上形成材料層108，材料層108填滿開口101，且全面地覆蓋介電基底100。具體地說，在本實施方式中，材料層108是一種複合結構，其包括有機介電材料層(organic dielectric layer，ODL)110和富矽聚合物層112。有機介電材料層110具有較佳的間隙填充能力，可以順利地填滿該些開口101。有機介電材料層110例如是信越(Shin-Etsu)公司生產的商標名為ODL-61或ODL-50的產品。富矽聚合物層112則形成在有機介電材料層110上，全面地覆蓋介電基底100，作為後續微影製程中的硬罩幕。富矽聚合物層112例如是信越(Shin-Etsu)公司生產的商標名為SHB的產品。

請參照圖4A和沿著圖4A的AA剖線繪示的圖4B，接著，在材料層108上形成圖案化光阻層114。圖案化光阻層114的形成方法例如是先在介電基底100上塗布一層光阻材料層(未繪示)，然後經曝光和顯影步驟以將該光阻材料層圖案化。需注意的是，由於圖4A的AA線所經之處沒有圖案化光阻層114，因此圖4B和圖3B是相同的。為了清楚顯示圖案化光阻層114和開口101的相對關係，圖4A中另外以虛線繪示了開口101。

請參照圖5A和沿著圖5A的AA剖線繪示的圖5B，接著，以圖案化光阻層114為罩幕，移除材料層108的一部分，並移除開口101之間(請一併參照圖4A)的硬罩幕材料層104。移除材料層108和硬罩幕材料層104的方法可以是乾式蝕刻法，例如反應式離子蝕刻(reactive ion etching，RIE)。此外，如果堆疊層106的最上層是介電層106a，則該介電層106a在此乾式蝕刻製程中可作為蝕刻終止層。蝕刻之後，材料層108的富矽聚合物層112被完全移除了，僅留下在堆疊層106的開口103中的有機介電材料層110。

請參照圖6A和分別沿著圖6A的AA剖線、BB剖線和CC剖線繪示的圖6B、圖6C和圖6D，接著，移除圖案化光阻層114，然後再移除剩餘的材料層108(即剩餘的有機介電材料層110)，以形成堆疊層106和硬遮罩層109。移除圖案化光阻層114和材料層108的方法可以分別是乾式或濕式去光阻法和乾式或濕式蝕刻。

如圖6A到圖6D所示，堆疊層106具有多個開口103；硬遮罩層109具有開口105。開口103暴露出介電基底100。請注意堆疊層106位於兩個開口103之間的部分，即圖6B中以方形虛線線框表示的部分200，在後續的製程將會被製作成串選擇線的一部分。開口105位於開口 103上方(見圖6A和圖6D)，且暴露開口103之間的堆疊層106(見圖6C)。

更具體地說，請參照圖6A，開口105包括形狀相同的第一部分105a和第二部分105b，以及連接第一部分105a和第二部分105b且暴露出堆疊層106的第三部分105c，第一部分105a和第二部分105b的形狀分別和開口103相同，且分別和一個開口103對齊。此處所謂的形狀是指從上視圖觀察所得的形狀。

請回頭參照圖6B，部分200將在後續的製程中被形成為三維記憶體陣列的串選擇線，其中每一第一導電層102b分別作為閘極。為此，需在部分200的側壁上形成閘介電層。在習知的三維記憶體陣列的製程中，串選擇線和字元線(word line)是同時形成的，因此選擇閘極的閘介電層和記憶胞的「閘介電層(電荷儲存結構)」會由同一道沈積製程形成，亦即，兩者的材料和尺寸將會相同，比如可能是厚度100Å到300Å之間的氧化物/氮化物/氧化物(ONO)薄膜。然而，在本實施方式中，串選擇線的閘介電層並非以沈積的方式形成，而是透過熱處理步驟來形成，且是厚度介20Å到100Å(例如70Å)之間的單層薄膜，比習知的ONO結構的厚度小了很多。對此，搭配圖7作詳細說明如下。

圖7單獨繪示了部分200及其局部結構的放大圖。請參照圖7，如同前文描述過的，部分200包括交替堆疊的多個介電層102a和多個第一導電層102b。接著，進行熱處理以在部分200的側壁上形成氧化層122。更具體地說，是在部分200的各個第一導電層102b暴露出來的側壁上形成氧化層122。例如，在第一導電層102b的材料是多晶矽的例子裡，氧化層122的材料就是氧化矽。此外，在本實施方式中介電層102a不受熱處理的影響。此外，GOX(gate oxide，閘極氧化物)也可以透過CVD 或LPCVD(low pressure chemical vapor deposition，低壓化學氣相沈積)或HTO(High temperature oxide deposition，高溫氧化物沈積)等製程形成。

請參照圖8A和分別沿著圖8A的AA剖線、BB剖線和CC剖線繪示的圖8B、圖8C和圖8D，接著，在開口103和開口105中形成第二導電層120。請參照圖8B，在開口103中，第二導電層120和堆疊層106接觸，亦即，第二導電層120將會和適才形成的氧化層122接觸(參見圖7)。第二導電層120的材料可以是多晶矽，而其形成方法例如是先以化學氣相沈積法形成填滿開口103和開口105的導電材料(未繪示)，然後再進行以硬罩幕層109為中止層的化學機械研磨製程(CMP)，移除多餘的導電材料。

請參照圖9，接著，在介電基底100上形成圖案化光阻層124，圖案化光阻層124包括定義出位元線(bit line)圖案的第一部分124a、定義出串選擇線的第二部分124b以及定義出接墊圖案的第三部分124c，其形成方法和圖5A的圖案化光阻層114的形成方法類似，於此不再贅述。

請參照圖10A和沿著圖10A的AA剖線繪示的圖10B，接著，移除堆疊層106的一部分、硬罩幕層109的一部分和第二導電層120的一部分，以形成串選擇線300、位元線圖案400和接墊圖案500。移除該些材料的方法是以圖案化光阻層124為罩幕的乾式蝕刻，例如反應性離子蝕刻。值得注意的是，由於堆疊層106是由兩種材料(介電層102a和第一導電層102b)交替堆疊起來的結構，為了確保所得結構具有垂直輪廓(vertical profile)，移除堆疊層106的蝕刻製程最好是對介電層102a和第一導電層102b不具選擇性的製程。

以下以圖10B為例說明本發明第二實施方式提供的三維記憶體 陣列的串選擇線。串選擇線300包括介電基底100、串選擇線結構302(即圖6B所繪示的部分200)、第二導電層120以及氧化層122(可參照圖7)。串選擇線結構302位於介電基底100上，其包括交替堆疊的多個介電層102a和多個第一導電層102b(可參照圖7)。第二導電層120覆蓋串選擇線結構302的側壁和頂部。氧化層122位於各個第一導電層102b和第二導電層120之間，且與第一導電層102b和第二導電層120接觸(可參照圖7)。

在圖10A繪示的步驟當中，和串選擇線300一同形成的，還有位元線圖案400。接著，可以在位元線圖案400上再形成電荷儲存結構(例如ONO薄膜或ONONO薄膜)和導電材料，並經必要的圖案化製程以形成延伸方向垂直於位元線圖案400的字元線(未繪示)。藉此，完成三維記憶體陣列的製作。電荷儲存結構和字元線的形成是在本領域具有通常知識者所熟知，在此不再贅述。

值得注意的是，在第一實施方式中，串選擇線300是和位元線圖案400同時形成的，亦即，在字元線尚未形成之前就形成了串選擇線300。這和習知的三維記憶體陣列的製程不同。在已知的三維記憶體陣列的製程之中，串選擇線通常和字元線同時形成，而串選擇線中，閘極的閘極介電質將是ONO薄膜。問題在於，串選擇線的作用是切換開/關，不需要儲存電荷，這與字元線不同。因此，如果以常見的ONO結構作為串選擇線的閘介電層，在三維記憶體陣列操作時串選擇線可能會被「程式化」或被「抹除」。且ONO結構的厚度太大(通常介於100Å到300Å之間)，造成門檻電壓(threshold voltage，V_t)的提高，也不利於串選擇線中各閘極的控制。凡此種種都增加記憶體陣列控制的困難度。此外，串選擇線是一種島狀(island)結構，而字元線卻是條狀(strip)結構，兩者共 同製作時，需針對它們設計不同的光罩圖案，這也會增加製程的複雜度。

意識到了以上問題，本發明因而提出一種新穎的三維記憶體陣列的串選擇線的製作方法。將串選擇線的製程和字元線的製程分開。以標準的閘極氧化物作為串選擇線中的閘極介電質，這可以降低閘介電層的厚度(從而降低V_t)，讓串選擇線中的閘極更易於控制。並且，由於不再帶有電荷儲存結構，也不會發生串選擇線的閘極無意間被程式化或抹除的現象。

雖然已以實施例對本發明作說明如上，然而，其並非用以限定本發明。任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍的前提內，當可作些許的更動與潤飾。故本申請案的保護範圍當以後附的申請專利範圍所界定者為準。

102a‧‧‧介電層

102b‧‧‧第一導電層

122‧‧‧氧化層

200‧‧‧部分

Claims (10)

1. 一種三維記憶體陣列的串選擇線的製作方法，包括：提供介電基底，該介電基底上已形成了堆疊層和硬罩幕層，其中該堆疊層包括交替堆疊的多個介電層和多個第一導電層，且具有暴露出該介電基底的兩個第一開口，該堆疊層位於該些第一開口之間的部分用以形成串選擇線；該硬罩幕層覆蓋該堆疊層且具有第二開口，該第二開口位於該些第一開口上方，且該第二開口暴露該堆疊層位於該些第一開口之間的該部分；進行熱處理以在該堆疊層的該部分的側壁上形成氧化層；在該些第一開口和該第二開口中形成第二導電層，該第二導電層和該氧化層接觸，該第二導電層直接接觸該些介電層，且該氧化層不存在於該些介電層與該第二導電層之間；以及移除部分該堆疊層、部分該硬罩幕層和部分該第二導電層，以形成串選擇線和位元線圖案，其中該串選擇線包括該堆疊層的該部分以及包覆該堆疊層的該部分的該第二導電層。
2. 如申請專利範圍第1項所述的三維記憶體陣列的串選擇線的製作方法，其中在該堆疊層的該部分的側壁上形成氧化層的方法包括：在該堆疊層的該部分中的該些第一導電層的側壁上形成氧化層。
3. 如申請專利範圍第1項所述的三維記憶體陣列的串選擇線的製作方法，其中該堆疊層的最上層為該介電層。
4. 如申請專利範圍第1項所述的三維記憶體陣列的串選擇線的製作方法，其中該第二開口包括形狀相同的第一部分和第二部分，以及連接該第一部分和該第二部分且暴露出該堆疊層的第三部分，該第一部分和該第二部分的形狀分別和每一第一開口相同。
5. 如申請專利範圍第1項所述的三維記憶體陣列的串選擇線的製作方法，其中移除部分該堆疊層的方法是乾式蝕刻法，且該乾式蝕刻法對該些介電層和該些第一導電層不具選擇性。
6. 如申請專利範圍第1項所述的三維記憶體陣列的串選擇線的製作方法，其中該第二開口的形成方法包括：在該介電基底上依序形成全面覆蓋該介電基底的堆疊材料層和硬罩幕材料層；在該堆疊材料層和該硬罩幕材料層中形成兩個第三開口以形成具有該些第一開口的該堆疊層；以及移除該些第三開口之間的該硬罩幕材料層以形成具有該第二開口的該硬罩幕層。
7. 如申請專利範圍第6項所述的三維記憶體陣列的串選擇線的製作方法，其中移除該些第三開口之間的該硬罩幕材料層的方法包括：在該介電基底上形成填滿該些第三開口且覆蓋該硬罩幕材料層的材料層；在該材料層上形成圖案化光阻層；以該圖案化光阻層為罩幕，移除部分該材料層以及該些第三開口之間的該硬罩幕材料層；以及移除剩餘的該材料層。
8. 如申請專利範圍第7項所述的三維記憶體陣列的串選擇線的製作方法，其中該材料層包括有機介電材料層和富矽聚合物層，該有機介電材料層填滿該些第三開口，該富矽聚合物層全面覆蓋該介電基底。
9. 一種三維記憶體陣列的串選擇線，包括介電基底； 串選擇線結構，位於該介電基底上，該串選擇線結構包括交替堆疊的多個介電層和多個第一導電層，且各該第一導電層的線寬小於各該介電層的線寬；第二導電層，覆蓋該串選擇線結構的側壁和頂部，且該第二導電層直接接觸該些介電層；以及氧化層，位於該些第一導電層和該第二導電層之間，且與該些第一導電層和該第二導電層接觸，其中該氧化層不存在於該些介電層與該第二導電層之間。
10. 如申請專利範圍第9項的三維記憶體陣列的串選擇線，其中該串選擇線結構的最上層為該介電層。