KR20170120895A - 집적회로 소자 및 그 제조 방법 - Google Patents

집적회로 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20170120895A
KR20170120895A KR1020160049393A KR20160049393A KR20170120895A KR 20170120895 A KR20170120895 A KR 20170120895A KR 1020160049393 A KR1020160049393 A KR 1020160049393A KR 20160049393 A KR20160049393 A KR 20160049393A KR 20170120895 A KR20170120895 A KR 20170120895A
Authority
KR
South Korea
Prior art keywords
pad
line
contact pad
conductive line
conductive
Prior art date
Application number
KR1020160049393A
Other languages
English (en)
Inventor
성호준
심재황
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160049393A priority Critical patent/KR20170120895A/ko
Priority to US15/377,723 priority patent/US9899323B2/en
Publication of KR20170120895A publication Critical patent/KR20170120895A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

집적회로 소자는 서로 이격되고 제1 방향으로 상호 평행하게 연장되어 있는 제1 도전 라인 및 제2 도전 라인과, 상기 제1 도전 라인이 분기되는 제1 분기부와 상기 제2 도전 라인이 분기되는 제2 분기부를 가지는 패드 본체와, 상기 제1 분기부와 상기 제2 분기부와의 사이에서 상기 패드 본체로부터 돌출된 루프형 분기부를 가지는 콘택 패드를 포함한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 비교적 좁은 폭을 가지고 비교적 조밀한 피치 (tighter pitch)로 형성되는 복수의 도전 라인과, 상기 복수의 도전 라인에 연결되는 콘택 패드를 구비하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는 데 있어서 패턴 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격과의 합인 피치(pitch)를 작게 하여야 한다. 반도체 소자의 디자인 룰 (design rule)이 급격하게 감소됨에 따라 포토리소그래피 공정에서의 해상 한계로 인하여 미세 피치를 가지는 패턴을 형성하는 데 한계가 있다. 이에 따라 기존의 포토리소그래피 공정에서의 해상 한계 내에서 상기 미세 패턴을 형성할 수 있는 기술이 필요하다. 또한, 이와 같은 기술을 적용할 수 있는 새로운 배치 구조를 가지는 반도체 소자가 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 포토리소그래피 공정의 해상 한계 이내에서 구현 가능한 사이즈의 패턴을 이용하여 비교적 좁은 폭 및 비교적 조밀한 피치를 가지는 고밀도 패턴을 다양한 폭으로 형성할 수 있는 배치 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 포토리소그래피 공정의 해상 한계 이내에서 구현 가능한 사이즈의 패턴을 이용하여 비교적 좁은 폭 및 비교적 조밀한 피치를 가지는 고밀도 패턴을 다양한 폭으로 형성할 수 있으며, 상기 고밀도 패턴의 형성시 충분한 공정 마진을 확보할 수 있고 제조 공정을 단순화할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 서로 이격되고 제1 방향으로 상호 평행하게 연장되어 있는 제1 도전 라인 및 제2 도전 라인과, 상기 제1 도전 라인이 분기되는 제1 분기부와 상기 제2 도전 라인이 분기되는 제2 분기부를 가지는 패드 본체와, 상기 제1 분기부와 상기 제2 분기부와의 사이에서 상기 패드 본체로부터 돌출된 루프형 분기부를 가지는 콘택 패드를 포함한다.
상기 루프형 분기부는 상기 패드 본체에 일체로 연결된 양 단부를 가질 수 있다. 상기 루프형 분기부는 상기 패드 본체로부터 멀어지는 방향으로 볼록하게 돌출된 돌출부를 포함할 수 있다. 상기 루프형 분기부는 상기 패드 본체를 향해 오목하게 만곡된 만곡부를 포함할 수 있다.
일부 실시예들에서, 상기 콘택 패드 중 적어도 일부는 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 공간 내에 배치될 수 있다.
다른 일부 실시예들에서, 상기 콘택 패드 중 상기 패드 본체는 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 공간 내에 배치되고, 상기 루프형 분기부는 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 공간을 벗어난 위치까지 연장될 수 있다.
또 다른 일부 실시예들에서, 상기 패드 본체 및 상기 루프형 분기부는 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 공간 내에 배치될 수 있다.
또 다른 일부 실시예들에서, 상기 콘택 패드 중 적어도 일부는 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 공간을 벗어난 위치에 배치될 수 있다.
또 다른 일부 실시예들에서, 상기 콘택 패드 중 상기 패드 본체는 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 공간을 벗어난 위치에 배치되고, 상기 루프형 분기부는 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 공간에 배치될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제1 도전 라인은 상기 제1 방향으로 연장되는 제1 메인 라인과, 상기 제1 메인 라인과 상기 콘택 패드와의 사이에서 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 서브라인을 포함하고, 상기 제2 도전 라인은 상기 제1 메인 라인과 평행하게 연장되는 제2 메인 라인과, 상기 제2 메인 라인과 상기 콘택 패드와의 사이에서 상기 제2 방향으로 연장되는 제2 서브라인을 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 서로 이격된 복수의 도전 라인과, 상기 복수의 도전 라인 중에서 선택되는 제1 도전 라인 및 제2 도전 라인에 의해 공유되고 상기 제1 도전 라인 및 상기 제2 도전 라인과 일체로 형성되는 제1 콘택 패드와, 상기 복수의 도전 라인 중에서 선택되는 제3 도전 라인 및 제4 도전 라인에 의해 공유되고 상기 제3 도전 라인 및 상기 제4 도전 라인과 일체로 형성되는 제2 콘택 패드를 포함하고, 상기 제1 콘택 패드는 상기 제1 도전 라인이 분기되는 제1 분기부와 상기 제2 도전 라인이 분기되는 제2 분기부를 가지는 제1 패드 본체와, 상기 제1 패드 본체로부터 상기 제2 콘택 패드를 향해 돌출되고, 상기 제1 패드 본체에 일체로 연결된 양 단부를 가지는 제1 루프형 분기부를 가진다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1, 제2, 제3 및 제4 도전 라인은 제1 방향을 따라 상호 평행하게 연장될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1 도전 라인과 상기 제3 도전 라인과의 사이의 최소 이격 거리는 상기 제2 도전 라인과 상기 제4 도전 라인과의 사이의 최소 이격 거리와 동일할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1 패드 본체는 상기 제1 루프형 분기부를 사이에 두고 상기 제2 콘택 패드와 대면하도록 배치될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1 콘택 패드는 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 공간 내에 배치되고, 상기 제2 콘택 패드는 상기 제3 도전 라인과 상기 제4 도전 라인과의 사이의 공간을 벗어난 위치에 배치될 수 있다. 상기 제1 도전 라인 및 상기 제2 도전 라인은 상기 제3 도전 라인과 상기 제4 도전 라인과의 사이에서 상기 제3 도전 라인 및 상기 제4 도전 라인과 평행하게 연장될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1 콘택 패드는 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 공간을 벗어난 위치에 배치되고, 상기 제2 콘택 패드는 상기 제3 도전 라인과 상기 제4 도전 라인과의 사이의 공간 내에 배치될 수 있다. 상기 제3 도전 라인 및 상기 제4 도전 라인은 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이에서 상기 제1 도전 라인 및 상기 제2 도전 라인과 평행하게 연장될 수 있다.
일부 실시예들에서, 상기 제1 루프형 분기부는 상기 제2 콘택 패드를 향해 볼록하게 돌출된 형상을 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 루프형 분기부는 상기 제1 패드 본체를 향해 오목하게 만곡된 만곡부를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제2 콘택 패드는 상기 제3 도전 라인이 분기되는 제3 분기부와 상기 제4 도전 라인이 분기되는 제4 분기부를 가지는 제2 패드 본체와, 상기 제2 패드 본체로부터 상기 제1 콘택 패드를 향해 돌출되고, 상기 제2 패드 본체에 일체로 연결된 양 단부를 가지는 제2 루프형 분기부를 가질 수 있다. 상기 제2 루프형 분기부는 상기 제1 루프형 분기부에 대면하고, 상기 제2 패드 본체를 향해 오목하게 만곡된 만곡부를 포함할 수 있다. 상기 제2 루프형 분기부는 상기 제1 루프형 분기부에 대면하고, 상기 제1 콘택 패드를 향해 볼록하게 돌출된 형상을 가질 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 제1 도전 라인과 상기 제3 도전 라인과의 최소 이격 거리는 상기 제1 콘택 패드와 상기 제2 콘택 패드와의 사이의 최소 이격 거리와 동일할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 제1 콘택 패드와 상기 제2 콘택 패드와의 사이에 배치되는 링(ring) 형상의 더미 패드 (dummy pad)를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 서로 이격되어 제1 방향을 따라 상호 평행하게 연장되는 복수의 도전 라인과, 상기 복수의 도전 라인 중에서 선택되는 제1 도전 라인에 일체로 연결되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 분기부를 가지는 제1 분할 콘택 패드와, 상기 복수의 도전 라인 중에서 선택되는 제2 도전 라인에 일체로 연결되고, 상기 제2 방향으로 연장되는 제2 분기부를 가지는 제2 분할 콘택 패드와, 상기 복수의 도전 라인 중에서 선택되고 상기 제1 도전 라인과 이웃하는 제3 도전 라인에 일체로 연결되고, 상기 제2 방향으로 상기 제1 분기부와 나란히 연장되는 제3 분기부를 가지는 제3 분할 콘택 패드와, 상기 복수의 도전 라인 중에서 선택되고 상기 제2 도전 라인과 이웃하는 제4 도전 라인에 일체로 연결되고, 상기 제2 방향으로 상기 제2 분기부와 나란히 연장되는 제4 분기부를 가지는 제4 분할 콘택 패드를 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 분할 콘택 패드 및 상기 제2 분할 콘택 패드는 상기 제1 분기부의 연장선과 상기 제2 분기부의 연장선이 동일 선 상에 있도록 정렬되어 있을 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제3 분할 콘택 패드 및 상기 제4 분할 콘택 패드는 상기 제3 분기부의 연장선과 상기 제4 분기부의 연장선이 동일 선 상에 있도록 정렬되어 있을 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 분할 콘택 패드 및 상기 제3 분할 콘택 패드는 상기 제1 분기부 및 상기 제3 분기부를 사이에 두고 서로 대면하도록 배치될 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제2 분할 콘택 패드 및 상기 제4 분할 콘택 패드는 상기 제2 분기부 및 상기 제4 분기부를 사이에 두고 서로 대면하도록 배치될 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자상기 제1 분할 콘택 패드 및 상기 제2 분할 콘택 패드는 상기 제2 방향에서 서로 이웃하고, 상기 제1 분할 콘택 패드 및 상기 제3 분할 콘택 패드는 상기 제1 방향에서 서로 이웃하도록 배치될 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 분기부 및 상기 제2 분기부는 상호 거울 대칭 형상을 가질 수 있다. 상기 제3 분기부 및 상기 제4 분기부는 상호 거울 대칭 형상을 가질 수 있다. 상기 제1 분할 콘택 패드 및 상기 제3 분할 콘택 패드의 조합이 이루는 구조는 상기 제2 분할 콘택 패드 및 상기 제4 분할 콘택 패드의 조합이 이루는 구조와 상호 거울 대칭 형상을 가질 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 도전 라인과 상기 제2 도전 라인은 상기 제1 분할 콘택 패드 및 상기 제2 분할 콘택 패드를 사이에 두고 서로 이격될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 제1 영역 및 제2 영역에서 기판 위에 피식각막을 형성한다. 상기 제1 영역 및 상기 제2 영역에서 상기 피식각막 위에 마스크층을 형성한다. 상기 제1 영역 및 상기 제2 영역에 걸쳐 제1 방향으로 길게 연장되고 상기 제1 방향에 교차하는 제2 방향에서 제1 폭을 가지는 2 개의 라인부와, 상기 제2 방향에서 상기 제1 폭보다 더 큰 제2 폭을 가지며 상기 제2 영역에서 상기 2 개의 라인부에 일체로 연결되고 상기 마스크층을 노출시키는 기준홀이 형성된 본체부를 포함하는 제1 구조물을 상기 마스크층 위에 형성한다. 상기 마스크층 위에서 상기 제1 구조물의 측벽을 덮는 제1 스페이서층을 형성한다. 상기 제2 영역에서 상기 제1 스페이서층 위에 상기 기준홀의 일부 및 상기 제1 구조물의 일부 영역을 덮고, 상기 기준홀의 일부와 수직으로 오버랩되는 개구가 형성된 패드 정의 마스크를 형성한다. 상기 패드 정의 마스크를 식각 마스크로 이용하여 상기 제1 스페이서층 및 상기 제1 구조물을 식각하여, 상기 제1 영역 및 상기 제2 영역에 걸쳐서 상기 제1 방향으로 길게 연장되는 제1 부분과 상기 제2 영역에서 상기 개구 내에 배치되는 제2 부분을 포함하는 제1 스페이서를 형성하고, 상기 제1 구조물 중 상기 패드 정의 마스크로 덮인 부분을 제외한 일부를 제거한다. 상기 제1 스페이서 및 상기 제1 구조물의 잔류 부분을 식각 마스크로 이용하여 상기 마스크층을 식각하여, 상기 제1 영역 및 제2 영역에 걸쳐 상기 제1 방향으로 연장되는 제1 라인 구조와, 상기 제2 영역에서 상기 마스크층을 노출시키는 2 개의 패드 홀과, 상기 2 개의 패드 홀을 분리하는 제2 라인 구조를 포함하는 제2 구조물을 형성한다. 상기 제1 영역 및 상기 제2 영역에서 상기 제2 구조물의 측벽에 제2 스페이서를 형성한다. 상기 제2 구조물 중 상기 제1 라인 구조 및 상기 제2 라인 구조를 포함하는 일부를 제거한다. 상기 제2 스페이서와 상기 제2 구조물의 잔류 부분을 식각 마스크로 이용하여 상기 피식각막을 식각한다.
상기 제1 구조물은 서로 다른 물질로 이루어지는 2 개의 층이 적층된 이중층을 이용하여 형성될 수 있다. 상기 마스크층은 서로 다른 물질로 이루어지는 2 개의 층이 적층된 이중층을 이용하여 형성될 수 있다.
상기 제2 구조물 중 상기 제1 라인 구조 및 상기 제2 라인 구조를 포함하는 일부를 제거하는 단계는 상기 제1 영역 및 상기 제2 영역에서 상기 피식각막이 노출되도록 상기 제1 라인 구조 및 상기 제2 라인 구조를 제거하여 상기 제2 스페이서에 의해 폭이 한정되고 서로 이격된 2 개의 라인 공간을 형성하는 단계와, 상기 제2 구조물 중 상기 제1 라인 구조 및 상기 제2 라인 구조에 인접한 일부를 더 제거하여 상기 제2 영역에서 상기 피식각막을 노출시키면서 상기 2 개의 라인 공간을 서로 연통시키는 연통 공간을 형성하는 단계를 포함할 수 있다.
상기 제2 구조물은 서로 다른 물질로 이루어지는 제1 층 및 제2 층이 차례로 적층된 구조로 형성될 수 있다. 그리고, 상기 연통 공간을 형성하는 단계에서는 상기 제2 영역에서 상기 제1 층 및 상기 제2 층 중 상기 기판에 더 가까운 상기 제1 층의 일부만 제거하여, 상기 제2 층으로 덮이는 상기 연통 공간을 형성할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 포토리소그래피 공정의 해상 한계 이내에서 구현 가능한 사이즈의 패턴을 이용하여 비교적 좁은 폭 및 비교적 조밀한 피치를 가지는 고밀도 패턴을 다양한 폭으로 형성할 수 있는 배치 구조를 가진다. 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 의하면, 복수의 콘택 패드가 각각 서로 이격된 2 개의 도전 라인을 공유하는 구조를 가지는 집적회로 소자를 형성하는 데 있어서, 콘택 패드를 2 개로 분리하기 위한 별도의 트리밍 공정을 생략할 수 있다. 따라서, 집적회로 소자의 제조 공정을 단순화할 수 있으며, 복수의 미세 패턴을 형성하는 데 있어서 공정 마진을 확보할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 집적회로 소자의 메모리 셀 어레이 및 그 주변 회로들을 나타낸 블록 다이어그램이다.
도 2는 도 1에 예시한 집적회로 소자의 메모리 셀 어레이를 구성하는 복수의 메모리 셀 블록을 예시한 도면이다.
도 3a는 도 1에 예시한 메모리 셀 어레이를 구성하는 복수의 메모리 셀 블록 각각의 예시적인 회로도이다.
도 3b는 도 1에 예시한 메모리 셀 어레이를 구성하는 복수의 메모리 셀 블록 각각의 일부 구성의 예시적인 레이아웃(layout) 다이어그램이다.
도 3c는 도 1에 예시한 메모리 셀 어레이의 주요 구성의 예시적인 사시도이다.
도 4는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다.
도 5 내지 도 10은 각각 본 발명의 기술적 사상에 의한 다른 일부 실시예들에 따른 집적회로 소자들을 설명하기 위한 평면도이다.
도 11a 내지 도 20b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 도면들로서, 도 11a, 도 12a, ..., 도 20a는 각각 도 4에 예시한 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이고, 도 11b, 도 12b, ..., 도 20b는 각각 도 11a, 도 12a, ..., 도 20a의 X - X' 선 단면 및 Y - Y' 선 단면을 보여주는 단면도이다.
도 21a 내지 도 26b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 도면들로서, 도 21a, 도 22a, ..., 도 22a는 각각 도 5에 예시한 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이고, 도 21b, 도 22b, ..., 도 26b는 각각 도 21a, 도 22a, ..., 도 22a의 X - X' 선 단면 및 Y - Y' 선 단면을 보여주는 단면도이다.
도 27a 내지 도 27c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들이다.
도 28a 내지 도 33b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 도면들로서, 도 28a, 도 29a, ..., 도 33a는 각각 도 6에 예시한 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이고, 도 28b, 도 29b, ..., 도 33b는 각각 도 28a, 도 29a, ..., 도 33a의 X - X' 선 단면 및 Y - Y' 선 단면을 보여주는 단면도이다.
도 34는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 평면도이다.
도 35a 내지 도 40b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 도면들로서, 도 35a, 도 36a, ..., 도 40a는 각각 도 8에 예시한 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이고, 도 35b, 도 36b, ..., 도 40b는 각각 도 35a, 도 36a, ..., 도 40a의 X - X' 선 단면 및 Y - Y' 선 단면을 보여주는 단면도이다.
도 41a 내지 도 46b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 도면들로서, 도 41a, 도 42a, ..., 도 46a는 각각 도 9에 예시한 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이고, 도 41b, 도 42b, ..., 도 46b는 각각 도 41a, 도 42a, ..., 도 46a의 X - X' 선 단면 및 Y - Y' 선 단면을 보여주는 단면도이다.
도 47a 내지 도 47f는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 48은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 또 다른 제조 방법을 설명하기 위한 평면도이다.
도 49는 본 발명의 기술적 사상에 의한 실시예들에 따라 형성된 집적회로 소자를 포함하는 메모리 카드의 블록 다이어그램이다.
도 50은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 메모리 카드를 채용하는 메모리 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 집적회로 소자의 메모리 셀 어레이 및 그 주변 회로들을 나타낸 블록 다이어그램이다.
도 2는 도 1에 예시한 집적회로 소자의 메모리 셀 어레이를 구성하는 복수의 메모리 셀 블록을 예시한 도면이다.
도 1 및 도 2를 참조하면, 집적회로 소자(10)는 메모리 셀 어레이(12)를 포함한다. 상기 메모리 셀 어레이(12)는 복수의 메모리 셀 블록(BLK0, BLK1, ..., BLKp-1, BLKp)(도 2 참조)을 포함한다.
도 3a 내지 도 3c는 도 1에 예시한 메모리 셀 어레이(12)의 예시적인 구조를 설명하기 위한 도면들로서, 도 3a는 메모리 셀 어레이(12)를 구성하는 복수의 메모리 셀 블록 각각의 예시적인 회로도이고, 도 3b는 메모리 셀 어레이(12)를 구성하는 복수의 메모리 셀 블록의 일부 구성의 예시적인 레이아웃(layout) 다이어그램이고, 도 3c는 메모리 셀 어레이(12)의 주요 구성의 예시적인 사시도이다.
도 1 내지 도 3c를 참조하면, 복수의 메모리 셀 블록(BLK0, BLK1, ..., BLKp-1, BLKp)은 각각 복수의 셀 스트링(NS)(도 3a 참조)을 포함할 수 있다.
복수의 셀 스트링(NS)은 비트 라인(BL0, BL1, ..., BLm-1, BLm), 스트링 선택 라인(SSL), 워드 라인(WL0, WL1, ..., WLn-1, WLn), 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)에 연결될 수 있다.
상기 집적회로 소자(10)는 상기 메모리 셀 블록(BLK0, BLK1, ..., BLKp-1, BLKp)의 워드 라인(WL0, WL1, ..., WLn-1, WLn)을 선택하기 위한 X-디코더(14)와, 상기 메모리 셀 블록(BLK0, BLK1, ..., BLKp-1, BLKp)의 비트 라인(BL0, BL1, ..., BLm-1, BLm)을 선택하기 위한 Y-디코더(16)를 포함한다. Y-패스 회로(18)는 상기 Y-디코더(16)에 연결되어 상기 메모리 셀 어레이(12)에서의 비트 라인 경로를 지정하는 역할을 할 수 있다.
상기 메모리 셀 어레이(12)의 메모리 셀 블록(BLK0, BLK1, ..., BLKp-1, BLKp)에서, 비트 라인(BL0, BL1, ..., BLm-1, BLm)과 공통 소스 라인(CSL) 사이에 복수의 셀 스트링(NS)이 형성된다. 상기 복수의 셀 스트링(NS)은 각각 직렬로 연결된 복수의 메모리 셀(22)을 포함한다. 1 개의 셀 스트링(NS)에 포함되어 있는 복수의 메모리 셀(22)의 게이트 전극은 각각 서로 다른 워드 라인(WL0, WL1, ..., WLn-1, WLn)에 접속될 수 있다. 상기 셀 스트링(NS)의 양단에는 각각 접지 선택 라인(GSL)에 연결되어 있는 접지 선택 트랜지스터(24)와, 스트링 선택 라인(SSL)에 연결되어 있는 스트링 선택 트랜지스터(26)가 배치되어 있다. 상기 접지 선택 트랜지스터(24) 및 스트링 선택 트랜지스터(26)는 복수의 메모리 셀(22)과 비트 라인(BL0, BL1, ..., BLm-1, BLm) 및 공통 소스 라인(CSL)과의 사이의 전기적 연결을 제어할 수 있다. 상기 복수의 셀 스트링(NS)에 걸쳐서 1 개의 워드 라인(WL0, WL1, ..., WLn-1, WLn)에 연결된 메모리 셀들은 페이지(page) 단위 또는 바이트(byte) 단위를 형성할 수 있다.
상기 집적회로 소자(10)에서, 소정의 메모리 셀을 선택하여 읽기 동작 또는 쓰기 동작을 수행하기 위하여, 상기 X-디코더(14) 및 Y-디코더(16)를 이용하여 워드 라인(WL0, WL1, ..., WLn-1, WLn) 및 비트 라인(BL0, BL1, ..., BLm-1, BLm)을 선택하여 해당 셀을 선택할 수 있다.
NAND 플래시 메모리 소자는 복수의 메모리 셀이 직렬 연결된 구조로 인해 비교적 높은 집적도를 가질 수 있다. 그러나, 최근 칩 사이즈의 축소(shrink)를 위해 NAND 플래시 메모리 소자의 디자인 룰 (design rule)을 더욱 감소시키는 것이 요구되고 있다. 또한, 디자인 룰이 감소함에 따라 NAND 플래시 메모리 소자를 구성하는 데 필요한 패턴들의 최소 피치 (minimum pitch)도 크게 감소하고 있다. 본 발명에서는, 이와 같이 감소된 디자인 룰에 따르는 미세 패턴을 구현하기 위하여, 지금까지 개발된 리소그래피 기술에서 제공되는 노광 장비 및 노광 기술에 의해 얻어질 수 있는 해상 한계 이내에서 구현 가능한 사이즈를 가지는 패턴을 이용하면서 충분한 공정 마진을 확보할 수 있는 배치 구조를 가지는 반도체 소자 및 그 제조 방법을 제공한다.
도 3b 및 도 3c에 예시한 구성은 비휘발성 메모리 소자의 일 예인 NAND 플래시 메모리 소자의 메모리 셀 어레이의 일부를 구성할 수 있다.
도 3b 및 도 3c를 참조하면, 메모리 셀 어레이(12)는 기판(102)에 형성된 복수의 소자분리 영역(103)에 의해 정의되는 복수의 활성 영역(AC)을 포함할 수 있다. 상기 복수의 활성 영역(AC)은 상호 평행한 복수의 라인 패턴으로 이루어질 수 있다.
상기 복수의 활성 영역(AC) 상에 상기 복수의 활성 영역(AC)의 상부를 가로지르는 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 위치할 수 있다. 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 사이에 상기 복수의 활성 영역(AC)의 상부를 가로지르는 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)이 배치될 수 있다. 상기 스트링 선택 라인(SSL), 상기 접지 선택 라인(GSL) 및 상기 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 서로 평행할 수 있다.
상기 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn), 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 양측에 인접한 복수의 활성 영역(AC)에 복수의 불순물 영역(105)이 형성될 수 있다. 이에 따라, 직렬로 연결된 스트링 선택 트랜지스터, 메모리 셀 트랜지스터들 및 접지 선택 트랜지스터가 형성될 수 있다. 상기 스트링 선택 트랜지스터, 상기 접지 선택 트랜지스터, 및 이들 사이에 위치하는 메모리 셀 트랜지스터들은 하나의 단위 메모리 스트링(string)을 구성할 수 있다.
상기 스트링 선택 라인(SSL)에 인접하고 상기 접지 선택 라인(GSL)의 반대편에 위치한 복수의 활성 영역(AC)은 각 스트링 선택 트랜지스터의 드레인 영역으로 정의될 수 있다. 또한, 상기 접지 선택 라인(GSL)에 인접하고 상기 스트링 선택 라인(SSL)의 반대편에 위치한 복수의 활성 영역(AC)은 접지 선택 트랜지스터의 소스 영역으로 정의될 수 있다.
상기 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 각각 복수의 활성 영역(AC)과 교차하는 방향으로 연장될 수 있다. 상기 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 기판(102) 상에 차례로 적층된 터널링 절연층(tunneling insulating layer)(192), 전하 저장층(194), 블로킹 절연층(blocking insulating layer)(196), 및 게이트 전극층(198)을 포함할 수 있다.
상기 터널링 절연층(192) 및 상기 전하 저장층(194)은 복수의 워드 라인(WL1, WL2, WLn-1, WLn)의 연장 방향으로 인접하는 메모리 셀 트랜지스터들 별로 분리되어 있는 구조를 가질 수 있다.
상기 터널링 절연층(192)은 실리콘 산화물, 실리콘 산질화물, 불순물이 도핑된 실리콘 산화물, 또는 실리콘 산화물보다 유전율이 더 작은 저유전 물질로 이루어질 수 있다. 상기 전하 저장층(194)은 전하 트랩층 또는 도전층일 수 있다. 상기 전하 저장층(194)은 도펀트(dopant)로 도핑된 반도체, 예를 들면 도핑된 폴리실리콘을 포함할 수 있다. 상기 전하 저장층(194)은 상기 터널링 절연층(192)과 상기 블로킹 절연층(196)에 의해 서로 전기적으로 절연될 수 있다.
상기 블로킹 절연층(196)은 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 연장 방향을 따라 인접해 있는 메모리 셀 트랜지스터들에 공유될 수 있다. 상기 블로킹 절연층(196)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어지는 적층 구조일 수 있다. 일부 실시예들에서, 상기 블로킹 절연층(196)은 ONO (Oxide-Nitride-Oxide) 막으로 이루어질 수 있다. 또는, 상기 블로킹 절연층(196)은 실리콘 산화물보다 유전율이 더 큰 고유전(high-k) 물질을 포함할 수 있다.
상기 게이트 전극층(198)는 프로그램 및 소거 동작을 제어하는 전극일 수 있다. 상기 게이트 전극층(198)은 상기 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 연장 방향을 따라 인접해 있는 셀 트랜지스터들 사이에 상호 연결되도록 형성될 수 있다. 일부 실시예들에서, 상기 게이트 전극층(198)은 도핑된 반도체, 금속 실리사이드(silicide), 또는 이들의 조합을 포함하는 도전성 막일 수 있다. 예를 들면, 상기 게이트 전극층(198)은 도핑된 폴리실리콘을 포함할 수 있다.
상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 하나는 상기 복수의 활성 영역(AC)과 교차하는 영역에서 상기 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 적층 구조와 동일한 적층 구조를 가질 수 있다. 일부 실시예들에서, 상기 전하 저장층(194) 및 게이트 전극층(198)이 전기적으로 연결된 구조를 가질 수 있다. 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 폭은 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn) 각각의 폭에 비하여 클 수 있다. 그러나, 이는 예시에 불과하며, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 3b에 예시한 바와 같이, 메모리 셀 어레이(12)는 상기 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)의 상부를 가로지르는 복수의 비트 라인(BL1, BL2, ..., BLm-1, BLm)을 포함할 수 있다. 상기 복수의 비트 라인(BL1, BL2, ..., BLm-1, BLm)은 비트 라인 콘택(BC)을 통해 상기 스트링 선택 라인(SSL)의 드레인 영역에 접속할 수 있다. 상기 복수의 비트 라인(BL1, BL2, ..., BLm-1, BLm)은 복수의 활성 영역(AC)과 평행하게 배치될 수 있다.
일부 실시예들에서, 도 3b 및 도 3c에 예시한 복수의 활성 영역(AC), 복수의 소자분리 영역(103), 및 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 본 발명의 기술적 사상의 범위 내에서 다양한 배치 구성을 가질 수 있다.
도 4는 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 집적회로 소자를 설명하기 위한 평면도이다.
도 4를 참조하면, 집적회로 소자(100)는 셀 어레이 영역(CELL)과, 상기 셀 어레이 영역(CELL)에 이웃하는 접속 영역(CON)을 포함한다.
상기 셀 어레이 영역(CELL)은 도 1에 예시한 집적회로 소자(10)의 메모리 셀 어레이(12)를 구성할 수 있다. 상기 셀 어레이 영역(CELL)은 도 2에 예시한 메모리 셀 블록(BLK0, BLK1, ..., BLKp-1, BLKp)을 포함할 수 있다.
상기 접속 영역(CON)은 셀 어레이 영역(CELL)에 배치된 복수의 도전 라인, 예를 들면 워드 라인 또는 비트 라인을 디코더와 같은 주변 회로(도시 생략)에 연결시키기 위한 영역일 수 있다.
상기 집적회로 소자(100)는 셀 어레이 영역(CELL)으로부터 접속 영역(CON)까지 제1 방향 (X 방향)으로 상호 평행하게 연장되는 복수의 도전 라인(L10)을 포함한다. 상기 복수의 도전 라인(L10)은 일정한 간격을 사이에 두고 상호 평행하게 연장되는 복수의 도전 라인(L11A, L12A, L13A, L14A)을 포함하는 제1 라인 블록(L10A)과, 일정한 간격을 사이에 두고 상호 평행하게 연장되는 복수의 도전 라인(L11B, L12B, L13B, L14B)을 포함하는 제2 라인 블록(L10B)을 포함한다.
일부 실시예들에서, 상기 제1 라인 블록(L10A) 및 제2 라인 블록(L10B)은 도 2에 예시한 메모리 셀 블록(BLK0, BLK1, ..., BLKp-1, BLKp) 중 어느 하나의 메모리 셀 블록에 함께 포함될 수 있다.
다른 일부 실시예들에서, 상기 제1 라인 블록(L10A) 및 제2 라인 블록(L10B)은 각각 도 2에 예시한 메모리 셀 블록(BLK0, BLK1, ..., BLKp-1, BLKp) 중에서 선택되는 서로 다른 메모리 셀 블록에 포함될 수 있다. 예를 들면, 상기 제1 라인 블록(L10A) 및 제2 라인 블록(L10B)은 메모리 셀 블록(BLK0, BLK1, ..., BLKp-1, BLKp) 중 서로 이웃하는 2 개의 메모리 셀 블록에 하나씩 포함될 수 있다.
상기 복수의 도전 라인(L10)은 복수의 셀 스트링(NS)(도 3a 참조)을 구성할 수 있다.
상기 복수의 도전 라인(L10)은 셀 어레이 영역(CELL) 및 접속 영역(CON)에 걸쳐서 연장되어 있다. 상기 복수의 도전 라인(L10)을 디코더와 같은 외부 회로(도시 생략)에 연결하기 위하여, 상기 접속 영역(CON)에서 상기 복수의 도전 라인(L10) 각각의 일단에는 복수의 콘택 패드(CP10)가 연결되어 있다. 상기 복수의 콘택 패드(CP10)는 제1 내지 제4 콘택 패드(CP11, CP12, CP13, CP14)를 포함할 수 있다.
상기 복수의 도전 라인(L10)은 제1 쌍의 도전 라인(L11A, L11B), 제2 쌍의 도전 라인(L12A, L12B), 제3 쌍의 도전 라인(L13A, L13B), 및 제4 쌍의 도전 라인(L14A, L14B)을 포함한다.
상기 제1 쌍의 도전 라인(L11A, L11B)은 1 개의 제1 콘택 패드(CP11)에 일체로 연결되어 제1 콘택 패드(CP11)를 공유한다. 상기 제2 쌍의 도전 라인(L12A, L12B)은 1 개의 제2 콘택 패드(CP12)에 일체로 연결되어 제2 콘택 패드(CP12)를 공유한다. 상기 제3 쌍의 도전 라인(L13A, L13B)은 1 개의 제3 콘택 패드(CP13)에 일체로 연결되어 제3 콘택 패드(CP13)를 공유한다. 상기 제4 쌍의 도전 라인(L14A, L14B)은 제4 콘택 패드(CP14)에 일체로 연결되어 제4 콘택 패드(CP14)를 공유한다.
상기 복수의 도전 라인(L10)은 각각 접속 영역(CON)에 배치되는 말단부를 가진다. 상기 접속 영역(CON)에서, 상기 복수의 도전 라인(L10) 각각의 말단부는 복수의 콘택 패드(CP10) 중 일체로 연결되는 콘택 패드를 향하도록 제1 방향 (X 방향)으로부터 상기 제1 방향에 교차하는 제2 방향 (도 4에서, ±Y 방향)으로 절곡된 절곡부(B1A, B1B, B2A, B2B, B3A, B3B, B4A, B4B)를 포함한다. 상기 복수의 도전 라인(L10)은 각각 셀 어레이 영역(CELL)으로부터 접속 영역(CON)에 있는 절곡부(B1A, B1B, B2A, B2B, B3A, B3B, B4A, B4B)까지 제1 방향 (X 방향)을 따라 연장되는 메인 라인(M1A, M1B, M2A, M2B, M3A, M3B, M4A, M4B)을 포함한다. 또한, 복수의 도전 라인(L10)은 각각 메인 라인(M1A, M1B, M2A, M2B, M3A, M3B, M4A, M4B)과 콘택 패드(CP)와의 사이에서 제2 방향 (도 4에서, ±Y 방향)으로 연장되는 서브 라인(S1A, S1B, S2A, S2B, S3A, S3B, S4A, S4B)을 포함한다.
상기 복수의 도전 라인(L10) 및 복수의 콘택 패드(CP10)는 상호 동일한 물질로 이루어질 수 있으며, 동일 평면 상에 배치될 수 있다.
일부 실시예들에서, 상기 복수의 도전 라인(L10)은 각각 상기 셀 어레이 영역(CELL)에서 복수의 메모리 셀을 구성하는 워드 라인일 수 있다. 예를 들면, 상기 복수의 도전 라인(L10)은 도 3a 및 도 3b에 예시한 복수의 워드 라인(WL0, WL1, ..., WLn-1, WLn)을 구성할 수 있다.
다른 일부 실시예들에서, 상기 복수의 도전 라인(L10)은 각각 셀 어레이 영역(CELL)에서 메모리 셀을 구성하는 비트 라인일 수 있다. 예를 들면, 상기 복수의 도전 라인(L10)은 도 3a 및 도 3b에 예시한 비트 라인(BL0, BL1, ..., BLm-1, BLm)일 수 있다.
도 4에서, 복수의 도전 라인(L10) 중 제1 쌍의 도전 라인(L11A, L11B)은 제2 방향 (Y 방향)으로 서로 이격되고 제1 방향 (X 방향)으로 상호 평행하게 연장되어 있다. 상기 제1 쌍의 도전 라인(L11A, L11B)에 의해 공유되는 제1 콘택 패드(CP11)는 제1 쌍의 도전 라인(L11A, L11B) 중 하나의 도전 라인(L11A)이 분기되는 제1 분기부(P11A)과, 다른 하나의 도전 라인(L11B)이 분기되는 제2 분기부(P11B)를 가지는 제1 패드 본체(112)를 포함한다.
상기 제1 콘택 패드(CP11)는 제1 분기부(P11A)와 제2 분기부(P11B)와의 사이에서 상기 제1 패드 본체(112)로부터 돌출된 제1 루프형 분기부(116)를 포함한다. 상기 제1 루프형 분기부(116)는 제1 쌍의 도전 라인(L11A, L11B)으로부터 멀어지는 방향으로 돌출될 수 있다. 상기 제1 루프형 분기부(116)는 제1 방향 (X 방향)을 따라 제1 패드 본체(112)로부터 멀어지는 방향으로 볼록하게 돌출될 수 있다. 상기 제1 루프형 분기부(116)는 상기 제1 패드 본체(112)에 일체로 연결된 양 단부를 가진다.
상기 제1 콘택 패드(CP11) 중 적어도 일부는 제1 쌍의 도전 라인(L11A, L11B) 사이의 공간 내에 배치될 수 있다. 도 4에서, 상기 제1 콘택 패드(CP11) 중 제1 패드 본체(112)는 제1 쌍의 도전 라인(L11A, L11B) 사이의 공간 내에 배치되고, 상기 제1 루프형 분기부(116)는 제1 쌍의 도전 라인(L11A, L11B) 사이의 공간을 벗어난 위치까지 연장되는 구성이 예시되어 있다.
상기 복수의 도전 라인(L10) 중 제2 쌍의 도전 라인(L12A, L12B)은 제2 방향 (Y 방향)으로 서로 이격되고 제1 방향 (X 방향)으로 상호 평행하게 연장되어 있다. 상기 제2 쌍의 도전 라인(L12A, L12B) 사이의 공간에는 상기 제1 쌍의 도전 라인(L11A, L11B)이 배치되어 있다. 상기 제2 쌍의 도전 라인(L12A, L12B)에 의해 공유되는 제2 콘택 패드(CP12)는 상기 제1 콘택 패드(CP11)와 이웃하고 있다. 상기 제2 콘택 패드(CP12)는 제2 쌍의 도전 라인(L12A, L12B) 중 하나의 도전 라인(L12A)이 분기되는 제1 분기부(P12A)과, 다른 하나의 도전 라인(L12B)이 분기되는 제2 분기부(P12B)를 가지는 제2 패드 본체(122)를 포함한다.
상기 제2 콘택 패드(CP12)는 제1 분기부(P12A)와 제2 분기부(P12B)와의 사이에서 상기 제2 패드 본체(122)로부터 돌출된 제2 루프형 분기부(126)를 포함한다. 상기 제2 루프형 분기부(126)는 상기 제2 패드 본체(122)에 일체로 연결된 양 단부를 가진다. 상기 제2 루프형 분기부(126)는 상기 제1 콘택 패드(CP11)에 대면하는 측에서 상기 제2 패드 본체(122)로부터 멀어지는 방향으로 볼록하게 돌출된 돌출부(126A)를 포함한다. 또한, 상기 제2 루프형 분기부(126)는 상기 제2 패드 본체(122)를 향해 오목하게 만곡된 만곡부(126B)를 포함한다.
상기 제1 콘택 패드(CP11)의 제1 루프형 분기부(116)는 상기 제2 콘택 패드(CP12)를 향해 돌출되고 상기 제2 콘택 패드(CP12)의 제2 루프형 분기부(126)와 대면하도록 배치될 수 있다. 상기 제1 루프형 분기부(116)의 일부가 상기 제2 루프형 분기부(126)의 만곡부(126B)에 의해 포위될 수 있다.
상기 제2 콘택 패드(CP12) 중 적어도 일부는 제2 쌍의 도전 라인(L12A, L12B) 사이의 공간을 벗어난 위치에 배치될 수 있다. 일부 실시예들에서, 상기 제2 콘택 패드(CP12) 중 제2 패드 본체(122) 및 제2 루프형 분기부(126)가 모두 제2 쌍의 도전 라인(L12A, L12B) 사이의 공간을 벗어난 위치에 형성될 수 있다.
상기 복수의 도전 라인(L10) 중 제3 쌍의 도전 라인(L13A, L13B)은 제2 방향 (Y 방향)으로 서로 이격되고 제1 방향 (X 방향)으로 상호 평행하게 연장되어 있다. 상기 제3 쌍의 도전 라인(L13A, L13B) 사이의 공간에는 상기 제1 쌍의 도전 라인(L11A, L11B) 및 제2 쌍의 도전 라인(L12A, L12B)이 배치되어 있다.
상기 제3 쌍의 도전 라인(L13A, L13B)에 의해 공유되는 제3 콘택 패드(CP13)는 상기 제2 콘택 패드(CP12)와 이웃하고 있다. 상기 제3 콘택 패드(CP13)는 제3 쌍의 도전 라인(L13A, L13B) 중 하나의 도전 라인(L13A)이 분기되는 제1 분기부(P13A)과, 다른 하나의 도전 라인(L13B)이 분기되는 제2 분기부(P13B)를 가지는 제3 패드 본체(132)를 포함한다.
상기 제3 콘택 패드(CP13)는 제1 분기부(P13A)와 제2 분기부(P13B)와의 사이에서 상기 제3 패드 본체(132)로부터 돌출된 제3 루프형 분기부(136)를 포함한다. 상기 제3 루프형 분기부(136)는 상기 제3 패드 본체(132)에 일체로 연결된 양 단부를 가진다. 상기 제3 루프형 분기부(136)는 제3 패드 본체(132)로부터 멀어지는 방향으로 볼록하게 돌출된 돌출부(136A)와, 제3 패드 본체(132)를 향해 오목하게 만곡된 만곡부(136B)를 포함한다.
상기 제3 콘택 패드(CP13) 중 적어도 일부는 제3 쌍의 도전 라인(L13A, L13B) 사이의 공간에 배치될 수 있다. 일부 실시예들에서, 상기 제3 콘택 패드(CP13) 중 제3 패드 본체(132) 및 제3 루프형 분기부(136)가 모두 제3 쌍의 도전 라인(L13A, L13B) 사이의 공간 내에 배치될 수 있다.
상기 제3 콘택 패드(CP13)는 상기 제2 콘택 패드(CP12)와 대략 동일한 형상을 가질 수 있다. 상기 제2 콘택 패드(CP12)와 상기 제3 콘택 패드(CP13)는 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
상기 복수의 도전 라인(L10) 중 제4 쌍의 도전 라인(L14A, L14B)은 제2 방향 (Y 방향)으로 서로 이격되고 제1 방향 (X 방향)으로 상호 평행하게 연장되어 있다. 상기 제4 쌍의 도전 라인(L14A, L14B) 사이의 공간에는 상기 제1 쌍의 도전 라인(L11A, L11B), 제2 쌍의 도전 라인(L12A, L12B), 및 제3 쌍의 도전 라인(L13A, L13B)이 배치되어 있다.
상기 제4 쌍의 도전 라인(L14A, L14B)에 의해 공유되는 제4 콘택 패드(CP14)는 제4 쌍의 도전 라인(L14A, L14B) 중 하나의 도전 라인(L14A)이 분기되는 제1 분기부(P14A)과, 다른 하나의 도전 라인(L14B)이 분기되는 제2 분기부(P14B)를 가지는 제4 패드 본체(142)를 포함한다.
상기 제4 콘택 패드(CP14)는 제1 분기부(P14A)와 제2 분기부(P14B)와의 사이에서 상기 제4 패드 본체(142)로부터 돌출된 제4 루프형 분기부(146)를 포함한다. 상기 제4 루프형 분기부(146)는 상기 제4 패드 본체(142)로부터 제4 쌍의 도전 라인(L11A, L11B)에 가까워지고 제4 패드 본체(142)로부터 멀어지는 방향으로 볼록하게 돌출되어 있다. 상기 제4 루프형 분기부(146)는 상기 제4 패드 본체(142)에 일체로 연결된 양 단부를 가진다.
상기 제4 콘택 패드(CP14)의 제4 루프형 분기부(146)는 상기 제3 콘택 패드(CP13)를 향해 돌출되고 상기 제3 콘택 패드(CP13)의 제3 루프형 분기부(136)와 대면하도록 배치될 수 있다. 상기 제4 루프형 분기부(146)의 일부가 상기 제3 루프형 분기부(136)의 만곡부(136B)에 의해 포위될 수 있다.
상기 제4 콘택 패드(CP14) 중 적어도 일부는 제4 쌍의 도전 라인(L14A, L14B) 사이의 공간을 벗어난 위치에 배치될 수 있다. 도 4에서, 상기 제4 콘택 패드(CP14) 중 제4 패드 본체(142)는 제4 쌍의 도전 라인(L14A, L14B) 사이의 공간을 벗어난 위치에 배치되고, 상기 제4 루프형 분기부(146)는 제4 패드 본체(142)로부터 제4 쌍의 도전 라인(L14A, L14B) 사이의 공간까지 연장되는 구성이 예시되어 있다.
상기 제4 콘택 패드(CP14)는 상기 제1 콘택 패드(CP11)와 대략 동일한 형상을 가질 수 있다. 상기 제1 콘택 패드(CP11)와 상기 제4 콘택 패드(CP14)는 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
상기 제1 콘택 패드(CP11) 및 제2 콘택 패드(CP12)의 조합이 이루는 형상은 상기 제3 콘택 패드(CP13) 및 제4 콘택 패드(CP14)의 조합이 이루는 형상과 동일할 수 있다. 상기 제1 콘택 패드(CP11) 및 제2 콘택 패드(CP12)의 조합과 상기 제3 콘택 패드(CP13) 및 제4 콘택 패드(CP14)의 조합은 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
셀 어레이 영역(CELL)에서, 복수의 도전 라인(L10)은 각각의 사이의 최소 이격 거리는 서로 동일할 수 있다. 예를 들면, 제1 쌍의 도전 라인(L11A, L11B) 중 하나의 도전 라인(L11A)과 제2 쌍의 도전 라인(L12A, L12B) 중 하나의 도전 라인(L12A)과의 사이의 최소 이격 거리는 제1 쌍의 도전 라인(L11A, L11B) 중 다른 하나의 도전 라인(L11B)과 제2 쌍의 도전 라인(L12A, L12B) 중 다른 하나의 도전 라인(L12B)과의 사이의 최소 이격 거리와 동일할 수 있다. 그리고, 제3 쌍의 도전 라인(L13A, L13B) 중 하나의 도전 라인(L13A)과 제4 쌍의 도전 라인(L14A, L14B) 중 하나의 도전 라인(L14A)과의 사이의 최소 이격 거리는 제3 쌍의 도전 라인(L13A, L13B) 중 다른 하나의 도전 라인(L13B)과 제4 쌍의 도전 라인(L14A, L14B) 중 다른 하나의 도전 라인(L14B)과의 사이의 최소 이격 거리와 동일할 수 있다.
일부 실시예들에서, 복수의 도전 라인(L10) 각각의 사이의 최소 이격 거리인 제1 이격 거리(D1)는 형성하고자 하는 집적회로 소자의 최소 피쳐 사이즈 (feature size)인 1F일 수 있다. 일 예에서, 상기 제1 이격 거리(D1)는 수 nm 내지 수십 nm의 크기를 가질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
일부 실시예들에서, 제1 콘택 패드(CP11)와 제2 콘택 패드(CP12)와의 사이의 최소 이격 거리인 제2 이격 거리(D2)와, 제3 콘택 패드(CP13)와 제4 콘택 패드(CP14)와의 사이의 최소 이격 거리인 제3 이격 거리(D3) 중 적어도 하나는 상기 제1 이격 거리(D1)와 대략 동일할 수 있다. 예를 들면, 상기 제1 이격 거리(D1), 제2 이격 거리(D2), 및 제3 이격 거리(D3)는 각각 1F일 수 있다. 다른 일부 실시예들에서, 상기 제2 이격 거리(D2) 및 제3 이격 거리(D3) 중 적어도 하나는 상기 제1 이격 거리(D1)보다 더 작거나 더 클 수 있다.
상기 제2 콘택 패드(CP12)와 상기 제3 콘택 패드(CP13)와의 사이의 최소 이격 거리는 상기 제2 이격 거리(D2)보다 더 크고 상기 제3 이격 거리(D3)보다 더 클 수 있다.
상기 제1 내지 제4 콘택 패드(CP11, CP12, CP13, CP14)에서, 제1 콘택 패드(CP11) 및 제2 콘택 패드(CP12)는 제2 방향 (Y 방향)을 따르는 길이가 서로 다르고, 제3 콘택 패드(CP13) 및 제4 콘택 패드(CP14)는 제2 방향 (Y 방향)을 따르는 길이가 서로 다를 수 있다. 일부 실시예들에서, 제2 방향 (Y 방향)에서 제1 콘택 패드(CP11)의 길이보다 제2 콘택 패드(CP12)의 길이가 더 크고, 제4 콘택 패드(CP14)의 길이보다 제3 콘택 패드(CP13)의 길이가 더 클 수 있다. 일부 실시예들에서, 제2 방향 (Y 방향)에서 제1 콘택 패드(CP11) 및 제4 콘택 패드(CP14)가 대략 동일한 길이를 가지고, 제2 콘택 패드(CP12) 및 제3 콘택 패드(CP13)가 대략 동일한 길이를 가질 수 있다.
일부 실시예들에서, 제1 내지 제4 콘택 패드(CP11, CP12, CP13, CP14)는 도 4에 예시한 바와 같이 제1 방향 (X 방향)을 따라 일렬로 정렬되도록 차례로 형성될 수 있다. 그러나, 본 발명의 기술적 사상에 따르면 상기 제1 내지 제4 콘택 패드(CP11, CP12, CP13, CP14)의 배치가 도 4에 예시한 바에 한정되지 않는다. 예를 들면, 상기 제1 내지 제4 콘택 패드(CP11, CP12, CP13, CP14)는 제1 방향 (X 방향)을 따라 일렬로 정렬되지 않을 수도 있다.
도 5 내지 도 10은 각각 본 발명의 기술적 사상에 의한 다른 일부 실시예들에 따른 집적회로 소자들을 설명하기 위한 평면도이다. 도 5 내지 도 10에 있어서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5를 참조하면, 집적회로 소자(200)는 접속 영역(CON)에서 복수의 도전 라인(L10) 각각의 일단에 연결된 복수의 콘택 패드(CP20)를 포함한다. 상기 복수의 콘택 패드(CP20)는 제1 내지 제4 콘택 패드(CP21, CP22, CP23, CP24)를 포함할 수 있다.
상기 복수의 콘택 패드(CP20) 중 제1 쌍의 도전 라인(L11A, L11B)은 1 개의 제1 콘택 패드(CP21)에 일체로 연결되어 제1 콘택 패드(CP21)를 공유한다. 제2 쌍의 도전 라인(L12A, L12B)은 1 개의 제2 콘택 패드(CP22)에 일체로 연결되어 제2 콘택 패드(CP22)를 공유한다. 제3 쌍의 도전 라인(L13A, L13B)은 1 개의 제3 콘택 패드(CP23)에 일체로 연결되어 제3 콘택 패드(CP23)를 공유한다. 제4 쌍의 도전 라인(L14A, L14B)은 제4 콘택 패드(CP24)에 일체로 연결되어 제4 콘택 패드(CP24)를 공유한다.
상기 복수의 도전 라인(L10) 및 복수의 콘택 패드(CP20)는 상호 동일한 물질로 이루어질 수 있으며, 동일 평면 상에 배치될 수 있다.
상기 제1 콘택 패드(CP21)는 제1 쌍의 도전 라인(L11A, L11B) 중 하나의 도전 라인(L11A)이 분기되는 제1 분기부(P21A)과, 다른 하나의 도전 라인(L11B)이 분기되는 제2 분기부(P21B)를 가지는 제1 패드 본체(212)를 포함한다.
상기 제1 콘택 패드(CP21)는 제1 분기부(P21A)와 제2 분기부(P21B)와의 사이에서 상기 제1 패드 본체(212)로부터 돌출된 제1 루프형 분기부(216)를 포함한다. 상기 제1 루프형 분기부(216)는 제1 쌍의 도전 라인(L11A, L11B)으로부터 멀어지는 방향으로 돌출될 수 있다. 상기 제1 루프형 분기부(216)는 제1 방향 (X 방향)을 따라 제1 패드 본체(212)로부터 멀어지는 방향으로 돌출될 수 있다. 상기 제1 루프형 분기부(216)는 상기 제1 패드 본체(212)에 일체로 연결된 양 단부를 가진다. 상기 제1 루프형 분기부(216)는 제1 패드 본체(212)로부터 멀어지는 방향으로 볼록하게 돌출된 돌출부(216A)를 포함한다. 상기 제1 루프형 분기부(216)는 제1 패드 본체(212)를 향해 오목하게 만곡된 만곡부(216B)를 포함한다.
상기 제1 콘택 패드(CP21) 중 적어도 일부는 제1 쌍의 도전 라인(L11A, L11B) 사이의 공간 내에 배치될 수 있다. 도 5에서, 상기 제1 콘택 패드(CP21)의 제1 패드 본체(212) 및 제1 루프형 분기부(216)가 각각 제1 쌍의 도전 라인(L11A, L11B) 사이의 공간 내에 배치되는 구성이 예시되어 있다.
상기 제2 콘택 패드(CP22)는 복수의 콘택 패드(CP20) 중 제1 콘택 패드(CP21)와 이웃하고 있다. 상기 제2 콘택 패드(CP22)는 제2 쌍의 도전 라인(L12A, L12B) 중 하나의 도전 라인(L12A)이 분기되는 제1 분기부(P22A)와, 다른 하나의 도전 라인(L12B)이 분기되는 제2 분기부(P22B)를 가지는 제2 패드 본체(222)를 포함한다.
상기 제2 콘택 패드(CP22)는 제1 분기부(P22A)와 제2 분기부(P22B)와의 사이에서 상기 제2 패드 본체(222)로부터 돌출된 제2 루프형 분기부(226)를 포함한다. 상기 제2 루프형 분기부(226)는 상기 제2 패드 본체(222)에 일체로 연결된 양 단부를 가진다. 상기 제2 루프형 분기부(226)는 상기 제1 콘택 패드(CP21)에 대면하는 측에서 상기 제2 패드 본체(222)로부터 멀어지는 방향으로 볼록하게 돌출되어 있다. 상기 제2 콘택 패드(CP22)의 제2 루프형 분기부(226)는 상기 제1 콘택 패드(CP21)를 향해 돌출되어 상기 제1 콘택 패드(CP21)의 제1 루프형 분기부(216)와 대면하도록 배치될 수 있다. 상기 제2 루프형 분기부(226)의 일부가 상기 제1 루프형 분기부(216)의 만곡부(216B)에 의해 포위될 수 있다.
상기 제2 콘택 패드(CP22) 중 적어도 일부는 제2 쌍의 도전 라인(L12A, L12B) 사이의 공간을 벗어난 위치에 배치될 수 있다. 일부 실시예들에서, 상기 제2 콘택 패드(CP22) 중 제2 패드 본체(222)는 제2 쌍의 도전 라인(L12A, L12B) 사이의 공간을 벗어난 위치에 배치되고, 상기 제2 루프형 분기부(226)는 제2 쌍의 도전 라인(L12A, L12B) 사이의 공간 내에 배치될 수 있다.
상기 제3 콘택 패드(CP23)는 복수의 콘택 패드(CP20) 중 제2 콘택 패드(CP22)와 이웃하고 있다. 상기 제3 콘택 패드(CP23)는 제3 쌍의 도전 라인(L13A, L13B) 중 하나의 도전 라인(L13A)이 분기되는 제1 분기부(P23A)과, 다른 하나의 도전 라인(L13B)이 분기되는 제2 분기부(P23B)를 가지는 제3 패드 본체(232)를 포함한다.
상기 제3 콘택 패드(CP23)는 제1 분기부(P23A)와 제2 분기부(P23B)와의 사이에서 상기 제3 패드 본체(232)로부터 돌출된 제3 루프형 분기부(236)를 포함한다. 상기 제3 루프형 분기부(236)는 상기 제3 패드 본체(232)에 일체로 연결된 양 단부를 가진다. 상기 제3 루프형 분기부(236)는 제3 패드 본체(232)로부터 멀어지는 방향으로 볼록하게 돌출되어 있다.
상기 제3 콘택 패드(CP23) 중 적어도 일부는 제3 쌍의 도전 라인(L13A, L13B) 사이의 공간에 배치될 수 있다. 일부 실시예들에서, 상기 제3 콘택 패드(CP23) 중 제3 패드 본체(232)는 제3 쌍의 도전 라인(L13A, L13B) 사이의 공간 내에 배치되고, 제3 루프형 분기부(136)는 제3 패드 본체(232)로부터 제3 쌍의 도전 라인(L13A, L13B) 사이의 공간을 벗어난 위치까지 연장될 수 있다.
상기 제3 콘택 패드(CP23)는 상기 제2 콘택 패드(CP22)와 대략 동일한 형상을 가질 수 있다. 상기 제2 콘택 패드(CP22)와 상기 제3 콘택 패드(CP23)는 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
상기 제4 콘택 패드(CP24)는 제4 쌍의 도전 라인(L14A, L14B) 중 하나의 도전 라인(L14A)이 분기되는 제1 분기부(P24A)와, 다른 하나의 도전 라인(L14B)이 분기되는 제2 분기부(P24B)를 가지는 제4 패드 본체(242)를 포함한다.
상기 제4 콘택 패드(CP24)는 제1 분기부(P24A)와 제2 분기부(P24B)와의 사이에서 상기 제4 패드 본체(242)로부터 돌출된 제4 루프형 분기부(246)를 포함한다. 상기 제4 루프형 분기부(246)는 상기 제4 패드 본체(242)로부터 제4 쌍의 도전 라인(L11A, L11B)에 가까워지고 제4 패드 본체(242)로부터 멀어지는 방향으로 볼록하게 돌출된 돌출부(246A)와, 제4 패드 본체(242)를 향해 오목하게 만곡된 만곡부(246B)를 포함한다. 상기 제4 루프형 분기부(246)는 상기 제4 패드 본체(242)에 일체로 연결된 양 단부를 가진다.
상기 제4 콘택 패드(CP24) 중 적어도 일부는 제4 쌍의 도전 라인(L14A, L14B) 사이의 공간을 벗어난 위치에 배치될 수 있다. 도 5에 예시한 바와 같이, 상기 제4 콘택 패드(CP24)의 제4 패드 본체(242) 및 제4 루프형 분기부(246)가 각각 제4 쌍의 도전 라인(L14A, L14B) 사이의 공간을 벗어난 위치에 배치될 수 있다.
상기 제4 콘택 패드(CP24)는 상기 제1 콘택 패드(CP21)와 대략 동일한 형상을 가질 수 있다. 상기 제1 콘택 패드(CP21)와 상기 제4 콘택 패드(CP24)는 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
상기 제4 콘택 패드(CP24)의 제4 루프형 분기부(246)는 상기 제3 콘택 패드(CP23)를 향해 돌출되어 상기 제3 콘택 패드(CP23)의 제3 루프형 분기부(236)와 대면하도록 배치될 수 있다. 상기 제3 루프형 분기부(236)의 일부가 상기 제4 루프형 분기부(246)의 만곡부(246B)에 의해 포위될 수 있다.
상기 제1 콘택 패드(CP21) 및 제2 콘택 패드(CP22)의 조합이 이루는 형상은 상기 제3 콘택 패드(CP23) 및 제4 콘택 패드(CP24)의 조합이 이루는 형상과 동일할 수 있다. 상기 제1 콘택 패드(CP21) 및 제2 콘택 패드(CP22)의 조합과 상기 제3 콘택 패드(CP23) 및 제4 콘택 패드(CP24)의 조합은 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
상기 제1 내지 제4 콘택 패드(CP21, CP22, CP23, CP24)에서, 제1 콘택 패드(CP21) 및 제2 콘택 패드(CP22)는 제2 방향 (Y 방향)을 따르는 길이가 서로 다르고, 제3 콘택 패드(CP23) 및 제4 콘택 패드(CP24)는 제2 방향 (Y 방향)을 따르는 길이가 서로 다를 수 있다. 일부 실시예들에서, 제2 방향 (Y 방향)에서 제1 콘택 패드(CP21)의 길이보다 제2 콘택 패드(CP22)의 길이가 더 크고, 제4 콘택 패드(CP24)의 길이보다 제3 콘택 패드(CP23)의 길이가 더 클 수 있다. 일부 실시예들에서, 제2 방향 (Y 방향)에서 제1 콘택 패드(CP21) 및 제4 콘택 패드(CP24)가 대략 동일한 길이를 가지고, 제2 콘택 패드(CP22) 및 제3 콘택 패드(CP23)가 대략 동일한 길이를 가질 수 있다.
일부 실시예들에서, 제1 내지 제4 콘택 패드(CP21, CP22, CP23, CP24)는 도 5에 예시한 바와 같이 제1 방향 (X 방향)을 따라 일렬로 정렬되도록 차례로 형성될 수 있다. 그러나, 본 발명의 기술적 사상에 따르면 상기 제1 내지 제4 콘택 패드(CP21, CP22, CP23, CP24)의 배치가 도 5에 예시한 바에 한정되지 않는다. 예를 들면, 상기 제1 내지 제4 콘택 패드(CP21, CP22, CP23, CP24)는 제1 방향 (X 방향)을 따라 일렬로 정렬되지 않을 수도 있다.
도 6을 참조하면, 집적회로 소자(300)는 도 5에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)는 접속 영역(CON)에서 상기 복수의 도전 라인(L10) 각각의 일단에는 복수의 콘택 패드(CP30)가 연결되어 있다. 상기 복수의 콘택 패드(CP30)는 제1 내지 제4 콘택 패드(CP31, CP32, CP33, CP34)를 포함한다. 제2 방향 (Y 방향)에서, 제1 내지 제4 콘택 패드(CP31, CP32, CP33, CP34) 중 제1 콘택 패드(CP31)의 길이보다 제2 콘택 패드(CP32)의 길이가 더 짧고, 제4 콘택 패드(CP34)의 길이보다 제3 콘택 패드(CP33)의 길이가 더 짧다.
일부 실시예들에서, 제2 방향 (Y 방향)에서 제1 콘택 패드(CP31) 및 제4 콘택 패드(CP34)가 대략 동일한 길이를 가지고, 제2 콘택 패드(CP32) 및 제3 콘택 패드(CP33)가 대략 동일한 길이를 가질 수 있다.
상기 복수의 도전 라인(L10) 및 복수의 콘택 패드(CP30)는 상호 동일한 물질로 이루어질 수 있으며, 동일 평면 상에 배치될 수 있다.
상기 복수의 콘택 패드(CP30) 중 제1 쌍의 도전 라인(L11A, L11B)에 일체로 연결된 제1 콘택 패드(CP31)와 제4 쌍의 도전 라인(L14A, L14B)에 일체로 연결된 제4 콘택 패드(CP34)는 각각 도 5를 참조하여 설명한 제1 콘택 패드(CP21) 및 제4 콘택 패드(CP24)와 유사한 형상을 가진다.
상기 제1 쌍의 도전 라인(L11A, L11B)은 1 개의 제1 콘택 패드(CP31)에 일체로 연결되어 1 개의 제1 콘택 패드(CP31)를 공유한다. 상기 제2 쌍의 도전 라인(L12A, L12B)은 1 개의 제2 콘택 패드(CP32)에 일체로 연결되어 제2 콘택 패드(CP32)를 공유한다. 상기 제3 쌍의 도전 라인(L13A, L13B)은 1 개의 제3 콘택 패드(CP33)에 일체로 연결되어 제3 콘택 패드(CP33)를 공유한다. 상기 제4 쌍의 도전 라인(L14A, L14B)은 1 개의 제4 콘택 패드(CP34)에 일체로 연결되어 1 개의 제4 콘택 패드(CP34)를 공유한다.
상기 제1 콘택 패드(CP31)는 제1 쌍의 도전 라인(L11A, L11B) 중 하나의 도전 라인(L11A)이 분기되는 제1 분기부(P31A)과, 다른 하나의 도전 라인(L11B)이 분기되는 제2 분기부(P31B)를 가지는 제1 패드 본체(312)를 포함한다.
상기 제1 콘택 패드(CP31)는 제1 분기부(P31A)와 제2 분기부(P31B)와의 사이에서 상기 제1 패드 본체(312)로부터 돌출된 제1 루프형 분기부(316)를 포함한다. 상기 제1 루프형 분기부(316)는 상기 제1 패드 본체(312)에 일체로 연결된 양 단부를 가진다. 상기 제1 루프형 분기부(316)는 제1 패드 본체(312)로부터 멀어지는 방향으로 볼록하게 돌출된 돌출부(316A)와, 제1 패드 본체(312)를 향해 오목하게 만곡된 만곡부(316B)를 포함한다. 상기 제1 콘택 패드(CP31)는 제1 쌍의 도전 라인(L11A, L11B) 사이의 공간 내에 배치될 수 있다.
상기 제2 콘택 패드(CP32)는 복수의 콘택 패드(CP30) 중 제1 콘택 패드(CP31)와 이웃하고 있다. 상기 제2 콘택 패드(CP32)는 제2 쌍의 도전 라인(L12A, L12B) 중 하나의 도전 라인(L12A)이 분기되는 제1 분기부(P32A)와, 다른 하나의 도전 라인(L12B)이 분기되는 제2 분기부(P32B)를 가지는 제2 패드 본체(322)를 포함한다.
상기 제2 콘택 패드(CP32)는 제1 분기부(P32A)와 제2 분기부(P32B)와의 사이에서 상기 제2 패드 본체(322)로부터 돌출된 제2 루프형 분기부(326)를 포함한다. 상기 제2 루프형 분기부(326)는 상기 제2 패드 본체(322)에 일체로 연결된 양 단부를 가진다. 상기 제2 루프형 분기부(326)는 상기 제1 콘택 패드(CP31)에 대면하는 측에서 상기 제2 패드 본체(322)로부터 멀어지는 방향으로 볼록하게 돌출되어 있다. 상기 제2 콘택 패드(CP32)의 제2 루프형 분기부(326)는 제1 콘택 패드(CP31)의 제1 루프형 분기부(316)와 대면하도록 배치될 수 있다. 상기 제2 루프형 분기부(326)의 일부가 상기 제1 루프형 분기부(316)의 만곡부(316B)에 의해 포위될 수 있다. 상기 제2 콘택 패드(CP32) 중 일부는 제2 쌍의 도전 라인(L12A, L12B) 사이의 공간 내에 배치되고, 다른 일부는 제2 쌍의 도전 라인(L12A, L12B) 사이의 공간을 벗어난 위치에 배치될 수 있다.
상기 제3 콘택 패드(CP33)는 복수의 콘택 패드(CP30) 중 제2 콘택 패드(CP32)와 이웃하고 있다. 상기 제3 콘택 패드(CP33)는 제3 쌍의 도전 라인(L13A, L13B) 중 하나의 도전 라인(L13A)이 분기되는 제1 분기부(P33A)과, 다른 하나의 도전 라인(L13B)이 분기되는 제2 분기부(P33B)를 가지는 제3 패드 본체(332)를 포함한다.
상기 제3 콘택 패드(CP33)는 제1 분기부(P33A)와 제2 분기부(P33B)와의 사이에서 상기 제3 패드 본체(332)로부터 돌출된 제3 루프형 분기부(336)를 포함한다. 상기 제3 루프형 분기부(336)는 상기 제3 패드 본체(332)에 일체로 연결된 양 단부를 가진다. 상기 제3 루프형 분기부(336)는 제3 패드 본체(332)로부터 멀어지는 방향으로 볼록하게 돌출되어 있다. 상기 제3 콘택 패드(CP23) 중 일부는 제3 쌍의 도전 라인(L13A, L13B) 사이의 공간 내에 배치되고, 다른 일부는 제3 쌍의 도전 라인(L13A, L13B) 사이의 공간을 벗어난 위치에 배치될 수 있다.
상기 제3 콘택 패드(CP33)는 상기 제2 콘택 패드(CP32)와 대략 동일한 형상을 가질 수 있다. 상기 제2 콘택 패드(CP32)와 상기 제3 콘택 패드(CP33)는 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
상기 제4 콘택 패드(CP34)는 제4 쌍의 도전 라인(L14A, L14B) 중 하나의 도전 라인(L14A)이 분기되는 제1 분기부(P34A)와, 다른 하나의 도전 라인(L14B)이 분기되는 제2 분기부(P34B)를 가지는 제4 패드 본체(342)를 포함한다.
상기 제4 콘택 패드(CP34)는 제1 분기부(P34A)와 제2 분기부(P34B)와의 사이에서 상기 제4 패드 본체(342)로부터 돌출된 제4 루프형 분기부(346)를 포함한다. 상기 제4 루프형 분기부(346)는 제4 패드 본체(342)로부터 멀어지는 방향으로 볼록하게 돌출된 돌출부(346A)와, 제4 패드 본체(242)를 향해 오목하게 만곡된 만곡부(346B)를 포함한다. 상기 제4 루프형 분기부(346)는 상기 제4 패드 본체(342)에 일체로 연결된 양 단부를 가진다.
상기 제4 콘택 패드(CP34)의 제4 패드 본체(342) 및 제4 루프형 분기부(346)는 각각 제4 쌍의 도전 라인(L14A, L14B) 사이의 공간을 벗어난 위치에 배치될 수 있다.
상기 제4 콘택 패드(CP34)는 상기 제1 콘택 패드(CP31)와 대략 동일한 형상을 가질 수 있다. 상기 제1 콘택 패드(CP31)와 상기 제4 콘택 패드(CP34)는 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
상기 제4 콘택 패드(CP34)의 제4 루프형 분기부(346)는 상기 제3 콘택 패드(CP33)를 향해 돌출되어 상기 제3 콘택 패드(CP33)의 제3 루프형 분기부(336)와 대면하도록 배치될 수 있다. 상기 제3 루프형 분기부(336)의 일부가 상기 제4 루프형 분기부(346)의 만곡부(346B)에 의해 포위될 수 있다.
상기 제1 콘택 패드(CP31) 및 제2 콘택 패드(CP32)의 조합이 이루는 형상은 상기 제3 콘택 패드(CP33) 및 제4 콘택 패드(CP34)의 조합이 이루는 형상과 동일할 수 있다. 상기 제1 콘택 패드(CP31) 및 제2 콘택 패드(CP32)의 조합과 상기 제3 콘택 패드(CP33) 및 제4 콘택 패드(CP34)의 조합은 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
일부 실시예들에서, 제1 내지 제4 콘택 패드(CP31, CP32, CP33, CP34)는 도 6에 예시한 바와 같이 제1 방향 (X 방향)을 따라 일렬로 정렬되도록 차례로 형성될 수 있다. 그러나, 본 발명의 기술적 사상에 따르면 상기 제1 내지 제4 콘택 패드(CP31, CP32, CP33, CP34)의 배치가 도 6에 예시한 바에 한정되지 않는다. 예를 들면, 상기 제1 내지 제4 콘택 패드(CP31, CP32, CP33, CP34)는 제1 방향 (X 방향)을 따라 일렬로 정렬되지 않을 수도 있다.
도 7을 참조하면, 집적회로 소자(300A)는 도 6을 참조하여 설명한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300A)는 접속 영역(CON)에서 제1 콘택 패드(CP31)와 제2 콘택 패드(CP32)와의 사이의 영역과, 제3 콘택 패드(CP33)와 제4 콘택 패드(CP34)와의 사이의 영역 중에서 선택되는 적어도 하나의 영역에 적어도 하나의 아일랜드(island)형 더미 패턴(DP)을 더 포함한다.
도 7에는 제1 콘택 패드(CP31)와 제2 콘택 패드(CP32)와의 사이에서 제2 루프형 분기부(326)를 사이에 두고 그 양 측에 아일랜드형 더미 패턴(DP)이 하나씩 배치되고, 제3 콘택 패드(CP33)와 제4 콘택 패드(CP34)와의 사이에서 제3 루프형 분기부(336)를 사이에 두고 그 양 측에 아일랜드형 더미 패턴(DP)이 하나씩 배치된 경우를 예시하였으나, 본 발명의 기술적 사상은 도 7에 예시한 바에 한정되지 않는다. 예를 들면, 도 7에 예시한 복수의 아일랜드형 더미 패턴(DP) 중 일부가 생략될 수 있다.
도 8을 참조하면, 집적회로 소자(400)는 접속 영역(CON)에서 상기 복수의 도전 라인(L10) 각각의 일단에 연결된 복수의 콘택 패드(CP40)를 포함한다. 상기 복수의 콘택 패드(CP40)는 제1 내지 제4 콘택 패드(CP41, CP42, CP43, CP44)를 포함할 수 있다.
상기 집적회로 소자(400)는 제1 콘택 패드(CP41)와 제2 콘택 패드(CP42)와의 사이에 개재된 링(ring) 형상의 제1 더미 패드(dummy pad)(DP1)와, 제3 콘택 패드(CP43)와 제4 콘택 패드(CP44)와의 사이에 개재된 링 형상의 제2 더미 패드(DP2)를 더 포함한다. 상기 제1 더미 패드(DP1)는 제1 콘택 패드(CP41) 및 제2 콘택 패드(CP42)로부터 제4 이격 거리(D4)만큼 이격되어 있다. 상기 제2 더미 패드(DP2)는 제3 콘택 패드(CP43) 및 제4 콘택 패드(CP44)로부터 제5 이격 거리(D5)만큼 이격되어 있다. 이에 따라, 상기 제1 더미 패드(DP1) 및 제2 더미 패드(DP2)는 각각 복수의 콘택 패드(CP40)로부터 전기적으로 분리될 수 있다. 일부 실시예들에서, 상기 제4 이격 거리(D4) 및 제5 이격 거리(D5)는 각각 제1 이격 거리(D1)와 동일할 수 있다. 다른 일부 실시예들에서, 상기 제4 이격 거리(D4) 및 제5 이격 거리(D5)는 각각 제1 이격 거리(D1)보다 더 작거나 클 수 있다.
복수의 도전 라인(L10) 중 제1 쌍의 도전 라인(L11A, L11B)은 1 개의 제1 콘택 패드(CP41)에 일체로 연결되어 제1 콘택 패드(CP41)를 공유한다. 제2 쌍의 도전 라인(L12A, L12B)은 1 개의 제2 콘택 패드(CP42)에 일체로 연결되어 제2 콘택 패드(CP42)를 공유한다. 제3 쌍의 도전 라인(L13A, L13B)은 1 개의 제3 콘택 패드(CP43)에 일체로 연결되어 제3 콘택 패드(CP43)를 공유한다. 제4 쌍의 도전 라인(L14A, L14B)은 제4 콘택 패드(CP44)에 일체로 연결되어 제4 콘택 패드(CP44)를 공유한다.
상기 복수의 도전 라인(L10), 복수의 콘택 패드(CP40), 제1 더미 패드(DP1), 및 제2 더미 패드(DP2)는 상호 동일한 물질로 이루어질 수 있으며, 동일 평면 상에 배치될 수 있다.
상기 제1 콘택 패드(CP41)는 제1 쌍의 도전 라인(L11A, L11B) 중 하나의 도전 라인(L11A)이 분기되는 제1 분기부(P41A)과, 다른 하나의 도전 라인(L11B)이 분기되는 제2 분기부(P41B)를 가지는 제1 패드 본체(412)를 포함한다.
상기 제1 콘택 패드(CP41)는 제1 분기부(P41A)와 제2 분기부(P41B)와의 사이에서 상기 제1 패드 본체(412)로부터 돌출된 제1 루프형 분기부(416)를 포함한다. 상기 제1 루프형 분기부(416)는 제1 패드 본체(412)로부터 멀어지는 방향으로 볼록하게 돌출된 돌출부(416A)와, 제1 패드 본체(412)를 향해 오목하게 만곡된 만곡부(416B)를 포함한다.
상기 제2 콘택 패드(CP42)는 제2 쌍의 도전 라인(L12A, L12B) 중 하나의 도전 라인(L12A)이 분기되는 제1 분기부(P42A)와, 다른 하나의 도전 라인(L12B)이 분기되는 제2 분기부(P42B)를 가지는 제2 패드 본체(422)를 포함한다.
상기 제2 콘택 패드(CP42)는 제1 분기부(P42A)와 제2 분기부(P42B)와의 사이에서 상기 제2 패드 본체(422)로부터 돌출된 제2 루프형 분기부(426)를 포함한다. 상기 제2 루프형 분기부(426)는 제2 패드 본체(422)로부터 멀어지는 방향으로 볼록하게 돌출된 돌출부(426A)와, 제2 패드 본체(422)를 향해 오목하게 만곡된 만곡부(426B)를 포함한다. 상기 제2 루프형 분기부(426)는 제1 더미 패드(DP1)를 사이에 두고 제1 루프형 분기부(416)와 대면하도록 배치될 수 있다. 상기 제2 루프형 분기부(426)는 제1 루프형 분기부(416)와 대략 동일한 형상을 가질 수 있다.
상기 제3 콘택 패드(CP43)는 제3 쌍의 도전 라인(L13A, L13B) 중 하나의 도전 라인(L13A)이 분기되는 제1 분기부(P43A)과, 다른 하나의 도전 라인(L13B)이 분기되는 제2 분기부(P43B)를 가지는 제3 패드 본체(432)를 포함한다.
상기 제3 콘택 패드(CP43)는 제1 분기부(P43A)와 제2 분기부(P43B)와의 사이에서 상기 제3 패드 본체(432)로부터 돌출된 제3 루프형 분기부(436)를 포함한다. 상기 제3 루프형 분기부(436)는 제3 패드 본체(432)로부터 멀어지는 방향으로 볼록하게 돌출된 돌출부(436A)와, 제2 패드 본체(432)를 향해 오목하게 만곡된 만곡부(436B)를 포함한다.
상기 제3 콘택 패드(CP43)는 상기 제2 콘택 패드(CP42)와 대략 동일한 형상을 가질 수 있다. 상기 제2 콘택 패드(CP42)와 상기 제3 콘택 패드(CP43)는 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
상기 제4 콘택 패드(CP44)는 제4 쌍의 도전 라인(L14A, L14B) 중 하나의 도전 라인(L14A)이 분기되는 제1 분기부(P44A)와, 다른 하나의 도전 라인(L14B)이 분기되는 제2 분기부(P44B)를 가지는 제4 패드 본체(442)를 포함한다.
상기 제4 콘택 패드(CP44)는 제1 분기부(P44A)와 제2 분기부(P44B)와의 사이에서 상기 제4 패드 본체(442)로부터 돌출된 제4 루프형 분기부(446)를 포함한다. 상기 제4 루프형 분기부(446)는 제4 패드 본체(442)로부터 멀어지는 방향으로 볼록하게 돌출된 돌출부(446A)와, 제4 패드 본체(442)를 향해 오목하게 만곡된 만곡부(446B)를 포함한다. 상기 제4 루프형 분기부(446)는 제2 더미 패드(DP2)를 사이에 두고 제3 루프형 분기부(436)와 대면하도록 배치될 수 있다. 상기 제4 루프형 분기부(446)는 제3 루프형 분기부(436)와 대략 동일한 형상을 가질 수 있다.
상기 제4 콘택 패드(CP44)는 상기 제1 콘택 패드(CP41)와 대략 동일한 형상을 가질 수 있다. 상기 제1 콘택 패드(CP41)와 상기 제4 콘택 패드(CP44)는 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
상기 제1 콘택 패드(CP41), 제1 더미 패드(DP1), 및 제2 콘택 패드(CP42)의 조합이 이루는 형상은 상기 제3 콘택 패드(CP43), 제2 더미 패드(DP2), 및 제4 콘택 패드(CP44)의 조합이 이루는 형상과 동일할 수 있다. 상기 제1 콘택 패드(CP41), 제1 더미 패드(DP1), 및 제2 콘택 패드(CP42)의 조합과, 상기 제3 콘택 패드(CP43), 제2 더미 패드(DP2), 및 제4 콘택 패드(CP44)의 조합은 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
상기 제1 더미 패드(DP1)는 제1 루프형 분기부(416) 및 제2 루프형 분기부(426)에 의해 포위되는 영역 내에 배치될 수 있다. 상기 제2 더미 패드(DP2)는 제3 루프형 분기부(436) 및 제4 루프형 분기부(446)에 의해 포위되는 영역 내에 배치될 수 있다.
상기 제1 내지 제4 콘택 패드(CP41, CP42, CP43, CP44)에서, 제1 콘택 패드(CP41) 및 제2 콘택 패드(CP42)는 제2 방향 (Y 방향)을 따르는 길이가 서로 다르고, 제3 콘택 패드(CP43) 및 제4 콘택 패드(CP44)는 제2 방향 (Y 방향)을 따르는 길이가 서로 다를 수 있다. 일부 실시예들에서, 제2 방향 (Y 방향)에서 제1 콘택 패드(CP41)의 길이보다 제2 콘택 패드(CP42)의 길이가 더 크고, 제4 콘택 패드(CP44)의 길이보다 제3 콘택 패드(CP43)의 길이가 더 클 수 있다. 일부 실시예들에서, 제2 방향 (Y 방향)에서 제1 콘택 패드(CP41) 및 제4 콘택 패드(CP44)가 대략 동일한 길이를 가지고, 제2 콘택 패드(CP42) 및 제3 콘택 패드(CP43)가 대략 동일한 길이를 가질 수 있다.
일부 실시예들에서, 제1 내지 제4 콘택 패드(CP41, CP42, CP43, CP44)는 도 8에 예시한 바와 같이 제1 방향 (X 방향)을 따라 일렬로 정렬되도록 차례로 형성될 수 있다. 그러나, 본 발명의 기술적 사상에 따르면 상기 제1 내지 제4 콘택 패드(CP41, CP42, CP43, CP44)의 배치가 도 8에 예시한 바에 한정되지 않는다. 예를 들면, 상기 제1 내지 제4 콘택 패드(CP41, CP42, CP43, CP44)는 제1 방향 (X 방향)을 따라 일렬로 정렬되지 않을 수도 있다.
도 9를 참조하면, 집적회로 소자(500)는 도 4에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 복수의 콘택 패드(CP50) 중 일부 구성은 도 4에 예시한 복수의 콘택 패드(CP10)와 다른 구성을 가진다.
보다 상세히 설명하면, 복수의 콘택 패드(CP50) 중 제1 콘택 패드(CP51) 및 제4 콘택 패드(CP54)는 도 4에 예시한 제1 콘택 패드(CP11) 및 제4 콘택 패드(CP14)와 대체로 동일한 구성을 가진다. 반면, 제2 콘택 패드(CP52) 및 제3 콘택 패드(CP53)는 도 4에 예시한 제2 콘택 패드(CP12) 및 제3 콘택 패드(CP13)와 달리, 제2 루프형 분기부(126) 및 제4 루프형 분기부(146)에 대응하는 구성을 포함하지 않는다.
상기 제2 콘택 패드(CP52)는 제2 쌍의 도전 라인(L12A, L12B) 중 하나의 도전 라인(L12A)이 분기되는 제1 분기부(P12A)과, 다른 하나의 도전 라인(L12B)이 분기되는 제2 분기부(P12B)를 가지는 제2 패드 본체(522)를 포함한다.
상기 제3 콘택 패드(CP53)는 제3 쌍의 도전 라인(L13A, L13B) 중 하나의 도전 라인(L13A)이 분기되는 제1 분기부(P13A)과, 다른 하나의 도전 라인(L13B)이 분기되는 제2 분기부(P13B)를 가지는 제3 패드 본체(532)를 포함한다.
일부 실시예들에서, 상기 제1 콘택 패드(CP51)의 제1 루프형 분기부(116)와 상기 제2 콘택 패드(CP52)와의 사이의 최소 이격 거리인 제2 이격 거리(D2)는 제1 이격 거리(D1)와 대략 동일할 수 있다. 상기 제3 콘택 패드(CP53)와 제4 콘택 패드(CP14)의 제4 루프형 분기부(146)와의 사이의 최소 이격 거리인 제2 이격 거리(D2)는 제1 이격 거리(D1)와 대략 동일할 수 있다. 다른 일부 실시예들에서, 상기 제2 이격 거리(D2) 및 제3 이격 거리(D3) 중 적어도 하나는 상기 제1 이격 거리(D1)보다 더 작거나 더 클 수 있다.
도 10을 참조하면, 집적회로 소자(600)는 도 4에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 접속 영역(CON)에 배치되는 복수의 콘택 패드(CP60)는 복수의 도전 라인(L10) 중 선택되는 1 개의 도전 라인에 각각 1 개씩 연결되는 복수의 분할 콘택 패드(CP61A, CP61B, CP62A, CP62B, CP63A, CP63B, CP64A, CP64B)를 포함한다.
상기 복수의 콘택 패드(CP60)는 제1 쌍의 도전 라인(L11A, L11B) 중 하나의 도전 라인(L11A)에 일체로 연결된 제1 분할 콘택 패드(CP61A)와, 제1 쌍의 도전 라인(L11A, L11B) 중 다른 하나의 도전 라인(L11B)에 일체로 연결된 제2 분할 콘택 패드(CP61B)를 포함한다.
상기 제1 분할 콘택 패드(CP61A)는 제1 쌍의 도전 라인(L11A, L11B) 중 하나의 도전 라인(L11A)이 분기되는 제1 분기부(P11A)를 가지는 제1 패드 본체(612A)와, 상기 제1 패드 본체(612A)에 일체로 연결되고 제1 방향 (X 방향)에 교차하는 제2 방향 (도 10에서 Y 방향)으로 연장되는 말단부를 가지는 제1 후크(hook)형 분기부(616A)를 포함한다.
상기 제2 분할 콘택 패드(CP61B)는 제1 쌍의 도전 라인(L11A, L11B) 중 다른 하나의 도전 라인(L11B)이 분기되는 제2 분기부(P11B)를 가지는 제2 패드 본체(612B)와, 상기 제2 패드 본체(612B)에 일체로 연결되고 제1 방향 (X 방향)에 교차하는 제2 방향 (도 10에서 -Y 방향)으로 연장되는 말단부를 가지는 제2 후크형 분기부(616B)를 포함한다.
상기 제1 후크형 분기부(616A)의 말단부의 연장선과 상기 제2 후크형 분기부(616B)의 말단부의 연장선이 동일 선(E1) 상에 있도록 상기 제1 후크형 분기부(616A) 및 제2 후크형 분기부(616B)가 정렬된 상태로 배치될 수 있다. 상기 제1 후크형 분기부(616A) 및 제2 후크형 분기부(616B)는 서로 동일 또는 유사한 형상을 가질 수 있으며, 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
상기 복수의 콘택 패드(CP60)는 제2 쌍의 도전 라인(L12A, L12B) 중 하나의 도전 라인(L12A)에 일체로 연결된 제3 분할 콘택 패드(CP62A)와, 제2 쌍의 도전 라인(L12A, L12B) 중 다른 하나의 도전 라인(L12B)에 일체로 연결된 제4 분할 콘택 패드(CP62B)를 포함한다.
상기 제3 분할 콘택 패드(CP62A)는 제2 쌍의 도전 라인(L12A, L12B) 중 하나의 도전 라인(L12A)이 분기되는 제1 분기부(P12A)를 가지는 제3 패드 본체(622A)와, 상기 제3 패드 본체(622A)에 일체로 연결되고 제1 방향 (X 방향)에 교차하는 제2 방향 (도 10에서 Y 방향)으로 연장되는 말단부를 가지는 제3 후크형 분기부(626A)를 포함한다. 상기 제3 후크형 분기부(626A)는 제2 방향 (Y 방향)으로 상기 제1 후크형 분기부(616A)와 나란히 연장된다.
상기 제4 분할 콘택 패드(CP62B)는 제2 쌍의 도전 라인(L12A, L12B) 중 다른 하나의 도전 라인(L12B)이 분기되는 제2 분기부(P12B)를 가지는 제4 패드 본체(622B)와, 상기 제4 패드 본체(622B)에 일체로 연결되고 제1 방향 (X 방향)에 교차하는 제2 방향 (도 10에서 -Y 방향)으로 연장되는 말단부를 가지는 제4 후크형 분기부(626B)를 포함한다. 상기 제4 후크형 분기부(626B)는 제2 방향 (-Y 방향)으로 상기 제2 후크형 분기부(616B)와 나란히 연장된다.
상기 제3 후크형 분기부(626A)의 말단부의 연장선과 상기 제4 후크형 분기부(626B)의 말단부의 연장선이 동일 선(E2) 상에 있도록 상기 제3 후크형 분기부(626A) 및 제4 후크형 분기부(626B)가 정렬된 상태로 배치될 수 있다. 상기 제3 후크형 분기부(626A) 및 제4 후크형 분기부(626B)는 서로 동일 또는 유사한 형상을 가질 수 있으며, 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
상기 제3 후크형 분기부(626A)는 상기 제1 후크형 분기부(616A)와 다른 형상을 가지고, 상기 제1 후크형 분기부(616A)에 대면하도록 배치될 수 있다. 상기 제4 후크형 분기부(626B)는 상기 제2 후크형 분기부(616B)와 다른 형상을 가지고, 상기 제2 후크형 분기부(616B)에 대면하도록 배치될 수 있다.
상기 복수의 콘택 패드(CP60)는 제3 쌍의 도전 라인(L13A, L13B) 중 하나의 도전 라인(L13A)에 일체로 연결된 제5 분할 콘택 패드(CP63A)와, 제3 쌍의 도전 라인(L13A, L13B) 중 다른 하나의 도전 라인(L13B)에 일체로 연결된 제6 분할 콘택 패드(CP63B)를 포함한다.
상기 제5 분할 콘택 패드(CP63A)는 제3 쌍의 도전 라인(L13A, L13B) 중 하나의 도전 라인(L13A)이 분기되는 제1 분기부(P13A)를 가지는 제5 패드 본체(632A)와, 상기 제5 패드 본체(632A)에 일체로 연결되고 제1 방향 (X 방향)에 교차하는 제2 방향 (도 10에서 Y 방향)으로 연장되는 말단부를 가지는 제5 후크형 분기부(636A)를 포함한다.
상기 제6 분할 콘택 패드(CP63B)는 제3 쌍의 도전 라인(L13A, L13B) 중 다른 하나의 도전 라인(L13B)이 분기되는 제2 분기부(P13B)를 가지는 제6 패드 본체(632B)와, 상기 제6 패드 본체(632B)에 일체로 연결되고 제1 방향 (X 방향)에 교차하는 제2 방향 (도 10에서 -Y 방향)으로 연장되는 말단부를 가지는 제6 후크형 분기부(636B)를 포함한다. 상기 제5 후크형 분기부(636A)의 말단부의 연장선과 상기 제6 후크형 분기부(636B)의 말단부의 연장선이 동일 선(E3) 상에 있도록 상기 제5 후크형 분기부(636A) 및 제6 후크형 분기부(636B)가 정렬된 상태로 배치될 수 있다. 상기 제5 후크형 분기부(636A) 및 제6 후크형 분기부(636B)는 서로 동일 또는 유사한 형상을 가질 수 있으며, 상호 거울 대칭 형상을 가지도록 배치될 수 있다. 상기 제5 후크형 분기부(636A)는 상기 제3 후크형 분기부(626A)와 동일 또는 유사한 형상을 가질 수 있으며, 상호 거울 대칭 형상을 가지도록 배치될 수 있다. 상기 제6 후크형 분기부(636B)는 상기 제4 후크형 분기부(626B)와 동일 또는 유사한 형상을 가질 수 있으며, 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
상기 복수의 콘택 패드(CP60)는 제4 쌍의 도전 라인(L14A, L14B) 중 하나의 도전 라인(L14A)에 일체로 연결된 제7 분할 콘택 패드(CP64A)와, 제4 쌍의 도전 라인(L14A, L14B) 중 다른 하나의 도전 라인(L14B)에 일체로 연결된 제8 분할 콘택 패드(CP64B)를 포함한다.
상기 제7 분할 콘택 패드(CP64A)는 제4 쌍의 도전 라인(L14A, L14B) 중 하나의 도전 라인(L14A)이 분기되는 제1 분기부(P14A)를 가지는 제7 패드 본체(642A)와, 상기 제7 패드 본체(642A)에 일체로 연결되고 제1 방향 (X 방향)에 교차하는 제2 방향 (도 10에서 Y 방향)으로 연장되는 말단부를 가지는 제7 후크형 분기부(646A)를 포함한다.
상기 제8 분할 콘택 패드(CP64B)는 제4 쌍의 도전 라인(L14A, L14B) 중 다른 하나의 도전 라인(L14B)이 분기되는 제2 분기부(P14B)를 가지는 제8 패드 본체(642B)와, 상기 제8 패드 본체(642B)에 일체로 연결되고 제1 방향 (X 방향)에 교차하는 제2 방향 (도 10에서 -Y 방향)으로 연장되는 말단부를 가지는 제8 후크형 분기부(646B)를 포함한다.
상기 제7 후크형 분기부(646A)의 말단부의 연장선과 상기 제8 후크형 분기부(646B)의 말단부의 연장선이 동일 선(E4) 상에 있도록 상기 제7 후크형 분기부(646A) 및 제8 후크형 분기부(646B)가 정렬된 상태로 배치될 수 있다. 상기 제7 후크형 분기부(646A) 및 제8 후크형 분기부(646B)는 서로 동일 또는 유사한 형상을 가질 수 있으며, 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
상기 제7 후크형 분기부(626A)는 상기 제5 후크형 분기부(636A)와 다른 형상을 가지고, 상기 제5 후크형 분기부(636A)에 대면하도록 배치될 수 있다. 상기 제8 후크형 분기부(646B)는 상기 제6 후크형 분기부(636B)와 다른 형상을 가지고, 상기 제6 후크형 분기부(636B)에 대면하도록 배치될 수 있다.
상기 제7 후크형 분기부(646A)는 상기 제1 후크형 분기부(616A)와 동일 또는 유사한 형상을 가질 수 있으며, 상호 거울 대칭 형상을 가지도록 배치될 수 있다. 상기 제8 후크형 분기부(646B)는 상기 제2 후크형 분기부(616B)와 동일 또는 유사한 형상을 가질 수 있으며, 상호 거울 대칭 형상을 가지도록 배치될 수 있다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들의 제조 방법에 대하여 상세히 설명한다.
도 11a 내지 도 20b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 도면들이다. 도 11a 내지 도 20b에서, 도 11a, 도 12a, ..., 도 20a는 각각 도 4에 예시한 집적회로 소자(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이다. 도 11b, 도 12b, ..., 도 20b는 각각 도 11a, 도 12a, ..., 도 20a의 X - X' 선 단면 및 Y - Y' 선 단면을 보여주는 단면도이다. 도 11a 내지 도 20b에 있어서, 도 1 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도11a 및 도 11b를 참조하면, 기판(102)상에 피쳐층(804), 제1 하드마스크층(806), 제2 하드마스크층(808), 제3 하드마스크층(812), 제4 하드마스크층(814), 제5 하드마스크층(822), 및 제6 하드마스크층(824)을 차례로 형성하고, 상기 제6 하드마스크층(824) 위에 마스크 패턴(826)을 형성한다.
상기 기판(102)은 반도체 기판으로 이루어질 수 있다. 일부 실시예들에서, 상기 기판(102)은 Si 또는 Ge과 같은 반도체로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(102)은 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 또 다른 일부 실시예들에서, 상기 기판(102)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 기판(102)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 기판(102)은 비교적 높은 밀도로 배치되는 패턴들이 형성되는 제1 영역(AR1)과, 비교적 낮은 밀도로 배치되는 패턴들이 형성되는 제2 영역(AR2)을 포함한다. 상기 기판(102)의 제1 영역(AR1)은 셀 어레이 영역(CELL)의 일부이고, 기판(102)의 제2 영역(AR2)은 접속 영역(CON)의 일부이다.
일부 실시예들에서, 상기 피쳐층(804)은 도전막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 피쳐층(804)은 도 3c에 예시한 터널링 절연층(192), 전하 저장층(194), 블로킹 절연층(196), 및 게이트 전극층(198) 각각을 구성하는 데 필요한 막들의 적층 구조로 이루어질 수 있다.
상기 제1 하드마스크층(806), 제2 하드마스크층(808), 제3 하드마스크층(812), 제4 하드마스크층(814), 제5 하드마스크층(822), 및 제6 하드마스크층(824)은 각각 서로 이웃하는 층들에 대하여 식각 선택비를 가지는 물질로 이루어질 수 있다.
일부 실시예들에서, 제1 하드마스크층(806)은 실리콘 산화막으로 이루어지고, 제2 하드마스크층(808)은 폴리실리콘으로 이루어질 수 있다. 상기 제3 하드마스크층(812) 및 제5 하드마스크층(822)은 SOH 재료로 이루어지고, 상기 제4 하드마스크층(814) 및 제6 하드마스크층(824)은 실리콘 산화질화물로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 마스크 패턴(826)은 포토레지스트 패턴으로 이루어질 수 있다. 상기 마스크 패턴(826)은 기판(102)의 제1 영역(AR1)으로부터 제2 영역(AR2)까지 일체로 연장될 수 있다. 상기 마스크 패턴(826)은 셀 어레이 영역(CELL) 및 접속 영역(CON)에 걸쳐 제1 방향 (X 방향)으로 연장되도록 배치되는 2 개의 라인부(826A)와, 상기 2 개의 라인부(826A)에 일체로 연결되면서 제2 영역(AR2)상에 배치되고 제2 방향 (Y 방향)에서 상기 라인부(826A)보다 더 큰 폭을 가지는 본체부(826B)을 포함한다. 상기 본체부(826B)에는 2 개의 마스크 홀(826H)이 형성되어 있다. 상기 본체부(826B)의 제1 방향 (X 방향) 및 제2 방향 (Y 방향)의 크기, 그리고 상기 본체부(826B)에서 2 개의 마스크 홀(826H) 각각의 위치 및 제1 방향 (X 방향)의 크기는 최종적으로 형성하고자 하는 콘택 패드의 제1 방향 (X 방향)의 폭을 고려하여 결정될 수 있다.
일부 실시예들에서, 형성하고자 하는 집적회로 소자의 최소 피쳐사이즈가 1F일 때, 상기 라인부(826A) 각각의 제2 방향 (Y 방향)의 길이(LY1)는 적어도 3F이고, 상기 본체부(826B)에 형성된 마스크 홀(826H)의 제1 방향 (X 방향)의 폭(WX1)은 적어도 5F일 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
도 12a 및 도 12b를 참조하면, 마스크 패턴(826)(도 11a 및 도 11b 참조)을 식각 마스크로 이용하여 상기 제6 하드마스크층(824) 및 제5 하드마스크층(822)을 차례로 식각하여, 제5 하드마스크 패턴(822P) 및 제6 하드마스크 패턴(824P)을 포함하는 제1 구조물(P1)을 형성한다.
상기 제1 구조물(P1)은 셀 어레이 영역(CELL) 및 접속 영역(CON)에 걸쳐 제1 방향 (X 방향)으로 연장되도록 배치되는 2 개의 라인부(P1A)와, 상기 2 개의 라인부(P1A)에 일체로 연결되면서 제2 영역(AR2)상에 배치되고 제2 방향 (Y 방향)에서 상기 라인부(P1A)보다 더 큰 폭을 가지는 본체부(P1B)을 포함한다.
상기 제1 구조물(P1)의 본체부(P1B)에는 2 개의 마스크 홀(826H)에 대응하는 위치에 2 개의 기준 홀(H1, H2)이 형성된다. 상기 2 개의 기준 홀(H1, H2)은 제1 방향 (X) 방향에서 동일한 크기를 가질 수 있다. 상기 2 개의 기준 홀(H1, H2)을 통해 제4 하드마스크층(814)이 노출된다. 상기 제1 구조물(P1)은 원하는 최종 패턴을 형성하기 위한 기준 구조물로 이용될 수 있다.
상기 제6 하드마스크층(824) 및 제5 하드마스크층(822)을 차례로 식각하는 동안 또는 그 후에 상기 마스크 패턴(826)이 소모되거나 제거될 수 있다. 상기 제5 하드마스크층(822)을 식각하는 동안 상기 제6 하드마스크 패턴(824P)이 식각 마스크로 이용될 수 있다.
도 13a 및 도 13b를 참조하면, 제1 구조물(P1)의 노출 표면들과 제4 하드마스크층(814)의 노출 표면들을 균일한 두께로 덮는 제1 스페이서층(830)을 형성한다.
상기 제1 스페이서층(830)은 ALD (atomic layer deposition) 공정에 의해 형성된 실리콘 산화막으로 이루어질 수 있다. 상기 제1 스페이서층(830)은 상기 제1 구조물(P1)의 측벽을 약 1F의 폭으로 덮도록 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 제1 스페이서층(830) 위에서 제1 구조물(P1)의 일부 영역을 덮는 패드 정의 마스크(834)를 형성한다.
상기 패드 정의 마스크(834)는 제1 구조물(P1)에 형성된 2 개의 기준 홀(H1, H2) 중 하나의 기준 홀(H1)의 일부를 덮는 제1 패드 정의 마스크(834A)와, 상기 2 개의 기준 홀(H1, H2) 중 다른 하나의 기준 홀(H2)의 일부를 덮는 제2 패드 정의 마스크(834B)을 포함한다. 상기 제1 패드 정의 마스크(834A) 및 제2 패드 정의 마스크(834B)는 서로 분리되어 이격되도록 형성될 수 있다. 상기 제1 패드 정의 마스크(834A)에는 기준 홀(H1)의 일부와 수직으로 오버랩되는 제1 개구(OP1)가 형성되고, 상기 제2 패드 정의 마스크(834B)에는 기준 홀(H2)의 일부와 수직으로 오버랩되는 제2 개구(OP2)가 형성된다. 일부 실시예들에서, 상기 패드 정의 마스크(834)는 포토레지스트 패턴으로 이루어질 수 있다.
도 15a 및 도 15b를 참조하면, 패드 정의 마스크(834)를 식각 마스크로 이용하여 상기 패드 정의 마스크(834)의 주위에서 노출되는 제1 스페이서층(830)을 에치백하여 상기 제1 스페이서층(830)의 일부로부터 제1 스페이서(830S)를 형성하고, 제1 구조물(P1) 중 상기 패드 정의 마스크(834)의 주위에서 노출되는 부분들을 제거하여, 상기 제1 스페이서(830S) 및 패드 정의 마스크(834) 주위에서 제4 하드마스크층(814)을 노출시킨다.
제1 패드 정의 마스크(834A)에 형성된 제1 개구(OP1)와, 제2 패드 정의 마스크(834B)에 형성된 제2 개구(OP2)를 통해 상기 제1 스페이서(830S)의 일부가 노출될 수 있다. 상기 제1 스페이서(830S) 중 제1 개구(OP1)를 통해 노출되는 부분은 형성하고자 하는 집적회로 소자(100)(도 4 참조)에서 제1 콘택 패드(CP11)와 제2 콘택 패드(CP12)와의 사이의 최소 이격 거리를 제공하는 역할을 할 수 있다. 그리고, 상기 제1 스페이서(830S) 중 제2 개구(OP2)를 통해 노출되는 부분은 형성하고자 하는 집적회로 소자(100)(도 4 참조)에서 제3 콘택 패드(CP13)와 제4 콘택 패드(CP14)와의 사이의 최소 이격 거리를 제공하는 역할을 할 수 있다.
도 16a 및 도 16b를 참조하면, 도 15a 및 도 15b의 결과물에서 제1 패드 정의 마스크(834A) 및 제2 패드 정의 마스크(834B)을 제거한 후, 제1 스페이서(830S), 제1 스페이서층(830)의 잔류 부분, 및 제1 구조물(P1)의 잔류 부분을 식각 마스크로 이용하여 제4 하드마스크층(814) 및 제3 하드마스크층(812)을 차례로 식각하여, 제3 하드마스크 패턴(812P) 및 제4 하드마스크 패턴(814P)을 포함하는 제2 구조물(P2)을 형성한다.
상기 제2 구조물(P2)에는 도 15a에 예시한 제1 구조물(P1)의 기준 홀(H1)에 대응하는 위치에 형성된 제1 패드 홀(PH1), 제1 패드 정의 마스크(834A)의 제1 개구(OP1)에 대응하는 위치에 형성된 제2 패드 홀(PH2), 제2 패드 정의 마스크(834B)의 제2 개구(OP2)에 대응하는 위치에 형성된 제3 패드 홀(PH3), 및 제1 구조물(P1)의 기준 홀(H2)에 대응하는 위치에 형성된 제4 패드 홀(PH4)이 형성된다. 또한, 상기 제2 구조물(P2)은 도 15a에서 예시하는 제1 스페이서(830S)에 대응하는 형상의 라인 구조(LP1)를 포함한다.
상기 제4 하드마스크층(814) 및 제3 하드마스크층(812)을 차례로 식각하는 동안 또는 그 후에 제1 스페이서(830S)가 소모되거나 제거될 수 있다. 상기 제3 하드마스크층(812)을 식각하는 동안 제4 하드마스크 패턴(814P)이 식각 마스크로 이용될 수 있다.
상기 제2 구조물(P2)을 구성하는 제4 하드마스크 패턴(814P) 중 라인 구조(LP1)를 구성하는 부분의 제4 하드마스크 패턴(814P)의 두께는 상기 제2 구조물(P2)의 다른 부분들을 구성하는 제4 하드마스크 패턴(814P)의 두께보다 더 작을 수 있다. 이는, 제4 하드마스크 패턴(814P) 중 라인 구조(LP1)를 구성하는 부분이 다른 부분들에 비해 작은 폭을 가지는 것에 기인한다. 즉, 제4 하드마스크 패턴(814P) 중 라인 구조(LP1)를 구성하는 부분은 다른 부분들보다 작은 폭을 가지므로, 제4 하드마스크 패턴(814P)을 식각 마스크로 이용하여 제3 하드마스크층(812)을 식각하는 동안 3 차원 식각 효과에 의해 제4 하드마스크 패턴(814P) 중 폭이 좁은 부분에서는 그 상면 및 측벽들에서 각각 소모량이 증가되고, 그 결과 비교적 폭이 큰 다른 부분들의 경우보다 더 작은 두께만 남게 될 수 있다.
도 17a 및 도 17b를 참조하면, 제2 구조물(P2) 및 제2 하드마스크층(808)의 노출 표면들을 균일한 두께로 덮는 제2 스페이서층(도시 생략)을 형성한 후, 상기 제2 스페이서층을 에치백하여, 상기 제2 구조물(P2)의 측벽들을 덮는 제2 스페이서(840S)를 형성한다.
상기 제2 스페이서층은 ALD 공정에 의해 형성된 실리콘 산화막으로 이루어질 수 있다. 상기 제2 스페이서(840S)는 제1 내지 제4 패드 홀(PH1, PH2, PH3, PH4) 각각의 내부 측벽들 및 상기 제2 구조물(P2)의 외부 측벽들을 약 1F의 폭으로 덮도록 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 제2 구조물(P2) 중 라인 구조(LP1)(도 17a 및 도 17b 참조) 부분 만을 선택적으로 제거한다. 도 18a에서는 설명의 편의를 위하여 제3 하드마스크 패턴(812P)을 덮고 있는 제4 하드마스크 패턴(814P)의 도시를 생략하였다.
상기 제2 구조물(P2) 중 라인 구조(LP1) 부분 만을 선택적으로 제거하기 위하여, 제2 구조물(P2)을 구성하는 제4 하드마스크 패턴(814P)의 두께 차이를 이용할 수 있다. 즉, 상기 제4 하드마스크 패턴(814P) 중 라인 구조(LP1) 부분을 제외한 다른 부분들에서는 제3 하드마스크 패턴(812P)을 덮는 상태로 남고 상기 라인 구조(LP1) 부분에서는 제3 하드마스크 패턴(812P)이 노출되도록 상기 제4 하드마스크 패턴(814P)을 일부 두께만큼 제거할 수 있다. 그 결과, 상기 제2 구조물(P2) 중 라인 구조(LP1) 부분에서는 제3 하드마스크 패턴(812P)이 노출되고, 상기 라인 구조(LP1)를 제외한 부분에서는 상기 제3 하드마스크 패턴(812P)이 노출되지 않을 수 있다. 그 후, 제3 하드마스크 패턴(812P) 중 라인 구조(LP1) 부분에서 노출된 부분들을 제거하여, 제2 스페이서(840S)에 의해 한정되는 라인 공간(LS)이 남게 될 수 있다. 일부 실시예들에서, 제3 하드마스크 패턴(812P) 중 라인 구조(LP1) 부분에서 노출된 부분들을 제거하기 위하여 등방성 건식 식각 공정을 이용할 수 있다.
상기 제3 하드마스크 패턴(812P) 중 라인 구조(LP1) 부분에서 노출된 부분들을 제거하는 동안, 상기 제3 하드마스크 패턴(812P) 중 비교적 넓은 폭을 가지는 부분들로서 제4 하드마스크 패턴(814P)으로 덮여 있는 부분들에서도 식각 분위기의 확산에 의해 상기 라인 공간(LS)에 인접한 일부 영역에서 상기 제3 하드마스크 패턴(812P)의 일부가 제거되어, 서로 이격된 서로 다른 라인 공간(LS)들을 서로 연통시키는 연통 공간(CS)이 형성될 수 있다. 상기 연통 공간(CS)이 형성되는 동안 상기 제4 하드마스크 패턴(814P) 중 라인 구조(LP1) 부분을 제외한 부분에서 상기 제3 하드마스크 패턴(812P)을 덮고 있는 부분은 제거되지 않고 남게 되어, 상기 연통 공간(CS)이 형성된 후, 상기 연통 공간(CS)은 상기 제4 하드마스크 패턴(814P)으로 덮여 있는 상태를 유지할 수 있다.
도 19a 및 도 19b를 참조하면, 도 18a 및 도 18b의 결과물에 남아 있는 제2 구조물(P2) 및 제2 스페이서(840S)를 식각 마스크로 이용하여 제2 하드마스크층(808)을 식각하여 제2 하드마스크 패턴(808P)을 형성한다. 그 후, 제2 하드마스크 패턴(808P)을 식각 마스크로 이용하여 제1 하드마스크층(806)을 식각하여 제1 하드마스크 패턴(806P)을 형성하고, 피쳐층(804)을 노출시킨다.
도 20a 및 도 20b를 참조하면, 제1 하드마스크 패턴(806P)을 식각 마스크로 이용하여 피쳐층(804)(도 19a 및 도 19b 참조)을 식각하여 피쳐 패턴(804P1)을 형성한다.
그 후, 상기 피쳐 패턴(804P1) 상에 남아 있는 불필요한 막들을 제거하고, 피쳐 패턴(804P1)의 일부 영역, 예를 들면 피쳐 패턴(804P1) 중 "TR"로 표시한 영역들을 제거할 수 있다. 그 결과 남게 되는 피쳐 패턴(804P1)은 도 4에 예시한 복수의 도전 라인(L10) 및 복수의 콘택 패드(CP10)를 포함할 수 있다.
이상, 도 11a 내지 도 20b를 참조하여 도 4에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명하였으나, 본 발명의 기술적 사상은 상기 예시한 바에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 도 11a 내지 도 20b를 참조하여 설명한 바로부터 다양한 변형 및 변경이 가능하다.
도 11a 내지 도 20b를 참조하여 설명한 예시적인 실시예들에 따른 집적회로 소자의 제조 방법에서, 패턴의 폭이 비교적 작은 영역인 제1 영역(AR1)과 패턴의 폭이 비교적 큰 제2 영역(AR2)에서 각각 위치에 따라 서로 다른 폭을 가지는 복수의 패턴들을 형성할 수 있다. 따라서, 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치로 반복 형성되고 미세한 폭을 가지는 복수의 미세 패턴을 형성하는 데 있어서 위치에 따라 서로 다른 폭을 가지는 복수의 미세 패턴을 용이하게 구현할 수 있다. 또한, 복수의 콘택 패드가 각각 서로 이격된 2 개의 도전 라인을 공유하는 구조를 가지는 집적회로 소자를 형성하는 데 있어서, 접속 영역(CON)에서 콘택 패드를 2 개로 분리하기 위한 별도의 트리밍 공정을 생략할 수 있다. 따라서, 집적회로 소자의 제조 공정을 단순화할 수 있으며, 복수의 미세 패턴을 형성하는 데 있어서 공정 마진을 확보할 수 있다.
도 21a 내지 도 26b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 도면들이다. 도 21a 내지 도 26b에서, 도 21a, 도 22a, ..., 도 22a는 각각 도 5에 예시한 집적회로 소자(200)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이다. 도 21b, 도 22b, ..., 도 26b는 각각 도 21a, 도 22a, ..., 도 22a의 X - X' 선 단면 및 Y - Y' 선 단면을 보여주는 단면도이다. 도 21a 내지 도 26b에 있어서, 도 1 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 21a 및 도 21b를 참조하면, 도 11a 내지 도 13b를 참조하여 설명한 바와 같은 방법으로 제1 구조물(P1)의 노출 표면들과 제4 하드마스크층(814)의 노출 표면들을 균일한 두께로 덮는 제1 스페이서층(830)을 형성한 후, 제1 스페이서층(830) 위에서 제1 구조물(P1)의 일부 영역을 덮는 패드 정의 마스크(835)를 형성한다.
상기 패드 정의 마스크(835)는 서로 이격된 제1 내지 제4 패드 정의 마스크(835A, 835B, 835C, 835D)를 포함한다. 상기 제1 내지 제4 패드 정의 마스크(835A, 835B, 835C, 835D) 중 제1 및 제4 패드 정의 마스크(835A, 835D)는 각각 접속 영역(CON)에서 제1 구조물(P1)의 에지부를 덮고, 제2 및 제3 패드 정의 마스크(835B, 835C)는 각각 제1 구조물(P1)에 형성된 기준 홀(H1, H2)의 일부를 덮도록 형성될 수 있다. 제1 및 제2 패드 정의 마스크(835A, 835B)는 제1 간격(DT1)을 사이에 두고 이격될 수 있다. 상기 제1 간격(DT1)은 기준 홀(H1) 일부와 수직으로 오버랩되는 영역에 대응할 수 있다. 제3 및 제4 패드 정의 마스크(835C, 835D)는 제2 간격(DT2)을 사이에 두고 이격될 수 있다. 상기 제2 간격(DT2)은 기준 홀(H2) 일부와 수직으로 오버랩되는 영역에 대응할 수 있다. 제1 방향 (X 방향)에서, 상기 제1 간격(DT1) 및 제2 간격(DT2)은 동일한 크기일 수 있다. 일부 실시예들에서, 상기 패드 정의 마스크(835)는 포토레지스트 패턴으로 이루어질 수 있다.
도 22a 및 도 22b를 참조하면, 도 15a 및 도 15b를 참조하여 설명한 바와 유사한 방법으로, 패드 정의 마스크(835)를 식각 마스크로 이용하여 상기 패드 정의 마스크(835)의 주위에서 노출되는 제1 스페이서층(830)을 에치백하여 상기 제1 스페이서층(830)의 일부로부터 제1 스페이서(830S)를 형성하고, 제1 구조물(P1) 중 상기 패드 정의 마스크(835)의 주위에서 노출되는 부분들을 제거하여, 상기 제1 스페이서(830S) 및 패드 정의 마스크(835) 주위에서 제4 하드마스크층(814)을 노출시킨다.
도 21a에 예시한 제1 및 제2 패드 정의 마스크(835A, 835B) 사이의 제1 간격(DT1)과, 제3 및 제4 패드 정의 마스크(835C, 835D)의 제2 간격(DT2)을 통해 상기 제1 스페이서(830S)의 일부가 노출될 수 있다. 상기 제1 스페이서(830S) 중 제1 간격(DT1)을 통해 노출되는 부분은 형성하고자 하는 집적회로 소자(200)(도 5 참조)에서 제1 콘택 패드(CP21)와 제2 콘택 패드(CP22)와의 사이의 최소 이격 거리를 제공하는 역할을 할 수 있다. 그리고, 상기 제1 스페이서(830S) 중 제2 간격(DT2)을 통해 노출되는 부분은 형성하고자 하는 집적회로 소자(200)(도 5 참조)에서 제3 콘택 패드(CP23)와 제4 콘택 패드(CP24)와의 사이의 최소 이격 거리를 제공하는 역할을 할 수 있다.
도 23a 및 도 23b를 참조하면, 도 16a 및 도 16b를 참조하여 설명한 바와 유사한 방법으로, 도 22a 및 도 22b의 결과물에서 패드 정의 마스크(835)를 제거한 후, 제1 스페이서(830S), 제1 스페이서층(830)의 잔류 부분, 및 제1 구조물(P1)의 잔류 부분을 식각 마스크로 이용하여 제4 하드마스크층(814) 및 제3 하드마스크층(812)을 차례로 식각하여, 제3 하드마스크 패턴(812P) 및 제4 하드마스크 패턴(814P)을 포함하는 제2 구조물(P2)을 형성한다.
상기 제2 구조물(P2)에는 도 21a에 예시한 제1 간격(DT1)에 대응하는 위치에 형성된 제1 패드 홀(PH1), 제1 구조물(P1)의 기준 홀(H1)에 대응하는 위치에 형성된 제2 패드 홀(PH2), 제1 구조물(P1)의 기준 홀(H2)에 대응하는 위치에 형성된 제3 패드 홀(PH3), 및 제2 간격(DT2)에 대응하는 위치에 형성된 제4 패드 홀(PH4)이 형성될 수 있다. 또한, 상기 제2 구조물(P2)은 도 22a에 예시한 제1 스페이서(830S)에 대응하는 형상의 라인 구조(LP2)를 포함한다.
도 24a 및 도 24b를 참조하면, 도 17a 및 도 17b를 참조하여 설명한 바와 유사한 방법으로, 제2 구조물(P2) 및 제2 하드마스크층(808)의 노출 표면들을 균일한 두께로 덮는 제2 스페이서층(도시 생략)을 형성한 후, 상기 제2 스페이서층을 에치백하여, 상기 제2 구조물(P2)의 측벽들을 덮는 제2 스페이서(840S)를 형성한다.
도 25a 및 도 25b를 참조하면, 도 18a 및 도 18b를 참조하여 설명한 바와 유사한 방법으로, 제2 구조물(P2) 중 라인 구조(LP2)(도 24a 및 도 24b 참조) 부분 만을 선택적으로 제거한다. 도 25a에서는 설명의 편의를 위하여 제3 하드마스크 패턴(812P)을 덮고 있는 제4 하드마스크 패턴(814P)의 도시를 생략하였다.
상기 제2 구조물(P2) 중 라인 구조(LP2) 부분 만을 선택적으로 제거하기 위하여, 제2 구조물(P2)을 구성하는 제4 하드마스크 패턴(814P)의 두께 차이를 이용할 수 있다. 즉, 상기 제4 하드마스크 패턴(814P) 중 라인 구조(LP2) 부분을 제외한 다른 부분들은 제3 하드마스크 패턴(812P)을 덮는 상태로 남게 되고 상기 라인 구조(LP2) 부분에서는 제3 하드마스크 패턴(812P)이 노출되도록 상기 제4 하드마스크 패턴(814P)을 일부 두께만큼 제거할 수 있다. 그 결과, 상기 제2 구조물(P2) 중 라인 구조(LP2) 부분에서는 제3 하드마스크 패턴(812P)이 노출될 수 있다. 그 후, 제3 하드마스크 패턴(812P) 중 라인 구조(LP2) 부분에서 노출된 부분들을 제거하여, 제2 스페이서(840S)에 의해 한정되는 라인 공간(LS)이 남게 될 수 있다. 일부 실시예들에서, 제3 하드마스크 패턴(812P) 중 라인 구조(LP2) 부분에서 노출된 부분들을 제거하기 위하여 등방성 건식 식각 공정을 이용할 수 있다.
상기 제3 하드마스크 패턴(812P) 중 라인 구조(LP2) 부분에서 노출된 부분들을 제거하는 동안, 상기 제3 하드마스크 패턴(812P) 중 비교적 넓은 폭을 가지는 부분들로서 제4 하드마스크 패턴(814P)으로 덮여 있는 부분들에서도 식각 분위기의 확산에 의해 상기 라인 공간(LS)에 인접한 일부 영역에서 상기 제3 하드마스크 패턴(812P)의 일부가 제거되어, 서로 이격된 서로 다른 라인 공간(LS)들을 서로 연통시키는 연통 공간(CS)이 형성될 수 있다.
도 26a 및 도 26b를 참조하면, 도 19a 내지 도 20b를 참조하여 설명한 바와 유사한 방법으로, 도 25a 및 도 25b의 결과물에 남아 있는 제2 구조물(P2) 및 제2 스페이서(840S)를 식각 마스크로 이용하여 제2 하드마스크층(808)을 식각하여 제2 하드마스크 패턴(808P)을 형성하고, 상기 제2 하드마스크 패턴(808P)을 식각 마스크로 이용하여 제1 하드마스크층(806)을 식각하여 제1 하드마스크 패턴(806P)을 형성한다. 그 후, 제1 하드마스크 패턴(806P)을 식각 마스크로 이용하여 피쳐층(804)을 식각하여 피쳐 패턴(804P2)을 형성하고, 상기 피쳐 패턴(804P2) 상에 남아 있는 불필요한 막들을 제거하고, 피쳐 패턴(804P2)의 일부 영역, 예를 들면 피쳐 패턴(804P2) 중 "TR"로 표시한 영역들을 제거하여, 도 5에 예시한 복수의 도전 라인(L10) 및 복수의 콘택 패드(CP20)를 형성할 수 있다.
이상, 도 21a 내지 도 26b를 참조하여 도 5에 예시한 집적회로 소자(200)의 예시적인 제조 방법을 설명하였으나, 본 발명의 기술적 사상은 상기 예시한 바에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 도 21a 내지 도 26b를 참조하여 설명한 바로부터 다양한 변형 및 변경이 가능하다.
도 21a 내지 도 26b를 참조하여 설명한 예시적인 실시예들에 따른 집적회로 소자의 제조 방법에서, 패턴의 폭이 비교적 작은 영역인 제1 영역(AR1)과 패턴의 폭이 비교적 큰 제2 영역(AR2)에서 각각 위치에 따라 서로 다른 폭을 가지는 복수의 패턴들을 형성할 수 있다. 따라서, 포토리소그래피 공정에서의 해상 한계를 초월하는 미세 피치로 반복 형성되고 미세한 폭을 가지는 복수의 미세 패턴을 형성하는 데 있어서 위치에 따라 서로 다른 폭을 가지는 복수의 미세 패턴을 용이하게 구현할 수 있다. 또한, 복수의 콘택 패드가 각각 서로 이격된 2 개의 도전 라인을 공유하는 구조를 가지는 집적회로 소자를 형성하는 데 있어서, 접속 영역(CON)에서 콘택 패드를 2 개로 분리하기 위한 별도의 트리밍 공정을 생략할 수 있다. 따라서, 집적회로 소자의 제조 공정을 단순화할 수 있으며, 복수의 미세 패턴을 형성하는 데 있어서 공정 마진을 확보할 수 있다.
도 27a 내지 도 27c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 도면들로서, 도 21a 내지 도 26b를 참조하여 설명한 집적회로 소자의 제조 방법의 변형예를 설명하기 위한 평면도들이다. 도 27a 내지 도 27c에 있어서, 도 1 내지 도 26b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 27a를 참조하면, 도 21a 및 도 21b를 참조하여 설명한 바에 따라, 제1 스페이서층(830) 위에서 제1 구조물(P1)을 덮는 패드 정의 마스크(835Q)를 형성한다. 상기 패드 정의 마스크(835Q)는 제1 내지 제4 패드 정의 마스크(835A, 835B, 835C, 835D) 중 적어도 일부에 리세스 방지용 마스크부(Q1, Q2, Q3, Q4)를 더 포함하는 것을 제외하고, 도 21a 및 도 21b를 참조하여 설명한 패드 정의 마스크(835)와 대체로 동일한 구성을 가진다.
도 27b를 참조하면, 도 22a 내지 도 25b를 참조하여 설명한 바와 같은 공정들을 수행하여, 제2 구조물(P2) 중 라인 구조(LP2)(도 24a 및 도 24b 참조) 부분 만을 선택적으로 제거한다.
제3 하드마스크 패턴(812P) 중 라인 구조(LP2) 부분에서 노출된 부분들을 제거하는 동안, 도 25a 및 도 25b를 참조하여 설명한 바와 같이 상기 제3 하드마스크 패턴(812P) 중 비교적 넓은 폭을 가지는 부분들로서 제4 하드마스크 패턴(814P)으로 덮여 있는 부분들에서도 식각 분위기의 확산에 의해 상기 라인 공간(LS)에 인접한 일부 영역에서 상기 제3 하드마스크 패턴(812P)의 일부가 제거되어, 서로 이격된 서로 다른 라인 공간(LS)들을 서로 연통시키는 연통 공간(CS)이 형성될 수 있다. 단, 본 예에서는 패드 정의 마스크(835Q)의 일부 영역에 리세스 방지용 마스크부(Q1, Q2, Q3, Q4)를 더 포함하도록 형성됨으로써, 상기 연통 공간(CS)을 형성하는 데 필요한 영역이 아닌 영역, 예를 들면 도 27b에서 "RR"로 표시한 부분에서 제3 하드마스크 패턴(812P)이 불필요하게 제거되는 것을 방지할 수 있다.
도 27c를 참조하면, 도 27b의 결과물에 남아 있는 제2 구조물(P2) 및 제2 스페이서(840S)를 이용하여 도 26a 및 도 26b를 참조하여 설명한 바와 유사한 방법으로 피쳐 패턴(804P3)을 형성한다.
도 27a 내지 도 27c를 참조하여 설명한 집적회로 소자의 제조 방법에 따르면, 콘택 패드를 형성하는 데 필요한 하드마스크 패턴의 과다한 소모를 방지함으로써, 접속 영역(CON)에 형성되는 콘택 패드들의 유효 면적을 증가시킬 수 있다.
도 28a 내지 도 33b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 도면들이다. 도 28a 내지 도 33b에서, 도 28a, 도 29a, ..., 도 33a는 각각 도 6에 예시한 집적회로 소자(300)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이다. 도 28b, 도 29b, ..., 도 33b는 각각 도 28a, 도 29a, ..., 도 33a의 X - X' 선 단면 및 Y - Y' 선 단면을 보여주는 단면도이다. 도 28a 내지 도 33b에 있어서, 도 1 내지 도 27b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 28a 및 도 28b를 참조하면, 도 11a 내지 도 13b를 참조하여 설명한 바와 유사한 방법으로 제1 구조물(P1)의 노출 표면들과 제4 하드마스크층(814)의 노출 표면들을 균일한 두께로 덮는 제1 스페이서층(830)을 형성한 후, 제1 스페이서층(830) 위에서 제1 구조물(P1)을 덮는 패드 정의 마스크(836)를 형성한다.
상기 패드 정의 마스크(836)는 서로 이격된 제1 내지 제4 패드 정의 마스크(836A, 836B, 836C, 836D)를 포함한다. 상기 제1 내지 제4 패드 정의 마스크(836A, 836B, 836C, 836D) 중 제1 및 제4 패드 정의 마스크(836A, 836D)는 각각 접속 영역(CON)에서 제1 구조물(P1)의 에지부를 덮고, 제2 및 제3 패드 정의 마스크(836B, 836C)는 각각 제1 구조물(P1)에 형성된 기준 홀(H1, H2)의 일부를 덮도록 형성될 수 있다. 제2 및 제3 패드 정의 마스크(836B, 836C)는 도 21a에 예시한 제2 및 제3 패드 정의 마스크(835B, 835C)와 달리, 상기 기준 홀(H1, H2) 각각에 대하여 복수의 서로 이격된 영역들이 상기 제2 및 제3 패드 정의 마스크(836B, 836C)로 덮이지 않도록 하기 위한 평면 형상을 가질 수 있다. 예를 들면, 도 28a에 예시한 바와 같이, 상기 제2 및 제3 패드 정의 마스크(836B, 836C)는 복수의 돌출부를 포함하는 평면 형상을 가질 수 있다. 일부 실시예들에서, 상기 패드 정의 마스크(836)는 포토레지스트 패턴으로 이루어질 수 있다.
도 29a 및 도 29b를 참조하면, 도 15a 및 도 15b를 참조하여 설명한 바와 유사한 방법으로, 패드 정의 마스크(836)를 식각 마스크로 이용하여 상기 패드 정의 마스크(836)의 주위에서 노출되는 제1 스페이서층(830)을 에치백하여 상기 제1 스페이서층(830)의 일부로부터 제1 스페이서(830S)를 형성하고, 제1 구조물(P1) 중 상기 패드 정의 마스크(836)의 주위에서 노출되는 부분들을 제거하여, 상기 제1 스페이서(830S) 및 패드 정의 마스크(836) 주위에서 제4 하드마스크층(814)을 노출시킨다.
도 30a 및 도 30b를 참조하면, 도 16a 및 도 16b를 참조하여 설명한 바와 유사한 방법으로, 도 29a 및 도 29b의 결과물에서 패드 정의 마스크(836)를 제거한 후, 제1 스페이서(830S), 제1 스페이서층(830)의 잔류 부분, 및 제1 구조물(P1)의 잔류 부분을 식각 마스크로 이용하여 제4 하드마스크층(814) 및 제3 하드마스크층(812)을 차례로 식각하여, 제3 하드마스크 패턴(812P) 및 제4 하드마스크 패턴(814P)을 포함하는 제2 구조물(P2)을 형성한다.
상기 제2 구조물(P2)에는 제1 내지 제4 패드 홀(PH1, PH2, PH3, PH4)이 형성될 수 있다. 또한, 상기 제2 구조물(P2)은 도 22a에서 예시하는 제1 스페이서(830S)에 대응하는 형상의 라인 구조(LP3)를 포함한다.
도 31a 및 도 31b를 참조하면, 도 17a 및 도 17b를 참조하여 설명한 바와 유사한 방법으로, 제2 구조물(P2) 및 제2 하드마스크층(808)의 노출 표면들을 균일한 두께로 덮는 제2 스페이서층(도시 생략)을 형성한 후, 상기 제2 스페이서층을 에치백하여, 상기 제2 구조물(P2)의 측벽들을 덮는 제2 스페이서(840S)를 형성한다.
도 32a 및 도 32b를 참조하면, 도 18a 및 도 18b를 참조하여 설명한 바와 유사한 방법으로, 제2 구조물(P2) 중 라인 구조(LP3)(도 31a 및 도 31b 참조) 부분 만을 선택적으로 제거한다. 도 32a에서는 설명의 편의를 위하여 제3 하드마스크 패턴(812P)을 덮고 있는 제4 하드마스크 패턴(814P)의 도시를 생략하였다.
상기 제2 구조물(P2) 중 라인 구조(LP3) 부분 만을 선택적으로 제거하기 위하여, 제2 구조물(P2)을 구성하는 제4 하드마스크 패턴(814P)의 두께 차이를 이용할 수 있다. 그 결과, 상기 제2 구조물(P2) 중 라인 구조(LP3) 부분에서는 제3 하드마스크 패턴(812P)이 노출될 수 있다. 그 후, 제3 하드마스크 패턴(812P) 중 라인 구조(LP3) 부분에서 노출된 부분들을 제거하여, 제2 스페이서(840S)에 의해 한정되는 라인 공간(LS)이 남게 될 수 있다. 일부 실시예들에서, 제3 하드마스크 패턴(812P) 중 라인 구조(LP3) 부분에서 노출된 부분들을 제거하기 위하여 등방성 건식 식각 공정을 이용할 수 있다.
상기 제3 하드마스크 패턴(812P) 중 라인 구조(LP3) 부분에서 노출된 부분들을 제거하는 동안, 상기 제3 하드마스크 패턴(812P) 중 비교적 넓은 폭을 가지는 부분들로서 제4 하드마스크 패턴(814P)으로 덮여 있는 부분들에서도 식각 분위기의 확산에 의해 상기 라인 공간(LS)에 인접한 일부 영역에서 상기 제3 하드마스크 패턴(812P)의 일부가 제거되어, 서로 이격된 서로 다른 라인 공간(LS)들을 서로 연통시키는 연통 공간(CS)이 형성될 수 있다.
도 33a 및 도 33b를 참조하면, 도 19a 내지 도 20b를 참조하여 설명한 바와 유사한 방법으로, 도 32a 및 도 32b의 결과물에 남아 있는 제2 구조물(P2) 및 제2 스페이서(840S)를 식각 마스크로 이용하여 제2 하드마스크층(808)을 식각하여 제2 하드마스크 패턴(808P)을 형성하고, 상기 제2 하드마스크 패턴(808P)을 식각 마스크로 이용하여 제1 하드마스크층(806)을 식각하여 제1 하드마스크 패턴(806P)을 형성한다. 그 후, 제1 하드마스크 패턴(806P)을 식각 마스크로 이용하여 피쳐층(804)을 식각하여 피쳐 패턴(804P4)을 형성하고, 상기 피쳐 패턴(804P4) 상에 남아 있는 불필요한 막들을 제거하고, 피쳐 패턴(804P4)의 일부 영역, 예를 들면 피쳐 패턴(804P4) 중 "TR"로 표시한 영역들을 제거하여, 도 6에 예시한 복수의 도전 라인(L10) 및 복수의 콘택 패드(CP30)를 형성할 수 있다.
이상, 도 28a 내지 도 33b를 참조하여 도 6에 예시한 집적회로 소자(300)의 예시적인 제조 방법을 설명하였으나, 본 발명의 기술적 사상은 상기 예시한 바에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 도 28a 내지 도 33b를 참조하여 설명한 바로부터 다양한 변형 및 변경이 가능하다.
도 28a 내지 도 33b를 참조하여 설명한 예시적인 실시예들에 따른 집적회로 소자의 제조 방법에서는 복수의 콘택 패드가 각각 서로 이격된 2 개의 도전 라인을 공유하는 구조를 가지는 집적회로 소자를 형성하는 데 있어서, 접속 영역(CON)에서 콘택 패드를 2 개로 분리하기 위한 별도의 트리밍 공정을 생략할 수 있다. 따라서, 집적회로 소자의 제조 공정을 단순화할 수 있으며, 복수의 미세 패턴을 형성하는 데 있어서 공정 마진을 확보할 수 있다.
도 34는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 평면도이다. 도 34를 참조하여 도 7에 예시한 집적회로 소자(300A)의 제조 방법을 설명한다. 도 34에 있어서, 도 1 내지 도 33b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7에 예시한 집적회로 소자(300A)를 제조하기 위하여 도 28a 내지 도 33b를 참조하여 설명한 방법과 대체로 동일한 방법을 이용할 수 있다. 단, 도 32a 및 도 32b를 참조하여 설명한 공정에서 상기 제3 하드마스크 패턴(812P) 중 라인 구조(LP3) 부분에서 노출된 부분들을 제거하는 동안, 상기 제3 하드마스크 패턴(812P) 중 비교적 넓은 폭을 가지는 부분들을 일부 제거하여 연통 공간(CS)을 형성할 때, 상기 연통 공간(CS)에서 제3 하드마스크 패턴(812P)의 제거량을 조절하여, 도 34에 예시한 바와 같이, 상기 연통 공간(CS) 내에 상기 제3 하드마스크 패턴(812P)의 일부가 아일랜드 형상으로 남도록 할 수 있다.
그 후, 도 33a 및 도 33b를 참조하여 설명한 공정을 수행하여, 도 7에 예시한 바와 같이 아일랜드형 더미 패턴(DP)을 더 포함하는 집적회로 소자(300A)를 제조할 수 있다.
도 35a 내지 도 40b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 도면들이다. 도 35a 내지 도 40b에서, 도 35a, 도 36a, ..., 도 40a는 각각 도 8에 예시한 집적회로 소자(400)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이다. 도 35b, 도 36b, ..., 도 40b는 각각 도 35a, 도 36a, ..., 도 40a의 X - X' 선 단면 및 Y - Y' 선 단면을 보여주는 단면도이다. 도 35a 내지 도 40b에 있어서, 도 1 내지 도 34에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 35a 및 도 35b를 참조하면, 도 11a 내지 도 13b를 참조하여 설명한 바와 유사한 방법으로 제1 구조물(P1)의 노출 표면들과 제4 하드마스크층(814)의 노출 표면들을 균일한 두께로 덮는 제1 스페이서층(830)을 형성한 후, 제1 스페이서층(830) 위에서 제1 구조물(P1)을 덮는 패드 정의 마스크(837)를 형성한다.
상기 패드 정의 마스크(837)는 도 14a 및 도 14b를 참조하여 설명한 패드 정의 마스크(834)와 대체로 동일한 구성을 가진다. 상기 패드 정의 마스크(837)는 제1 구조물(P1)에 형성된 2 개의 기준 홀(H1, H2) 중 하나의 기준 홀(H1)의 일부를 덮는 제1 패드 정의 마스크(837A)와, 상기 2 개의 기준 홀(H1, H2) 중 다른 하나의 기준 홀(H2)의 일부를 덮는 제2 패드 정의 마스크(837B)을 포함한다. 상기 제1 패드 정의 마스크(837A) 및 제2 패드 정의 마스크(837B)는 서로 분리되어 있을 수 있다. 단, 도 14a 및 도 14b를 참조하여 설명한 패드 정의 마스크(834)와 달리, 상기 패드 정의 마스크(837) 중 제1 패드 정의 마스크(837A)에는 기준 홀(H1)의 일부와 수직으로 오버랩되는 2 개의 제1 개구(OP11, OP12)가 형성되고, 상기 제2 패드 정의 마스크(837B)에는 기준 홀(H2)의 일부와 수직으로 오버랩되는 2 개의 제2 개구(OP21,OP22)가 형성된다. 일부 실시예들에서, 상기 패드 정의 마스크(837)는 포토레지스트 패턴으로 이루어질 수 있다.
도 36a 및 도 36b를 참조하면, 도 15a 및 도 15b를 참조하여 설명한 바와 유사한 방법으로, 패드 정의 마스크(837)를 식각 마스크로 이용하여 상기 패드 정의 마스크(837)의 주위에서 노출되는 제1 스페이서층(830)을 에치백하여 상기 제1 스페이서층(830)의 일부로부터 제1 스페이서(830S)를 형성하고, 제1 구조물(P1) 중 상기 패드 정의 마스크(837)의 주위에서 노출되는 부분들을 제거하여, 상기 제1 스페이서(830S) 및 패드 정의 마스크(837) 주위에서 제4 하드마스크층(814)을 노출시킨다.
제1 패드 정의 마스크(837A)에 형성된 2 개의 제1 개구(OP11, OP12)와, 제2 패드 정의 마스크(837B)에 형성된 2 개의 제2 개구(OP21, OP22)를 통해 각각 상기 제1 스페이서(830S)의 일부가 노출될 수 있다.
도 37a 및 도 37b를 참조하면, 도 16a 및 도 16b를 참조하여 설명한 바와 유사한 방법으로, 도 36a 및 도 36b의 결과물에서 패드 정의 마스크(837)를 제거한 후, 제1 스페이서(830S), 제1 스페이서층(830)의 잔류 부분, 및 제1 구조물(P1)의 잔류 부분을 식각 마스크로 이용하여 제4 하드마스크층(814) 및 제3 하드마스크층(812)을 차례로 식각하여, 제3 하드마스크 패턴(812P) 및 제4 하드마스크 패턴(814P)을 포함하는 제2 구조물(P2)을 형성한다.
상기 제2 구조물(P2)에는 도 36a에서 예시하는 제1 구조물(P1)의 기준 홀(H1)에 대응하는 위치에 3 개의 패드홀, 즉 제1 패드 홀(PH11), 제2 패드 홀(PH12), 및 제3 패드 홀(PH13)이 형성된다. 또한, 상기 제2 구조물(P2)에는 제1 구조물(P1)의 기준 홀(H2)에 대응하는 위치에 3 개의 패드홀, 즉 제4 패드 홀(PH21), 제5 패드 홀(PH22), 및 제6 패드 홀(PH23)이 형성된다. 상기 제2 구조물(P2)은 도 36a에서 예시하는 제1 스페이서(830S)에 대응하는 형상의 라인 구조(LP4)를 포함한다.
상기 제3 패드 홀(PH13)은 제1 패드 홀(PH11)과 제2 패드 홀(PH12)과의 사이에 개재되며, 상기 제1 패드 홀(PH11)과 제3 패드 홀(PH13)과의 사이, 및 제2 패드 홀(PH12)과 제3 패드 홀(PH13)과의 사이에는 도 36a에 예시하는 제1 스페이서(830S)에 대응하는 형상의 라인 구조(LP4)가 배치된다.
상기 제6 패드 홀(PH23)은 제4 패드 홀(PH21)과 제5 패드 홀(PH22)과의 사이에 개재되며, 상기 제4 패드 홀(PH21)과 제6 패드 홀(PH23)과의 사이, 및 제5 패드 홀(PH22)과 제6 패드 홀(PH23)과의 사이에는 도 36a에 예시하는 제1 스페이서(830S)에 대응하는 형상의 라인 구조(LP4)가 배치된다.
도 38a 및 도 38b를 참조하면, 도 17a 및 도 17b를 참조하여 설명한 바와 유사한 방법으로, 제2 구조물(P2) 및 제2 하드마스크층(808)의 노출 표면들을 균일한 두께로 덮는 제2 스페이서층(도시 생략)을 형성한 후, 상기 제2 스페이서층을 에치백하여, 상기 제2 구조물(P2)의 측벽들을 덮는 제2 스페이서(840S)를 형성한다.
도 39a 및 도 39b를 참조하면, 도 18a 및 도 18b를 참조하여 설명한 바와 유사한 방법으로, 제2 구조물(P2) 중 라인 구조(LP4)(도 38a 및 도 38b 참조) 부분 만을 선택적으로 제거한다. 도 39a에서는 설명의 편의를 위하여 제3 하드마스크 패턴(812P)을 덮고 있는 제4 하드마스크 패턴(814P)의 도시를 생략하였다.
상기 제2 구조물(P2) 중 라인 구조(LP4) 부분 만을 선택적으로 제거하기 위하여, 제2 구조물(P2)을 구성하는 제4 하드마스크 패턴(814P)의 두께 차이를 이용할 수 있다. 즉, 상기 제4 하드마스크 패턴(814P) 중 라인 구조(LP4) 부분을 제외한 다른 부분들에서는 제3 하드마스크 패턴(812P)을 덮는 상태로 남고 상기 라인 구조(LP4) 부분에서는 제3 하드마스크 패턴(812P)이 노출되도록 상기 제4 하드마스크 패턴(814P)을 일부 두께만큼 제거할 수 있다. 그 결과, 상기 제2 구조물(P2) 중 라인 구조(LP4) 부분에서는 제3 하드마스크 패턴(812P)이 노출될 수 있다. 그 후, 제3 하드마스크 패턴(812P) 중 라인 구조(LP4) 부분에서 노출된 부분들을 제거하여, 제2 스페이서(840S)에 의해 한정되는 라인 공간(LS)이 남게 될 수 있다. 일부 실시예들에서, 제3 하드마스크 패턴(812P) 중 라인 구조(LP4) 부분에서 노출된 부분들을 제거하기 위하여 등방성 건식 식각 공정을 이용할 수 있다.
상기 제3 하드마스크 패턴(812P) 중 라인 구조(LP4) 부분에서 노출된 부분들을 제거하는 동안, 상기 제3 하드마스크 패턴(812P) 중 비교적 넓은 폭을 가지는 부분들로서 제4 하드마스크 패턴(814P)으로 덮여 있는 부분들에서도 식각 분위기의 확산에 의해 상기 라인 공간(LS)에 인접한 일부 영역에서 상기 제3 하드마스크 패턴(812P)의 일부가 제거되어, 서로 이격된 서로 다른 라인 공간(LS)들을 서로 연통시키는 연통 공간(CS)이 형성될 수 있다.
도 40a 및 도 40b를 참조하면, 도 19a 내지 도 20b를 참조하여 설명한 바와 유사한 방법으로, 도 39a 및 도 39b의 결과물에 남아 있는 제2 구조물(P2) 및 제2 스페이서(840S)를 식각 마스크로 이용하여 제2 하드마스크층(808)을 식각하여 제2 하드마스크 패턴(808P)을 형성하고, 상기 제2 하드마스크 패턴(808P)을 식각 마스크로 이용하여 제1 하드마스크층(806)을 식각하여 제1 하드마스크 패턴(806P)을 형성한다. 그 후, 제1 하드마스크 패턴(806P)을 식각 마스크로 이용하여 피쳐층(804)을 식각하여 피쳐 패턴(804P5)을 형성하고, 상기 피쳐 패턴(804P5) 상에 남아 있는 불필요한 막들을 제거하고, 피쳐 패턴(804P5)의 일부 영역, 예를 들면 피쳐 패턴(804P5) 중 "TR"로 표시한 영역들을 제거하여, 도 8에 예시한 복수의 도전 라인(L10), 복수의 콘택 패드(CP40), 제1 더미 패드(DP1), 및 제2 더미 패드(DP2)를 형성할 수 있다.
이상, 도 35a 내지 도 40b를 참조하여 도 8에 예시한 집적회로 소자(400)의 예시적인 제조 방법을 설명하였으나, 본 발명의 기술적 사상은 상기 예시한 바에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 도 35a 내지 도 40b를 참조하여 설명한 바로부터 다양한 변형 및 변경이 가능하다.
도 35a 내지 도 40b를 참조하여 설명한 예시적인 실시예들에 따른 집적회로 소자의 제조 방법에 따르면, 복수의 콘택 패드가 각각 서로 이격된 2 개의 도전 라인을 공유하는 구조를 가지는 집적회로 소자를 형성하는 데 있어서, 접속 영역(CON)에서 콘택 패드를 2 개로 분리하기 위한 별도의 트리밍 공정을 생략할 수 있다. 따라서, 집적회로 소자의 제조 공정을 단순화할 수 있으며, 복수의 미세 패턴을 형성하는 데 있어서 공정 마진을 확보할 수 있다.
도 41a 내지 도 46b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 도면들이다. 도 41a 내지 도 46b에서, 도 41a, 도 42a, ..., 도 46a는 각각 도 9에 예시한 집적회로 소자(500)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도이다. 도 41b, 도 42b, ..., 도 46b는 각각 도 41a, 도 42a, ..., 도 46a의 X - X' 선 단면 및 Y - Y' 선 단면을 보여주는 단면도이다. 도 41a 내지 도 46b에 있어서, 도 1 내지 도 40b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 41a 및 도 41b를 참조하면, 도 11a 내지 도 13b를 참조하여 설명한 바와 같은 방법으로 제1 구조물(P1)의 노출 표면들과 제4 하드마스크층(814)의 노출 표면들을 균일한 두께로 덮는 제1 스페이서층(830)을 형성한 후, 제1 스페이서층(830) 위에서 제1 구조물(P1)을 덮는 패드 정의 마스크(838)를 형성한다.
상기 패드 정의 마스크(838)는 도 14a 및 도 14b를 참조하여 패드 정의 마스크(834)에 대하여 설명한 바와 대체로 동일한 구성을 가진다. 단, 상기 패드 정의 마스크(838)는 제1 개구(OP51) 및 제2 개구(OP52)의 제1 방향 (X 방향)의 폭이 도 14a 및 도 14b에 예시한 패드 정의 마스크(834)에 형성된 제1 개구(OP1) 및 제2 개구(OP2)의 제1 방향 (X 방향)의 폭보다 더 작다.
보다 상세히 설명하면, 상기 패드 정의 마스크(838)는 제1 구조물(P1)에 형성된 2 개의 기준 홀(H1, H2) 중 하나의 기준 홀(H1)의 일부를 덮는 제1 패드 정의 마스크(838A)와, 상기 2 개의 기준 홀(H1, H2) 중 다른 하나의 기준 홀(H2)의 일부를 덮는 제2 패드 정의 마스크(838B)을 포함한다. 상기 제1 패드 정의 마스크(838A)에는 기준 홀(H1)의 일부와 수직으로 오버랩되는 제1 개구(OP51)가 형성되고, 상기 제2 패드 정의 마스크(838B)에는 기준 홀(H2)의 일부와 수직으로 오버랩되는 제2 개구(OP52)가 형성된다.
일부 실시예들에서, 도 41a에 예시한 평면에서 볼 때, 기준 홀(H1)의 내벽과 제1 개구(OP51)의 내벽과의 사이의 최단 거리(L51)와, 기준 홀(H2)의 내벽과 제2 개구(OP52)의 내벽과의 사이의 최단 거리(L52)는 각각 2F 미만일 수 있다.
도 42a 및 도 42b를 참조하면, 도 15a 및 도 15b를 참조하여 설명한 바와 유사한 방법으로, 패드 정의 마스크(838)를 식각 마스크로 이용하여 상기 패드 정의 마스크(838)의 주위에서 노출되는 제1 스페이서층(830)을 에치백하여 제1 스페이서(830S)를 형성하고, 제1 구조물(P1) 중 상기 패드 정의 마스크(834)의 주위에서 노출되는 부분들을 제거하여, 상기 제1 스페이서(830S) 및 패드 정의 마스크(834) 주위에서 제4 하드마스크층(814)을 노출시킨다.
제1 패드 정의 마스크(838A)에 형성된 제1 개구(OP51)와, 제2 패드 정의 마스크(838B)에 형성된 제2 개구(OP52)를 통해 상기 제1 스페이서(830S)의 일부가 노출될 수 있다.
도 43a 및 도 43b를 참조하면, 도 42a 및 도 42b의 결과물에서 제1 패드 정의 마스크(838A) 및 제2 패드 정의 마스크(838B)을 제거한 후, 제1 스페이서(830S), 제1 스페이서층(830)의 잔류 부분, 및 제1 구조물(P1)의 잔류 부분을 식각 마스크로 이용하여 제4 하드마스크층(814) 및 제3 하드마스크층(812)을 차례로 식각하여, 제3 하드마스크 패턴(812P) 및 제4 하드마스크 패턴(814P)을 포함하는 제2 구조물(P2)을 형성한다.
상기 제2 구조물(P2)에는 도 42a에서 예시하는 제1 구조물(P1)의 기준 홀(H1)에 대응하는 위치에 형성된 제1 패드 홀(PH1), 제1 패드 정의 마스크(834A)의 제1 개구(OP51)에 대응하는 위치에 형성된 제2 패드 홀(PH52), 제2 패드 정의 마스크(834B)의 제2 개구(OP52)에 대응하는 위치에 형성된 제3 패드 홀(PH53), 및 제1 구조물(P1)의 기준 홀(H2)에 대응하는 위치에 형성된 제4 패드 홀(PH4)이 형성된다. 또한, 상기 제2 구조물(P2)은 도 42a에서 예시하는 제1 스페이서(830S)에 대응하는 형상의 라인 구조(LP5)를 포함한다. 상기 제2 패드 홀(PH52) 및 제3 패드 홀(PH53)은 도 16a에 예시한 제2 패드 홀(PH2) 및 제3 패드 홀(PH3)보다 더 작은 폭을 가질 수 있다.
도 44a 및 도 44b를 참조하면, 제2 구조물(P2) 및 제2 하드마스크층(808)의 노출 표면들을 균일한 두께로 덮는 제2 스페이서층(도시 생략)을 형성한 후, 상기 제2 스페이서층을 에치백하여, 상기 제2 구조물(P2)의 측벽들을 덮는 제2 스페이서(840S)를 형성한다.
도 43a에 예시한 바와 같이 제2 구조물(P2)의 제2 패드 홀(PH52) 및 제3 패드 홀(PH53)은 비교적 좁은 폭을 가지므로, 상기 제2 스페이서층을 에치백한 후, 도 44b에서 "F"로 표시한 부분에서와 같이 상기 제2 패드 홀(PH52) 및 제3 패드 홀(PH53) 내에 제2 스페이서층이 채워진 상태로 남게 되어, 상기 제2 패드 홀(PH52) 및 제3 패드 홀(PH53) 내에서는 제2 구조물(P2)의 측벽에 제2 스페이서(840S)가 형성되지 않을 수 있다.
도 45a 및 도 45b를 참조하면, 도 18a 및 도 18b를 참조하여 설명한 바와 유사한 방법으로, 제2 구조물(P2) 중 라인 구조(LP5)(도 44a 및 도 44b 참조) 부분 만을 선택적으로 제거한다. 도 45a에서는 설명의 편의를 위하여 제3 하드마스크 패턴(812P)을 덮고 있는 제4 하드마스크 패턴(814P)의 도시를 생략하였다.
상기 제2 구조물(P2) 중 라인 구조(LP5) 부분 만을 선택적으로 제거하기 위하여, 제2 구조물(P2)을 구성하는 제4 하드마스크 패턴(814P)의 두께 차이를 이용할 수 있다. 상기 제2 구조물(P2) 중 라인 구조(LP5) 부분 만을 선택적으로 제거하는 동안, 제3 하드마스크 패턴(812P) 중 비교적 넓은 폭을 가지는 부분들로서 제4 하드마스크 패턴(814P)으로 덮여 있는 부분들 중 일부가 함께 제거되어, 서로 이격된 서로 다른 라인 공간(LS)들을 서로 연통시키는 연통 공간(CS)이 형성될 수 있다.
도 46a 및 도 46b를 참조하면, 도 19a 내지 도 20b를 참조하여 설명한 바와 유사한 방법으로, 도 45a 및 도 45b의 결과물에 남아 있는 제2 구조물(P2), 제2 패드 홀(PH52) 및 제3 패드 홀(PH53)을 채우는 제2 스페이서층의 잔류물, 제2 스페이서(840S)를 식각 마스크로 이용하여 제2 하드마스크층(808)을 식각하여 제2 하드마스크 패턴(808P)을 형성하고, 상기 제2 하드마스크 패턴(808P)을 식각 마스크로 이용하여 제1 하드마스크층(806)을 식각하여 제1 하드마스크 패턴(806P)을 형성한다. 그 후, 제1 하드마스크 패턴(806P)을 식각 마스크로 이용하여 피쳐층(804)을 식각하여 피쳐 패턴(804P6)을 형성하고, 상기 피쳐 패턴(804P6) 상에 남아 있는 불필요한 막들을 제거하고, 피쳐 패턴(804P6)의 일부 영역, 예를 들면 피쳐 패턴(804P6) 중 "TR"로 표시한 영역들을 제거하여, 도 9에 예시한 복수의 도전 라인(L10) 및 복수의 콘택 패드(CP50)를 형성할 수 있다.
이상, 도 41a 내지 도 46b를 참조하여 도 9에 예시한 집적회로 소자(500)의 예시적인 제조 방법을 설명하였으나, 본 발명의 기술적 사상은 상기 예시한 바에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 도 41a 내지 도 46b를 참조하여 설명한 바로부터 다양한 변형 및 변경이 가능하다.
도 41a 내지 도 46b를 참조하여 설명한 예시적인 실시예들에 따른 집적회로 소자의 제조 방법에 따르면, 복수의 콘택 패드가 각각 서로 이격된 2 개의 도전 라인을 공유하는 구조를 가지는 집적회로 소자를 형성하는 데 있어서, 접속 영역(CON)에서 콘택 패드를 2 개로 분리하기 위한 별도의 트리밍 공정을 생략할 수 있다. 따라서, 집적회로 소자의 제조 공정을 단순화할 수 있으며, 복수의 미세 패턴을 형성하는 데 있어서 공정 마진을 확보할 수 있다.
도 47a 내지 도 47f는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 평면도들이다. 도 47a 내지 도 47f를 참조하여, 도 4에 예시한 집적회로 소자(100)의 다른 제조 방법을 설명한다. 도 47a 내지 도 47f에 있어서, 도 1 내지 도 46b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 47a를 참조하면, 도 11a 내지 도 13b를 참조하여 설명한 바와 같은 방법으로 제1 구조물(P1)의 노출 표면들과 제4 하드마스크층(814)의 노출 표면들을 균일한 두께로 덮는 제1 스페이서층(830)을 형성한 후, 제1 스페이서층(830) 위에서 제1 구조물(P1)을 덮는 패드 정의 마스크(839)를 형성한다.
상기 패드 정의 마스크(839)는 제1 구조물(P1)에 형성된 2 개의 기준 홀(H1, H2)을 모두 덮도록 연장된다. 도 14a에 예시한 패드 정의 마스크(834)와 달리, 1 개의 패드 정의 마스크(839)에는 2 개의 개구가 형성된다. 즉, 상기 패드 정의 마스크(839)에는 기준 홀(H1)의 일부와 수직으로 오버랩되는 제1 개구(OP1)와, 기준 홀(H2)의 일부와 수직으로 오버랩되는 제2 개구(OP2)가 형성된다. 일부 실시예들에서, 상기 패드 정의 마스크(839)는 포토레지스트 패턴으로 이루어질 수 있다.
도 47b를 참조하면, 도 15a 및 도 15b를 참조하여 설명한 바와 유사한 방법으로, 패드 정의 마스크(839)를 식각 마스크로 이용하여 상기 패드 정의 마스크(839)의 주위에서 노출되는 제1 스페이서층(830)을 에치백하여 제1 스페이서(830S)를 형성하고, 제1 구조물(P1) 중 상기 패드 정의 마스크(834)의 주위에서 노출되는 부분들을 제거하여, 상기 제1 스페이서(830S) 및 패드 정의 마스크(834) 주위에서 제4 하드마스크층(814)을 노출시킨다.
상기 패드 정의 마스크(839)에 형성된 제1 개구(OP1) 및 제2 개구(OP2)를 통해 상기 제1 스페이서(830S)의 일부가 노출될 수 있다.
도 47c를 참조하면, 도 47b의 결과물에서 패드 정의 마스크(839)를 제거한 후, 제1 스페이서(830S), 제1 스페이서층(830)의 잔류 부분, 및 제1 구조물(P1)의 잔류 부분을 식각 마스크로 이용하여 제4 하드마스크층(814) 및 제3 하드마스크층(812)을 차례로 식각하여, 제3 하드마스크 패턴(812P) 및 제4 하드마스크 패턴(814P)을 포함하는 제2 구조물(P2)을 형성한다.
상기 제2 구조물(P2)에는 제1 패드 홀(PH1), 제2 패드 홀(PH2), 제3 패드 홀(PH3), 및 제4 패드 홀(PH4)이 형성된다. 또한, 상기 제2 구조물(P2)은 도 47b에 예시한 제1 스페이서(830S)에 대응하는 형상의 라인 구조(LP6)를 포함한다.
도 47d를 참조하면, 제2 구조물(P2) 및 제2 하드마스크층(808)의 노출 표면들을 균일한 두께로 덮는 제2 스페이서층(도시 생략)을 형성한 후, 상기 제2 스페이서층을 에치백하여, 상기 제2 구조물(P2)의 측벽들을 덮는 제2 스페이서(840S)를 형성한다.
도 47e를 참조하면, 도 18a 및 도 18b를 참조하여 설명한 바와 유사한 방법으로, 제2 구조물(P2) 중 라인 구조(LP6)(도 47d 참조) 부분 만을 선택적으로 제거한다. 도 47e에서는 설명의 편의를 위하여 제3 하드마스크 패턴(812P)을 덮고 있는 제4 하드마스크 패턴(814P)의 도시를 생략하였다.
상기 제2 구조물(P2) 중 라인 구조(LP6) 부분 만을 선택적으로 제거하기 위하여, 제2 구조물(P2)을 구성하는 제4 하드마스크 패턴(814P)의 두께 차이를 이용할 수 있다. 상기 제2 구조물(P2) 중 라인 구조(LP6) 부분 만을 선택적으로 제거하는 동안, 제3 하드마스크 패턴(812P) 중 비교적 넓은 폭을 가지는 부분들로서 제4 하드마스크 패턴(814P)으로 덮여 있는 부분들 중 일부가 함께 제거되어, 서로 이격된 서로 다른 라인 공간(LS)들을 서로 연통시키는 연통 공간(CS)이 형성될 수 있다.
도 47f를 참조하면, 도 19a 내지 도 20b를 참조하여 설명한 바와 유사한 방법으로, 제2 구조물(P2) 및 제2 스페이서(840S)를 식각 마스크로 이용하여 제2 하드마스크층(808)을 식각하여 제2 하드마스크 패턴(808P)을 형성하고, 상기 제2 하드마스크 패턴(808P)을 식각 마스크로 이용하여 제1 하드마스크층(806)을 식각하여 제1 하드마스크 패턴(806P)을 형성한다. 그 후, 제1 하드마스크 패턴(806P)을 식각 마스크로 이용하여 피쳐층(804)을 식각하여 피쳐 패턴(804P7)을 형성하고, 상기 피쳐 패턴(804P7) 상에 남아 있는 불필요한 막들을 제거한다.
그 후, 트리밍 공정을 이용하여 상기 피쳐 패턴(804P7)의 일부 영역, 예를 들면 피쳐 패턴(804P7) 중 "TR1" 및 "TR2"로 표시한 영역들을 제거하여, 도 4에 예시한 복수의 도전 라인(L10) 및 복수의 콘택 패드(CP10)를 형성할 수 있다.
도 48은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 또 다른 제조 방법을 설명하기 위한 평면도이다. 도 48을 참조하여, 도 10에 예시한 집적회로 소자(600)의 제조 방법을 설명한다.
도 48을 참조하면, 도 47a 내지 도 47f를 참조하여 설명한 바와 같은 공정들을 수행한다. 단, 도 47f를 참조하여 설명한 바와 달리, 피쳐 패턴(804P7)의 트리밍 공정을 수행하기 위하여 상기 피쳐 패턴(804P7)의 일부 영역, 예를 들면 피쳐 패턴(804P7) 중 "TR1" 및 "TR3"으로 표시한 영역들을 제거하여, 도 10에 예시한 복수의 도전 라인(L10) 및 복수의 콘택 패드(CP60)를 형성할 수 있다.
도 49는 본 발명의 기술적 사상에 의한 실시예들에 따라 형성된 집적회로 소자를 포함하는 메모리 카드(1200)의 블록 다이어그램이다.
메모리 카드(1200)는 명령 및 어드레스 신호를 생성하는 메모리 콘트롤러(1220)와, 메모리 모듈(1210), 예를 들면 1 개 또는 복수의 플래시 메모리 소자를 포함하는 플래시 메모리를 포함한다. 메모리 콘트롤러(1220)는 호스트에 명령 및 어드레스 신호를 전송하거나 이들 신호를 호스트로부터 수신하는 호스트 인터페이스(1223)와, 명령 및 어드레스 신호를 다시 메모리 모듈(1210)에 전송하거나 이들 신호를 메모리 모듈(1210)로부터 수신하는 메모리 인터페이스(1225)를 포함한다. 호스트 인터페이스(1223), 콘트롤러(1224), 및 메모리 인터페이스(1225)는 공통 버스 (common bus)를 통해 SRAM과 같은 콘트롤러 메모리(1221) 및 CPU와 같은 프로세서(1222)와 통신한다.
메모리 모듈(1210)은 메모리 콘트롤러(1220)로부터 명령 및 어드레스 신호를 수신하고, 응답으로서 메모리 모듈(1210)상의 메모리 소자중 적어도 하나에 데이터를 저장하고 상기 메모리 소자중 적어도 하나로부터 데이터를 검색한다. 각 메모리 소자는 복수의 어드레스 가능한 메모리 셀과, 명령 및 어드레스 신호를 수신하고 프로그래밍 및 독출 동작중에 어드레스 가능한 메모리 셀중 적어도 하나를 억세스하기 위하여 행 신호 및 열 신호를 생성하는 디코더를 포함한다.
메모리 콘트롤러(1220)를 포함하는 메모리 카드(1200)의 각 구성품들, 메모리 콘트롤러(1220)에 포함되는 전자 소자들 (1221, 1222, 1223, 1224, 1225), 및 메모리 모듈(1210) 중 적어도 하나는 도 1 내지 도 10을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 300A, 400, 500, 600), 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 집적회로 소자들 중 적어도 하나를 포함할 수 있다.
도 50은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 메모리 카드(1310)를 채용하는 메모리 시스템(1300)의 블록 다이어그램이다.
메모리 시스템(1300)은 공통 버스(1360)를 통해 통신하는 CPU와 같은 프로세서(1330), 랜덤 억세스 메모리(1340), 유저 인터페이스(1350) 및 모뎀(1320)을 포함할 수 있다. 상기 각 소자들은 버스(1360)를 통해 메모리 카드(1310)에 신호를 전송하고 메모리 카드(1310)로부터 신호를 수신한다. 메모리 카드(1310), 프로세서(1330), 랜덤 억세스 메모리(1340), 유저 인터페이스(1350) 및 모뎀(1320)을 포함하는 메모리 시스템(1300)의 각 구성품들 중 적어도 하나는 도 1 내지 도 10을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 300A, 400, 500, 600), 또는 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 집적회로 소자들 중 적어도 하나를 포함할 수 있다.
메모리 시스템(1300)은 다양한 전자 응용 분야에 응용될 수 있다. 예를 들면, SSD (solid state drives), CIS (CMOS image sensors) 및 컴퓨터 응용 칩 세트 분야에 응용될 수 있다.
본 명세서에서 개시된 메모리 시스템들 및 소자들은 예를 들면, BGA (ball grid arrays), CSP (chip scale packages), PLCC (plastic leaded chip carrier), PDIP (plastic dual in-line package), MCP (multi-chip package), WFP (wafer-level fabricated package), WSP (wafer-level processed stock package) 등을 포함하는 다양한 소자 패키지 형태들 중 임의의 형태로 패키지될 수 있으며, 상기 예시된 바에 한정되는 것은 아니다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
L10: 도전 라인, CP10: 콘택 패드, 112: 제1 패드 본체, 116: 제1 루프형 분기부, 122: 제2 패드 본체, 126: 제2 루프형 분기부, 132: 제3 패드 본체, 136: 제3 루프형 분기부, 142: 제4 패드 본체, 146: 제4 루프형 분기부.

Claims (20)

  1. 서로 이격되고 제1 방향으로 상호 평행하게 연장되어 있는 제1 도전 라인 및 제2 도전 라인과,
    상기 제1 도전 라인이 분기되는 제1 분기부와 상기 제2 도전 라인이 분기되는 제2 분기부를 가지는 패드 본체와, 상기 제1 분기부와 상기 제2 분기부와의 사이에서 상기 패드 본체로부터 돌출된 루프형 분기부를 가지는 콘택 패드를 포함하는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 루프형 분기부는 상기 패드 본체에 일체로 연결된 양 단부를 가지는 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 루프형 분기부는 상기 패드 본체로부터 멀어지는 방향으로 볼록하게 돌출된 돌출부를 포함하는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 루프형 분기부는 상기 패드 본체를 향해 오목하게 만곡된 만곡부를 포함하는 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 제1 도전 라인은 상기 제1 방향으로 연장되는 제1 메인 라인과, 상기 제1 메인 라인과 상기 콘택 패드와의 사이에서 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 서브라인을 포함하고,
    상기 제2 도전 라인은 상기 제1 메인 라인과 평행하게 연장되는 제2 메인 라인과, 상기 제2 메인 라인과 상기 콘택 패드와의 사이에서 상기 제2 방향으로 연장되는 제2 서브라인을 포함하는 것을 특징으로 하는 집적회로 소자.
  6. 서로 이격된 복수의 도전 라인과,
    상기 복수의 도전 라인 중에서 선택되는 제1 도전 라인 및 제2 도전 라인에 의해 공유되고 상기 제1 도전 라인 및 상기 제2 도전 라인과 일체로 형성되는 제1 콘택 패드와,
    상기 복수의 도전 라인 중에서 선택되는 제3 도전 라인 및 제4 도전 라인에 의해 공유되고 상기 제3 도전 라인 및 상기 제4 도전 라인과 일체로 형성되는 제2 콘택 패드를 포함하고,
    상기 제1 콘택 패드는
    상기 제1 도전 라인이 분기되는 제1 분기부와 상기 제2 도전 라인이 분기되는 제2 분기부를 가지는 제1 패드 본체와,
    상기 제1 패드 본체로부터 상기 제2 콘택 패드를 향해 돌출되고, 상기 제1 패드 본체에 일체로 연결된 양 단부를 가지는 제1 루프형 분기부를 가지는 것을 특징으로 하는 집적회로 소자. .
  7. 제6항에 있어서,
    상기 제1 패드 본체는 상기 제1 루프형 분기부를 사이에 두고 상기 제2 콘택 패드와 대면하도록 배치된 것을 특징으로 하는 집적회로 소자.
  8. 제6항에 있어서,
    상기 제1 콘택 패드는 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 공간 내에 배치되고,
    상기 제2 콘택 패드는 상기 제3 도전 라인과 상기 제4 도전 라인과의 사이의 공간을 벗어난 위치에 배치되는 것을 특징으로 하는 집적회로 소자.
  9. 제8항에 있어서,
    상기 제1 도전 라인 및 상기 제2 도전 라인은 상기 제3 도전 라인과 상기 제4 도전 라인과의 사이에서 상기 제3 도전 라인 및 상기 제4 도전 라인과 평행하게 연장되는 것을 특징으로 하는 집적회로 소자.
  10. 제6항에 있어서,
    상기 제1 콘택 패드는 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이의 공간을 벗어난 위치에 배치되고,
    상기 제2 콘택 패드는 상기 제3 도전 라인과 상기 제4 도전 라인과의 사이의 공간 내에 배치되는 것을 특징으로 하는 집적회로 소자.
  11. 제10항에 있어서,
    상기 제3 도전 라인 및 상기 제4 도전 라인은 상기 제1 도전 라인과 상기 제2 도전 라인과의 사이에서 상기 제1 도전 라인 및 상기 제2 도전 라인과 평행하게 연장되는 것을 특징으로 하는 집적회로 소자.
  12. 제6항에 있어서,
    상기 제2 콘택 패드는
    상기 제3 도전 라인이 분기되는 제3 분기부와 상기 제4 도전 라인이 분기되는 제4 분기부를 가지는 제2 패드 본체와,
    상기 제2 패드 본체로부터 상기 제1 콘택 패드를 향해 돌출되고, 상기 제2 패드 본체에 일체로 연결된 양 단부를 가지는 제2 루프형 분기부를 가지는 것을 특징으로 하는 집적회로 소자.
  13. 제6항에 있어서,
    상기 제1 콘택 패드와 상기 제2 콘택 패드와의 사이에 배치되는 링(ring) 형상의 더미 패드 (dummy pad)를 더 포함하는 것을 특징으로 하는 집적회로 소자.
  14. 서로 이격되어 제1 방향을 따라 상호 평행하게 연장되는 복수의 도전 라인과,
    상기 복수의 도전 라인 중에서 선택되는 제1 도전 라인에 일체로 연결되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 분기부를 가지는 제1 분할 콘택 패드와,
    상기 복수의 도전 라인 중에서 선택되는 제2 도전 라인에 일체로 연결되고, 상기 제2 방향으로 연장되는 제2 분기부를 가지는 제2 분할 콘택 패드와,
    상기 복수의 도전 라인 중에서 선택되고 상기 제1 도전 라인과 이웃하는 제3 도전 라인에 일체로 연결되고, 상기 제2 방향으로 상기 제1 분기부와 나란히 연장되는 제3 분기부를 가지는 제3 분할 콘택 패드와,
    상기 복수의 도전 라인 중에서 선택되고 상기 제2 도전 라인과 이웃하는 제4 도전 라인에 일체로 연결되고, 상기 제2 방향으로 상기 제2 분기부와 나란히 연장되는 제4 분기부를 가지는 제4 분할 콘택 패드를 포함하는 것을 특징으로 하는 집적회로 소자.
  15. 제14항에 있어서,
    상기 제1 분할 콘택 패드 및 상기 제2 분할 콘택 패드는 상기 제1 분기부의 연장선과 상기 제2 분기부의 연장선이 동일 선 상에 있도록 정렬되어 있는 것을 특징으로 하는 집적회로 소자.
  16. 제1 영역 및 제2 영역에서 기판 위에 피식각막을 형성하는 단계와,
    상기 제1 영역 및 상기 제2 영역에서 상기 피식각막 위에 마스크층을 형성하는 단계와,
    상기 제1 영역 및 상기 제2 영역에 걸쳐 제1 방향으로 길게 연장되고 상기 제1 방향에 교차하는 제2 방향에서 제1 폭을 가지는 2 개의 라인부와, 상기 제2 방향에서 상기 제1 폭보다 더 큰 제2 폭을 가지며 상기 제2 영역에서 상기 2 개의 라인부에 일체로 연결되고 상기 마스크층을 노출시키는 기준홀이 형성된 본체부를 포함하는 제1 구조물을 상기 마스크층 위에 형성하는 단계와,
    상기 마스크층 위에서 상기 제1 구조물의 측벽을 덮는 제1 스페이서층을 형성하는 단계와,
    상기 제2 영역에서 상기 제1 스페이서층 위에 상기 기준홀의 일부 및 상기 제1 구조물의 일부 영역을 덮고, 상기 기준홀의 일부와 수직으로 오버랩되는 개구가 형성된 패드 정의 마스크를 형성하는 단계와,
    상기 패드 정의 마스크를 식각 마스크로 이용하여 상기 제1 스페이서층 및 상기 제1 구조물을 식각하여, 상기 제1 영역 및 상기 제2 영역에 걸쳐서 상기 제1 방향으로 길게 연장되는 제1 부분과 상기 제2 영역에서 상기 개구 내에 배치되는 제2 부분을 포함하는 제1 스페이서를 형성하고, 상기 제1 구조물 중 상기 패드 정의 마스크로 덮인 부분을 제외한 일부를 제거하는 단계와,
    상기 제1 스페이서 및 상기 제1 구조물의 잔류 부분을 식각 마스크로 이용하여 상기 마스크층을 식각하여, 상기 제1 영역 및 제2 영역에 걸쳐 상기 제1 방향으로 연장되는 제1 라인 구조와, 상기 제2 영역에서 상기 마스크층을 노출시키는 2 개의 패드 홀과, 상기 2 개의 패드 홀을 분리하는 제2 라인 구조를 포함하는 제2 구조물을 형성하는 단계와,
    상기 제1 영역 및 상기 제2 영역에서 상기 제2 구조물의 측벽에 제2 스페이서를 형성하는 단계와,
    상기 제2 구조물 중 상기 제1 라인 구조 및 상기 제2 라인 구조를 포함하는 일부를 제거하는 단계와,
    상기 제2 스페이서와 상기 제2 구조물의 잔류 부분을 식각 마스크로 이용하여 상기 피식각막을 식각하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 구조물은 서로 다른 물질로 이루어지는 2 개의 층이 적층된 이중층을 이용하여 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 마스크층은 서로 다른 물질로 이루어지는 2 개의 층이 적층된 이중층을 이용하여 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 제16항에 있어서,
    상기 제2 구조물 중 상기 제1 라인 구조 및 상기 제2 라인 구조를 포함하는 일부를 제거하는 단계는
    상기 제1 영역 및 상기 제2 영역에서 상기 피식각막이 노출되도록 상기 제1 라인 구조 및 상기 제2 라인 구조를 제거하여 상기 제2 스페이서에 의해 폭이 한정되고 서로 이격된 2 개의 라인 공간을 형성하는 단계와,
    상기 제2 구조물 중 상기 제1 라인 구조 및 상기 제2 라인 구조에 인접한 일부를 더 제거하여 상기 제2 영역에서 상기 피식각막을 노출시키면서 상기 2 개의 라인 공간을 서로 연통시키는 연통 공간을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제2 구조물은 서로 다른 물질로 이루어지는 제1 층 및 제2 층이 차례로 적층된 구조로 형성되고,
    상기 연통 공간을 형성하는 단계에서는 상기 제2 영역에서 상기 제1 층 및 상기 제2 층 중 상기 기판에 더 가까운 상기 제1 층의 일부만 제거하여, 상기 제2 층으로 덮이는 상기 연통 공간을 형성하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
KR1020160049393A 2016-04-22 2016-04-22 집적회로 소자 및 그 제조 방법 KR20170120895A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160049393A KR20170120895A (ko) 2016-04-22 2016-04-22 집적회로 소자 및 그 제조 방법
US15/377,723 US9899323B2 (en) 2016-04-22 2016-12-13 Integrated circuit device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160049393A KR20170120895A (ko) 2016-04-22 2016-04-22 집적회로 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20170120895A true KR20170120895A (ko) 2017-11-01

Family

ID=60090360

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160049393A KR20170120895A (ko) 2016-04-22 2016-04-22 집적회로 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9899323B2 (ko)
KR (1) KR20170120895A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200115769A (ko) * 2019-03-25 2020-10-08 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20210115770A (ko) 2020-03-16 2021-09-27 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101192359B1 (ko) 2007-12-17 2012-10-18 삼성전자주식회사 Ｎａｎｄ 플래시 메모리 소자 및 그 제조 방법
KR20090110172A (ko) 2008-04-17 2009-10-21 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR101565796B1 (ko) 2008-12-24 2015-11-06 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR101645720B1 (ko) 2009-09-15 2016-08-05 삼성전자주식회사 패턴 구조물 및 이의 형성 방법.
KR20120001339A (ko) 2010-06-29 2012-01-04 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US8390051B2 (en) 2010-07-27 2013-03-05 Micron Technology, Inc. Methods of forming semiconductor device structures and semiconductor device structures including a uniform pattern of conductive lines
KR101756226B1 (ko) * 2010-09-01 2017-07-11 삼성전자 주식회사 반도체 소자 및 그 반도체 소자의 패턴 형성방법
US8461053B2 (en) 2010-12-17 2013-06-11 Spansion Llc Self-aligned NAND flash select-gate wordlines for spacer double patterning
US8797057B2 (en) * 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
JP5730062B2 (ja) * 2011-02-21 2015-06-03 株式会社ジャパンディスプレイ 表示装置
JP5395837B2 (ja) 2011-03-24 2014-01-22 株式会社東芝 半導体装置の製造方法
KR101807665B1 (ko) 2011-08-23 2017-12-12 삼성전자 주식회사 미세 패턴의 형성 방법
JP5818679B2 (ja) 2011-12-27 2015-11-18 株式会社東芝 半導体装置の製造方法
JP2013143398A (ja) 2012-01-06 2013-07-22 Toshiba Corp 半導体装置の製造方法
US9099532B2 (en) 2012-09-14 2015-08-04 Sandisk Technologies Inc. Processes for NAND flash memory fabrication
KR20140064458A (ko) 2012-11-20 2014-05-28 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
US9245844B2 (en) * 2013-03-17 2016-01-26 Nanya Technology Corporation Pitch-halving integrated circuit process and integrated circuit structure made thereby
KR20150069423A (ko) 2013-12-13 2015-06-23 에스케이하이닉스 주식회사 반도체 메모리소자의 패드 레이아웃 및 그 형성방법
US9147692B2 (en) 2013-12-30 2015-09-29 Macronix International Co., Ltd. Method for forming separate narrow lines, method for fabricating memory structure, and product thereof
KR102223035B1 (ko) 2014-03-05 2021-03-04 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR102279715B1 (ko) * 2014-05-09 2021-07-22 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
JP2016127162A (ja) * 2015-01-05 2016-07-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20160084236A (ko) * 2015-01-05 2016-07-13 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9837386B2 (en) * 2016-01-12 2017-12-05 Alpha And Omega Semiconductor Incorporated Power device and preparation method thereof
KR20170112363A (ko) * 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지 및 그 제조방법

Also Published As

Publication number Publication date
US9899323B2 (en) 2018-02-20
US20170309568A1 (en) 2017-10-26

Similar Documents

Publication Publication Date Title
US7369436B2 (en) Vertical NAND flash memory device
US8378412B2 (en) Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof
KR20110094985A (ko) 3차원 반도체 장치 및 그 동작 방법
US20110227141A1 (en) Non-volatile memory devices having vertical channel structures and related fabrication methods
US9478557B1 (en) Process for 3D NAND memory with socketed floating gate cells
US7755134B2 (en) Nonvolatile semiconductor memory device
US7838920B2 (en) Trench memory structures and operation
US7915647B2 (en) Semiconductor integrated circuit
US20100074023A1 (en) Semiconductor device having non-volatile memory and method of fabricating the same
KR102148436B1 (ko) 반도체 장치 및 이의 제조방법
US8618597B2 (en) Transistor constructions and processing methods
US20060211201A1 (en) High coupling memory cell
KR20170120895A (ko) 집적회로 소자 및 그 제조 방법
US10700171B2 (en) Non-volatile flash memory cell
CN112133702A (zh) 具有带有凸起延伸区域的晶体管的设备和形成此类晶体管的方法
US20150287733A1 (en) In-situ support structure for line collapse robustness in memory arrays
CN112309953A (zh) 用于集成电路装置的隔离结构
US9865613B2 (en) Semiconductor devices
US20240071966A1 (en) Memory array structures and methods of their fabrication
CN101308851A (zh) 与非栅型非易失性存储器及其制造方法
CN114597216A (zh) 具有升高的延伸区和半导体鳍片的晶体管
CN115207106A (zh) 多栅极晶体管、具有多栅极晶体管的设备以及形成多栅极晶体管的方法
KR100750195B1 (ko) 노아형 비휘발성 메모리 장치, 제조 방법 및 동작 방법
KR20110076612A (ko) 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법