JP2016127162A - 半導体装置の製造方法 - Google Patents

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coil
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慎一 内田
Shinichi Uchida
慎一 内田
貴文 蔵本
Takafumi Kuramoto
貴文 蔵本
黄　俐昭
Risho Ko
俐昭 黄
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Abstract

【課題】対向する２つの半導体チップの間で絶縁破壊を防ぎ、半導体装置の信頼性を向上させる。
【解決手段】半導体チップＣＰ１，ＣＰ２を製造する際に、絶縁膜ＰＡの上面を平坦化する処理を行う。そして、半導体チップＣＰ１の絶縁膜ＰＡと半導体チップＣＰ２の絶縁膜ＰＡとが互いに対向する向きで、半導体チップＣＰ１のコイルＣＬ１ａと半導体チップＣＰ２のコイルＣＬ１ｂとが磁気的に結合するように、半導体チップＣＰ１と半導体チップＣＰ２とが絶縁シートＺＳを介して重ねられる。
【選択図】図３７

Description

本発明は、半導体装置の製造方法に関し、例えば、それぞれにインダクタが形成された２つの半導体チップを対向して配置した半導体装置の製造方法に好適に利用できるものである。
入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する技術として、フォトカプラを用いた技術がある。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。
これに対し、２つのインダクタを磁気結合（誘導結合）させることにより、電気信号を伝達する技術が開発されている。
特開２０１１−５４８００号公報（特許文献１）には、第１半導体チップと第２半導体チップにそれぞれインダクタを形成し、互いのチップ間の信号伝達をインダクタの誘導結合を用いて行う半導体装置に関する技術が開示されている。そして特許文献２には、これら２つの半導体チップ間には、絶縁性の接着層を設けてもいいと記載されている。
特開２０１１−５４８００号公報
それぞれにインダクタが形成された２つの半導体チップを対向させて配置し、磁気結合により電気信号を伝達する半導体装置においては、互いのチップ間で絶縁破壊を生じる可能性がある。このため、チップ間の耐圧をできるだけ高めて半導体装置の信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置の製造方法は、第１半導体チップと第２半導体チップとが絶縁シートを介して重ねられ、前記第１半導体チップの第１コイルと前記第２半導体チップの第２コイルとが磁気的に結合された半導体装置の製造方法である。前記第１半導体チップを製造する工程は、一層以上の配線層を有しかつ前記第１コイルを含む第１配線構造を第１半導体基板上に形成する工程と、前記第１配線構造上に第１絶縁膜を形成する工程と、前記第１絶縁膜の上面を平坦化する工程と、を有している。前記第２半導体チップを製造する工程は、一層以上の配線層を有しかつ前記第２コイルを含む第２配線構造を第２半導体基板上に形成する工程と、前記第２配線構造上に第２絶縁膜を形成する工程と、前記第２絶縁膜の上面を平坦化する工程と、を有している。前記第１半導体チップの前記第１絶縁膜と前記第２半導体チップの前記第２絶縁膜とが互いに対向する向きで、前記第１半導体チップの前記第１コイルと前記第２半導体チップの前記第２コイルとが磁気的に結合するように、前記第１半導体チップと前記第２半導体チップとが前記絶縁シートを介して重ねられる。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置を用いた電子装置の一例を示す回路図である。 信号の伝送例を示す説明図である。 一実施の形態の半導体パッケージの上面図である。 図３の半導体パッケージの平面透視図である。 図３の半導体パッケージの平面透視図である。 図３の半導体パッケージの平面透視図である。 図３の半導体パッケージの平面透視図である。 図３の半導体パッケージの平面透視図である。 図３の半導体パッケージの断面図である。 図３の半導体パッケージの断面図である。 図３の半導体パッケージの製造工程中の断面図である。 図１１に続く半導体パッケージの製造工程中の断面図である。 図１２に続く半導体パッケージの製造工程中の断面図である。 図１３に続く半導体パッケージの製造工程中の断面図である。 図１４に続く半導体パッケージの製造工程中の断面図である。 図１５に続く半導体パッケージの製造工程中の断面図である。 一実施の形態の半導体装置を用いた電子システムの一例を示す説明図である。 一実施の形態の半導体チップの断面図である。 一実施の形態の半導体チップの平面図である。 一実施の形態の半導体チップの製造工程中の断面図である。 図２０に続く半導体チップの製造工程中の断面図である。 図２１に続く半導体チップの製造工程中の断面図である。 図２２に続く半導体チップの製造工程中の断面図である。 図２３に続く半導体チップの製造工程中の断面図である。 図２４に続く半導体チップの製造工程中の断面図である。 図２５に続く半導体チップの製造工程中の断面図である。 図２６に続く半導体チップの製造工程中の断面図である。 図２７に続く半導体チップの製造工程中の断面図である。 図２８に続く半導体チップの製造工程中の断面図である。 図２９に続く半導体チップの製造工程中の断面図である。 図３０に続く半導体チップの製造工程中の断面図である。 図３１に続く半導体チップの製造工程中の断面図である。 図３２に続く半導体チップの製造工程中の断面図である。 図３３に続く半導体チップの製造工程中の断面図である。 図３４に続く半導体チップの製造工程中の断面図である。 図３５に続く半導体チップの製造工程中の断面図である。 図９の半導体パッケージの一部を拡大して示した部分拡大断面図である。 検討例の半導体チップの断面図である。 検討例の半導体チップを図９の半導体パッケージの半導体チップに適用した場合の、その半導体パッケージの一部を拡大して示した部分拡大断面図である。 図３９の部分拡大断面図である。 他の実施の形態の半導体チップの製造工程中の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜回路構成について＞
図１は、一実施の形態の半導体装置を用いた電子装置（半導体装置）の一例を示す回路図である。なお、図１において、点線で囲まれた部分が、半導体チップＣＰ１内に形成され、一点鎖線で囲まれた部分が半導体チップＣＰ２内に形成され、二点鎖線で囲まれた部分が半導体パッケージＰＫＧ内に形成されている。
図１に示される電子装置は、半導体チップ（半導体装置）ＣＰ１，ＣＰ２を内蔵する半導体パッケージ（半導体装置）ＰＫＧを備えている。半導体チップＣＰ１内には、送信回路ＴＸ１および受信回路ＲＸ２が形成され、半導体チップＣＰ２内には、受信回路ＲＸ１および送信回路ＴＸ２と駆動回路ＤＲとが形成されている。また、図１に示される電子装置は、制御回路ＣＣも有しており、この制御回路ＣＣは、半導体パッケージＰＫＧの外部に設けられた別の半導体チップ内に形成されている。
送信回路ＴＸ１および受信回路ＲＸ１は、制御回路ＣＣからの制御信号を駆動回路ＤＲに伝達するための回路である。また、送信回路ＴＸ２および受信回路ＲＸ２は、駆動回路ＤＲからの信号を制御回路ＣＣに伝達するための回路である。制御回路ＣＣは、駆動回路ＤＲを制御または駆動し、駆動回路ＤＲは、負荷ＬＯＤを駆動する。半導体チップＣＰ１，ＣＰ２は半導体パッケージＰＫＧに内蔵され、負荷ＬＯＤは、半導体パッケージＰＫＧの外部に設けられている。
送信回路ＴＸ１と受信回路ＲＸ２とを含む半導体チップＣＰ１内の回路には、電源電圧ＶＣＣ１が供給され、接地電圧ＧＮＤ１により接地される。また、送信回路ＴＸ２と受信回路ＲＸ１とを含む半導体チップＣＰ２内の回路には、電源電圧ＶＣＣ２が供給され、接地電圧ＧＮＤ２により接地される。電源電圧ＶＣＣ１と電源電圧ＶＣＣ２は互いに同一の電圧でもよく、また異なる電圧であってもよい。接地電圧ＧＮＤ１と接地電圧ＧＮＤ２も同様に、互いに同一の電圧でもよく、また異なる電圧であってもよい。
送信回路ＴＸ１と受信回路ＲＸ１との間には、磁気結合（誘導結合）したコイル（インダクタ）ＣＬ１ａ，ＣＬ１ｂからなるトランス（変成器、変換器、磁気結合素子、電磁結合素子）ＴＲ１が介在しており、送信回路ＴＸ１から受信回路ＲＸ１へ、このトランスＴＲ１を介して（すなわち磁気結合したコイルＣＬ１ａ，ＣＬ１ｂを介して）信号を伝達することができる。これにより、半導体チップＣＰ２内の受信回路ＲＸ１は、半導体チップＣＰ１内の送信回路ＴＸ１が送信した信号を受信することができる。従って、制御回路ＣＣは、送信回路ＴＸ１、トランスＴＲ１および受信回路ＲＸ１を介して、駆動回路ＤＲに信号（制御信号）を伝達することができる。
トランスＴＲ１を構成するコイルＣＬ１ａ，ＣＬ１ｂのうち、コイルＣＬ１ａは半導体チップＣＰ１内に形成され、コイルＣＬ１ｂは半導体チップＣＰ２内に形成されている。すなわち、トランスＴＲ１は、半導体チップＣＰ１内に形成されたコイルＣＬ１ａと、半導体チップＣＰ２内に形成されたコイルＣＬ１ｂとにより形成されている。コイルＣＬ１ａおよびコイルＣＬ１ｂは、それぞれインダクタとみなすこともできる。また、トランスＴＲ１は、磁気結合素子とみなすこともできる。
また、送信回路ＴＸ２と受信回路ＲＸ２との間には、磁気結合（誘導結合）したコイル（インダクタ）ＣＬ２ｂ，ＣＬ２ａからなるトランス（変成器、変換器、磁気結合素子、電磁結合素子）ＴＲ２が介在しており、送信回路ＴＸ２から受信回路ＲＸ２へ、このトランスＴＲ２を介して（すなわち磁気結合したコイルＣＬ２ｂ，ＣＬ２ａを介して）信号を伝達することができる。これにより、半導体チップＣＰ１内の受信回路ＲＸ２は、半導体チップＣＰ２内の送信回路ＴＸ２が送信した信号を受信することができる。従って、駆動回路ＤＲは、送信回路ＴＸ２、トランスＴＲ２および受信回路ＲＸ２を介して、制御回路ＣＣに信号を伝達することができる。
トランスＴＲ２を構成するコイルＣＬ２ｂ，ＣＬ２ａのうち、コイルＣＬ２ａは半導体チップＣＰ１内に形成され、コイルＣＬ２ｂは半導体チップＣＰ２内に形成されている。すなわち、トランスＴＲ２は、半導体チップＣＰ１内に形成されたコイルＣＬ２ａと、半導体チップＣＰ２内に形成されたコイルＣＬ２ｂとにより形成されている。コイルＣＬ２ｂおよびコイルＣＬ２ａは、それぞれインダクタとみなすこともできる。また、トランスＴＲ２は、磁気結合素子とみなすこともできる。
トランスＴＲ１は、半導体チップＣＰ１内に形成されたコイルＣＬ１ａと、半導体チップＣＰ２内に形成されたコイルＣＬ１ｂとにより形成されているが、コイルＣＬ１ａとコイルＣＬ１ｂとは、導体によっては繋がっておらず、磁気的に結合している。このため、コイルＣＬ１ａに電流が流れると、その電流の変化に応じてコイルＣＬ１ｂに誘導起電力が発生して誘導電流が流れるようになっている。コイルＣＬ１ａが一次コイルで、コイルＣＬ１ｂが二次コイルである。これを利用して、送信回路ＴＸ１からトランスＴＲ１のコイルＣＬ１ａ（一次コイル）に信号を送って電流を流し、それに応じてトランスＴＲ１のコイルＣＬ１ｂ（二次コイル）に生じた誘導電流（または誘導起電力）を受信回路ＲＸ１で検知（受信）することで、送信回路ＴＸ１が送った信号に応じた信号を、受信回路ＲＸ１で受け取ることができる。
また、トランスＴＲ２は、半導体チップＣＰ２内に形成されたコイルＣＬ２ｂと、半導体チップＣＰ１内に形成されたコイルＣＬ２ａとにより形成されているが、コイルＣＬ２ｂとコイルＣＬ２ａとは、導体によっては繋がっておらず、磁気的に結合している。このため、コイルＣＬ２ｂに電流が流れると、その電流の変化に応じてコイルＣＬ２ａに誘導起電力が発生して誘導電流が流れるようになっている。コイルＣＬ２ｂが一次コイルで、コイルＣＬ２ａが二次コイルである。これを利用して、送信回路ＴＸ２からトランスＴＲ２のコイルＣＬ２ｂ（一次コイル）に信号を送って電流を流し、それに応じてトランスＴＲ２のコイルＣＬ２ａ（二次コイル）に生じた誘導電流（または誘導起電力）を受信回路ＲＸ２で検知（受信）することで、送信回路ＴＸ２が送った信号に応じた信号を、受信回路ＲＸ２で受け取ることができる。
送信回路ＴＸ１からトランスＴＲ１を経由して受信回路ＲＸ１に至る経路と、送信回路ＴＸ２からトランスＴＲ２を経由して受信回路ＲＸ２に至る経路とにより、半導体チップＣＰ１と半導体チップＣＰ２との間で信号の送受信を行う。すなわち、送信回路ＴＸ１が送信した信号を受信回路ＲＸ１が受信し、送信回路ＴＸ２が送信した信号を受信回路ＲＸ２が受信することにより、半導体チップＣＰ１と半導体チップＣＰ２との間で信号の送受信を行うことができる。上述のように、送信回路ＴＸ１から受信回路ＲＸ１への信号の伝達には、トランスＴＲ１（すなわち磁気結合したコイルＣＬ１ａ，ＣＬ１ｂ）が介在し、また、送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達には、トランスＴＲ２（すなわち磁気結合したコイルＣＬ２ｂ，ＣＬ２ａ）が介在する。駆動回路ＤＲは、半導体チップＣＰ１から半導体チップＣＰ２に送信された信号（すなわち送信回路ＴＸ１からトランスＴＲ１を介して受信回路ＲＸ１に送信された信号）に応じて、負荷ＬＯＤを駆動させることができる。負荷ＬＯＤとしては、用途に応じて様々な負荷があるが、例えば、モータあるいはモータ駆動用のインバータなどを例示できる。
半導体チップＣＰ１と半導体チップＣＰ２とは、電圧レベル（基準電位）が異なっている。例えば、半導体チップＣＰ１は、低電圧（例えば数Ｖ〜数十Ｖ）で動作または駆動される回路（例えば制御回路ＣＣ）を有する低電圧領域に、後述のワイヤＢＷおよびリードＬＤなどを介して接続される。また、半導体チップＣＰ２は、前記低電圧よりも高電圧（例えば１００Ｖ以上）で動作または駆動される回路（例えば負荷ＬＯＤ）を有する高電圧領域に、後述のワイヤＢＷおよびリードＬＤなどを介して接続される。しかしながら、半導体チップＣＰ１，ＣＰ２間での信号の伝達はトランスＴＲ１，ＴＲ２を介在しているため、異電圧回路間での信号の伝達が可能である。
トランスＴＲ１，ＴＲ２においては、一次コイルと二次コイルとの間に、大きな電位差が発生する場合がある。逆に言えば、大きな電位差が発生する場合があるため、導体では繋がずに磁気結合させた一次コイルと二次コイルを信号の伝達に用いている。このため、トランスＴＲ１を形成するにあたって、コイルＣＬ１ａとコイルＣＬ１ｂとの間の絶縁耐圧をできるだけ高くしておくことが、半導体チップＣＰ１，ＣＰ２を内蔵する半導体パッケージＰＫＧ、あるいはそれを用いた電子装置の信頼性を向上させる上で重要である。また、トランスＴＲ２を形成するにあたって、コイルＣＬ２ｂとコイルＣＬ２ａとの間の絶縁耐圧をできるだけ高くしておくことが、半導体チップＣＰ１，ＣＰ２を内蔵する半導体パッケージＰＫＧ、あるいはそれを用いた電子装置の信頼性を向上させる上で重要である。
なお、図１では、制御回路ＣＣを半導体チップＣＰ１，ＣＰ２以外の半導体チップに内蔵させる場合について示しているが、他の形態として、制御回路ＣＣを半導体チップＣＰ１内に内蔵させることもできる。また、図１では、駆動回路ＤＲを半導体チップＣＰ２内に内蔵させる場合について示しているが、他の形態として、駆動回路ＤＲを、半導体チップＣＰ１，ＣＰ２以外の半導体チップに内蔵させることもできる。
＜信号の伝送例について＞
図２は、信号の伝送例を示す説明図である。
送信回路ＴＸ１は、送信回路ＴＸ１に入力された方形波の信号ＳＧ１のエッジ部分を取り出して一定パルス幅の信号ＳＧ２を生成し、トランスＴＲ１のコイルＣＬ１ａ（一次コイル）に送る。この信号ＳＧ２による電流がトランスＴＲ１のコイルＣＬ１ａ（一次コイル）に流れると、それに応じた信号ＳＧ３が誘導起電力によりトランスＴＲ１のコイルＣＬ１ｂ（二次コイル）に流れる。この信号ＳＧ３を受信回路ＲＸ１で増幅し、更に方形波に変調することで、方形波の信号ＳＧ４が受信回路ＲＸ１から出力される。これにより、送信回路ＴＸ１に入力された信号ＳＧ１に応じた信号ＳＧ４を、受信回路ＲＸ１から出力することができる。このようにして、送信回路ＴＸ１から、受信回路ＲＸ１に信号が伝達される。送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達も、同様に行うことができる。
また、図２では、送信回路から受信回路への信号の伝達の一例を挙げたが、これに限定されず、種々変更可能であり、磁気結合されたコイル（一次コイルおよび二次コイル）を介して信号を伝達する手法であればよい。
＜半導体パッケージの構成例について＞
次に、本実施の形態の半導体パッケージの構成例について説明する。なお、半導体パッケージは半導体装置とみなすこともできる。
図３〜図８は、本実施の形態の半導体パッケージ（半導体装置）ＰＫＧを示す平面図であり、図９および図１０は、本実施の形態の半導体パッケージＰＫＧを示す断面図である。なお、図３〜図８のうち、図３は、半導体パッケージＰＫＧの上面図（上面側の平面図）であり、図４〜図７は、半導体パッケージＰＫＧを上面側から透視して見たときの平面透視図であり、図８は、半導体パッケージＰＫＧを下面側から透視して見たときの平面透視図である。図４では、封止樹脂部ＭＲは透視しており、封止樹脂部ＭＲの外形（外周）を二点鎖線で示してある。図５は、図４から半導体チップＣＰ２およびワイヤＢＷを取り除いた平面透視図に対応し、図６は、図５から更に絶縁シートＺＳを取り除いた平面透視図に対応し、図７は、図６から更に半導体チップＣＰ１を取り除いた平面透視図に対応している。また、図８では、図４と同様に、封止樹脂部ＭＲを透視しており、封止樹脂部ＭＲの外形（外周）を二点鎖線で示してあるが、図８と図４とでは、半導体パッケージＰＫＧを見る方向が逆である。また、図３および図４のＡ−Ａ線の断面図が、図９にほぼ対応し、図３および図４のＢ−Ｂ線の断面図が、図１０にほぼ対応している。
図３〜図１０に示される半導体パッケージＰＫＧは、半導体チップＣＰ１，ＣＰ２を含む半導体パッケージである。以下、半導体パッケージＰＫＧの構成について、具体的に説明する。
図３〜図１０に示される半導体パッケージＰＫＧは、半導体チップＣＰ１，ＣＰ２と、半導体チップＣＰ１を搭載するダイパッドＤＰと、複数のリードＬＤと、半導体チップＣＰ１，ＣＰ２間に挟まれた絶縁シートＺＳと、半導体チップＣＰ１とリードＬＤとの間や半導体チップＣＰ２とリードＬＤとの間を接続する複数のワイヤＢＷと、これらを封止する封止樹脂部ＭＲとを有している。
封止部としての封止樹脂部（封止部、封止樹脂、封止体）ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。封止樹脂部ＭＲにより、半導体チップＣＰ１，ＣＰ２、ダイパッドＤＰ、絶縁シートＺＳ、複数のリードＬＤおよび複数のワイヤＢＷが封止され、電気的および機械的に保護される。封止樹脂部ＭＲは、その厚さと交差する平面形状（外形形状）は例えば矩形（四角形）とすることができる。
半導体チップＣＰ１の素子形成側の主面である半導体チップＣＰ１の表面には、複数のパッド（パッド電極、ボンディングパッド）ＰＤ１が形成されている。それら複数のパッドＰＤ１は、半導体チップＣＰ１の外部接続端子である。半導体チップＣＰ１の各パッドＰＤ１は、半導体チップＣＰ１の内部に形成された半導体集積回路（例えば上記送信回路ＴＸ１または上記受信回路ＲＸ２など）に電気的に接続されている。
半導体チップＣＰ２の素子形成側の主面である半導体チップＣＰ２の表面には、複数のパッドＰＤ２が形成されている。それら複数のパッドＰＤ２は、半導体チップＣＰ２の外部接続端子である。半導体チップＣＰ２の各パッドＰＤ２は、半導体チップＣＰ２の内部に形成された半導体集積回路（例えば上記送信回路ＴＸ２、上記受信回路ＲＸ１または上記駆動回路ＤＲなど）に電気的に接続されている。
なお、半導体チップＣＰ１において、パッドＰＤ１が形成された側の主面を半導体チップＣＰ１の表面と呼び、それとは反対側の主面を、半導体チップＣＰ１の裏面と呼ぶものとする。また、半導体チップＣＰ２において、パッドＰＤ２が形成された側の主面を半導体チップＣＰ２の表面と呼び、それとは反対側の主面を、半導体チップＣＰ２の裏面と呼ぶものとする。半導体チップＣＰ１，ＣＰ２のそれぞれの表面は、主として後述の絶縁膜ＰＡの上面により形成されている。
半導体チップＣＰ１は、半導体チップＣＰ１の表面が上方を向き、半導体チップＣＰ１の裏面がダイパッドＤＰの上面と対向するように、チップ搭載部であるダイパッドＤＰの上面上に搭載（配置）され、半導体チップＣＰ１の裏面がダイパッドＤＰの上面にダイボンド材（接着材）ＤＢを介して接着されて固定されている。
半導体チップＣＰ２は、半導体チップＣＰ２の表面が半導体チップＣＰ１の表面と対向するように、半導体チップＣＰ１の表面上に絶縁シート（絶縁接着シート）ＺＳを介して搭載（配置）されて固定されている。すなわち、半導体チップＣＰ２は、半導体チップＣＰ２の表面が半導体チップＣＰ１の表面側を向き、半導体チップＣＰ２の裏面が上方を向くように、半導体チップＣＰ１の表面上に搭載（配置）されているが、半導体チップＣＰ２（の表面）と半導体チップＣＰ１（の表面）との間には、絶縁シートＺＳが介在している。半導体チップＣＰ１と半導体チップＣＰ２とは、絶縁シートＺＳを間に介して絶縁シートＺＳの厚みの分だけ離間しており、互いに電気的に絶縁されている。
平面視において、半導体チップＣＰ１と半導体チップＣＰ２とは、部分的に重なっており、その重なり領域において、半導体チップＣＰ２（の表面）と半導体チップＣＰ１（の表面）との間に絶縁シートＺＳが介在している。すなわち、平面視において、半導体チップＣＰ１の表面全体が半導体チップＣＰ２と重なっているわけではなく、また、半導体チップＣＰ２の表面全体が半導体チップＣＰ１と重なっているわけではない。半導体チップＣＰ１は、平面視で半導体チップＣＰ２に重なる領域と重ならない領域とを有し、また、半導体チップＣＰ２は、平面視で半導体チップＣＰ１に重なる領域と重ならない領域とを有している。なお、平面視とは、半導体チップＣＰ１の主面または半導体チップＣＰ２の主面あるいはその両方と略平行な平面で見た場合に対応している。
半導体チップＣＰ１は、複数のパッドＰＤ１を有しているが、それら複数のパッドＰＤ１は、半導体チップＣＰ１の表面のうち、平面視で半導体チップＣＰ２に重ならない領域に配置されている。このため、半導体チップＣＰ１に設けられた複数のパッドＰＤ１は、絶縁シートＺＳで覆われていない。また、半導体チップＣＰ２は、複数のパッドＰＤ２を有しているが、それら複数のパッドＰＤ２は、半導体チップＣＰ２の表面のうち、平面視で半導体チップＣＰ１に重ならない領域に配置されている。このため、半導体チップＣＰ２に設けられた複数のパッドＰＤ２は、絶縁シートＺＳで覆われていない。
別の見方をすると、半導体チップＣＰ１の表面は、半導体チップＣＰ２の表面に対向する領域と対向しない領域とを有しており、半導体チップＣＰ１の表面に設けられた複数のパッドＰＤ１は、半導体チップＣＰ１の表面のうち、半導体チップＣＰ２の表面に対向しない領域に配置されている。そして、半導体チップＣＰ１に設けられた複数のパッドＰＤ１は、絶縁シートＺＳで覆われていない。また、半導体チップＣＰ２の表面は、半導体チップＣＰ１の表面に対向する領域と対向しない領域とを有しており、半導体チップＣＰ２の表面に設けられた複数のパッドＰＤ２は、半導体チップＣＰ２の表面のうち、半導体チップＣＰ１の表面に対向しない領域に配置されている。そして、半導体チップＣＰ２に設けられた複数のパッドＰＤ２は、絶縁シートＺＳで覆われていない。
つまり、半導体チップＣＰ１は、半導体チップＣＰ２と対向せずかつ絶縁シートＺＳと重なっていない領域を有しており、その領域（半導体チップＣＰ２と対向せずかつ絶縁シートＺＳと重なっていない領域）に複数のパッドＰＤ１が配置されている。また、半導体チップＣＰ２は、半導体チップＣＰ１と対向せずかつ絶縁シートＺＳと重なっていない領域を有しており、その領域（半導体チップＣＰ１と対向せずかつ絶縁シートＺＳと重なっていない領域）に複数のパッドＰＤ２が配置されている。
半導体チップＣＰ１が有する複数のパッドＰＤ１は、半導体チップＣＰ２と重なっておらず（対向しておらず）、絶縁シートＺＳで覆われていないため、パッドＰＤ１へのワイヤＢＷの接続が可能になる。また、半導体チップＣＰ２が有する複数のパッドＰＤ２は、半導体チップＣＰ１と重なっておらず（対向しておらず）、絶縁シートＺＳで覆われていないため、パッドＰＤ２へのワイヤＢＷの接続が可能になる。
絶縁シートＺＳは、絶縁性の材料からなるシート状（フィルム上）の部材である。絶縁シートＺＳは、接着性を有しており、例えばＤＡＦ（Die Attach Film）を用いることができる。絶縁シートＺＳの互いに反対側に位置する主面のうち、一方の主面に半導体チップＣＰ１の表面が接着され、他方の主面に半導体チップＣＰ２の表面が接着されている。このため、絶縁シートＺＳは、半導体チップＣＰ１と半導体チップＣＰ２とを接着または固定する機能も有している。
絶縁シートＺＳの材料としては、例えば、熱硬化性の樹脂または熱可塑性の樹脂を用いることができる。このうち、熱可塑性の樹脂を絶縁シートＺＳの材料として用いれば、より好ましい。半導体チップＣＰ１と半導体チップＣＰ２とを間に絶縁シートＺＳを介して積み重ねるが、絶縁シートＺＳの材料として熱硬化性の樹脂を用いた場合よりも、絶縁シートＺＳの材料として熱可塑性の樹脂を用いた場合の方が、絶縁シートＺＳの厚みが初期の厚みから変化しにくい。このため、絶縁シートＺＳの材料として熱硬化性の樹脂を用いた場合よりも、絶縁シートＺＳの材料として熱可塑性の樹脂を用いた場合の方が、半導体チップＣＰ１と半導体チップＣＰ２との間の絶縁耐圧を確保しやすくなる。
リードＬＤは、導電体で形成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。各リードＬＤは、リードＬＤのうちの封止樹脂部ＭＲ内に位置する部分であるインナリード部と、リードＬＤのうちの封止樹脂部ＭＲ外に位置する部分であるアウタリード部とからなり、リードＬＤのアウタリード部は、封止樹脂部ＭＲの側面から封止樹脂部ＭＲ外に突出している。隣り合うリードＬＤのインナリード部間は、封止樹脂部ＭＲを構成する材料により満たされている。各リードＬＤのアウタリード部は、半導体パッケージＰＫＧの外部接続用端子部（外部端子）として機能することができる。各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止樹脂部ＭＲの下面よりも若干下に位置するように折り曲げ加工されている。
他の形態として、各リードＬＤのアウタリード部を折り曲げないことも可能である。その場合、封止樹脂部ＭＲの側面から各リードＬＤのアウタリード部を突出させ、封止樹脂部ＭＲの下面または上面に平行な方向に延在させることができる。
半導体チップＣＰ１の表面の各パッドＰＤ１と半導体チップＣＰ２の表面の各パッドＰＤ２とは、各リードＬＤのインナリード部に、導電性接続部材であるワイヤＢＷを介してそれぞれ電気的に接続されている。
ここで、半導体パッケージＰＫＧが有する複数のリードＬＤのうち、ワイヤＢＷを介して半導体チップＣＰ１のパッドＰＤ１に電気的に接続されたリードＬＤを、符号ＬＤ１を付してリードＬＤ１と称することとする。また、半導体パッケージＰＫＧが有する複数のリードＬＤのうち、ワイヤＢＷを介して半導体チップＣＰ２のパッドＰＤ２に電気的に接続されたリードＬＤを、符号ＬＤ２を付してリードＬＤ２と称することとする。
すなわち、半導体チップＣＰ１の表面の各パッドＰＤ１は、各リードＬＤ１のインナリード部にワイヤＢＷを介してそれぞれ電気的に接続され、半導体チップＣＰ２の表面の各パッドＰＤ２は、各リードＬＤ２のインナリード部にワイヤＢＷを介してそれぞれ電気的に接続されている。つまり、半導体チップＣＰ１の表面の各パッドＰＤ１に一端が接続されたワイヤＢＷの他端は、各リードＬＤ１のインナリード部の上面に接続されている。また、半導体チップＣＰ２の表面の各パッドＰＤ２に一端が接続されたワイヤＢＷの他端は、各リードＬＤ２のインナリード部の下面に接続されている。
なお、半導体チップＣＰ１のパッドＰＤ１がワイヤＢＷを介して接続されるリードＬＤ１と、半導体チップＣＰ２のパッドＰＤ２がワイヤＢＷを介して接続されるリードＬＤ２とは、互いに相違するリードＬＤである。また、半導体チップＣＰ１のパッドＰＤ１と半導体チップＣＰ２のパッドＰＤ２とは、ワイヤＢＷを介して接続されてはいない。このため、半導体チップＣＰ１のパッドＰＤ１と、半導体チップＣＰ２のパッドＰＤ２とは、導体を介しては接続されていない。
封止樹脂部ＭＲの平面形状を構成する矩形（四角形）において、複数のリードＬＤ１と複数のリードＬＤ２とは、互いに反対側の辺（側面）に配置されている。
ワイヤ（ボンディングワイヤ）ＢＷは、導電性の接続部材（接続用部材）であるが、より特定的には導電性のワイヤであり、例えば金（Ａｕ）線または銅（Ｃｕ）線などの金属細線からなる。ワイヤＢＷは、封止樹脂部ＭＲ内に封止されており、封止樹脂部ＭＲから露出されない。
上述したように、半導体チップＣＰ１と半導体チップＣＰ２とは、半導体チップＣＰ１の表面と半導体チップＣＰ２の表面とが対向するように、絶縁シートＺＳを間に挟んで対向配置されている。そして、半導体チップＣＰ１内には、上述したコイルＣＬ１ａ，ＣＬ２ａが形成され、半導体チップＣＰ２内には、上述したコイルＣＬ１ｂ，ＣＬ２ｂが形成されている。半導体チップＣＰ１内に形成されているコイルＣＬ１ａと半導体チップＣＰ２内に形成されているコイルＣＬ１ｂとは、平面視で重なっており、半導体チップＣＰ１内に形成されているコイルＣＬ２ａと半導体チップＣＰ２内に形成されているコイルＣＬ２ｂとは、平面視で重なっている。すなわち、半導体チップＣＰ１内に形成されているコイルＣＬ１ａと半導体チップＣＰ２内に形成されているコイルＣＬ１ｂとが互いに対向し、かつ、半導体チップＣＰ１内に形成されているコイルＣＬ２ａと半導体チップＣＰ２内に形成されているコイルＣＬ２ｂとが互いに対向するように、半導体チップＣＰ１と半導体チップＣＰ２とが絶縁シートＺＳを介して対向配置されている。
半導体チップＣＰ１内に形成されているコイルＣＬ１ａと半導体チップＣＰ２内に形成されているコイルＣＬ１ｂとは、磁気結合（誘導結合）して、上記トランスＴＲ１を構成し、半導体チップＣＰ１内に形成されているコイルＣＬ２ａと半導体チップＣＰ２内に形成されているコイルＣＬ２ｂとは、磁気結合（誘導結合）して、上記トランスＴＲ２を構成している。
半導体チップＣＰ１内のコイルＣＬ１ａと半導体チップＣＰ２内のコイルＣＬ１ｂとの間には、半導体チップＣＰ１が有する絶縁膜（後述の絶縁膜ＰＡに対応）と、半導体チップＣＰ２が有する絶縁膜（後述の絶縁膜ＰＡに対応）と、絶縁シートＺＳとが介在している。また、半導体チップＣＰ１内のコイルＣＬ２ａと半導体チップＣＰ２内のコイルＣＬ２ｂとの間には、半導体チップＣＰ１が有する絶縁膜（後述の絶縁膜ＰＡに対応）と、半導体チップＣＰ２が有する絶縁膜（後述の絶縁膜ＰＡに対応）と、絶縁シートＺＳとが介在している。このため、半導体チップＣＰ１内のコイルＣＬ１ａと半導体チップＣＰ２内のコイルＣＬ１ｂとは、導体を介しては繋がっておらず、また、半導体チップＣＰ１内のコイルＣＬ２ａと半導体チップＣＰ２内のコイルＣＬ２ｂとは、導体を介しては繋がっていない。
半導体チップＣＰ１と半導体チップＣＰ２との間での電気信号の伝送は、トランスＴＲ１，ＴＲ２を介してのみ行われる。すなわち、半導体チップＣＰ１内に形成された回路（上記送信回路ＴＸ１など）から、半導体チップＣＰ１内のコイルＣＬ１ａ（一次コイル）および半導体チップＣＰ２内のコイルＣＬ１ｂ（二次コイル）を介して電磁誘導で伝達された信号だけが、半導体チップＣＰ２（上記受信回路ＲＸ１）に伝送される。また、半導体チップＣＰ２内に形成された回路（上記送信回路ＴＸ２など）から、半導体チップＣＰ２内のコイルＣＬ２ｂ（一次コイル）および半導体チップＣＰ１内のコイルＣＬ２ａ（二次コイル）を介して電磁誘導で伝達された信号だけが、半導体チップＣＰ１（上記受信回路ＲＸ２）に伝送される。
＜半導体パッケージの製造工程について＞
次に、半導体パッケージＰＫＧの製造工程の一例について、図１１〜図１６を参照しながら説明する。図１１は、半導体パッケージＰＫＧの製造工程中の断面図であり、上記図９に相当する断面が示されている。
半導体パッケージＰＫＧは、例えば次のようにして製造することができる。
すなわち、まず、図１１に示されるように、ダイパッドＤＰと複数のリードＬＤとがフレーム枠に連結されたリードフレームを準備（用意）する。また、半導体チップＣＰ１と半導体チップＣＰ２とを準備（用意）する。半導体チップＣＰ１，ＣＰ２の製造工程（準備工程）については、後でより詳細に説明する。
次に、図１２に示されるように、ダイボンディング工程を行って、リードフレームのダイパッドＤＰ上にダイボンド材（接着材）ＤＢを介して半導体チップＣＰ１を搭載して接合する。この際、半導体チップＣＰ１の裏面がダイパッドＤＰの上面に対向するように、半導体チップＣＰ１の裏面をダイパッドＤＰの上面にダイボンド材ＤＢで接合する。これにより、チップ搭載部であるダイパッドＤＰ上に半導体チップＣＰ１が搭載されて固定された状態になる。
次に、図１３に示されるように、半導体チップＣＰ２の表面が半導体チップＣＰ１の表面に対向するように、半導体チップＣＰ１の表面上に絶縁シートＺＳを介して半導体チップＣＰ２を搭載して固定する。これにより、半導体チップＣＰ１と半導体チップＣＰ２とが絶縁シートＺＳを介して重ねられた状態になり、半導体チップＣＰ１内のコイル（ＣＬ１ａ，ＣＬ１ｂ）と半導体チップＣＰ２内のコイル（ＣＬ１ｂ，ＣＬ２ｂ）とが磁気的に結合される。この際、半導体チップＣＰ１の表面に絶縁シートＺＳを貼り付けてから、その絶縁シートＺＳ上に半導体チップＣＰ２を搭載するか、あるいは、半導体チップＣＰ２の表面に絶縁シートＺＳを貼り付けてから、その絶縁シートＺＳの反対面（半導体チップＣＰ１が貼り付けられた面とは反対側の面）を半導体チップＣＰ１の表面に貼り付ければよい。
なお、ここでは、リードフレームのダイパッドＤＰ上にダイボンド材ＤＢを介して半導体チップＣＰ１を搭載してから、ダイパッドＤＰ上に搭載された半導体チップＣＰ１上に絶縁シートＺＳを介して半導体チップＣＰ２を搭載する場合について説明した。他の形態として、互いの表面側が対向する向きで半導体チップＣＰ１と半導体チップＣＰ２とを絶縁シートＺＳを介して貼り合わせてから、絶縁シートＺＳを介して貼り合わされた半導体チップＣＰ１，ＣＰ２における半導体チップＣＰ１の裏面を、リードフレームのダイパッドＤＰにダイボンド材ＤＢを介して接合することもできる。
図１３の工程は、半導体チップＣＰ１と半導体チップＣＰ２とを絶縁シートＺＳを介して重ねる工程とみなすことができる。この図１３の工程では、半導体チップＣＰ１の後述の絶縁膜ＰＡと半導体チップＣＰ２の後述の絶縁膜ＰＡとが互いに対向する向きで、半導体チップＣＰ１内のコイル（ＣＬ１ａ，ＣＬ１ｂ）と半導体チップＣＰ２内のコイル（ＣＬ１ｂ，ＣＬ２ｂ）とが磁気的に結合するように、半導体チップＣＰ１と半導体チップＣＰ２とが絶縁シートＺＳを介して重ねられる。
次に、図１４に示されるように、ワイヤボンディング工程を行って、半導体チップＣＰ１の複数のパッドＰＤ１および半導体チップＣＰ２の複数のパッドＰＤ２と、複数のリードＬＤとを、複数のワイヤ（導電性接続部材）ＢＷでそれぞれ接続する。この際、例えば、半導体チップＣＰ１の表面の複数のパッドＰＤ１と複数のリードＬＤ１とを複数のワイヤＢＷを介してそれぞれ接続してから、リードフレームを反転させ、半導体チップＣＰ２の表面の複数のパッドＰＤ２と複数のリードＬＤ２とを複数のワイヤＢＷを介してそれぞれ接続すればよい。あるいは、半導体チップＣＰ１と半導体チップＣＰ２に対するワイヤボンディングの順番を逆にし、先に半導体チップＣＰ２の表面の複数のパッドＰＤ２と複数のリードＬＤ２とを複数のワイヤＢＷを介してそれぞれ接続してから、リードフレームを反転させ、半導体チップＣＰ１の表面の複数のパッドＰＤ１と複数のリードＬＤ１とを複数のワイヤＢＷを介してそれぞれ接続することもできる。ワイヤボンディング工程を行うことにより、半導体チップＣＰ１の複数のパッドＰＤ１が、複数のリードＬＤ１と複数のワイヤＢＷを介して電気的に接続され、半導体チップＣＰ２の複数のパッドＰＤ２が、複数のリードＬＤ２と他の複数のワイヤＢＷを介して電気的に接続される。
次に、図１５に示されるように、樹脂封止工程を行って、半導体チップＣＰ１，ＣＰ２、ダイパッドＤＰ、絶縁シートＺＳ、複数のリードＬＤおよび複数のワイヤＢＷを封止する封止樹脂部ＭＲを形成する。
次に、それぞれのインナリード部が封止樹脂部ＭＲに封止されている複数のリードＬＤをリードフレームのフレーム枠から切断して分離する。それから、図１６に示されるように、複数のリードＬＤのアウタリード部を折り曲げ加工する。このようにして、半導体パッケージＰＫＧを製造することができる。また、リードＬＤの折り曲げ加工を行わない場合もあり得る。各リードＬＤは、少なく一部が封止樹脂部ＭＲから露出しており、半導体パッケージＰＫＧの外部端子として機能する。
なお、ここでは、半導体パッケージＰＫＧにおいて、ダイパッドＤＰ上に半導体チップＣＰ１が搭載される場合について説明したが、他の形態として、半導体パッケージＰＫＧにおいて、半導体チップＣＰ１と半導体チップＣＰ２とを入れ換えることもでき、その場合、ダイパッドＤＰ上には半導体チップＣＰ２が搭載されることになる。
また、ここでは、半導体パッケージＰＫＧのパッケージ形態として、ＳＯＰ（Small Outline Package)の場合を例に挙げて説明したが、ＳＯＰ以外にも適用可能である。
いずれにしても、半導体パッケージの製造工程は、半導体チップＣＰ１を準備する工程と、半導体チップＣＰ２を準備する工程と、半導体チップＣＰ１と半導体チップＣＰ２とを絶縁シートＺＳを介して重ねる工程とを有する。
ここで、半導体パッケージＰＫＧが搭載される製品用途例について説明する。例えば、自動車、洗濯機などの家電機器のモータ制御部、スイッチング電源、照明コントローラ、太陽光発電コントローラ、携帯電話器、あるいはモバイル通信機器などがある。
例えば、自動車用途の場合、半導体チップＣＰ１が、低電圧の電源電圧が供給される低電圧チップであり、その際の供給電源電圧は、例えば５Ｖ程度である。一方、駆動回路ＤＲの駆動対象（後述のインバータＩＮＶなど）の電源電圧は、例えば６００Ｖ〜１０００Ｖもしくはそれ以上の高電圧であり、駆動対象（後述のインバータＩＮＶなど）から、この高電圧が半導体チップＣＰ２に供給される場合があり得る。
＜半導体装置を用いた電子システムについて＞
次に、本実施の形態の半導体パッケージ（半導体装置）ＰＫＧを用いた電子システム（電子装置）の一例について説明する。図１７は、本実施の形態の半導体パッケージＰＫＧを用いた電子システム（電子装置）の一例、ここでは電気自動車システム、を示す説明図（回路ブロック図）である。
図１７に示される電子システム（ここでは電気自動車システム）は、モータＭＯＴなどの負荷と、インバータ（インバータ回路）ＩＮＶと、電源ＢＡＴと、制御部（制御回路、コントローラ）ＣＴＣとを有している。モータＭＯＴとしては、例えば３相モータなどを用いることができる。３相モータは、位相の異なる３相の電圧により駆動するように構成されている。上記半導体パッケージＰＫＧは、制御部ＣＴＣとインバータＩＮＶとの間に接続されている。
図１７の電子システム（ここでは電気自動車システム）においては、電源ＢＡＴが、リレーＲＹおよびコンバータ（昇圧コンバータ）ＣＮＶを介して、インバータＩＮＶに接続され、電源ＢＡＴの電圧（電力）がインバータＩＮＶに供給されるようになっている。電源ＢＡＴとインバータＩＮＶとの間にコンバータＣＮＶを介在させているため、電源ＢＡＴの電圧（直流電圧）は、コンバータＣＮＶでモータ駆動に適した電圧に変換（昇圧）されてから、インバータＩＮＶに供給される。リレーＲＹは、電源ＢＡＴとコンバータＣＮＶとの間に介在し、電源ＢＡＴとコンバータＣＮＶとの間が、接続状態となるか切断状態となるかを、リレーＲＹによって切り替えることができる。
また、インバータＩＮＶにはモータＭＯＴが接続され、電源ＢＡＴからコンバータＣＮＶを介してインバータＩＮＶに供給された直流電圧（直流電力）は、インバータＩＮＶで交流電圧（交流電力）に変換されて、モータＭＯＴに供給されるようになっている。モータＭＯＴは、インバータＩＮＶから供給された交流電圧（交流電力）によって駆動される。
モータＭＯＴは、自動車のタイヤ（車輪）などを回転（駆動）させることができる。
例えば、ハイブリッド車の場合は、モータＭＯＴの出力軸とエンジンＥＮＧの出力軸とが、動力分配機構ＢＫで合成され、そのトルクは、車軸ＳＪへ伝達される。車軸ＳＪはディファレンシャルＤＦを介して駆動輪ＤＴＲと連動する。大きな駆動力が必要とされる場合などには、エンジンＥＮＧとともにモータＭＯＴを駆動し、それらの出力トルクは、動力分配機構ＢＫで合成され、車軸ＳＪを介して駆動輪ＤＴＲに伝達されて、駆動輪ＤＴＲを駆動することができる。それほど大きな駆動力が必要とされない場合（例えば一定速度で走行する場合）などには、エンジンＥＮＧを停止し、モータＭＯＴのみで駆動輪ＤＴＲを駆動することができる。また、ハイブリッド車の場合は、モータＭＯＴに加えてエンジンＥＮＧも必要であるが、エンジンを有さない電気自動車の場合は、エンジンＥＮＧは省略することができる。
インバータＩＮＶには、半導体パッケージＰＫＧを介して制御部ＣＴＣが接続されており、この制御部ＣＴＣによってインバータＩＮＶが制御されるようになっている。すなわち、電源ＢＡＴからインバータＩＮＶに直流電圧（直流電力）が供給され、制御部ＣＴＣにより制御されたインバータＩＮＶによって交流電圧（交流電力）に変換されて、モータＭＯＴに供給され、モータＭＯＴを駆動することができる。制御部ＣＴＣは、例えばＥＣＵ（Electronic Control Unit：電子制御ユニット）により構成されており、ＭＣＵ（Micro Controller Unit）のような制御用の半導体チップを内蔵している。リレーＲＹとコンバータＣＮＶも、制御部ＣＴＣによって制御することができる。
但し、制御部ＣＴＣとインバータＩＮＶとは、直接的に信号の伝達を行っているのではなく、制御部ＣＴＣとインバータＩＮＶとの間には、上記半導体パッケージＰＫＧが介在している。すなわち、制御部ＣＴＣとインバータＩＮＶとの間の信号の伝達には、半導体パッケージＰＫＧが介在している。図１７の電子システム（ここでは電気自動車システム）においては、上記図１の上記制御回路ＣＣは図１７の制御部ＣＴＣに対応し、上記図１の上記負荷ＬＯＤは図１７のインバータＩＮＶに対応している。半導体パッケージＰＫＧの上記リードＬＤ１が制御部ＣＴＣに接続され、半導体パッケージＰＫＧの上記リードＬＤ２がインバータＩＮＶに接続される。また、上記図１の上記駆動回路ＤＲを半導体パッケージＰＫＧの外部の半導体チップに内蔵させた場合は、その半導体チップ（駆動回路ＤＲを内蔵する半導体チップ）が図１７における半導体パッケージＰＫＧとインバータＩＮＶとの間に介在することになる。制御部ＣＴＣから上記送信回路ＴＸ１、上記トランスＴＲ１および上記受信回路ＲＸ１を経由して駆動回路ＤＲに伝達された信号（制御信号）に応じて、駆動回路ＤＲがインバータＩＮＶを制御または駆動するための信号（制御信号または駆動信号）を出力し、その信号（制御信号または駆動信号）がインバータＩＮＶに入力される。制御部ＣＴＣは、半導体パッケージＰＫＧを介してインバータＩＮＶを制御することができる。
インバータＩＮＶは、パワー半導体素子（パワートランジスタ）を有しており、パワー半導体素子としては、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲート型バイポーラトランジスタ）などを例示できる。例えば、モータＭＯＴが３相モータの場合は、インバータＩＮＶは３相に対応して６つのＩＧＢＴを有している。インバータＩＮＶが有するパワー半導体素子に、駆動回路ＤＲからの信号（制御信号または駆動信号）が入力される。インバータＩＮＶが有するパワー半導体素子がＩＧＢＴの場合は、そのＩＧＢＴのゲート電極に駆動回路ＤＲからの信号（制御信号または駆動信号）が入力される。制御部ＣＴＣは、半導体パッケージＰＫＧを介してインバータＩＮＶのパワー半導体素子（例えばＩＧＢＴ）を制御し、それによってインバータＩＮＶを制御することができる。
制御部ＣＴＣによってインバータＩＮＶのパワー半導体素子（例えばＩＧＢＴ）に流れる電流を制御することにより、モータＭＯＴを駆動（回転）させるようになっている。すなわち、制御部ＣＴＣによってインバータＩＮＶのパワー半導体素子（例えばＩＧＢＴ）のオン／オフを制御することにより、モータＭＯＴを駆動することができる。
上述のように、半導体パッケージＰＫＧは、上記半導体チップＣＰ１，ＣＰ２を内蔵しているが、半導体チップＣＰ１と半導体チップＣＰ２とは、電圧レベル（基準電位）が異なっている。例えば、駆動回路ＤＲは、インバータＩＮＶを駆動または制御するため、インバータＩＮＶに接続されており、半導体チップＣＰ２の基準電位（電圧レベル）は、駆動対象のインバータＩＮＶの電源電圧ＶＣＣにほぼ一致する電圧に上昇する場合がある。この電源電圧ＶＣＣは、かなりの高電圧（例えば数百Ｖ〜数千Ｖ程度）である。このことは、駆動回路ＤＲを半導体チップＣＰ２とは別の半導体チップに内蔵させた場合も同様である。このため、半導体チップＣＰ１と半導体チップＣＰ２とで、電圧レベル（基準電位）に大きな差が生じてしまう。つまり、半導体チップＣＰ２には、半導体チップＣＰ１に供給されている電源電圧（例えば数Ｖ〜数十Ｖ程度）よりも高い電圧（例えば数百Ｖ〜数千Ｖ程度）がインバータＩＮＶから供給される場合がある。
しかしながら、上述のように、半導体チップＣＰ１と半導体チップＣＰ２との間で電気的に伝わるのは、半導体チップＣＰ１内の一次コイル（ＣＬ１ａ）から半導体チップＣＰ２内の二次コイル（ＣＬ１ｂ）へ電磁誘導で伝達された信号か、あるいは、半導体チップＣＰ２内の一次コイル（ＣＬ２ｂ）から半導体チップＣＰ１内の二次コイル（ＣＬ２ａ）へ電磁誘導で伝達された信号だけである。このため、半導体チップＣＰ１の電圧レベル（基準電位）と半導体チップＣＰ２の電圧レベル（基準電位）が相違していても、半導体チップＣＰ２の電圧レベル（基準電位）が半導体チップＣＰ１に入力されたり、あるいは、半導体チップＣＰ１の電圧レベル（基準電位）が半導体チップＣＰ２に入力されることを、的確に防止することができる。すなわち、半導体チップＣＰ２の基準電位（電圧レベル）が駆動対象のインバータＩＮＶの電源電圧ＶＣＣ（例えば数百Ｖ〜数千Ｖ程度）にほぼ一致する電圧にまで上昇したとしても、この半導体チップＣＰ２の基準電位が半導体チップＣＰ１に入力されることを的確に防止することができる。このため、電圧レベル（基準電位）が異なる半導体チップＣＰ１，ＣＰ２間で電気信号の伝達を的確に行うことができる。
また、電気自動車システムにおいては、周辺温度の上昇や下降が繰り返された場合に、熱応力によって絶縁シートＺＳと半導体チップＣＰ（ＣＰ１，ＣＰ２）とが剥離することを防ぐ必要がある。例えば、品質基準ＡＥＣ−Ｑ１００に準じた環境温度試験においては、温度サイクル試験で−６５℃〜１５０℃で５００サイクル以上の耐久力を有することが必要とされる。本実施の形態では、そのような環境においても、絶縁シートＺＳと半導体チップＣＰ（ＣＰ１，ＣＰ２）の剥離を防ぐことができる。
また、半導体チップＣＰ１と半導体チップＣＰ２の信頼性を高めることができる。また、半導体パッケージＰＫＧの信頼性を向上させることができる。また、半導体パッケージＰＫＧを用いた電子装置の信頼性を向上させることができる。
また、磁気的に結合したコイルを利用して半導体チップ間の信号の伝達を行っていることにより、半導体パッケージＰＫＧの小型化を図ることができる。
また、電源電圧ＶＣＣを高くする場合は、それに伴い半導体パッケージＰＫＧの耐圧、すなわち半導体パッケージＰＫＧ内の半導体チップＣＰ１と半導体チップＣＰ２との間の耐圧、を高めることが必要になる。それに対して、本実施の形態では、後述するように、半導体パッケージＰＫＧ内の半導体チップＣＰ１と半導体チップＣＰ２との間の耐圧を向上させることができ、従って、半導体パッケージＰＫＧの耐圧を向上させることができる。半導体パッケージＰＫＧの耐圧（半導体チップＣＰ１，ＣＰ２間の耐圧）を向上できたことにより、コンバータＣＮＶで変換（昇圧）されてインバータＩＮＶに供給される電源電圧ＶＣＣを高くすることが可能になる。従って、インバータＩＮＶに供給される電源電圧ＶＣＣを高くすることで、モータＭＯＴに流す電流を増加させることができ、モータＭＯＴの速度（回転速度）を向上させることができる。
＜半導体チップの構造について＞
図１８は、本実施の形態の半導体チップ（半導体装置）ＣＰの断面構造を模式的に示す断面図であり、図１９は、本実施の形態の半導体チップ（半導体装置）ＣＰの平面図である。図１９には、半導体チップＣＰにおける、最上層の配線層（ここでは第４配線層）のメタルパターンが示されている。ここで、最上層の配線層（ここでは第４配線層）のメタルパターンは、後述の導電膜ＣＤによって形成されたパターンである。
図１８および図１９に示される半導体チップＣＰは、上記半導体チップＣＰ１または上記半導体チップＣＰ２に対応する半導体チップである。すなわち、上記半導体チップＣＰ１および上記半導体チップＣＰ２は、いずれも、図１８および図１９に示される半導体チップＣＰの構成を適用することができる。
本実施の形態の半導体チップＣＰは、単結晶シリコンなどからなる半導体基板ＳＢを利用して形成された半導体チップである。
図１８に示されるように、本実施の形態の半導体チップ（半導体装置）ＣＰを構成する単結晶シリコンなどからなる半導体基板ＳＢに、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)などの半導体素子が形成されている。
例えば、半導体基板ＳＢ１にｐ型ウエルＰＷおよびｎ型ウエルＮＷが形成され、ｐ型ウエルＰＷ上にゲート絶縁膜ＧＦを介してｎチャネル型ＭＩＳＦＥＴ用のゲート電極Ｇ１が形成され、ｎ型ウエルＮＷ上にゲート絶縁膜ＧＦを介してｐチャネル型ＭＩＳＦＥＴ用のゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＦは、例えば酸化シリコン膜などからなり、ゲート電極Ｇ１，Ｇ２は、例えば、不純物を導入した多結晶シリコン膜（ドープトポリシリコン膜）などからなる。
半導体基板ＳＢのｐ型ウエルＰＷ内には、ｎチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｎ型半導体領域ＮＳが形成され、半導体基板ＳＢのｎ型ウエルＮＷ内には、ｐチャネル型ＭＩＳＦＥＴのソース・ドレイン用のｐ型半導体領域ＰＳが形成されている。ゲート電極Ｇ１と、そのゲート電極Ｇ１の下のゲート絶縁膜ＧＦと、ゲート電極Ｇ１の両側のｎ型半導体領域ＮＳ（ソース・ドレイン領域）とにより、ｎチャネル型ＭＩＳＦＥＴＱｎが形成される。また、ゲート電極Ｇ２と、そのゲート電極Ｇ２の下のゲート絶縁膜ＧＦと、ゲート電極Ｇ２の両側のｐ型半導体領域ＰＳ（ソース・ドレイン領域）とにより、ｐチャネル型ＭＩＳＦＥＴＱｐが形成される。ｎ型半導体領域ＮＳは、ＬＤＤ（Lightly doped Drain）構造とすることもでき、この場合、ゲート電極Ｇ１の側壁上には、サイドウォールスペーサとも称される側壁絶縁膜が形成される。同様に、ｐ型半導体領域ＰＳは、ＬＤＤ構造とすることもでき、この場合、ゲート電極Ｇ１の側壁上には、サイドウォールスペーサとも称される側壁絶縁膜が形成される。
なお、ここでは、半導体基板ＳＢに形成する半導体素子として、ＭＩＳＦＥＴを例に挙げて説明しているが、この他、容量素子、抵抗素子、メモリ素子または他の構成のトランジスタなどを形成してもよい。半導体チップＣＰが上記半導体チップＣＰ１の場合は、半導体基板ＳＢに形成された半導体素子により、上記送信回路ＴＸ１および受信回路ＲＸ２が形成され、半導体チップＣＰが上記半導体チップＣＰ２の場合は、半導体基板ＳＢに形成された半導体素子により、上記送信回路ＴＸ２、受信回路ＲＸ１および上記駆動回路ＤＲが形成される。
また、ここでは、半導体基板ＳＢとして単結晶シリコン基板を例に挙げて説明しているが、他の形態として、半導体基板ＳＢとして、ＳＯＩ（Silicon On Insulator）基板などを用いることもできる。
半導体基板ＳＢ上には、一層以上の配線層を含む配線構造が形成されており、好ましくは、複数の層間絶縁膜と複数の配線層とにより多層配線構造が形成されている。
すなわち、半導体基板ＳＢ上に、複数の層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４が形成され、この複数の層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４に、プラグＶ１、ビア部Ｖ２，Ｖ３，Ｖ４および配線Ｍ１，Ｍ２，Ｍ３，Ｍ４が形成されている。
具体的には、半導体基板ＳＢ上に、上記ＭＩＳＦＥＴを覆うように、絶縁膜として層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１上に、配線Ｍ１が形成されている。配線Ｍ１は、第１配線層（最下層の配線層）の配線である。層間絶縁膜ＩＬ１上には、配線Ｍ１を覆うように、絶縁膜として層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２上に、配線Ｍ２が形成されている。配線Ｍ２は、第１配線層よりも１つ上層の配線層である第２配線層の配線である。層間絶縁膜ＩＬ２上には、配線Ｍ２を覆うように、絶縁膜として層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３上に、配線Ｍ３が形成されている。配線Ｍ３は、第２配線層よりも１つ上層の配線層である第３配線層の配線である。層間絶縁膜ＩＬ３上には、配線Ｍ３を覆うように、絶縁膜として層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４上に、配線Ｍ４が形成されている。配線Ｍ４は、第３配線層よりも１つ上層の配線層である第４配線層の配線である。第４配線層は、最上層の配線層である。
プラグＶ１は、導電体からなり、配線Ｍ１の下層に形成され、すなわち層間絶縁膜ＩＬ１中に層間絶縁膜ＩＬ１を貫通するように形成され、プラグＶ１の上面が配線Ｍ１の下面に接することで、配線Ｍ１に電気的に接続されている。また、プラグＶ１の底部は、半導体基板ＳＢに形成された種々の半導体領域（例えばｎ型半導体領域ＮＳまたはｐ型半導体領域ＰＳなど）や、ゲート電極Ｇ１，Ｇ２などに接続されている。これにより、配線Ｍ１は、プラグＶ１を介して、半導体基板ＳＢに形成された種々の半導体領域やゲート電極Ｇ１，Ｇ２などに電気的に接続される。
ビア部Ｖ２は、導電体からなり、配線Ｍ２と配線Ｍ１との間に形成されて、すなわち層間絶縁膜ＩＬ２中に形成されて、配線Ｍ２と配線Ｍ１とを接続している。ビア部Ｖ２は、配線Ｍ２と一体的に形成することもできる。また、ビア部Ｖ３は、導電体からなり、配線Ｍ３と配線Ｍ２との間に形成されて、すなわち層間絶縁膜ＩＬ３中に形成されて、配線Ｍ３と配線Ｍ２とを接続している。ビア部Ｖ３は、配線Ｍ３と一体的に形成することもできる。また、ビア部Ｖ４は、導電体からなり、配線Ｍ４と配線Ｍ３との間に形成されて、すなわち層間絶縁膜ＩＬ４中に形成されて、配線Ｍ４と配線Ｍ３とを接続している。ビア部Ｖ４は、配線Ｍ４と一体的に形成することもできる。
図１８および図１９に示される半導体チップＣＰにおいては、第４配線層が最上層の配線層であり、配線Ｍ４が、最上層配線である。第１配線層（配線Ｍ１）、第２配線層（配線Ｍ２）、第３配線層（配線Ｍ３）および第４配線層（配線Ｍ４）により、半導体基板ＳＢに形成された半導体素子（例えば上記ＭＩＳＦＥＴ）の所望の結線がなされており、所望の動作をなし得る。
最上層配線である第４配線層によってパッド（パッド電極、ボンディングパッド）ＰＤが形成されている。すなわち、配線Ｍ４と同層にパッドＰＤが形成されている。つまり、配線Ｍ４とパッドＰＤとは、同層の導電層により同工程で形成されている。このため、配線Ｍ４と同様に、パッドＰＤも、層間絶縁膜ＩＬ４上に形成されている。
また、最上層の配線層である第４配線層によってコイルＣＬ１，ＣＬ２が形成されている。すなわち、パッドＰＤおよび配線Ｍ４と同層にコイルＣＬ１，ＣＬ２（コイルＣＬ１用のコイル配線ＣＷおよびコイルＣＬ２用のコイル配線ＣＷ）が形成されている。つまり、配線Ｍ４とパッドＰＤとコイルＣＬ１，ＣＬ２（コイルＣＬ１用のコイル配線ＣＷおよびコイルＣＬ２用のコイル配線ＣＷ）とは、同層の導電層により同工程で形成されている。このため、配線Ｍ４およびパッドＰＤと同様に、コイルＣＬ１，ＣＬ２（コイルＣＬ１用のコイル配線ＣＷおよびコイルＣＬ２用のコイル配線ＣＷ）も、層間絶縁膜ＩＬ４上に形成されている。コイルＣＬ１（コイルＣＬ１用のコイル配線ＣＷ）とコイルＣＬ２（コイルＣＬ２用のコイル配線ＣＷ）とは、同層に形成されている。
なお、図１９は、平面図であるが、図面を見やすくするために、最上層の配線層である第４配線層のメタルパターン（ここではパッドＰＤ、配線Ｍ４、コイル配線ＣＷ、およびシールリング用の配線Ｍ４ａ）にハッチングを付してある。
このように、本実施の形態の半導体チップＣＰでは、半導体基板ＳＢ上に一層以上の配線層（より好ましくは複数の配線層）を含む配線構造が形成され、その配線構造が有する配線層のうちの最上層の配線層（ここでは第４配線層）に、パッドＰＤと配線Ｍ４とコイルＣＬ１，ＣＬ２（コイル配線ＣＷ）とが形成されている。例えば、層間絶縁膜ＩＬ４上に形成した導電膜（後述の導電膜ＣＤに対応）をパターニングすることにより配線Ｍ４を形成する場合は、その導電膜をパターニングする際に、配線Ｍ４だけでなくパッドＰＤおよびコイルＣＬ１，ＣＬ２（コイル配線ＣＷ）も形成することができる。
コイルＣＬ１は、上記コイルＣＬ１ａまたはコイルＣＬ１ｂに対応するものであり、コイルＣＬ２は、上記コイルＣＬ２ａまたはコイルＣＬ２ｂに対応するものであり、パッドＰＤは、上記パッドＰＤ１またはパッドＰＤ２に対応するものである。すなわち、半導体チップＣＰが上記半導体チップＣＰ１の場合は、コイルＣＬ１は上記コイルＣＬ１ａに対応し、コイルＣＬ２は上記コイルＣＬ２ａに対応し、パッドＰＤは、上記パッドＰＤ１に対応する。半導体チップＣＰが上記半導体チップＣＰ２の場合は、コイルＣＬ１は上記コイルＣＬ１ｂに対応し、コイルＣＬ２は上記コイルＣＬ２ｂに対応し、パッドＰＤは、上記パッドＰＤ２に対応する。
コイルＣＬ１とコイルＣＬ２は、それぞれ、層間絶縁膜ＩＬ４上において渦巻き状（コイル状、ループ状）に周回するコイル配線（コイル状の配線）ＣＷにより形成されている。コイル配線ＣＷは、コイル用配線とみなすことができる。すなわち、コイルＣＬ１は、コイルＣＬ１用のコイル配線ＣＷによって形成され、コイルＣＬ２は、コイルＣＬ２用のコイル配線ＣＷによって形成され、コイルＣＬ１用のコイル配線ＣＷとコイルＣＬ２用のコイル配線ＣＷとは、繋がっておらず、互いに分離されて離間されている。
配線Ｍ４およびコイルＣＬ１，ＣＬ２（コイル配線ＣＷ）は、絶縁膜（保護膜、表面保護膜）ＰＡで覆われており、露出されていないのに対して、パッドＰＤは、少なくとも一部が絶縁膜ＰＡの開口部ＯＰから露出されている。但し、パッドＰＤの一部は、絶縁膜ＰＡで覆われている。すなわち、開口部ＯＰからパッドＰＤが露出されているが、平面視で開口部ＯＰと重ならない部分のパッドＰＤは、絶縁膜ＰＡで覆われている。具体的には、パッドＰＤの中央部は絶縁膜ＰＡで覆われておらず、パッドＰＤの外周部は絶縁膜ＰＡで覆われている。
パッドＰＤは、半導体チップＣＰの内部配線と電気的に接続されている。例えば、パッドＰＤと一体的に形成された配線Ｍ４を設けておき、このパッドＰＤと一体的に形成された配線Ｍ４が、その配線Ｍ４の直下に設けられたビア部Ｖ４を介して配線Ｍ３と接続されることで、パッドＰＤを配線Ｍ３に電気的に接続することができる。また、パッドＰＤの直下にビア部Ｖ４を設け、そのビア部Ｖ４を介してパッドＰＤを配線Ｍ３に電気的に接続することもできる。
なお、半導体チップＣＰの内部配線は、半導体基板ＳＢ上の多層配線構造に形成されている配線のことであり、ここでは、配線Ｍ１，Ｍ２，Ｍ３，Ｍ４からなる。
コイルＣＬ１，ＣＬ２のそれぞれは、半導体チップＣＰの内部配線と電気的に接続されており、半導体チップＣＰの内部配線を介して、半導体チップＣＰ内に形成された回路に接続されている。例えば、コイルＣＬ１の一方の端部の直下にビア部Ｖ４を設け、そのビア部Ｖ４を介してコイルＣＬ１の一方の端部を配線Ｍ３に電気的に接続することができ、また、コイルＣＬ１の他方の端部の直下に他のビア部Ｖ４を設け、そのビア部Ｖ４を介してコイルＣＬ１の他方の端部を他の配線Ｍ３に電気的に接続することができる。また、例えば、コイルＣＬ２の一方の端部の直下にビア部Ｖ４を設け、そのビア部Ｖ４を介してコイルＣＬ２の一方の端部を配線Ｍ３に電気的に接続することができ、また、コイルＣＬ２の他方の端部の直下に他のビア部Ｖ４を設け、そのビア部Ｖ４を介してコイルＣＬ２の他方の端部を他の配線Ｍ３に電気的に接続することができる。
また、図１８および図１９では、半導体基板ＳＢ上に形成される配線層の数が４層の場合（配線Ｍ１，Ｍ２，Ｍ３，Ｍ４の計４層の場合）を示しているが、配線層の数は４層に限定されず、種々変更可能であるが、２層以上が好ましい。
図１８に示されるように、層間絶縁膜ＩＬ４上には、配線Ｍ４およびコイルＣＬ１，ＣＬ２を覆うように絶縁膜ＰＡが形成されている。この絶縁膜ＰＡは、半導体チップＣＰの最上層の膜（絶縁膜）である。すなわち、半導体チップＣＰにおいて、最も表面側に存在する膜が、絶縁膜ＰＡである。主として絶縁膜ＰＡの上面が、半導体チップＣＰの上面（表面）を構成している。絶縁膜ＰＡは、半導体チップＣＰの表面保護膜として機能することができる。絶縁膜ＰＡにより、配線Ｍ４およびコイルＣＬ１，ＣＬ２が覆われて保護されている。また、絶縁膜ＰＡは、パッシベーション膜とみなすこともできる。
絶縁膜ＰＡは、好ましくは、絶縁膜ＰＡ１と絶縁膜ＰＡ１上の絶縁膜ＰＡ２との積層膜からなり、絶縁膜ＰＡ１は、好ましくは窒化シリコン膜からなり、絶縁膜ＰＡ２は、好ましくは樹脂膜からなる。絶縁膜ＰＡ２を構成する樹脂膜としては、ポリイミド膜（ポリイミド樹脂膜）を好適に用いることができる。ポリイミド（polyimide）膜は、繰り返し単位にイミド結合を含む高分子であり、有機絶縁膜の一種である。絶縁膜ＰＡ２を構成する樹脂膜としては、ポリイミド膜の他に、エポキシ系、ＰＢＯ系、アクリル系、ＷＲＰ系の樹脂等、他の有機絶縁膜を用いることもできる。ポリイミド系樹脂は、２００℃以上の高耐熱が求められるデバイスに好適に使用される有機樹脂であるが、材料の熱膨張係数や延性等の機械的強度、キュア温度等に応じて使い分けることができる。絶縁膜ＰＡ２として樹脂膜を用いた場合は、半導体チップＣＰの最上層（最表面）の膜が樹脂膜（絶縁膜ＰＡ２）となるため、半導体チップＣＰを扱いやすくなる（ハンドリングが行いやすくなる）などの利点も得られる。
また、窒化シリコン膜は、吸湿性が低い絶縁膜であるため、配線Ｍ４やコイルＣＬ１，ＣＬ２を覆う絶縁膜ＰＡ１として窒化シリコン膜は好適であり、これにより、半導体チップＣＰの耐湿性向上を図ることができる。しかしながら、窒化シリコン膜の厚みを厚くし過ぎると、半導体チップを製造する際に半導体ウエハ（半導体基板ＳＢ）に反りが発生しやすくなるため、絶縁膜ＰＡ全体を窒化シリコン膜により構成するのではなく、絶縁膜ＰＡを積層絶縁膜とし、その積層絶縁膜が窒化シリコン膜を含むようにすることで、耐湿性の向上と、製造時の半導体ウエハの反りの防止とを両立させることができる。
絶縁膜ＰＡは、複数の絶縁膜（具体的には絶縁膜ＰＡ１と絶縁膜ＰＡ２の２つの絶縁膜）を積層した積層絶縁膜とみなすこともできる。なお、本願において、積層絶縁膜とは、複数の絶縁膜が積層された積層膜を意味する。上述したように、パッドＰＤは、絶縁膜ＰＡの開口部ＯＰから露出されており、一方、配線Ｍ４とコイルＣＬ１，ＣＬ２とは、絶縁膜ＰＡで覆われているため露出されていない。
後述のように、半導体チップＣＰを製造する際に、絶縁膜ＰＡの上面（絶縁膜ＰＡ２の上面に対応）を平坦化する処理を行っているため、製造された半導体チップＣＰにおいて、絶縁膜ＰＡの上面（絶縁膜ＰＡ２の上面に対応）は、ほぼ平坦な面となっている。
絶縁膜ＰＡは、パッドＰＤの少なくとも一部を露出する開口部ＯＰを有しているが、絶縁膜ＰＡは、絶縁膜ＰＡ１と絶縁膜ＰＡ２との積層膜であるため、絶縁膜ＰＡの開口部ＯＰは、絶縁膜ＰＡ２の開口部ＯＰ２と、絶縁膜ＰＡ１の開口部ＯＰ１とにより形成される。
パッドＰＤは、絶縁膜ＰＡの開口部ＯＰから露出されている。すなわち、パッドＰＤ上に開口部ＯＰが設けられることで、パッドＰＤが絶縁膜ＰＡの開口部ＯＰから露出されている。このため、絶縁膜ＰＡの開口部ＯＰから露出するパッドＰＤに、上記ワイヤＢＷなどの導電性の接続部材を接続することができる。
半導体チップＣＰが上記半導体チップＣＰ１の場合は、半導体チップＣＰ（ＣＰ１）内に、上記送信回路ＴＸ１、上記受信回路ＲＸ２およびコイルＣＬ１，ＣＬ２（上記コイルＣＬ１ａ，ＣＬ２ａに対応）が形成されている。この場合、コイルＣＬ１（上記コイルＣＬ１ａに対応）は、半導体チップＣＰ（ＣＰ１）の内部配線を介して、半導体チップＣＰ（ＣＰ１）内の上記送信回路ＴＸ１に接続され、コイルＣＬ２（上記コイルＣＬ２ａに対応）は、半導体チップＣＰ（ＣＰ１）の内部配線を介して、半導体チップＣＰ内（ＣＰ１）の上記受信回路ＲＸ２に接続されている。
また、半導体チップＣＰが上記半導体チップＣＰ２の場合は、半導体チップＣＰ（ＣＰ２）内に上記受信回路ＲＸ１、上記送信回路ＴＸ２およびコイルＣＬ１，ＣＬ２（上記コイルＣＬ１ｂ，ＣＬ２ｂに対応）が形成されている。この場合、コイルＣＬ１（上記コイルＣＬ１ｂに対応）は、半導体チップＣＰ（ＣＰ２）の内部配線を介して、半導体チップＣＰ（ＣＰ２）内の上記受信回路ＲＸ１に接続され、コイルＣＬ２（上記コイルＣＬ２ｂに対応）は、半導体チップＣＰ（ＣＰ２）の内部配線を介して、半導体チップＣＰ（ＣＰ２）内の上記送信回路ＴＸ２に接続されている。
また、図１８および図１９に示されるように、半導体チップＣＰの外周部には、シールリングＳＲが形成されている。シールリングは、ガードリングと称する場合もある。シールリングＳＲは、平面視において、半導体チップＣＰの外周部に、半導体チップＣＰの外周に沿って周回するように、形成されている。このため、平面視において、シールリングＳＲは、半導体チップＣＰの外周に沿って環状（リング状）に形成されているが、半導体チップＣＰの外形が略矩形であることに対応して、シールリングＳＲの外形は、略矩形か、あるいは、その矩形の角に丸みを持たせた形状または矩形の角を落とした形状とすることができる。半導体チップＣＰにおいて、平面視で、シールリングＳＲで囲まれた領域内に、種々の回路や半導体素子が形成されている。このため、上述したｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ、配線Ｍ１，Ｍ２，Ｍ３，Ｍ４、パッドＰＤ、およびコイルＣＬ１，ＣＬ２（コイル配線ＣＷ）は、半導体チップＣＰにおいて、平面視で、シールリングＳＲで囲まれた領域内に形成（配置）されている。
シールリングＳＲは、シールリング用の配線（金属パターン）Ｍ１ａ，Ｍ２ａ，Ｍ３ａ，Ｍ４ａと、シールリング用のビア部（金属パターン）Ｖ１ａ，Ｖ２ａ，Ｖ３ａ，Ｖ４ａとにより形成されている。シールリング用の配線Ｍ１ａは、配線Ｍ１と同層に同工程で同材料により形成され、シールリング用の配線Ｍ２ａは、配線Ｍ２と同層に同工程で同材料により形成され、シールリング用の配線Ｍ３ａは、配線Ｍ３と同層に同工程で同材料により形成され、シールリング用の配線Ｍ４ａは、配線Ｍ４と同層に同工程で同材料により形成されている。また、シールリング用のビア部Ｖ１ａは、プラグＶ１と同層に同工程で同材料により形成され、シールリング用のビア部Ｖ２ａは、ビア部Ｖ２と同層に同工程で同材料により形成され、シールリング用のビア部Ｖ３ａは、ビア部Ｖ３と同層に同工程で同材料により形成され、シールリング用のビア部Ｖ４ａは、ビア部Ｖ４と同層に同工程で同材料により形成されている。
シールリングＳＲは、これらシールリング用の配線Ｍ１ａ，Ｍ２ａ，Ｍ３ａ，Ｍ４ａおよびシールリング用のビア部Ｖ１ａ，Ｖ２ａ，Ｖ３ａ，Ｖ４ａにより、金属の壁状に形成されている。すなわち、シールリングＳＲは、シールリング用の配線Ｍ４ａとビア部Ｖ４ａと配線Ｍ３ａとビア部Ｖ３ａと配線Ｍ２ａとビア部Ｖ２ａと配線Ｍ１ａとビア部Ｖ１ａとが上下方向に並ぶことにより、金属の壁状に形成されている。つまり、シールリング用のビア部Ｖ１ａと配線Ｍ１ａとビア部Ｖ２ａと配線Ｍ２ａとビア部Ｖ３ａと配線Ｍ３ａとビア部Ｖ４ａと配線Ｍ４ａとは、形成されている層が相違し、この順で下から上に積み重ねられ、全体としてシールリングＳＲを形成している。従って、シールリング用のビア部Ｖ１ａと配線Ｍ１ａとビア部Ｖ２ａと配線Ｍ２ａとビア部Ｖ３ａと配線Ｍ３ａとビア部Ｖ４ａと配線Ｍ４ａとは、それぞれ、平面視において半導体チップＣＰの外周部に、半導体チップＣＰの外周に沿って周回するように、形成されている。
シールリングＳＲを設けたことにより、半導体チップＣＰの製造時のダイシング工程（切断工程）において、ダイシングブレードによって切断面にクラックが生じた場合に、そのクラックの伸展を、シールリングＳＲによって停止させることができる。また、半導体チップＣＰの切断面（側面）からの水分の侵入をシールリングＳＲによって停止させることができる。
このため、シールリング用の配線Ｍ１ａ，Ｍ２ａ，Ｍ３ａ，Ｍ４ａおよびビア部Ｖ１ａ，Ｖ２ａ，Ｖ３ａ，Ｖ４ａは、素子または回路の間を結線するために形成したものではなく、シールリングＳＲを形成するために形成したものである。
また、図１８では、コイルＣＬ１，ＣＬ２の直下には、ＭＩＳＦＥＴなどの素子（半導体素子）を形成しない場合が示されている。この場合、ＭＩＳＦＥＴなどの素子（半導体素子）が、コイルＣＬ１，ＣＬ２が生じる磁場の影響を受けるのを抑制または防止することができる。他の形態として、コイルＣＬ１，ＣＬ２の直下に、ＭＩＳＦＥＴなどの素子（半導体素子）を形成することもでき、この場合は、半導体チップの小型化（小面積化）に有利となる。
＜半導体チップの製造工程について＞
次に、本実施の形態の半導体チップ（半導体装置）ＣＰの製造工程について説明する。以下の製造工程により、上記図１８および図１９の半導体チップＣＰが製造される。
図２０〜図３６は、本実施の形態の半導体チップ（半導体装置）ＣＰの製造工程中の要部断面図である。図２０〜図３６には、上記図１８に相当する断面図が示されている。
まず、図２０に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備（用意）する。この段階では、半導体基板ＳＢは、半導体ウエハの状態である。
次に、半導体基板ＳＢの主面に、例えばＳＴＩ（Shallow Trench Isolation）法などにより、素子分離領域ＳＴを形成する。素子分離領域ＳＴは、半導体基板ＳＢに溝を形成し、その溝に絶縁膜を埋め込むことにより、形成される。半導体基板ＳＢにおいて、素子分離領域ＳＴで規定（画定）された活性領域に、後述のようにＭＩＳＦＥＴが形成される。
次に、図２１に示されるように、半導体基板ＳＢ（の活性領域）に、ＭＩＳＦＥＴなどの半導体素子を形成する。
すなわち、イオン注入法を用いてｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成し、ｐ型ウエルＰＷおよびｎ型ウエルＮＷ上にゲート絶縁膜ＧＦを介してゲート電極Ｇ１，Ｇ２を形成し、イオン注入法を用いてｎ型半導体領域ＮＳおよびｐ型半導体領域ＰＳを形成する。これにより、半導体基板ＳＢにｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとが形成される。その後、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ型半導体領域ＮＳ、ｐ型半導体領域ＰＳおよびゲート電極Ｇ１，Ｇ２の各上部（表層部）などに、低抵抗の金属シリサイド層（図示せず）を形成することもできる。
次に、図２２に示されるように、半導体基板ＳＢの主面（主面全面）上に、ＭＩＳＦＥＴＱｎ，Ｑｐを覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜と該窒化シリコン膜よりも厚い酸化シリコン膜との積層膜（窒化シリコン膜が下層側で酸化シリコン膜が上層側）などからなる。層間絶縁膜ＩＬ１の成膜後、必要に応じて、層間絶縁膜ＩＬ１の表面（上面）をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、層間絶縁膜ＩＬ１の上面を平坦化することもできる。
次に、層間絶縁膜ＩＬ１上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１にコンタクトホール（貫通孔、孔）を形成する。それから、このコンタクトホール内に導電膜を埋め込むことにより、導電性のプラグ（接続用導体部）Ｖ１を形成する。この際、シールリング用のビア部Ｖ１ａも形成される。
プラグＶ１を形成するには、例えば、コンタクトホールの内部（底部および側壁上）を含む層間絶縁膜ＩＬ１上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホールを埋めるように形成する。その後、コンタクトホールの外部（層間絶縁膜ＩＬ１上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、層間絶縁膜ＩＬ１の上面が露出し、層間絶縁膜ＩＬ１のコンタクトホール内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＶ１が形成される。図２２では、図面の簡略化のために、プラグＶ１は、主導体膜とバリア導体膜を一体化して示してある。プラグＶ１は、その底部で、ｎ型半導体領域ＮＳ、ｐ型半導体領域ＰＳ、ゲート電極Ｇ１またはゲート電極Ｇ２などと電気的に接続される。
次に、図２３に示されるように、プラグＶ１が埋め込まれた層間絶縁膜ＩＬ１上に、最下層の配線層である第１配線層の配線Ｍ１を形成する。配線Ｍ１を形成するには、まず、プラグＶ１が埋め込まれた層間絶縁膜ＩＬ１上に、第１配線層用の導電膜を形成する。この第１配線層用の導電膜は、例えば、下から順に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）とアルミニウム膜とバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）との積層膜からなり、スパッタリング法などを用いて形成することができる。この第１配線層用の導電膜における前記アルミニウム膜は、配線Ｍ１を形成するためのアルミニウム膜とみなすことができる。それから、この第１配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ１を形成することができる。この際、シールリング用の配線Ｍ１ａも形成される。プラグＶ１は、その上面が配線Ｍ１に接することで、配線Ｍ１と電気的に接続される。
配線Ｍ１を形成するための上記アルミニウム膜は、純アルミニウム膜に限定されず、アルミニウムを主成分とする導電材料膜（但し金属伝導を示す導電材料膜）を用いることができる。例えば、Ａｌ（アルミニウム）とＳｉ（シリコン）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＣｕ（銅）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＳｉ（シリコン）とＣｕ（銅）との化合物膜または合金膜を、配線Ｍ１を形成するためのアルミニウム膜として好適に用いることができる。また、このアルミニウム膜におけるＡｌ（アルミニウム）の組成比は５０ａｔ％（原子％）より大きい（すなわちＡｌリッチである）ことが好ましい。このことは、配線Ｍ１を形成するための上記アルミニウム膜だけでなく、配線Ｍ２を形成するためのアルミニウム膜、配線Ｍ３を形成するためのアルミニウム膜、および配線Ｍ４を形成するためのアルミニウム膜についても同様である。
また、ここでは配線Ｍ１を、導電膜をパターニングする手法で形成する場合について説明した。他の形態として、配線Ｍ１を、ダマシン法により形成することもできる。この場合、プラグＶ１が埋め込まれた層間絶縁膜ＩＬ１上に絶縁膜を形成してから、その絶縁膜に配線溝を形成し、その配線溝に導電膜を埋め込むことで、埋込配線（例えば埋込銅配線）としての配線Ｍ１を形成することができる。このことは、後で形成する配線Ｍ２や配線Ｍ３についても同様である。
次に、図２４に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ１上に、配線Ｍ１を覆うように、層間絶縁膜ＩＬ２を形成する。層間絶縁膜ＩＬ２は、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ２の成膜後、層間絶縁膜ＩＬ２の表面（上面）をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ２の上面の平坦性を高めることもできる。
次に、層間絶縁膜ＩＬ２上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ２をドライエッチングすることにより、層間絶縁膜ＩＬ２にスルーホール（貫通孔、孔）を形成する。それから、このスルーホール内に導電膜を埋め込むことにより、導電性のビア部（接続用導体部）Ｖ２を形成する。この際、シールリング用のビア部Ｖ２ａも形成される。ビア部Ｖ２は、導電性のプラグとみなすこともできる。ビア部Ｖ２は、プラグＶ１と同様の手法により形成することができるが、ビア部Ｖ２は、プラグＶ１と、導電膜の材料を異ならせることもできる。例えば、プラグＶ１は、タングステン膜を主体とし、ビア部Ｖ２は、アルミニウム膜を主体とすることもできる。
次に、図２５に示されるように、ビア部Ｖ２が埋め込まれた層間絶縁膜ＩＬ２上に、第２配線層の配線Ｍ２を形成する。配線Ｍ２を形成するには、まず、ビア部Ｖ２が埋め込まれた層間絶縁膜ＩＬ２上に、第２配線層用の導電膜を形成する。この第２配線層用の導電膜は、上記第１配線層用の導電膜と同様の材料を用いることができる。それから、この第２配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ２を形成することができる。この際、シールリング用の配線Ｍ２ａも形成される。ビア部Ｖ２は、その下面が配線Ｍ１に接することで配線Ｍ１と電気的に接続され、その上面が配線Ｍ２に接することで配線Ｍ２と電気的に接続される。すなわち、ビア部Ｖ２は、配線Ｍ１と配線Ｍ２とを電気的に接続している。
次に、図２６に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ２上に、配線Ｍ２を覆うように、層間絶縁膜ＩＬ３を形成する。層間絶縁膜ＩＬ３は、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ３の成膜後、層間絶縁膜ＩＬ３の表面（上面）をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ３の上面の平坦性を高めることもできる。
次に、層間絶縁膜ＩＬ３上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ３をドライエッチングすることにより、層間絶縁膜ＩＬ３にスルーホール（貫通孔、孔）を形成する。それから、このスルーホール内に導電膜を埋め込むことにより、導電性のビア部（接続用導体部）Ｖ３を形成する。この際、シールリング用のビア部Ｖ３ａも形成される。ビア部Ｖ３は、導電性のプラグとみなすこともできる。ビア部Ｖ３は、ビア部Ｖ２と同様の導電材料により同様の手法で形成することができる。
次に、図２７に示されるように、ビア部Ｖ３が埋め込まれた層間絶縁膜ＩＬ３上に、第３配線層の配線Ｍ３を形成する。配線Ｍ３を形成するには、まず、ビア部Ｖ３が埋め込まれた層間絶縁膜ＩＬ３上に、第３配線層用の導電膜を形成する。この第３配線層用の導電膜は、上記第１配線層用の導電膜や上記第２配線層用の導電膜と同様の材料を用いることができる。それから、この第３配線層用の導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ３を形成することができる。この際、シールリング用の配線Ｍ３ａも形成される。ビア部Ｖ３は、その下面が配線Ｍ２に接することで配線Ｍ２と電気的に接続され、その上面が配線Ｍ３に接することで配線Ｍ３と電気的に接続される。すなわち、ビア部Ｖ３は、配線Ｍ２と配線Ｍ３とを電気的に接続している。
次に、図２８に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ３上に、配線Ｍ３を覆うように、層間絶縁膜ＩＬ４を形成する。層間絶縁膜ＩＬ４は、酸化シリコン膜などからなり、ＣＶＤ法などを用いて形成することができる。層間絶縁膜ＩＬ４の成膜後、層間絶縁膜ＩＬ４の表面（上面）をＣＭＰ法により研磨するなどして、層間絶縁膜ＩＬ４の上面の平坦性を高めることもできる。
次に、層間絶縁膜ＩＬ４上にフォトリソグラフィ技術を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ４をドライエッチングすることにより、層間絶縁膜ＩＬ４にスルーホール（貫通孔、孔）を形成する。それから、このスルーホール内に導電膜を埋め込むことにより、導電性のビア部（接続用導体部）Ｖ４を形成する。この際、シールリング用のビア部Ｖ４ａも形成される。ビア部Ｖ４は、導電性のプラグとみなすこともできる。ビア部Ｖ４は、ビア部Ｖ３と同様の導電材料により同様の手法で形成することができる。
次に、ビア部Ｖ４が埋め込まれた層間絶縁膜ＩＬ４上に、第４配線層の配線Ｍ４とパッドＰＤとコイルＣＬ１，ＣＬ２（コイルＣＬ１，ＣＬ２を構成するコイル配線ＣＷ）とを形成する。配線Ｍ４とパッドＰＤとコイルＣＬ１，ＣＬ２（コイル配線ＣＷ）とを形成するには、まず、図２９に示されるように、ビア部Ｖ４が埋め込まれた層間絶縁膜ＩＬ４上に、第４配線層用の導電膜ＣＤを形成する。この導電膜ＣＤは、例えば、下から順に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）とアルミニウム膜とバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）との積層膜からなり、スパッタリング法などを用いて形成することができる。導電膜ＣＤは、第４配線層用の導電膜であるが、配線Ｍ４形成用の導電膜とパッドＰＤ形成用の導電膜とコイルＣＬ１，ＣＬ２（コイル配線ＣＷ）形成用の導電膜とシールリング用の配線Ｍ４ａ形成用の導電膜とを兼ねている。それから、この導電膜ＣＤをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、図３０に示されるように、配線Ｍ４とパッドＰＤとコイルＣＬ１，ＣＬ２（コイル配線）とシールリング用の配線Ｍ４ａとを形成することができる。配線Ｍ４とパッドＰＤとコイルＣＬ１（コイルＣＬ１を構成するコイル配線ＣＷ）とコイルＣＬ２（コイルＣＬ２を構成するコイル配線ＣＷ）とシールリング用の配線Ｍ４ａとは、それぞれ、パターニングされた導電膜ＣＤからなる。このため、配線Ｍ４の厚さとパッドＰＤの厚さとコイル配線ＣＷの厚さとシールリング用の配線Ｍ４ａの厚さとは、互いにほぼ同じである。
ビア部Ｖ４は、その下面が配線Ｍ３に接することで配線Ｍ３と電気的に接続され、その上面が配線Ｍ４、パッドＰＤ、コイルＣＬ１（コイルＣＬ１を構成するコイル配線ＣＷ）またはコイルＣＬ２（コイルＣＬ２を構成するコイル配線ＣＷ）に接することで、配線Ｍ４、パッドＰＤ、コイルＣＬ１またはコイルＣＬ２と電気的に接続される。すなわち、ビア部Ｖ４は、配線Ｍ３と配線Ｍ４とを電気的に接続するか、あるいは配線Ｍ３とパッドＰＤとを電気的に接続するか、あるいは配線Ｍ３とコイルＣＬ１（コイルＣＬ１を構成するコイル配線ＣＷ）とを電気的に接続するか、あるいは配線Ｍ３とコイルＣＬ２（コイルＣＬ２を構成するコイル配線ＣＷ）とを電気的に接続している。
半導体チップＣＰが上記半導体チップＣＰ１に対応する場合は、コイルＣＬ１とコイルＣＬ２は、それぞれ上記コイルＣＬ１ａとコイルＣＬ２ａであり、パッドＰＤは上記パッドＰＤ１である。半導体チップＣＰが上記半導体チップＣＰ２に対応する場合は、コイルＣＬ１とコイルＣＬ２は、それぞれ上記コイルＣＬ１ｂとコイルＣＬ２ｂであり、パッドＰＤは上記パッドＰＤ２である。
また、ここでは、ビア部Ｖ４と配線Ｍ４とを別工程で形成する場合について説明した。他の形態として、ビア部Ｖ４を、配線Ｍ４、パッドＰＤおよびコイルＣＬ１，ＣＬ２（コイルＣＬ１，ＣＬ２を構成するコイル配線ＣＷ）と同工程で形成することもでき、この場合、ビア部Ｖ４は、配線Ｍ４、パッドＰＤ、コイルＣＬ１（コイルＣＬ１を構成するコイル配線ＣＷ）またはコイルＣＬ２（コイルＣＬ２を構成するコイル配線ＣＷ）と一体的に形成される。この場合、層間絶縁膜ＩＬ４にビア部Ｖ４用のスルーホールを形成した後、このスルーホールを埋めるように層間絶縁膜ＩＬ４上に上記導電膜ＣＤを形成してから、この導電膜ＣＤをフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ４とパッドＰＤとコイルＣＬ１，ＣＬ２（コイル配線ＣＷ）とを形成する。これにより、配線Ｍ４とパッドＰＤとコイルＣＬ１，ＣＬ２（コイル配線ＣＷ）が形成されるとともに、配線Ｍ４、パッドＰＤ、コイルＣＬ１（コイルＣＬ１を構成するコイル配線ＣＷ）またはコイルＣＬ２（コイルＣＬ２を構成するコイル配線ＣＷ）と一体的に形成されたビア部Ｖ４も形成されることになる。
また、上記ビア部Ｖ２と上記配線Ｍ２とを同工程で形成することもでき、その場合は、上記ビア部Ｖ２は上記配線Ｍ２と一体的に形成される。また、上記ビア部Ｖ３と上記配線Ｍ３とを同工程で形成することもでき、その場合は、上記ビア部Ｖ３は上記配線Ｍ３と一体的に形成される。
パッドＰＤの平面形状は、例えば、配線Ｍ４の配線幅よりも大きな辺を有する略矩形状の平面形状とすることができる。パッドＰＤは、好ましくは、アルミニウムを主体とするアルミニウムパッドであり、配線Ｍ４は、好ましくは、アルミニウムを主体とするアルミニウム配線である。
なお、アルミニウムパッドおよびアルミニウム配線に用いているアルミニウム膜としては、Ａｌ（アルミニウム）とＳｉ（シリコン）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＣｕ（銅）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＳｉ（シリコン）とＣｕ（銅）との化合物膜または合金膜などを好適に用いることができる。Ａｌ（アルミニウム）の組成比は５０ａｔ％より大きい（すなわちＡｌリッチである）ことが好適である。
次に、図３１に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち層間絶縁膜ＩＬ４上に、配線Ｍ４、パッドＰＤ、コイルＣＬ１，ＣＬ２（コイル配線ＣＷ）およびシールリング用の配線Ｍ４ａを覆うように、絶縁膜ＰＡ１を形成する。絶縁膜ＰＡ１は、好ましくは窒化シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。絶縁膜ＰＡ１を構成する窒化シリコン膜の成膜法として、ＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法は、特に好適である。絶縁膜ＰＡ１の厚み（形成膜厚）は、例えば０．３μｍ程度とすることができる。
絶縁膜ＰＡ１を成膜する前の段階では、配線Ｍ４、パッドＰＤ、コイルＣＬ１，ＣＬ２（コイル配線ＣＷ）、およびシールリング用の配線Ｍ４ａは露出されていた。そして、絶縁膜ＰＡ１を成膜すると、配線Ｍ４、パッドＰＤ、コイルＣＬ１，ＣＬ２（コイル配線ＣＷ）、およびシールリング用の配線Ｍ４ａは、絶縁膜ＰＡ１で覆われるため、露出していない状態になる。
次に、図３２に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＰＡ１上に、絶縁膜ＰＡ２を形成する。絶縁膜ＰＡ１は、好ましくは樹脂膜からなり、ポリイミド膜などを好適に用いることができる。絶縁膜ＰＡ２を構成する樹脂膜は、例えば塗布法により形成することができる。絶縁膜ＰＡ２の厚み（形成膜厚）は、絶縁膜ＰＡ１の厚み（形成膜厚）よりも厚く、例えば３μｍ程度とすることができる。
絶縁膜ＰＡ１と絶縁膜ＰＡ２とを形成したことにより、層間絶縁膜ＩＬ４上に、配線Ｍ４、パッドＰＤ、コイルＣＬ１，ＣＬ２およびシールリング用の配線Ｍ４ａを覆うように、絶縁膜ＰＡ１と絶縁膜ＰＡ１上の絶縁膜ＰＡ２との積層膜からなる絶縁膜ＰＡが形成された状態になる。絶縁膜ＰＡは、製造された半導体チップＣＰにおいて、最上層の膜となる。
この段階では、後述する絶縁膜ＰＡの上面を平坦化する処理をまだ行っていないため、下地のメタルパターン（ここではパッドＰＤ、配線Ｍ４、コイル配線ＣＷおよびシールリング用の配線Ｍ４ａ）を反映した段差ＤＳが、絶縁膜ＰＡの上面に形成されている。この段差ＤＳの大きさ（高さ）ｈ１は、下地のメタルパターン（ここではパッドＰＤ、配線Ｍ４、コイル配線ＣＷおよびシールリング用の配線Ｍ４ａ）の厚みＴ１とほぼ同じである。なお、絶縁膜ＰＡの上面の段差の大きさ（高さ）は、厚さ方向（半導体基板ＳＢの主面に略垂直な方向）の寸法に対応し、絶縁膜ＰＡの上面の段差の高低差に対応している。大きさｈ１は図３２に示し、厚みＴ１は、上記図３０に示してある。
次に、絶縁膜ＰＡの上面を平坦化する処理（工程）を行う。絶縁膜ＰＡの上面を平坦化する処理は、絶縁膜ＰＡの上面の平坦性を高める処理とみなすこともできる。以下、絶縁膜ＰＡの上面を平坦化する処理について、図３３〜図３５を参照して具体的に説明する。なお、ここでは絶縁膜ＰＡは積層絶縁膜であり、絶縁膜ＰＡの最上層が絶縁膜ＰＡ２であるため、「絶縁膜ＰＡの上面」と「絶縁膜ＰＡ２の上面」とは、実質的に同じものである。
まず、図３３に示されるように、絶縁膜ＰＡの上面（すなわち絶縁膜ＰＡ２の上面）上に、フォトリソグラフィ技術を用いてフォトレジストパターン（フォトレジスト層）ＰＲ１を形成する。
フォトレジストパターンＰＲ１は、絶縁膜ＰＡの上面のうち、高さが低くなっている領域に局所的に形成され、絶縁膜ＰＡの上面のうち、高さが高くなっている領域には形成されない。このため、フォトレジストパターンＰＲ１を形成すると、絶縁膜ＰＡの上面のうち、高さが低くなっている領域はフォトレジストパターンＰＲ１で覆われ、絶縁膜ＰＡの上面のうち、高さが高くなっている領域はフォトレジストパターンＰＲ１で覆われずに露出した状態になる。つまり、絶縁膜ＰＡの上面において、段差ＤＳの下側の領域にフォトレジストパターンＰＲ１が形成され、段差ＤＳの上側の領域にはフォトレジストパターンＰＲ１がほとんど形成されていない状態になる。
それから、図３４に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、絶縁膜ＰＡ（より特定的には絶縁膜ＰＡ２）をエッチバック（エッチング）する。このエッチバック工程を、以下では「図３４のエッチバック工程」と称することとする。
図３４のエッチバック工程は、異方性エッチングを用いることが好ましい。この図３４のエッチバック工程により、フォトレジストパターンＰＲ１で覆われずに露出した部分の絶縁膜ＰＡ（より特定的には絶縁膜ＰＡ２）が選択的にエッチングされて、厚みが薄くなる。図３４のエッチバック工程は、絶縁膜ＰＡの上面を平坦化し、絶縁膜ＰＡの上面の平坦性を高めるために行われる。このため、図３４のエッチバック工程におけるエッチング量（エッチング厚み）は、エッチバック工程を行う前の段階における段差ＤＳの大きさｈ１と同程度とすることが好ましい。図３４のエッチバック工程の後、図３５に示されるように、フォトレジストパターンＰＲ１を除去する。
また、図３４のエッチバック工程は、絶縁膜ＰＡ１が露出する前に終了するようにし、絶縁膜ＰＡ２が過剰にエッチバックされて絶縁膜ＰＡ１が露出されてしまわないようにすることが好ましい。段差ＤＳの大きさｈ１はメタルパターンの上記厚みＴ１と同程度であるため、絶縁膜ＰＡ２の形成膜厚は、メタルパターンの上記厚みＴ１よりも大きくしておく。図３４のエッチバック工程におけるエッチング量（エッチング厚み）は、絶縁膜ＰＡ２の形成膜厚よりも小さいため、エッチバック後も絶縁膜ＰＡ２は層状に残存する。
図３４のエッチバック工程を行う前は、下地のメタルパターン（ここでは配線Ｍ４、パッドＰＤ、コイル配線ＣＷおよびシールリング用の配線Ｍ４ａ）に起因した段差ＤＳ（または凹凸）が絶縁膜ＰＡの上面に存在しているが、図３４のエッチバック工程を行うことにより、絶縁膜ＰＡの上面が平坦化される。すなわち、図３４のエッチバック工程を行う前に比べて、図３４のエッチバック工程を行った後は、絶縁膜ＰＡの上面の段差（または凹凸）が緩和され、絶縁膜ＰＡの上面の平坦性が高くなっている。言い換えると、図３４のエッチバック工程を行う前に比べて、図３４のエッチバック工程を行った後は、絶縁膜ＰＡの上面に形成されている段差（または凹凸）の大きさ（高さ）が小さくなっている。つまり、図３４のエッチバック工程を行うと、絶縁膜ＰＡの上面は平坦化され、絶縁膜ＰＡの上面には下地のメタルパターンを反映した段差ＤＳが形成されていない状態になるか、あるいは、絶縁膜ＰＡの上面に段差が形成されていても、その段差の大きさ（高さ）は、エッチバック前の段差ＤＳの大きさ（高さ）ｈ１よりも小さくなるのである。
このようにして、絶縁膜ＰＡの上面を平坦化する処理が行われる。
次に、図３６に示されるように、絶縁膜ＰＡ１と絶縁膜ＰＡ２との積層膜からなる絶縁膜ＰＡに、開口部ＯＰを形成する。開口部ＯＰを形成すると、開口部ＯＰの底部で、パッドＰＤが露出される。この開口部ＯＰ形成工程は、例えば次のようにして行うことができる。
開口部ＯＰを形成する第１の手法について説明する。第１の手法の場合は、上述のように絶縁膜ＰＡの上面を平坦化する処理を行った後、絶縁膜ＰＡ２上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成してから、そのフォトレジストパターンをエッチングマスクとして用いて、絶縁膜ＰＡ２をドライエッチングすることにより、絶縁膜ＰＡ２に開口部ＯＰ２を形成する。それから、フォトレジストパターンを除去してから、絶縁膜ＰＡ２上にフォトリソグラフィ技術を用いて再度フォトレジストパターン（図示せず）を形成し、そのフォトレジストパターンをエッチングマスクとして用いて、絶縁膜ＰＡ１をドライエッチングすることにより、絶縁膜ＰＡ１に開口部ＯＰ１を形成する。
開口部ＯＰを形成する第２の手法について説明する。第２の手法の場合、絶縁膜ＰＡ２を形成する際に、絶縁膜ＰＡ２を感光性樹脂膜として形成しておく。そして、上述のように絶縁膜ＰＡの上面の平坦化する処理を行った後、感光性樹脂からなる絶縁膜ＰＡ２を露光、現像することにより、開口部ＯＰ２となる部分の絶縁膜ＰＡ２を選択的に除去することで、絶縁膜ＰＡ２に開口部ＯＰ２を形成する。その後、熱処理を施して、絶縁膜ＰＡ２を硬化させる。それから、絶縁膜ＰＡ２上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成し、そのフォトレジストパターンをエッチングマスクとして用いて、絶縁膜ＰＡ１をドライエッチングすることにより、絶縁膜ＰＡ１に開口部ＯＰ１を形成する。
開口部ＯＰを形成する第３の手法について説明する。第３の手法の場合、絶縁膜ＰＡ１を形成（成膜）した後、絶縁膜ＰＡ２を形成する前に、絶縁膜ＰＡ１に開口部ＯＰ１を形成しておく。具体的には、絶縁膜ＰＡ１を形成した後、絶縁膜ＰＡ１上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成してから、そのフォトレジストパターンをエッチングマスクとして用いて、絶縁膜ＰＡ１をドライエッチングすることにより、絶縁膜ＰＡ１に開口部ＯＰ１を形成する。それから、フォトレジストパターンを除去してから、絶縁膜ＰＡ２を形成し、その後、上述のように絶縁膜ＰＡの上面を平坦化する処理を行う。その後、絶縁膜ＰＡ２に開口部ＯＰ２を形成するが、絶縁膜ＰＡ２に開口部ＯＰ１を形成する手法は、上記第１の手法または第２の手法において絶縁膜ＰＡ２に開口部ＯＰ１を形成する手法と同様である。
開口部ＯＰを形成する第４の手法について説明する。第４の手法の場合、上述のように絶縁膜ＰＡの上面を平坦化する処理を行った後、絶縁膜ＰＡ２上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成してから、そのフォトレジストパターンをエッチングマスクとして用いて、絶縁膜ＰＡ２と絶縁膜ＰＡ１を順次ドライエッチングすることにより、絶縁膜ＰＡ２の開口部ＯＰ２と絶縁膜ＰＡ１の開口部ＯＰ１とを形成する。この場合、同じフォトレジストパターンを用いて開口部ＯＰ１と開口部ＯＰ２とを形成するため、絶縁膜ＰＡ２の開口部ＯＰ２と絶縁膜ＰＡ１の開口部ＯＰ１とは、平面視でほぼ一致したものとなる。その後、フォトレジストパターンを除去する。
第１の手法、第２の手法、第３の手法および第４の手法のいずれにおいても、開口部ＯＰ２は、絶縁膜ＰＡ２を貫通するように形成され、開口部ＯＰ１は、絶縁膜ＰＡ１を貫通するように形成され、絶縁膜ＰＡ２の開口部ＯＰ２と絶縁膜ＰＡ１の開口部ＯＰ１とからなる開口部ＯＰが、絶縁膜ＰＡに形成され、開口部ＯＰの底部でパッドＰＤが露出された状態になる。また、第１の手法、第２の手法および第３の手法の場合は、開口部ＯＰ１は、平面視で開口部ＯＰ２に内包されるが、第４の手法の場合は、開口部ＯＰ１は、平面視で開口部ＯＰ２とほぼ一致したものとなる。
なお、絶縁膜ＰＡ２に開口部ＯＰ２を形成する際には、スクライブ領域の絶縁膜ＰＡ２も除去することが好ましい。また、絶縁膜ＰＡ１に開口部ＯＰ１を形成する際には、スクライブ領域の絶縁膜ＰＡ１も除去することが好ましい。そうすれば、絶縁膜ＰＡに開口部ＯＰを形成すると、スクライブ領域においては、層間絶縁膜ＩＬ４上に絶縁膜ＰＡ１および絶縁膜ＰＡ２が形成されていない状態になる。これにより、後で行うダイシング工程が行いやすくなる。
このようにして、パッドＰＤの少なくとも一部を露出する開口部ＯＰを有する絶縁膜ＰＡが形成される。絶縁膜ＰＡは、絶縁膜ＰＡ１と絶縁膜ＰＡ２との積層膜からなる。絶縁膜ＰＡは、パッドＰＤの少なくとも一部を露出する開口部ＯＰを有しているが、この開口部ＯＰは、絶縁膜ＰＡ２の開口部ＯＰ２と、絶縁膜ＰＡ１の開口部ＯＰ１により形成されている。絶縁膜ＰＡ１の開口部ＯＰ１は、平面視でパッドＰＤに内包され、絶縁膜ＰＡ２の開口部ＯＰ２は、絶縁膜ＰＡ１の開口部ＯＰ１を平面視で内包することが好ましい。その場合、絶縁膜ＰＡの開口部ＯＰの内壁は、絶縁膜ＰＡ２の開口部ＯＰ２の内壁と、絶縁膜ＰＡ１の開口部ＯＰ１の内壁と、開口部ＯＰ１の内壁と開口部ＯＰ２の内壁との間に位置しかつ絶縁膜ＰＡ２で覆われていない絶縁膜ＰＡ１の上面とにより、形成されることになる。
なお、パッドＰＤを、上述のようにバリア導体膜とその上のアルミニウム膜とその上のバリア導体膜との積層膜により形成した場合は、絶縁膜ＰＡ１に開口部ＯＰ１を形成する際に、開口部ＯＰ１から露出するバリア導体膜（上層側のバリア導体膜）をエッチングによって除去し、パッドＰＤを構成するアルミニウム膜を開口部ＯＰ１から露出させることもできる。また、開口部ＯＰ１からパッドＰＤを構成するアルミニウム膜を露出させた後、開口部ＯＰ１から露出するアルミニウム膜上に、下地金属膜（図示せず）を形成することもできる。下地金属膜は、例えばニッケル（Ｎｉ）膜と該ニッケル（Ｎｉ）膜上の金（Ａｕ）膜との積層膜などからなる。下地金属膜を形成すれば、この下地金属膜に上記ワイヤＢＷを接続することになるため、上記ワイヤＢＷを接続しやすくすることができる。
その後、必要に応じて半導体基板ＳＢの裏面側を研削または研磨して半導体基板ＳＢの厚みを薄くしてから、半導体基板ＳＢを半導体基板ＳＢ上の積層構造体とともに、ダイシング（切断）する。この際、半導体基板ＳＢと半導体基板ＳＢ上の積層構造体は、スクライブ領域に沿って、ダイシング（切断）される。これにより、半導体基板ＳＢ（半導体ウエハ）の各チップ領域から半導体チップが取得される。
このようにして、半導体チップ（半導体装置）ＣＰを製造することができる。
＜半導体チップの重ね合わせについて＞
図３７は、上記図９の半導体パッケージＰＫＧの一部を拡大して示した部分拡大断面図である。なお、図３７では、図面を見やすくするために、封止樹脂部ＭＲ、ダイパッドＤＰおよびリードＬＤについては、図示を省略している。
図３７では、半導体チップＣＰ１，ＣＰ２の断面構造には、図１８の半導体チップＣＰの断面構造が適用されている。すなわち、図３７において、半導体チップＣＰ１および半導体チップＣＰ２のそれぞれの断面構造は、上記図１８の半導体チップＣＰの断面構造とほぼ同様である。但し、実際には、半導体チップＣＰ１内に形成された回路と半導体チップＣＰ２内に形成された回路との相違に応じて、半導体チップＣＰ１と半導体チップＣＰ２とで、半導体素子や配線は相違しているが、上述した半導体チップＣＰの構成や製法についての説明内容は、半導体チップＣＰ１と半導体チップＣＰ２とで共通である。
上記図１８および図３７に示されるように、半導体チップＣＰ１は、半導体基板ＳＢと、その半導体基板ＳＢ上に形成されかつ一層以上の配線層（より好ましくは複数の配線層）を含む配線構造と、その配線構造に形成されたコイルＣＬ１ａ，ＣＬ２ａと、その配線構造上に形成された絶縁膜ＰＡとを有している。また、半導体チップＣＰ２は、半導体基板ＳＢと、その半導体基板ＳＢ上に形成されかつ一層以上の配線層（より好ましくは複数の配線層）を含む配線構造と、その配線構造に形成されたコイルＣＬ１ｂ，ＣＬ２ｂと、その配線構造上に形成された絶縁膜ＰＡとを有している。半導体チップＣＰ１において、絶縁膜ＰＡが最上層の膜であり、半導体チップＣＰ２において、絶縁膜ＰＡが最上層の膜である。そして、半導体チップＣＰ１と半導体チップＣＰ２とは、半導体チップＣＰ１の絶縁膜ＰＡと半導体チップＣＰ２の絶縁膜ＰＡとが互いに対向する向きで、絶縁シートＺＳを介して重ねられている。このため、半導体チップＣＰ１の絶縁膜ＰＡと半導体チップＣＰ２の絶縁膜ＰＡとの間に、絶縁シートＺＳが介在している。半導体チップＣＰ１の絶縁膜ＰＡは、絶縁シートＺＳの一方の面に接し、半導体チップＣＰ２の絶縁膜ＰＡは、絶縁シートＺＳの他方の面に接している。半導体チップＣＰ１のコイルＣＬ１ａと半導体チップＣＰ２のコイルＣＬ１ｂとは、平面視で重なっており、導体では接続されずに、磁気的に結合されている。また、半導体チップＣＰ１のコイルＣＬ２ａと半導体チップＣＰ２のコイルＣＬ２ｂとは、平面視で重なっており、導体では接続されずに、磁気的に結合されている。
なお、図３７においては、図面を見やすくするために、半導体チップＣＰ１，ＣＰ２内に形成された上記コイル配線ＣＷを黒の塗りつぶしによって示し、それ以外のハッチングは省略している。
半導体チップＣＰ１のコイルＣＬ１ａと半導体チップＣＰ２のコイルＣＬ１ｂとの間には、半導体チップＣＰ１の絶縁膜ＰＡと、半導体チップＣＰ２の絶縁膜ＰＡと、絶縁シートＺＳとが介在しており、半導体チップＣＰ１の絶縁膜ＰＡと半導体チップＣＰ２の絶縁膜ＰＡと絶縁シートＺＳとによって絶縁されている。また、半導体チップＣＰ１のコイルＣＬ２ａと半導体チップＣＰ２のコイルＣＬ２ｂとの間には、半導体チップＣＰ１の絶縁膜ＰＡと、半導体チップＣＰ２の絶縁膜ＰＡと、絶縁シートＺＳとが介在しており、半導体チップＣＰ１の絶縁膜ＰＡと半導体チップＣＰ２の絶縁膜ＰＡと絶縁シートＺＳとによって絶縁されている。このため、半導体チップＣＰ１と半導体チップＣＰ２との間の耐圧（絶縁耐圧）は、半導体チップＣＰ１の絶縁膜ＰＡと半導体チップＣＰ２の絶縁膜ＰＡと絶縁シートＺＳとによって確保することができる。従って、半導体チップＣＰ１のコイルＣＬ１ａと半導体チップＣＰ２のコイルＣＬ１ｂとの間の耐圧（絶縁耐圧）と、半導体チップＣＰ１のコイルＣＬ２ａと半導体チップＣＰ２のコイルＣＬ２ｂとの間の耐圧（絶縁耐圧）とは、半導体チップＣＰ１の絶縁膜ＰＡと半導体チップＣＰ２の絶縁膜ＰＡと絶縁シートＺＳとによって確保することができる。
また、半導体チップＣＰ１，ＣＰ２のそれぞれにおいて、絶縁膜ＰＡの厚みを厚くし過ぎると、半導体チップを製造する際に半導体ウエハが反りやすくなり、半導体チップＣＰ１，ＣＰ２の製造工程を行いにくくなってしまう。一方、絶縁シートＺＳの厚みは制御しやすく、所望の厚みの絶縁シートＺＳを用いて上記半導体パッケージＰＫＧを製造することができる。このため、絶縁シートＺＳの厚みは、半導体チップＣＰ１の絶縁膜ＰＡの厚みよりも大きいことが好ましく、また、半導体チップＣＰ２の絶縁膜ＰＡの厚みよりも大きいことが好ましい。言い換えると、半導体チップＣＰ１の絶縁膜ＰＡの厚みと、半導体チップＣＰ２の絶縁膜ＰＡの厚みとは、それぞれ、絶縁シートＺＳの厚みよりも小さいことが好ましい。これにより、半導体チップの製造工程中に半導体ウエハが反るのを抑制または防止できるため、半導体チップＣＰ１，ＣＰ２の製造工程を行いやすくなるとともに、半導体チップＣＰ１と半導体チップＣＰ２との間の耐圧は、主として絶縁シートＺＳによって十分に確保することができるようになる。
＜本発明者の検討について＞
本発明者は、上記図３７や後述の図３９のように、２つの半導体チップを絶縁シート（ＺＳ）を間に挟んで重ね合わせ、一方の半導体チップのコイルと他方の半導体チップのコイルとを磁気結合（誘導結合）させ、それら磁気結合したコイルを介して、一方の半導体チップから他方の半導体チップへ信号を伝達する技術について検討している。
この技術によれば、一方の半導体チップと他方の半導体チップとの間の絶縁耐圧を、絶縁シート（ＺＳ）の厚さによって調整することができる。例えば、高い絶縁耐圧が必要であれば、２つの半導体チップの間に介在する絶縁シート（ＺＳ）の厚みを厚くすれば、一方の半導体チップと他方の半導体チップとの間の絶縁耐圧を高めることができる。
本発明者の検討によれば、２つの半導体チップの間に絶縁シート（ＺＳ）を挟んで、一方の半導体チップのコイルと他方の半導体チップのコイルとを重ね合わせ、一方の半導体チップのコイルと他方の半導体チップのコイルとを磁気的に結合させた半導体パッケージ（半導体装置）では、次のような課題が生じることが分かった。すなわち、２つの半導体チップの間に介在する絶縁シート（ＺＳ）がその半導体チップから剥離してしまい、一方の半導体チップと他方の半導体チップとの間の耐圧（絶縁耐圧）が低下する現象が発生する虞があることを見出した。以下、図３８の検討例を参照しながら、具体的に説明する。
図３８は、本発明者が検討した検討例の半導体チップＣＰ１００の断面図であり、本実施の形態の上記図１８に相当するものである。
図３８に示される半導体チップＣＰ１００が、上記図１８に示される本実施の形態の半導体チップＣＰと主として相違しているのは、図３８に示される半導体チップＣＰ１００では、絶縁膜ＰＡ２を形成した後に上述した絶縁膜ＰＡの上面を平坦化する処理が施されていないことである。すなわち、図３８に示される半導体チップＣＰ１００を製造する際には、絶縁膜ＰＡ２を形成した後、本実施の形態における上記図３３〜図３５の工程を行っていない。これを反映して、図３８に示される検討例の半導体チップＣＰ１００では、絶縁膜ＰＡの上面（すなわち絶縁膜ＰＡ２の上面）に、段差ＤＳが形成されている。
この段差ＤＳは、最上層の配線層において、メタルパターンが形成されていない空スペースがあり、その空きスペースの面積がある程度大きいと、発生してしまう。段差ＤＳの大きさ（高さ）ｈ１は、最上層の配線層に形成された配線Ｍ４、コイル配線ＣＷ、パッドＰＤおよびシールリング用の配線Ｍ４ａの厚み（高さ）と概ね同じである。
図３９は、図３８の検討例の半導体チップＣＰ１００を上記図９の半導体パッケージＰＫＧの半導体チップに適用した場合の、その半導体パッケージの一部を拡大して示した部分拡大断面図であり、上記図３７に相当するものである。図３９に示されるように、２つの半導体チップＣＰ１０１，ＣＰ１０２が、絶縁シートＺＳを間に挟んで重ねられているが、半導体チップＣＰ１０１，ＣＰ１０２の断面構造には、図３８の検討例の半導体チップＣＰ１００の断面構造が適用されている。このため、図３９の半導体チップＣＰ１０１，ＣＰ１０２では、製造する際に上記図３３〜図３５の工程を行っていないことを反映して、最上層の絶縁膜ＰＡの上面に段差ＤＳが形成されている。また、図４０は、図３９の段差ＤＳ付近を拡大して示す部分拡大断面図である。
２つの半導体チップＣＰ１０１，ＣＰ１０２が絶縁シートＺＳを間に挟んで重ねられている場合、半導体チップＣＰ１０１の絶縁膜ＰＡと半導体チップＣＰ１０２の絶縁膜ＰＡとの間に絶縁シートＺＳが介在することになる。絶縁膜ＰＡの上面が平坦であれば、絶縁シートＺＳは絶縁膜ＰＡの上面に密着できるが、絶縁膜ＰＡの上面に段差ＤＳが形成されていると、図４０に示されるように、その段差ＤＳに隣接する位置で、絶縁シートＺＳが絶縁膜ＰＡに密着できずに、絶縁シートＺＳと絶縁膜ＰＡとの間に隙間（空間、空隙）ＶＤが発生してしまう。
図３９および図４０に示されるように、段差ＤＳに隣接する位置で絶縁シートＺＳと絶縁膜ＰＡとの間に隙間ＶＤが生じていると、この隙間ＶＤを起点として絶縁シートＺＳが半導体チップＣＰ１０１や半導体チップＣＰ１０２から剥離しやすくなる。絶縁シートＺＳが半導体チップＣＰ１０１や半導体チップＣＰ１０２から剥離してしまうと、半導体チップＣＰ１０１と半導体チップＣＰ１０２の間の耐圧（絶縁耐圧）が低下することにつながる。特に、磁気結合した半導体チップＣＰ１０１内のコイルと半導体チップＣＰ１０２内のコイルとの間の耐圧（絶縁耐圧）が低下することにつながる。このため、半導体装置（半導体パッケージ）が高電圧動作時に絶縁破壊される虞があるなど、信頼性の低下を招いてしまう。また、絶縁シートＺＳが半導体チップＣＰ１０１や半導体チップＣＰ１０２から剥離してしまうと、その剥離箇所が水分などの侵入経路となるため、耐湿性が低下することにつながる。このため、半導体装置（半導体パッケージ）が高湿潤環境で絶縁破壊される虞があるなど、信頼性の低下を招いてしまう。
＜主要な特徴と効果について＞
本実施の形態の半導体装置（半導体パッケージ）は、コイル（ＣＬ１ａ，ＣＬ１ｂ）を有する半導体チップＣＰ１（第１半導体チップ）と、コイル（ＣＬ１ｂ，ＣＬ２ｂ）を有する半導体チップＣＰ２（第２半導体チップ）と、半導体チップＣＰ１と半導体チップＣＰ２との間に介在する絶縁シートＺＳとを備えている。そして、半導体チップＣＰ１と半導体チップＣＰ２とが絶縁シートＺＳを介して重ねられ、半導体チップＣＰ１のコイル（ＣＬ１ａ，ＣＬ１ｂ）と半導体チップＣＰ２のコイル（ＣＬ２ａ，ＣＬ２ｂ）とが磁気的に結合されている。
このような本実施の形態の半導体装置（半導体パッケージ）の製造方法は、半導体チップＣＰ１を準備（製造）する工程と、半導体チップＣＰ２を準備（製造）する工程と、半導体チップＣＰ１と半導体チップＣＰ２とを絶縁シートＺＳを介して重ねる工程とを有している。この半導体チップＣＰ１と半導体チップＣＰ２とを重ねる工程では、半導体チップＣＰ１の絶縁膜ＰＡと半導体チップＣＰ２の絶縁膜ＰＡとが互いに対向する向きで、半導体チップＣＰ１内のコイルと半導体チップＣＰ２内のコイルとが磁気的に結合するように、半導体チップＣＰ１と半導体チップＣＰ２とが絶縁シートＺＳを介して重ねられる。そして、半導体チップＣＰ１を準備（製造）する工程および半導体チップＣＰ２を準備（製造）する工程のそれぞれは、一層以上の配線層を有しかつコイル（ＣＬ１，ＣＬ２）を含む配線構造を半導体基板ＳＢ上に形成する工程と、その配線構造上に絶縁膜ＰＡを形成する工程と、絶縁膜ＰＡの上面を平坦化する工程とを有している。
本実施の形態の主要な特徴のうちの一つは、半導体チップＣＰ１（第１半導体チップ）と半導体チップＣＰ２（第２半導体チップ）とが絶縁シートＺＳを介して重ねられ、半導体チップＣＰ１内のコイル（ＣＬ１ａ，ＣＬ２ａ）と半導体チップＣＰ２内のコイル（ＣＬ１ｂ，ＣＬ２ｂ）とが磁気的に結合されていることである。
これにより、半導体チップＣＰ１と半導体チップＣＰ２との間の信号伝達を、コイルの磁気結合を用いて行うことができる。
本実施の形態とは異なり、信号伝達用のトランスを構成する一次コイルと二次コイルとを同じ半導体チップ内に形成した場合を仮定する。この場合には、同じ半導体チップ内に形成された一次コイルと二次コイルとの間の耐圧（絶縁耐圧）は、その一次コイルと二次コイルとの間に介在する層間絶縁膜により確保することになる。しかしながら、層間絶縁膜の厚みを厚くし過ぎると、半導体チップの製造工程中に半導体ウエハが反りやすくなり、半導体チップの製造工程を行いにくくなってしまう。また、層間絶縁膜の厚みを厚くし過ぎると、配線構造を形成しにくくなる。このため、層間絶縁膜の厚みを厚くするのには限界があるため、同じ半導体チップ内に形成された一次コイルと二次コイルとの間の耐圧を高くするには限界がある。
それに対して、本実施の形態では、信号伝達用のトランスを構成する一次コイルと二次コイルとを、別々の半導体チップに形成している。すなわち、半導体チップＣＰ１内に形成されたコイルと半導体チップＣＰ２内に形成されたコイルとを磁気的に結合させて、信号伝達用のトランスを形成している。そして、半導体チップＣＰ１と半導体チップＣＰ２との間に絶縁シートを介在させている。このため、一次コイルと二次コイルとの間の耐圧（絶縁耐圧）は、半導体チップＣＰ１においてコイル（ＣＬ１ａ，ＣＬ２ａ）上に形成されている絶縁膜（ＰＡ）と、半導体チップＣＰ２においてコイル（ＣＬ１ｂ，ＣＬ２ｂ）上に形成されている絶縁膜（ＰＡ）と、半導体チップＣＰ１と半導体チップＣＰ２との間に介在する絶縁シートＺＳとにより、確保することができる。絶縁シートＺＳの厚みは、要求される耐圧に応じて選択することができるため、一次コイルと二次コイルとの間の耐圧（絶縁耐圧）を容易かつ的確に高くすることができる。例えば、一次コイルと二次コイルとの間の耐圧に対する要求水準が高い仕様の場合には、その仕様に合わせて絶縁シートＺＳの厚みを厚くすることで、その仕様を満足する半導体装置（半導体パッケージ）を提供することができる。
しかしながら、本発明者の検討によれば、上記検討例を参照して説明したように、半導体チップＣＰ１０１，ＣＰ１０２を絶縁シートＺＳを介して重ねた構成の半導体パッケージにおいて、上記段差ＤＳに起因して段差ＤＳに隣接する位置に上記隙間ＶＤ（上記図４０参照）が形成されてしまうと、絶縁シートＺＳが半導体チップＣＰ１０１，ＣＰ１０２から剥離しやすくなる。絶縁シートＺＳの剥離は、半導体チップＣＰ１０１内のコイルと半導体チップＣＰ１０２内のコイルとの間の耐圧（絶縁耐圧）の低下を招いてしまう。これは、半導体パッケージの信頼性の低下につながる。
本実施の形態の主要な特徴のうちの他の一つは、半導体チップＣＰ１を準備（製造）する工程および半導体チップＣＰ２を準備（製造）する工程のそれぞれが、絶縁膜ＰＡの上面を平坦化する工程を有していることである。すなわち、半導体チップＣＰ１を製造する際に、絶縁膜ＰＡの上面を平坦化する処理を行い、かつ、半導体チップＣＰ２を製造する際にも、絶縁膜ＰＡの上面を平坦化する処理を行っている。
これにより、半導体チップＣＰ１，ＣＰ２の最上層の絶縁膜ＰＡの上面に上記段差ＤＳのような段差が形成されるのを、抑制または防止することができる。このため、絶縁シートＺＳと半導体チップＣＰ１，ＣＰ２の絶縁膜ＰＡとの間に、絶縁膜ＰＡの上面の段差（または凹凸）に起因して上記隙間ＶＤのような隙間が発生するのを抑制または防止でき、それによって、半導体チップＣＰ１，ＣＰ２から絶縁シートＺＳが剥離するのを抑制または防止することができる。従って、半導体装置（半導体パッケージ）の信頼性を向上させることができる。
すなわち、本実施の形態とは異なり、絶縁膜ＰＡの上面を平坦化する工程を行わない場合（図３８の検討例に対応）には、半導体チップ（ＣＰ１０１，ＣＰ１０２）の最上層の絶縁膜ＰＡの上面に上記段差ＤＳが形成されてしまうが、本実施の形態では、絶縁膜ＰＡの上面を平坦化する工程を行ったことで、半導体チップＣＰ１，ＣＰ２の最上層の絶縁膜ＰＡの上面の段差または凹凸が平坦化される。このため、絶縁膜ＰＡの上面を平坦化する工程を行わない場合（上記図３８の検討例の場合に対応）に比べて、絶縁膜ＰＡの上面を平坦化する工程を行った場合（本実施の形態に対応）の方が、半導体チップＣＰ１，ＣＰ２の最上層の絶縁膜ＰＡの上面の平坦性が高くなり、半導体チップＣＰ１，ＣＰ２の最上層の絶縁膜ＰＡの上面における段差または凹凸が小さくなる。
絶縁シートＺＳと重なる領域の絶縁膜ＰＡの上面に段差が形成されていると、その段差に隣接する位置に、絶縁シートＺＳと絶縁膜ＰＡとの間の隙間が発生する虞があるが、絶縁膜ＰＡの上面の段差が小さくなるほど、絶縁シートＺＳと絶縁膜ＰＡとの間に隙間は発生しにくくなる。このため、絶縁膜ＰＡの上面の平坦性を高めることは、絶縁シートＺＳと絶縁膜ＰＡとの間の隙間の発生を抑制または防止するために、極めて重要である。そして、絶縁膜ＰＡの上面の段差に起因して絶縁シートＺＳと絶縁膜ＰＡとの間に隙間が発生すると、その隙間を起点として絶縁シートＺＳが半導体チップの絶縁膜ＰＡから剥離しやすくなり、上記検討例で説明したように半導体装置の信頼性の低下を招いてしまうため、絶縁シートＺＳと絶縁膜ＰＡとの間に隙間が生じないようにすることは、半導体装置の信頼性向上のために極めて重要である。本実施の形態では、半導体チップＣＰ１，ＣＰ２を製造する際に絶縁膜ＰＡの上面を平坦化する処理を行ったことにより、絶縁膜ＰＡの上面に形成されている段差の大きさ（高さ）を小さくすることができるため、絶縁膜ＰＡの上面の段差（または凹凸）に起因して絶縁シートＺＳと半導体チップＣＰ１，ＣＰ２の絶縁膜ＰＡとの間に隙間が発生するのを抑制または防止することができる。これにより、半導体チップＣＰ１と半導体チップＣＰ２とが絶縁シートＺＳを介して重ねられた半導体装置において、絶縁シートＺＳが半導体チップＣＰ１，ＣＰ２から剥離してしまうのを抑制または防止することができ、従って、半導体装置の信頼性を向上させることができる。
上述したように、本願発明者は、上記「本発明者の検討について」の欄で説明したような検討を行い、その結果、半導体チップＣＰ１，ＣＰ２を製造する際に絶縁膜ＰＡの上面を平坦化する工程を導入することに至っている。通常、半導体チップの上面は、平坦性が要求されないため、最上層の絶縁膜の平坦性を確保するための処理を行う必要はなく、製造工程数の抑制を考えると、最上層の絶縁膜を平坦化する処理は行わない方が有利である。しかしながら、本発明者は、２つの半導体チップを絶縁シートを介して重ね合わせ、それら半導体チップ内にそれぞれ形成されたコイル同士を磁気結合して信号を伝達する技術を検討し、半導体チップの最上層の絶縁膜（ＰＡ）に上記段差ＤＳが形成されていると、絶縁シート（ＺＳ）の剥離が発生して半導体装置（半導体パッケージ）の信頼性の低下を招くことを見出した。このような課題を見出したからこそ、半導体チップの最上層の絶縁膜（ＰＡ）に上記段差ＤＳのような段差を形成しないようにすることが重要であることに気づき、その結果、半導体チップＣＰ１，ＣＰ２を製造する際に絶縁膜ＰＡの上面を平坦化する工程を導入することに至ったものである。このため、半導体チップＣＰ１，ＣＰ２を製造する際に絶縁膜ＰＡの上面を平坦化する工程を導入することは、上記課題に気付いたからこそ、成し得たものと言える。
また、本実施の形態では、半導体チップＣＰ１内にコイルＣＬ１ａとコイルＣＬ２ａとを形成し、半導体チップＣＰ２内にコイルＣＬ１ｂとコイルＣＬ２ｂとを形成し、半導体チップＣＰ１のコイルＣＬ１ａと半導体チップＣＰ２のコイルＣＬ１ｂとを磁気的に結合させ、半導体チップＣＰ１のコイルＣＬ２ａと半導体チップＣＰ２のコイルＣＬ２ｂとを磁気的に結合させている。すなわち、半導体チップＣＰ１と半導体チップＣＰ２との間の信号の伝達経路は、磁気結合したコイルを経由する経路だけであるが、コイルＣＬ１ａ，ＣＬ１ｂを経由する経路と、コイルＣＬ２ａ，ＣＬ２ｂを経由する経路との２系統がある。
しかしながら、半導体チップＣＰ１と半導体チップＣＰ２との間の信号の伝達経路（磁気結合したコイルを経由する伝達経路）は、２系統に限定されない。例えば、半導体チップＣＰ１においてコイルＣＬ２ａの形成を省略し、半導体チップＣＰ２においてコイルＣＬ２ｂの形成を省略し、半導体チップＣＰ１のコイルＣＬ１ａと半導体チップＣＰ２のコイルＣＬ１ｂとを磁気的に結合させ、磁気結合したコイルＣＬ１ａ，ＣＬ１ｂを介して半導体チップＣＰ１と半導体チップＣＰ２との間で信号を伝達することもできる。この場合は、半導体チップＣＰ１と半導体チップＣＰ２との間の信号の伝達経路（磁気結合したコイルを経由する伝達経路）は、１系統となる。また、半導体チップＣＰ１内に３つ以上のコイルを形成し、半導体チップＣＰ２内に３つ以上のコイルを形成し、半導体チップＣＰ１内の各コイルと、半導体チップＣＰ２内の各コイルとを磁気的に結合させ、磁気結合したコイルを介して半導体チップＣＰ１と半導体チップＣＰ２との間で信号を伝達することもできる。この場合は、半導体チップＣＰ１と半導体チップＣＰ２との間の信号の伝達経路（磁気結合したコイルを経由する伝達経路）は、３系統以上となる。
（実施の形態２）
半導体チップＣＰ１，ＣＰ２を製造する際に絶縁膜ＰＡの上面を平坦化する処理（工程）を行うことは、本実施の形態２と上記実施の形態１とで共通である。しかしながら、絶縁膜ＰＡの上面を平坦化する処理の具体的手法が、上記実施の形態１と本実施の形態２とで相違している。
すなわち、上記実施の形態１においては、絶縁膜ＰＡ上にマスク層（上記フォトレジストパターンＰＲ１に対応）を形成してから、そのマスク層をエッチングマスクとして用いて絶縁膜ＰＡをエッチバックすることにより、絶縁膜ＰＡの上面を平坦化している。すなわち、上記実施の形態１では、絶縁膜ＰＡの上面を平坦化する工程は、絶縁膜ＰＡ上にマスク層（上記フォトレジストパターンＰＲ１に対応）を形成する工程と、そのマスク層をエッチングマスクとして用いて絶縁膜ＰＡをエッチバックする工程とを有している。
一方、本実施の形態２においては、絶縁膜ＰＡの上面を平坦化する処理（工程）では、絶縁膜ＰＡの上面を研磨することにより、絶縁膜ＰＡの上面を平坦化する。より特定的には、ＣＭＰ法を用いて絶縁膜ＰＡの上面を研磨することにより、絶縁膜ＰＡの上面を平坦化する。
以下、本実施の形態２における絶縁膜ＰＡの上面を平坦化する処理について、上記図３２および図４１を参照して具体的に説明する。図４１は、本実施の形態２における半導体チップＣＰの製造工程中の要部断面図であり、上記実施の形態１の上記図２０〜図３６に相当する断面図が示されている。図４１は、上記図３２に続く半導体チップＣＰの製造工程中の要部断面図に対応している。
絶縁膜ＰＡ２形成工程を行って上記図３２の構造を得るまでは、本実施の形態２も、上記実施の形態１の半導体チップＣＰの製造工程と基本的には同じである。
但し、上記実施の形態１では、絶縁膜ＰＡ２は樹脂膜であることが好ましかったが、本実施の形態２では、絶縁膜ＰＡ２は、酸化シリコン膜であることが好ましい。絶縁膜ＰＡ２を構成する酸化シリコン膜は、ＣＶＤ法などを用いて形成することができる。絶縁膜ＰＡ２の形成膜厚は、上記実施の形態１と同程度とすることができる。
本実施の形態２においても、絶縁膜ＰＡ２の材料と成膜法が異なること以外は上記実施の形態１と同様に絶縁膜ＰＡ１，ＰＡ２を形成したことにより、上記実施の形態１と同様に、層間絶縁膜ＩＬ４上に、配線Ｍ４、パッドＰＤ、コイルＣＬ１，ＣＬ２およびシールリング用の配線Ｍ４ａを覆うように、絶縁膜ＰＡ１とその上の絶縁膜ＰＡ２との積層膜からなる絶縁膜ＰＡが形成された状態になる。
この段階では、絶縁膜ＰＡの上面を平坦化する処理をまだ行っていないため、上記実施の形態１と同様に、本実施の形態２においても、下地のメタルパターン（ここではパッドＰＤ、配線Ｍ４、コイル配線ＣＷおよびシールリング用の配線Ｍ４ａ）を反映した段差ＤＳが、絶縁膜ＰＡの上面に形成されている。この段差ＤＳの大きさ（高さ）ｈ１は、下地のメタルパターン（ここではパッドＰＤ、配線Ｍ４、コイル配線ＣＷおよびシールリング用の配線Ｍ４ａ）の厚みＴ１とほぼ同じである。
次に、本実施の形態２においても、絶縁膜ＰＡの上面を平坦化する処理を行うが、この絶縁膜ＰＡの上面を平坦化する処理の具体的手法が、上記実施の形態１と相違している。
すなわち、本実施の形態２では、絶縁膜ＰＡの上面（すなわち絶縁膜ＰＡ２の上面）を研磨することにより、絶縁膜ＰＡの上面を平坦化する。図４１には、この研磨処理を行った後の段階が示されている。この際の研磨には、ＣＭＰ法を好適に用いることができる。この研磨処理は、絶縁膜ＰＡの上面を平坦化し、絶縁膜ＰＡの上面の平坦性を高めるために行われる。このため、絶縁膜ＰＡ（具体的には絶縁膜ＰＡ２）の研磨量（研磨厚み）は、研磨処理を行う前の段階における段差ＤＳの大きさｈ１と同程度かそれ以上とすることが好ましい。
また、この研磨処理は、絶縁膜ＰＡ１が露出する前に終了するようにし、絶縁膜ＰＡ２が過剰に研磨されて絶縁膜ＰＡ１が露出されてしまわないようにする。段差ＤＳの大きさｈ１はメタルパターンの上記厚みＴ１と同程度であるため、絶縁膜ＰＡ２の形成膜厚は、メタルパターンの上記厚みＴ１よりも大きくしておく。絶縁膜ＰＡ２の研磨量（研磨厚み）は、絶縁膜ＰＡ２の形成膜厚よりも小さいため、研磨処理後も絶縁膜ＰＡ２は層状に残存する。
研磨処理を行う前は、下地のメタルパターン（ここでは配線Ｍ４、パッドＰＤ、コイル配線ＣＷおよびシールリング用の配線Ｍ４ａ）に起因した段差ＤＳ（または凹凸）が絶縁膜ＰＡの上面に存在しているが、研磨処理を行うことにより、絶縁膜ＰＡの上面が平坦化される。すなわち、研磨処理を行う前に比べて、研磨処理を行った後は、絶縁膜ＰＡの上面の段差（または凹凸）が緩和され、絶縁膜ＰＡの上面の平坦性が高くなっている。言い換えると、研磨処理を行う前に比べて、研磨処理を行った後は、絶縁膜ＰＡの上面に形成されている段差の大きさ（高さ）が小さくなっている。つまり、研磨処理を行うと、絶縁膜ＰＡの上面は平坦化され、絶縁膜ＰＡの上面には下地のメタルパターンを反映した段差ＤＳが形成されていない状態になるか、あるいは、絶縁膜ＰＡの上面に段差が形成されていても、その段差の大きさ（高さ）は、研磨処理前の段差ＤＳの大きさｈ１よりも小さくなるのである。
このようにして、絶縁膜ＰＡの上面を平坦化する処理が行われる。
以降の工程は、本実施の形態２も上記実施の形態１と同様であり、絶縁膜ＰＡに上記開口部ＯＰを形成する工程（上記図３６を参照して説明した工程）やそれ以降の工程を上記実施の形態１と同様に行うが、ここではその図示および繰り返しの説明は省略する。
本実施の形態２においても、半導体チップＣＰ１を準備（製造）する工程および半導体チップＣＰ２を準備（製造）する工程のそれぞれが、絶縁膜ＰＡの上面を平坦化する工程を有している。すなわち、半導体チップＣＰ１を製造する際に、絶縁膜ＰＡの上面を平坦化する処理を行い、かつ、半導体チップＣＰ２を製造する際にも、絶縁膜ＰＡの上面を平坦化する処理を行っている。
半導体チップＣＰ１，ＣＰ２を製造する際に絶縁膜ＰＡの上面を平坦化する処理（工程）を行ったことにより、絶縁膜ＰＡの上面に形成されている段差の大きさ（高さ）を小さくすることができるため、絶縁膜ＰＡの上面の段差（または凹凸）に起因して絶縁シートＺＳと半導体チップＣＰ１，ＣＰ２の絶縁膜ＰＡとの間に隙間が発生するのを抑制または防止することができる。これにより、半導体チップＣＰ１と半導体チップＣＰ２とが絶縁シートＺＳを介して重ねられた半導体装置（半導体パッケージ）において、絶縁シートＺＳが半導体チップＣＰ１，ＣＰ２から剥離してしまうのを抑制または防止することができ、従って、半導体装置の信頼性を向上させることができる。
また、上記実施の形態１では、絶縁膜ＰＡの上面を平坦化する処理にエッチバックを用い、本実施の形態２では、絶縁膜ＰＡの上面を平坦化する処理に研磨処理を用いている。絶縁膜ＰＡの平坦性を高める上では、エッチバックよりも研磨処理の方が有利であり、上記実施の形態１よりも本実施の形態２の方が、半導体チップＣＰ１，ＣＰ２における絶縁膜ＰＡの上面の平坦性を高めやすい。また、絶縁シートＺＳが半導体チップＣＰ１，ＣＰ２の絶縁膜ＰＡからできるだけ剥離しないようにするためには、半導体チップＣＰ１，ＣＰ２における絶縁膜ＰＡの上面の平坦性をできるだけ高くした方が有利である。このため、絶縁膜ＰＡの上面を平坦化する処理として、平坦性を高めやすい研磨処理を採用した本実施の形態２の場合は、半導体チップＣＰ１，ＣＰ２における絶縁膜ＰＡの上面の平坦性をより的確に高めることができるため、半導体チップＣＰ１，ＣＰ２から絶縁シートＺＳが剥離するのをより的確に抑制または防止することができる。従って、半導体装置の信頼性を更に向上させることができる。
しかしながら、研磨処理は、ある程度硬い膜に対しては行いやすいが、柔らかい膜には行いにくい処理である。一方、エッチバック処理は、硬い膜であっても柔らかい膜であっても、エッチング条件（エッチングガスの種類や流量など）を上手く設定すれば、的確に行うことができる処理である。そして、半導体チップの最表面の膜（ここでは絶縁膜ＰＡ２）としては樹脂膜または酸化シリコン膜が好ましいが、樹脂膜は酸化シリコン膜よりも柔らかい。つまり、酸化シリコン膜は研磨処理に向いているが、樹脂膜は研磨処理にはあまり向いていない。
このため、絶縁膜ＰＡ２が樹脂膜（例えばポリイミド膜）の場合は、上記実施の形態１を適用することがより好ましい。これにより、絶縁膜ＰＡ２が柔らかい樹脂膜であっても、エッチバック処理により絶縁膜ＰＡ２の上面を平坦化することができるため、半導体チップＣＰ１，ＣＰ２から絶縁シートＺＳが剥離するのを抑制または防止して、半導体装置の信頼性を向上させる効果を得ることができる。
一方、絶縁膜ＰＡ２が酸化シリコン膜の場合は、研磨処理を的確に行えるだけの硬さを確保することができるため、本実施の形態２を適用することがより好ましい。これにより、研磨処理により絶縁膜ＰＡ２の上面の平坦性をより高めることができるため、半導体チップＣＰ１，ＣＰ２から絶縁シートＺＳが剥離する効果を、より向上させることができ、半導体装置の信頼性を更に向上させることができる。
従って、絶縁膜ＰＡが樹脂膜を含み、絶縁膜ＰＡを平坦化する工程で実際に平坦化処理されるのがその樹脂膜である場合は、平坦化処理にエッチバックを用いることが好ましい。一方、絶縁膜ＰＡが酸化シリコン膜を含み、絶縁膜ＰＡを平坦化する工程で実際に平坦化処理されるのがその酸化シリコン膜である場合は、平坦化処理に研磨処理を用いることが好ましい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＢＡＴ 電源
ＢＫ 動力分配機構
ＢＷ ワイヤ
ＣＣ 制御回路
ＣＤ 導電膜
ＣＬ１，ＣＬ１ａ，ＣＬ１ｂ，ＣＬ２，ＣＬ２ａ，ＣＬ２ｂ コイル
ＣＮＶ コンバータ
ＣＰ，ＣＰ１，ＣＰ２ 半導体チップ
ＣＴＣ 制御部
ＣＷ コイル配線
ＤＢ ダイボンド材
ＤＦ ディファレンシャル
ＤＰ ダイパッド
ＤＲ 駆動回路
ＤＳ 段差
ＤＴＲ 駆動輪
ＥＮＧ エンジン
Ｇ１，Ｇ２ ゲート電極
ＧＦ ゲート絶縁膜
ＧＮＤ 接地電位
ｈ１ 大きさ
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４ 層間絶縁膜
ＩＮＶ インバータ
ＬＤ，ＬＤ１，ＬＤ２ リード
ＬＯＤ 負荷
Ｍ１，Ｍ２，Ｍ３，Ｍ４ 配線
Ｍ１ａ，Ｍ２ａ，Ｍ３ａ，Ｍ４ａ シールリング用の配線
ＭＯＴ モータ
ＭＲ 封止樹脂部
ＮＳ ｎ型半導体領域
ＮＷ ｎ型ウエル
ＯＰ，ＯＰ１，ＯＰ２ 開口部
ＰＡ，ＰＡ１，ＰＡ２ 絶縁膜
ＰＤ，ＰＤ１，ＰＤ２ パッド
ＰＫＧ 半導体パッケージ
ＰＳ ｐ型半導体領域
ＰＷ ｐ型ウエル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＲＧ１ 領域
ＲＸ１，ＲＸ２ 受信回路
ＲＹ リレー
ＳＢ 半導体基板
ＳＪ 車軸
ＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４ 信号
ＳＲ シールリング
ＳＴ 素子分離領域
ＴＲ１，ＴＲ２ トランス
ＴＸ１，ＴＸ２ 送信回路
Ｖ１ プラグ
Ｖ２，Ｖ３，Ｖ４ ビア部
Ｖ１ａ，Ｖ２ａ，Ｖ３ａ，Ｖ４ａ シールリング用のビア部
ＶＣＣ 電源電圧
ＶＤ 隙間
ＺＳ 絶縁シート

Claims (12)

  1. 第１コイルを有する第１半導体チップと、第２コイルを有する第２半導体チップと、前記第１半導体チップと前記第２半導体チップとの間に介在する絶縁シートとを備え、前記第１半導体チップと前記第２半導体チップとが前記絶縁シートを介して重ねられ、前記第１コイルと前記第２コイルとが磁気的に結合された半導体装置の製造方法であって、
    （ａ）前記第１半導体チップを準備する工程、
    （ｂ）前記第２半導体チップを準備する工程、
    （ｃ）前記第１コイルと前記第２コイルとが磁気的に結合するように、前記第１半導体チップと前記第２半導体チップとを前記絶縁シートを介して重ねる工程、
    を有し、
    前記（ａ）工程は、
    （ａ１）第１半導体基板上に、一層以上の配線層を有しかつ前記第１コイルを含む第１配線構造を形成する工程、
    （ａ２）前記第１配線構造上に第１絶縁膜を形成する工程、
    （ａ３）前記第１絶縁膜の上面を平坦化する工程、
    を有し、
    前記（ｂ）工程は、
    （ｂ１）第２半導体基板上に、一層以上の配線層を有しかつ前記第２コイルを含む第２配線構造を形成する工程、
    （ｂ２）前記第２配線構造上に第２絶縁膜を形成する工程、
    （ｂ３）前記第２絶縁膜の上面を平坦化する工程、
    を有し、
    前記（ｃ）工程では、前記第１半導体チップの前記第１絶縁膜と前記第２半導体チップの前記第２絶縁膜とが互いに対向する向きで、前記第１半導体チップと前記第２半導体チップとが前記絶縁シートを介して重ねられる、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ａ３）工程は、
    （ａ４）前記第１絶縁膜上に第１マスク層を形成する工程、
    （ａ５）前記第１マスク層をエッチングマスクとして用いて、前記第１絶縁膜をエッチバックする工程、
    を有し、
    前記（ｂ３）工程は、
    （ｂ４）前記第２絶縁膜上に第２マスク層を形成する工程、
    （ｂ５）前記第２マスク層をエッチングマスクとして用いて、前記第２絶縁膜をエッチバックする工程、
    を有する、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ａ５）工程を行うことにより、前記第１絶縁膜の上面の平坦性が向上し、
    前記（ｂ５）工程を行うことにより、前記第２絶縁膜の上面の平坦性が向上する、半導体装置の製造方法。
  4. 請求項２記載の半導体装置の製造方法において、
    前記第１絶縁膜は、第１樹脂膜を含み、
    前記（ａ５）工程では、前記第１樹脂膜がエッチバックされ、
    前記第２絶縁膜は、第２樹脂膜を含み、
    前記（ｂ５）工程では、前記第２樹脂膜がエッチバックされる、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記第１樹脂膜および前記前記第２樹脂膜は、それぞれポリイミドからなる、半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記（ａ３）工程では、前記第１絶縁膜の上面を研磨することにより、前記第１絶縁膜の上面を平坦化し、
    前記（ｂ３）工程では、前記第２絶縁膜の上面を研磨することにより、前記第２絶縁膜の上面を平坦化する、半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記（ａ３）工程では、ＣＭＰ法により前記第１絶縁膜の上面を研磨し、
    前記（ｂ３）工程では、ＣＭＰ法により前記第２絶縁膜の上面を研磨する、半導体装置の製造方法。
  8. 請求項６記載の半導体装置の製造方法において、
    前記第１絶縁膜は、第１酸化シリコン膜を含み、
    前記（ａ３）工程では、前記第１酸化シリコン膜が研磨され、
    前記第２絶縁膜は、第２酸化シリコン膜を含み、
    前記（ｂ３）工程では、前記第２酸化シリコン膜が研磨される、半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記第１絶縁膜は、前記第１半導体チップの最上層の膜であり、
    前記第２絶縁膜は、前記第２半導体チップの最上層の膜である、半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記（ｃ）工程は、
    （ｃ１）チップ搭載部上に前記第１半導体チップを搭載する工程、
    （ｃ２）前記第１半導体チップの前記第１絶縁膜と前記第２半導体チップの前記第２絶縁膜とが対向する向きで、前記第１半導体チップ上に前記第２半導体チップを前記絶縁シートを介して搭載して重ねる工程、
    を有する、半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記第１半導体チップは、複数の第１パッドを有し、
    前記第２半導体チップは、複数の第２パッドを有し、
    前記（ｃ）工程後、
    （ｄ）複数の第１外部端子と前記第１半導体チップの前記複数の第１パッドとを複数の第１導電性接続部材を介してそれぞれ電気的に接続し、複数の第２外部端子と前記第２半導体チップの前記複数の第２パッドとを複数の第２導電性接続部材を介してそれぞれ電気的に接続する工程、
    を更に有する、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｄ）工程後、
    （ｅ）前記第１半導体チップ、前記第２半導体チップ、前記絶縁シート、前記チップ搭載部、前記複数の第１導電性接続部材、前記複数の第２導電性接続部材、前記複数の第１外部端子および前記複数の第２外部端子を封止する封止部を形成する工程、
    を更に有する、半導体装置の製造方法。
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