JP2008277484A - 空芯型絶縁トランス、空芯型絶縁トランスを用いた信号伝送回路および電力変換装置 - Google Patents
空芯型絶縁トランス、空芯型絶縁トランスを用いた信号伝送回路および電力変換装置 Download PDFInfo
- Publication number
- JP2008277484A JP2008277484A JP2007118187A JP2007118187A JP2008277484A JP 2008277484 A JP2008277484 A JP 2008277484A JP 2007118187 A JP2007118187 A JP 2007118187A JP 2007118187 A JP2007118187 A JP 2007118187A JP 2008277484 A JP2008277484 A JP 2008277484A
- Authority
- JP
- Japan
- Prior art keywords
- winding
- secondary winding
- reset
- pattern
- setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Coils Or Transformers For Communication (AREA)
- Power Conversion In General (AREA)
Abstract
【課題】結合係数の温度依存性を低減しつつ、外部磁束に起因するノイズの影響を軽減するとともに、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行う。
【解決手段】ゲートドライブ用ＰＷＭ信号ＳＵ１の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１´をそれぞれ生成する変換回路ＫＵ１および空芯型絶縁トランスＴＵ１の２次巻線に発生する電圧パルスのレベルに基づいてゲートドライブ用ＰＷＭ信号ＳＵ１を復元する復元回路を設け、空芯型絶縁トランスＴＵ１には、ゲートドライブ用ＰＷＭ信号ＳＵ１の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１´をそれぞれ別個に伝送するセット用絶縁トランスとリセット用絶縁トランスとを設ける。
【選択図】 図１
【解決手段】ゲートドライブ用ＰＷＭ信号ＳＵ１の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１´をそれぞれ生成する変換回路ＫＵ１および空芯型絶縁トランスＴＵ１の２次巻線に発生する電圧パルスのレベルに基づいてゲートドライブ用ＰＷＭ信号ＳＵ１を復元する復元回路を設け、空芯型絶縁トランスＴＵ１には、ゲートドライブ用ＰＷＭ信号ＳＵ１の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１´をそれぞれ別個に伝送するセット用絶縁トランスとリセット用絶縁トランスとを設ける。
【選択図】 図１
Description
本発明は空芯型絶縁トランス、空芯型絶縁トランスを用いた信号伝送回路および電力変換装置に関し、特に、パルス信号の立ち上がりを伝送するトランスとパルス信号の立ち下がりを伝送するトランスとが別個に設けられた信号伝送回路に適用して好適なものである。
近年の車両機器では、高効率化および省エネ対策を図るために、駆動力を生む電動機の駆動システムに、昇降圧コンバータおよびインバータの搭載が行われている。
図１４は、従来の昇降圧コンバータを用いた車両駆動システムの概略構成を示すブロック図である。
図１４において、車両駆動システムには、昇降圧コンバータ１０２に電力を供給する電源１０１、電圧の昇降圧を行う昇降圧コンバータ１０２、昇降圧コンバータ１０２から出力された電圧を３相電圧に変換するインバータ１０３および車両を駆動する電動機１０４が設けられている。なお、電源１０１は、架線からの給電電圧または直列接続されたバッテリーから構成することができる。
図１４は、従来の昇降圧コンバータを用いた車両駆動システムの概略構成を示すブロック図である。
図１４において、車両駆動システムには、昇降圧コンバータ１０２に電力を供給する電源１０１、電圧の昇降圧を行う昇降圧コンバータ１０２、昇降圧コンバータ１０２から出力された電圧を３相電圧に変換するインバータ１０３および車両を駆動する電動機１０４が設けられている。なお、電源１０１は、架線からの給電電圧または直列接続されたバッテリーから構成することができる。
そして、車両駆動時には、昇降圧コンバータ１０２は、電源１０１の電圧（例：２８０Ｖ）を電動機１０４の駆動に適した電圧（例：７５０Ｖ）に昇圧し、インバータ１０３に供給する。そして、スイッチング素子をオン／オフ制御することにより、昇降圧コンバータ１０２にて昇圧された電圧を３相電圧に変換して、電動機１０４の各相に電流を流し、スイッチング周波数を制御することで車両の速度を変化させることができる。
一方、車両の制動時には、インバータ１０３は、電動機１０４の各相に生じる電圧に同期してスイッチング素子をオン／オフ制御することにより、整流動作を行い、直流電圧に変換してから、昇降圧コンバータ１０２に供給する。そして、昇降圧コンバータ１０２は、電動機１０４から生じる電圧（例：７５０Ｖ）を電源１０１の電圧（例：２８０Ｖ）に降圧して電力の回生動作を行うことができる。
図１５は、図１４の昇降圧コンバータの概略構成を示すブロック図である。
図１５において、昇降圧コンバータ１０２には、エネルギーの蓄積を行うリアクトルＬ、電荷の蓄積を行うコンデンサＣ、インバータ１０３に流入する電流を通電および遮断するスイッチング素子ＳＷ１、ＳＷ２、スイッチング素子ＳＷ１、ＳＷ２の導通および非導通を指示する制御信号をそれぞれ生成する制御回路１１１、１１２が設けられている。
図１５において、昇降圧コンバータ１０２には、エネルギーの蓄積を行うリアクトルＬ、電荷の蓄積を行うコンデンサＣ、インバータ１０３に流入する電流を通電および遮断するスイッチング素子ＳＷ１、ＳＷ２、スイッチング素子ＳＷ１、ＳＷ２の導通および非導通を指示する制御信号をそれぞれ生成する制御回路１１１、１１２が設けられている。
そして、スイッチング素子ＳＷ１、ＳＷ２は直列に接続されるとともに、スイッチング素子ＳＷ１、ＳＷ２の接続点には、リアクトルＬを介して電源１０１が接続されている。ここで、スイッチング素子ＳＷ１には、制御回路１１１からの制御信号に従ってスイッチング動作を行うＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）１０５が設けられ、ＩＧＢＴ１０５に流れる電流と逆方向に電流を流すフライホイールダイオードＤ１がＩＧＢＴ１０５に並列に接続されている。
また、スイッチング素子ＳＷ２には、制御回路１１２からの制御信号に従ってスイッチング動作を行うＩＧＢＴ１０６が設けられ、ＩＧＢＴ１０６に流れる電流と逆方向に電流を流すフライホイールダイオードＤ２がＩＧＢＴ１０６に並列に接続されている。そして、ＩＧＢＴ１０６のコレクタは、コンデンサＣおよびインバータ１０３の双方に接続されている。
図１６は、昇圧動作時に図１５のリアクトルＬに流れる電流の波形を示す図である。
図１６において、昇圧動作では、スイッチング素子ＳＷ１のＩＧＢＴ１０５がオン（導通）すると、ＩＧＢＴ１０５を介してリアクトルＬに電流Ｉが流れ、ＬＩ2／２のエネルギーがリアクトルＬに蓄積される。
次に、スイッチング素子ＳＷ１のＩＧＢＴ１０５がオフ（非導通）すると、スイッチング素子ＳＷ２のフライホイールダイオードＤ２に電流が流れ、リアクトルＬに蓄えられたエネルギーがコンデンサＣに送られる。
図１６において、昇圧動作では、スイッチング素子ＳＷ１のＩＧＢＴ１０５がオン（導通）すると、ＩＧＢＴ１０５を介してリアクトルＬに電流Ｉが流れ、ＬＩ2／２のエネルギーがリアクトルＬに蓄積される。
次に、スイッチング素子ＳＷ１のＩＧＢＴ１０５がオフ（非導通）すると、スイッチング素子ＳＷ２のフライホイールダイオードＤ２に電流が流れ、リアクトルＬに蓄えられたエネルギーがコンデンサＣに送られる。
一方、降圧動作では、スイッチング素子ＳＷ２のＩＧＢＴ１０６がオン（導通）するとＩＧＢＴ１０６を介してリアクトルＬに電流Ｉが流れ、ＬＩ2／２のエネルギーがリアクトルＬに蓄積される。
次に、スイッチング素子ＳＷ２のＩＧＢＴ１０６がオフ（非導通）すると、スイッチング素子ＳＷ１のフライホイールダイオードＤ１に電流が流れ、リアクトルＬに蓄えられたエネルギーが電源１０１へ回生される。
次に、スイッチング素子ＳＷ２のＩＧＢＴ１０６がオフ（非導通）すると、スイッチング素子ＳＷ１のフライホイールダイオードＤ１に電流が流れ、リアクトルＬに蓄えられたエネルギーが電源１０１へ回生される。
ここで、スイッチング素子のオン時間（ＯＮ Ｄｕｔｙ）を変更することで、昇降圧の電圧を調整することが可能であり、概略の電圧値は以下の（１）式にて求めることができる。
ＶL／ＶH＝ＯＮ Ｄｕｔｙ（％） （１）
ただし、ＶLは電源電圧、ＶHは昇降圧後の電圧、ＯＮ Ｄｕｔｙはスイッチング素子ＳＷ１、ＳＷ２のスイッチング周期に対する導通期間の割合である。
ＶL／ＶH＝ＯＮ Ｄｕｔｙ（％） （１）
ただし、ＶLは電源電圧、ＶHは昇降圧後の電圧、ＯＮ Ｄｕｔｙはスイッチング素子ＳＷ１、ＳＷ２のスイッチング周期に対する導通期間の割合である。
ここで、実際には負荷の変動、電源電圧ＶLの変動などがあるので、昇降圧後の電圧ＶHを監視し、昇降圧後の電圧ＶHが目標値となるように、スイッチング素子ＳＷ１、ＳＷ２のオン時間（ＯＮ Ｄｕｔｙ）の制御が行われている。
また、車体筐体に接地される制御回路１１１、１１２側は低圧であり、スイッチング素子ＳＷ１、ＳＷ２に接続されるアーム側は高圧となる。このため、スイッチング素子ＳＷ１、ＳＷ２の破壊などの事故が発生しても、人体が危険に晒されることがないようにするために、アーム側とは、絶縁トランスを用いて制御回路１１１、１１２と電気的に絶縁しながら信号の授受が行われる。
また、車体筐体に接地される制御回路１１１、１１２側は低圧であり、スイッチング素子ＳＷ１、ＳＷ２に接続されるアーム側は高圧となる。このため、スイッチング素子ＳＷ１、ＳＷ２の破壊などの事故が発生しても、人体が危険に晒されることがないようにするために、アーム側とは、絶縁トランスを用いて制御回路１１１、１１２と電気的に絶縁しながら信号の授受が行われる。
図１７は、従来の信号伝送用絶縁トランスの概略構成を示す平面図である。
図１７において、絶縁トランスには、磁気コアＭＣが設けられ、磁気コアＭＣには１次巻線Ｍ１および２次巻線Ｍ２が巻かれている。なお、磁気コアＭＣは、フェライトやパーマロイなどの強磁性体にて構成することができる。そして、１次巻線Ｍ１に印加された電流により生成された磁束φは磁気コアＭＣにて集束され、磁気コアＭＣ内を通過して第２次巻線Ｍ２を鎖交し、２次巻線Ｍ２の両端にｄφ／ｄＴなる電圧が発生する。ここで、磁気コアＭＣを用いることにより閉磁路を形成することができ、外部磁界の影響を軽減しつつ、１次巻線Ｍ１と２次巻線Ｍ２との間の結合係数を高くすることができる。
図１７において、絶縁トランスには、磁気コアＭＣが設けられ、磁気コアＭＣには１次巻線Ｍ１および２次巻線Ｍ２が巻かれている。なお、磁気コアＭＣは、フェライトやパーマロイなどの強磁性体にて構成することができる。そして、１次巻線Ｍ１に印加された電流により生成された磁束φは磁気コアＭＣにて集束され、磁気コアＭＣ内を通過して第２次巻線Ｍ２を鎖交し、２次巻線Ｍ２の両端にｄφ／ｄＴなる電圧が発生する。ここで、磁気コアＭＣを用いることにより閉磁路を形成することができ、外部磁界の影響を軽減しつつ、１次巻線Ｍ１と２次巻線Ｍ２との間の結合係数を高くすることができる。
また、特許文献１には、バスを介して相互接続された第１の装置と第２の装置の間に配置されたアイソレーション・バリヤからなるインターフェースを介してＮＲＺデータ信号を伝送する方法において、アイソレーション・バリヤとしてパルス変成器を用いる方法が開示されている。
特許第３３９９９５０号公報
しかしながら、信号伝送用絶縁トランスとしてコア付きトランスを用いる方法では、磁性体の透磁率の温度特性の影響を受け、結合係数の温度依存性が大きい上に、低価格化および小型化が困難であるという問題があった。また、コア付きトランスを介してＰＷＭ信号自体を直接送ることができず、高周波で変調した変調信号を２次巻線で受信してから復調する必要があるので、回路規模が大きくなるという問題があった。
一方、信号伝送用絶縁トランスとして空芯トランスを用いる方法では、磁気コアを用いていないので、低価格化および小型化は可能だが、磁気回路が閉じていないため、外部磁束がノイズとして２次巻線に重畳し易く、誤動作を招く危険性があった。
そこで、本発明の目的は、結合係数の温度依存性を低減しつつ、外部磁束に起因するノイズの影響を軽減するとともに、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行うことが可能な空芯型絶縁トランス、空芯型絶縁トランスを用いた信号伝送回路および電力変換装置を提供することである。
そこで、本発明の目的は、結合係数の温度依存性を低減しつつ、外部磁束に起因するノイズの影響を軽減するとともに、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行うことが可能な空芯型絶縁トランス、空芯型絶縁トランスを用いた信号伝送回路および電力変換装置を提供することである。
上述した課題を解決するために、請求項１記載の空芯型絶縁トランスによれば、パルス信号の立ち上がり側を伝送するセット用絶縁トランスと、パルス信号の立ち下がり側を伝送するリセット用絶縁トランスとを備え、前記セット用絶縁トランスの２次巻線およびリセット用絶縁トランスの２次巻線には、前記２次巻線を鎖交する外部磁束による起電圧を打ち消し合うとともに、前記２次巻線を鎖交する信号磁束による起電圧を強め合うよう構成された複数の巻線が少なくとも設けられていることを特徴とする。
これにより、２次巻線に鎖交する外部磁束による起電圧を打ち消し合わせることが可能となるとともに、パルス信号のパルス幅が長い場合においても、１次巻線および２次巻線に電流を流す期間を短くすることが可能となる。このため、信号伝送用絶縁トランスとして空芯トランスを用いた場合においても、外部磁束がノイズとして２次巻線に重畳することを低減し、誤動作を招く危険性を回避することが可能となるとともに、１次巻線および２次巻線の導体断面積が小さくなった場合においても、１次巻線および２次巻線に流れる平均電流を許容直流電流以下にすることができ、ジュール熱に起因する１次巻線および２次巻線の溶断を防止することができる。
また、請求項２記載の空芯型絶縁トランスによれば、前記セット用絶縁トランスには、セット用１次巻線、セット用２次巻線の第１巻線およびセット用２次巻線の第２巻線とが設けられ、前記リセット用絶縁トランスには、リセット用１次巻線、リセット用２次巻線の第１巻線およびリセット用２次巻線の第２巻線とが設けられ、前記セット用１次巻線、前記セット用２次巻線の第１巻線および前記リセット用２次巻線の第２巻線とが同軸状に配置されるとともに、前記リセット用１次巻線、前記リセット用２次巻線の第１巻線および前記セット用２次巻線の第２巻線とが同軸状に配置されていることを特徴とする。
これにより、絶縁トランスをセット用とリセット用に分けた場合においても、２次巻線に鎖交する外部磁束による起電圧を打ち消し合わせることを可能としつつ、１次巻線、２次巻線の第１巻線および第２巻線を積層することが可能となる。このため、絶縁トランスが占有する実装面積の増大を抑制しつつ、外部磁束がノイズとして２次巻線に重畳することを低減し、誤動作を招く危険性を回避することが可能となるとともに、１次巻線および２次巻線に流れる平均電流を許容直流電流以下にすることができ、ジュール熱に起因する１次巻線および２次巻線の溶断を防止することができる。
また、請求項３記載の空芯型絶縁トランスによれば、前記セット用２次巻線の第１巻線および前記リセット用２次巻線の第２巻線の巻き方向が互いに相違し、前記リセット用２次巻線の第１巻線および前記セット用２次巻線の第２巻線の巻き方向が互いに相違することを特徴とする。
これにより、セット用２次巻線の第１巻線に発生する起電圧およびリセット用２次巻線の第２巻線に発生する起電圧とを互いに逆相にすることが可能となるとともに、リセット用２次巻線の第１巻線に発生する起電圧およびセット用２次巻線の第２巻線に発生する起電圧とを互いに逆相にすることが可能となる。
これにより、セット用２次巻線の第１巻線に発生する起電圧およびリセット用２次巻線の第２巻線に発生する起電圧とを互いに逆相にすることが可能となるとともに、リセット用２次巻線の第１巻線に発生する起電圧およびセット用２次巻線の第２巻線に発生する起電圧とを互いに逆相にすることが可能となる。
このため、セット用１次巻線、セット用２次巻線の第１巻線およびリセット用２次巻線の第２巻線とを同軸状に配置するとともに、リセット用１次巻線、リセット用２次巻線の第１巻線およびセット用２次巻線の第２巻線とを同軸状に配置したために、セット側での信号伝送にてリセット側の２次巻線にも逆位相で信号伝送され、リセット側での信号伝送にてセット側の２次巻線にも逆位相で信号伝送される場合においても、これらの信号伝送のタイミングをずらすことができる。この結果、これらの信号伝送のタイミングを検出することで、セット側での信号伝送にてリセット側の２次巻線にも逆位相で信号伝送されたり、リセット側での信号伝送にてセット側の２次巻線にも逆位相で信号伝送されたりするのを防止することができる。
また、請求項４記載の空芯型絶縁トランスを用いた信号伝送回路によれば、パルス信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス電流を生成する変換回路と、前記パルス信号の立ち上がりエッジに応じたパルス電流を伝送するセット用絶縁トランスと、前記パルス信号の立ち下がりエッジに応じたパルス電流を伝送するリセット用絶縁トランスと、前記セット用絶縁トランスの２次巻線および前記リセット用絶縁トランスの２次巻線に発生する電圧パルスのレベルに基づいて前記パルス信号を復元する復元回路とを備え、前記セット用絶縁トランスの２次巻線およびリセット用絶縁トランスの２次巻線には、前記２次巻線を鎖交する外部磁束による起電圧を打ち消し合うとともに、前記２次巻線を鎖交する信号磁束による起電圧を強め合うよう構成された複数の巻線が少なくとも設けられていることを特徴とする。
これにより、２次巻線に鎖交する外部磁束による起電圧を打ち消し合わせることが可能となるとともに、パルス信号のパルス幅が長い場合においても、１次巻線および２次巻線に電流を流す期間を短くすることが可能となる。このため、信号伝送用絶縁トランスとして空芯トランスを用いた場合においても、外部磁束がノイズとして２次巻線に重畳することを低減し、誤動作を招く危険性を回避することが可能となるとともに、１次巻線および２次巻線に流れる平均電流を許容直流電流以下にすることができ、ジュール熱に起因する１次巻線および２次巻線の溶断を防止することができる。
また、請求項５記載の空芯型絶縁トランスを用いた信号伝送回路によれば、前記セット用絶縁トランスには、セット用１次巻線、セット用２次巻線の第１巻線およびセット用２次巻線の第２巻線とが設けられ、前記リセット用絶縁トランスには、リセット用１次巻線、リセット用２次巻線の第１巻線およびリセット用２次巻線の第２巻線とが設けられ、前記セット用１次巻線、前記セット用２次巻線の第１巻線および前記リセット用２次巻線の第２巻線とが同軸状に配置されるとともに、前記リセット用１次巻線、前記リセット用２次巻線の第１巻線および前記セット用２次巻線の第２巻線とが同軸状に配置され、前記セット用２次巻線にて検出されるセット側受信電圧がセット用判定閾値に到達する時刻と、前記リセット用２次巻線にて検出されるリセット側受信電圧がリセット用判定閾値に到達する時刻とを比較する比較回路と、前記セット用判定閾値または前記リセット用判定閾値にそれぞれ到達する時刻が早い方のセット側受信電圧またはリセット側受信電圧を有効とする判定回路をさらに備えることを特徴とする。
これにより、セット用１次巻線、セット用２次巻線の第１巻線およびリセット用２次巻線の第２巻線とを同軸状に配置するとともに、リセット用１次巻線、リセット用２次巻線の第１巻線およびセット用２次巻線の第２巻線とを同軸状に配置したために、セット側での信号伝送にてリセット側の２次巻線にも逆位相で信号伝送され、リセット側での信号伝送にてセット側の２次巻線にも逆位相で信号伝送される場合においても、これらの逆位相で伝送される信号を無効とすることができ、絶縁トランスが占有する実装面積の増大を抑制しつつ、元のパルス信号を復元することができる。
また、請求項６記載の電力変換装置によれば、負荷へ流入する電流を通電および遮断するスイッチング素子と、前記スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路と、前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、前記制御信号の立ち上がりエッジに応じたパルス電流を前記駆動回路側に伝送するセット用絶縁トランスと、前記制御信号の立ち下がりエッジに応じたパルス電流を前記駆動回路側に伝送するリセット用絶縁トランスとを備え、前記セット用絶縁トランスの２次巻線およびリセット用絶縁トランスの２次巻線には、前記２次巻線を鎖交する外部磁束による起電圧を打ち消し合うとともに、前記２次巻線を鎖交する信号磁束による起電圧を強め合うよう構成された複数の巻線が少なくとも設けられていることを特徴とする。
これにより、２次巻線として複数の巻線を設けることで、２次巻線に鎖交する外部磁束による起電圧を打ち消し合わせることができ、磁気コアを用いることなく、外部磁束がノイズとして２次巻線に重畳することを低減することが可能となるとともに、制御信号のパルス幅が長い場合においても、１次巻線および２次巻線に電流を流す期間を短くすることが可能となる。このため、誤動作を招く危険性を回避しつつ、制御回路側とスイッチング素子側とを電気的に絶縁しながら信号の授受を行わせることが可能となるとともに、１次巻線および２次巻線の導体断面積が小さくなった場合においても、１次巻線および２次巻線に流れる平均電流を許容直流電流以下にすることができ、ジュール熱に起因する１次巻線および２次巻線の溶断を防止することができる。
以上説明したように、本発明によれば、２次巻線に鎖交する外部磁束による起電圧を打ち消し合わせることが可能となるとともに、１次巻線に励磁電流を流す期間を短くして大電流を流すことが可能となる。このため、信号伝送用絶縁トランスとして空芯トランスを用いた場合においても、外部磁束がノイズとして２次巻線に重畳することを低減し、誤動作を招く危険性を回避することが可能となるとともに、１次巻線に流れる平均励磁電流を許容直流電流以下にすることができ、ジュール熱に起因する１次巻線の溶断を防止することができる。
以下、本発明の実施形態に係る空芯型絶縁トランスについて図面を参照しながら説明する。
図１は、本発明の一実施形態に係る空芯型絶縁トランスが適用される昇降圧コンバータ用インテリジェントパワーモジュール（ＩＰＭ：Ｉｎｔｅｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）の概略構成を示すブロック図である。
図１において、昇降圧コンバータ用インテリジェントパワーモジュールには、負荷へ流入する電流を通電および遮断するスイッチング素子ＳＷＵ、ＳＷＤおよびスイッチング素子ＳＷＵ、ＳＷＤの導通および非導通を指示する制御信号をそれぞれ生成する制御回路１が設けられている。ここで、制御回路１は、ＣＰＵ４または論理ＩＣ、あるいは論理ＩＣとＣＰＵが搭載されたシステムＬＳＩなどで構成することができる。
図１は、本発明の一実施形態に係る空芯型絶縁トランスが適用される昇降圧コンバータ用インテリジェントパワーモジュール（ＩＰＭ：Ｉｎｔｅｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）の概略構成を示すブロック図である。
図１において、昇降圧コンバータ用インテリジェントパワーモジュールには、負荷へ流入する電流を通電および遮断するスイッチング素子ＳＷＵ、ＳＷＤおよびスイッチング素子ＳＷＵ、ＳＷＤの導通および非導通を指示する制御信号をそれぞれ生成する制御回路１が設けられている。ここで、制御回路１は、ＣＰＵ４または論理ＩＣ、あるいは論理ＩＣとＣＰＵが搭載されたシステムＬＳＩなどで構成することができる。
また、スイッチング素子ＳＷＵ、ＳＷＤはそれぞれ上アーム２用および下アーム３用として動作するように直列に接続されている。そして、スイッチング素子ＳＷＵには、ゲート信号ＳＵ４に基づいてスイッチング動作を行うＩＧＢＴ６が設けられ、ＩＧＢＴ６に流れる電流と逆方向に電流を流すフライホイールダイオードＤＵ１がＩＧＢＴ６に並列に接続されている。また、ＩＧＢＴ６が形成されたチップには、チップの温度変化に起因するダイオードＤＵ２のＶＦ変化を測定原理として用いた温度センサ、および抵抗ＲＵ１、ＲＵ２を介してＩＧＢＴ６のエミッタ電流を分流して主回路電流を検出する電流センサが設けられている。
また、スイッチング素子ＳＷＤには、ゲート信号ＳＤ４に従ってスイッチング動作を行うＩＧＢＴ５が設けられ、ＩＧＢＴ５に流れる電流と逆方向に電流を流すフライホイールダイオードＤＤ１がＩＧＢＴ５に並列に接続されている。また、ＩＧＢＴ５が形成されたチップには、チップの温度変化に起因するダイオードＤＤ２のＶＦ変化を測定原理として用いた温度センサ、およびＩＧＢＴ５のエミッタ電流を抵抗ＲＤ１、ＲＤ２を介して分流して主回路電流を検出する電流センサが設けられている。
そして、上アーム２側には、温度センサからの過熱検知信号ＳＵ６および電流センサからの過電流検知信号ＳＵ５を監視しながら、ＩＧＢＴ６の制御端子を駆動するためのゲート信号ＳＵ４を生成する保護機能付きゲートドライバＩＣ８が設けられるとともに、ＩＧＢＴ６の温度に対応したＰＷＭ信号を生成するアナログＰＷＭ変換器ＣＵが設けられている。なお、保護機能付きゲートドライバＩＣ８には、スイッチング素子ＳＷＤ、ＳＷＵの状態信号を生成する自己診断回路を設けることができ、自己診断回路はスイッチング素子ＳＷＤ、ＳＷＵの状態信号を生成することができる。
また、下アーム３側には、温度センサからの過熱検知信号ＳＤ６および電流センサからの過電流検知信号ＳＤ５を監視しながら、ＩＧＢＴ５の制御端子を駆動するためのゲート信号ＳＤ４を生成する保護機能付きゲートドライバＩＣ７が設けられるとともに、ＩＧＢＴ５の温度に対応したＰＷＭ信号を生成するアナログＰＷＭ変換器ＣＤが設けられている。
また、制御回路１には、ＣＰＵ４から出力されたゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１、ＳＤ１をそれぞれ生成する変換回路ＫＵ１、ＫＤ１および空芯型絶縁トランスＴＵ１、ＴＤ１の２次巻線に発生する電圧パルスのレベルに基づいてゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０を復元する復元回路ＰＵ１、ＰＤ１が設けられている。
また、車体筐体に接地される制御回路１側と、高圧となる上アーム２側および下アーム３側との間には、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３がそれぞれ介挿され、制御回路１では、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３を用いて上アーム２側および下アーム３側と電気的に絶縁しながら信号の授受が行われる。
また、車体筐体に接地される制御回路１側と、高圧となる上アーム２側および下アーム３側との間には、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３がそれぞれ介挿され、制御回路１では、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３を用いて上アーム２側および下アーム３側と電気的に絶縁しながら信号の授受が行われる。
すなわち、上アーム２側において、ゲートドライブ用ＰＷＭ信号ＳＵ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１は、空芯型絶縁トランスＴＵ１を介して復元回路ＰＵ１に入力される。また、保護機能付きゲートドライバＩＣ８から出力されたアラーム信号ＳＵ２は、空芯型絶縁トランスＴＵ２を介してＣＰＵ４に入力される。また、アナログＰＷＭ変換器ＣＵから出力されたＩＧＢＴチップ温度ＰＷＭ信号ＳＵ３は、空芯型絶縁トランスＴＵ３を介してＣＰＵ４に入力される。
一方、下アーム３側において、ゲートドライブ用ＰＷＭ信号ＳＤ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＤ１は、空芯型絶縁トランスＴＤ１を介して復元回路ＰＤ１に入力される。また、保護機能付きゲートドライバＩＣ７から出力されたアラーム信号ＳＤ２は、空芯型絶縁トランスＴＤ２を介してＣＰＵ４に入力される。また、アナログＰＷＭ変換器ＣＤから出力されたＩＧＢＴチップ温度ＰＷＭ信号ＳＤ３は、空芯型絶縁トランスＴＤ３を介してＣＰＵ４に入力される。
ここで、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３には、送信側の１次巻線および受信側の２次巻線がそれぞれ設けられている。そして、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３の２次巻線には、２次巻線を鎖交する外部磁束による起電圧を打ち消し合うとともに、２次巻線を鎖交する信号磁束による起電圧を強め合うよう構成された複数の巻線が設けられている。そして、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３の１次巻線と２次巻線とは絶縁層を介して互いに積層することができ、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３は、半導体プロセス技術などの微細加工技術によって形成することができる。
また、空芯型絶縁トランスＴＵ１には、ＣＰＵ４から出力されたゲートドライブ用ＰＷＭ信号ＳＵ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１をそれぞれ別個に伝送するセット用絶縁トランスとリセット用絶縁トランスとを設けてもよく、空芯型絶縁トランスＴＤ１には、ＣＰＵ４から出力されたゲートドライブ用ＰＷＭ信号ＳＤ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＤ１をそれぞれ別個に伝送するセット用絶縁トランスとリセット用絶縁トランスとを設けてもよい。
そして、ＣＰＵ４は、ＩＧＢＴ５、６の導通または非導通をそれぞれ指示するゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０を生成し、変換回路ＫＤ１、ＫＵ１にそれぞれ入力する。そして、変換回路ＫＤ１、ＫＵ１は、ゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０がＣＰＵ４から入力されると、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０の立ち上がりエッジおよび立ち下がりエッジに応じたゲートドライブ用パルス信号ＳＵ１、ＳＤ１をそれぞれ生成し、このゲートドライブ用パルス信号ＳＵ１、ＳＤ１に基づいて、絶縁トランスＴＤ１、ＴＵ１の１次巻線に励磁電流が流れるように空芯型絶縁トランスＴＤ１、ＴＵ１を駆動することができる。
そして、ゲートドライブ用パルス信号ＳＤ１、ＳＵ１に基づいて絶縁トランスＴＤ１、ＴＵ１が駆動されると、空芯型絶縁トランスＴＤ１、ＴＵ１は、このゲートドライブ用パルス信号ＳＤ１、ＳＵ１を復元回路ＰＵ１、ＰＤ１にそれぞれ絶縁伝送する。そして、復元回路ＰＵ１、ＰＤ１は、ゲートドライブ用パルス信号ＳＤ１、ＳＵ１が空芯型絶縁トランスＴＤ１、ＴＵ１をそれぞれ介して絶縁伝送されると、このゲートドライブ用パルス信号ＳＤ１、ＳＵ１に基づいて元のゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０をそれぞれ復元し、保護機能付きゲートドライバＩＣ７、８にそれぞれ入力する。そして、保護機能付きゲートドライバＩＣ７、８は、ゲートドライブ用ＰＷＭ信号ＳＤ０、ＳＵ０にそれぞれ基づいてゲート信号ＳＤ４、ＳＵ４を生成し、ＩＧＢＴ５、６の制御端子をそれぞれ駆動することにより、ＩＧＢＴ５、６をそれぞれスイッチング動作させる。
ここで、温度センサから出力された過熱検知信号ＳＤ６、ＳＵ６が保護機能付きゲートドライバＩＣ７、８にそれぞれ入力されるとともに、電流センサから出力された過電流検知信号ＳＤ５、ＳＵ５が保護機能付きゲートドライバＩＣ７、８にそれぞれ入力される。そして、保護機能付きゲートドライバＩＣ７、８は、ＩＧＢＴ５、６が破壊しない閾値を超過した場合には、空芯型絶縁トランスＴＤ２、ＴＵ２をそれぞれ介してＣＰＵ４にアラーム信号ＳＤ２、ＳＵ２を伝送する。そして、ＣＰＵ４は、保護機能付きゲートドライバＩＣ７、８からアラーム信号ＳＤ２、ＳＵ２をそれぞれ受け取ると、ゲートドライブ用ＰＷＭ信号ＳＤ１、ＳＵ１の生成をそれぞれ停止することにより、ＩＧＢＴ５、６に流れる電流を遮断する。
なお、保護機能付きゲートドライバＩＣ７、８は、温度センサから出力された過熱検知信号ＳＤ６、ＳＵ６および電流センサから出力された過電流検知信号ＳＤ５、ＳＵ５に基づいて、ＩＧＢＴが破壊しない閾値を下回ったと判断した場合、一定の時間が経過した後にアラーム信号ＳＤ２、ＳＵ２を解除する。
さらに、細かい監視を行う場合には、温度センサから出力された過熱検知信号ＳＤ６、ＳＵ６がアナログＰＷＭ変換器ＣＤ、ＣＵにそれぞれ入力される。そして、アナログＰＷＭ変換器ＣＤ、ＣＵは、過熱検知信号ＳＤ６、ＳＵ６のアナログ値をデジタル信号にそれぞれ変換することにより、ＩＧＢＴチップ温度ＰＷＭ信号ＳＤ３、ＳＵ３をそれぞれ生成し、空芯型絶縁トランスＴＤ３、ＴＵ３をそれぞれ介してＣＰＵ４にＩＧＢＴチップ温度ＰＷＭ信号ＳＤ３、ＳＵ３を伝送する。そして、ＣＰＵ４は、ＩＧＢＴチップ温度ＰＷＭ信号ＳＤ３、ＳＵ３からＩＧＢＴ５、６のチップ温度をそれぞれ算出し、予め設けられた数段階の閾値に応じて、ＩＧＢＴ５、６のスイッチング周波数の段階的な低下を行ったり、スイッチング停止を行ったりすることができる。
さらに、細かい監視を行う場合には、温度センサから出力された過熱検知信号ＳＤ６、ＳＵ６がアナログＰＷＭ変換器ＣＤ、ＣＵにそれぞれ入力される。そして、アナログＰＷＭ変換器ＣＤ、ＣＵは、過熱検知信号ＳＤ６、ＳＵ６のアナログ値をデジタル信号にそれぞれ変換することにより、ＩＧＢＴチップ温度ＰＷＭ信号ＳＤ３、ＳＵ３をそれぞれ生成し、空芯型絶縁トランスＴＤ３、ＴＵ３をそれぞれ介してＣＰＵ４にＩＧＢＴチップ温度ＰＷＭ信号ＳＤ３、ＳＵ３を伝送する。そして、ＣＰＵ４は、ＩＧＢＴチップ温度ＰＷＭ信号ＳＤ３、ＳＵ３からＩＧＢＴ５、６のチップ温度をそれぞれ算出し、予め設けられた数段階の閾値に応じて、ＩＧＢＴ５、６のスイッチング周波数の段階的な低下を行ったり、スイッチング停止を行ったりすることができる。
ここで、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３の２次巻線として複数の巻線を設けることで、２次巻線に鎖交する外部磁束による起電圧を打ち消し合わせることができ、磁気コアを用いることなく、外部磁束がノイズとして２次巻線に重畳することを低減することができる。このため、誤動作を招く危険性を回避しつつ、制御回路１側と上アーム２側および下アーム３側とを電気的に絶縁しながら信号の授受を行わせることが可能となるとともに、昇降圧コンバータ用インテリジェントパワーモジュールの低価格化および小型化を図ることができる。
また、空芯型絶縁トランスＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３の１次巻線と２次巻線とを微細加工技術によって形成することにより、１次巻線と２次巻線の巻径を小さくすることが可能となるとともに、１次巻線と２次巻線との間隔を小さくすることができる。このため、１次巻線と２次巻線との結合係数を高めつつ、１次巻線および２次巻線に磁束が鎖交する面積を小さくすることができ、外部磁束に起因するノイズとしての影響を軽減することが可能となるとともに、低圧側と高圧側とを電気的に絶縁しながら信号の授受を行うために、フォトカプラを用いる必要がなくなり、経時劣化を抑制しつつ、耐環境性を向上させることが可能となる。
また、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０の立ち上がりエッジおよび立ち下がりエッジに応じたパルス信号ＳＵ１、ＳＤ１を空芯型絶縁トランスＴＵ１、ＴＤ１を介して伝送し、空芯型絶縁トランスＴＵ１、ＴＤ１の２次側でゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０を復元することにより、ゲートドライブ用ＰＷＭ信号ＳＵ０、ＳＤ０のパルス幅が長い場合においても、空芯型絶縁トランスＴＵ１、ＴＤ１の１次巻線および２次巻線に電流を流す期間を短くすることが可能となる。このため、空芯型絶縁トランスＴＵ１、ＴＤ１の１次巻線と２次巻線とを微細加工技術によって形成したために、空芯型絶縁トランスＴＵ１、ＴＤ１の１次巻線および２次巻線の導体断面積が小さくなった場合においても、空芯型絶縁トランスＴＵ１、ＴＤ１の１次巻線に流れる平均励磁電流を許容直流電流以下にすることができ、ジュール熱に起因する１次巻線の溶断を防止することができる。
図２は、本発明の第１実施形態に係る空芯型絶縁トランスを用いた信号伝送回路の概略構成を示すブロック図である。
図２において、排他的論理和回路２０２の一方の入力端子には制御信号Ｓ１１が遅延素子２０１を介して入力されるとともに、排他的論理和回路２０２の他方の入力端子には制御信号Ｓ１１が直接入力される。また、論理積回路２０４の一方の入力端子には、排他的論理和回路２０２からの出力が入力されるとともに、論理積回路２０４の他方の入力端子には、制御信号Ｓ１１が直接入力される。さらに、論理積回路２０５の一方の入力端子には、排他的論理和回路２０２からの出力が入力されるとともに、論理積回路２０４の他方の入力端子には、制御信号Ｓ１１がインバータ２０３を介して入力される。
図２において、排他的論理和回路２０２の一方の入力端子には制御信号Ｓ１１が遅延素子２０１を介して入力されるとともに、排他的論理和回路２０２の他方の入力端子には制御信号Ｓ１１が直接入力される。また、論理積回路２０４の一方の入力端子には、排他的論理和回路２０２からの出力が入力されるとともに、論理積回路２０４の他方の入力端子には、制御信号Ｓ１１が直接入力される。さらに、論理積回路２０５の一方の入力端子には、排他的論理和回路２０２からの出力が入力されるとともに、論理積回路２０４の他方の入力端子には、制御信号Ｓ１１がインバータ２０３を介して入力される。
また、Ｎチャンネル電界効果型トランジスタ２０７のドレインは抵抗２０６を介してセット用絶縁トランス２１０の１次巻線の一端に接続されるとともに、Ｎチャンネル電界効果型トランジスタ２０９のドレインは抵抗２０８を介してリセット用絶縁トランス２１８の１次巻線の一端に接続されている。
そして、論理積回路２０４の出力はＮチャンネル電界効果型トランジスタ２０８のゲートに接続されるとともに、論理積回路２０５の出力はＮチャンネル電界効果型トランジスタ２０９のゲートに接続されている。また、セット用絶縁トランス２１０の１次巻線の他端およびリセット用絶縁トランス２１８の１次巻線の他端は電源電圧Ｖｃｃ１に固定されている。また、セット用絶縁トランス２１０の２次巻線の両端は抵抗２１１を介して互いに接続され、リセット用絶縁トランス２１８の２次巻線の両端は抵抗２１９を介して互いに接続されている。また、抵抗２１２の一端は電源電圧Ｖｃｃ２に接続されるとともに、抵抗２１２、２１３の接続点の電位がＶｔｈとなるように抵抗２１２、２１３が直列接続されている。
そして、論理積回路２０４の出力はＮチャンネル電界効果型トランジスタ２０８のゲートに接続されるとともに、論理積回路２０５の出力はＮチャンネル電界効果型トランジスタ２０９のゲートに接続されている。また、セット用絶縁トランス２１０の１次巻線の他端およびリセット用絶縁トランス２１８の１次巻線の他端は電源電圧Ｖｃｃ１に固定されている。また、セット用絶縁トランス２１０の２次巻線の両端は抵抗２１１を介して互いに接続され、リセット用絶縁トランス２１８の２次巻線の両端は抵抗２１９を介して互いに接続されている。また、抵抗２１２の一端は電源電圧Ｖｃｃ２に接続されるとともに、抵抗２１２、２１３の接続点の電位がＶｔｈとなるように抵抗２１２、２１３が直列接続されている。
そして、コンパレータ２１５、２１６の非反転入力端子はＶｔｈの電位に固定されるとともに、コンパレータ２１５の反転入力端子はセット用絶縁トランス２１０の２次巻線の一端に接続され、コンパレータ２１６の反転入力端子はリセット用絶縁トランス２１８の２次巻線の一端に接続されている。また、コンパレータ２１５の出力はフリップフロップ２１７のセット端子に接続され、コンパレータ２１６の出力はフリップフロップ２１７のリセット端子に接続されている。
なお、セット用絶縁トランス２１０の２次巻線およびリセット用絶縁トランス２１８の２次巻線には、これらの２次巻線をそれぞれ鎖交する外部磁束による起電圧を打ち消し合うとともに、これらの２次巻線をそれぞれ鎖交する信号磁束による起電圧を強め合うよう構成された複数の巻線を設けることができる。
なお、セット用絶縁トランス２１０の２次巻線およびリセット用絶縁トランス２１８の２次巻線には、これらの２次巻線をそれぞれ鎖交する外部磁束による起電圧を打ち消し合うとともに、これらの２次巻線をそれぞれ鎖交する信号磁束による起電圧を強め合うよう構成された複数の巻線を設けることができる。
そして、図１のスイッチング素子ＳＷＤ、ＳＷＵの導通および非導通をそれぞれ指示する制御信号Ｓ１１と、この制御信号Ｓ１１を遅延素子２０１で遅らせた信号とが排他的論理和回路２０２に入力され、排他的論理和回路２０２にて排他論理和がとられることにより、制御信号Ｓ１１の“０”から“１”へのエッジに同期したエッジ信号Ｓ１２−１および“１”から“０”へのエッジに同期したエッジ信号Ｓ１２−２が抽出される。そして、これらのエッジ信号Ｓ１２−１、Ｓ１２−２は、論理積回路２０４、２０５に入力され、論理積回路２０４にて制御信号Ｓ１１との論理積がとられることにより、立ち上がりエッジパルスＳ１３が生成されるとともに、論理積回路２０５にて制御信号Ｓ１１の反転信号との論理積がとられることにより、論理積回路２０５にて立ち下がりエッジパルスＳ１４が生成される。
そして、論理積回路２０４にて生成された立ち上がりエッジパルスＳ１３はＮチャンネル電界効果型トランジスタ２０９のゲートに入力されるとともに、論理積回路２０５にて生成された立ち下がりエッジパルスＳ１４はＮチャンネル電界効果型トランジスタ２０７のゲートに入力され、制御信号Ｓ１１の立ち上がりと立ち下がりとでは、セット用絶縁トランス２１０の１次巻線およびリセット用絶縁トランス２１８の１次巻線に流れるパルス電流のタイミングが互いに異なるような動作を行うことができる。
セット用絶縁トランス２１０の２次巻線およびリセット用絶縁トランス２１８の２次巻線側に発生した起電力は、Ｖｔｈの閾値に設定されたコンパレータ２１５、２１６にそれぞれ導かれる。
セット用絶縁トランス２１０の２次巻線およびリセット用絶縁トランス２１８の２次巻線側に発生した起電力は、Ｖｔｈの閾値に設定されたコンパレータ２１５、２１６にそれぞれ導かれる。
そして、制御信号Ｓ１１の立ち上がりエッジでは、セット用絶縁トランス２１０の２次側巻線の端子電圧のレベルの変化に伴って、コンパレータ２１５からパルスＳ１５が送出され、制御信号Ｓ１１の立ち下がりエッジでは、リセット用絶縁トランス２１８の２次側巻線の端子電圧のレベルの変化に伴って、コンパレータ２１６からパルスＳ１６が出力される。そして、これらのパルスＳ１５、Ｓ１６がＲＳフリップフロップ２１７に入力されると、コンパレータ２１５からのパルスＳ１５にてＲＳフリップフロップ２１７がセットされるとともに、コンパレータ２１６からのパルスＳ１６にてＲＳフリップフロップ２１７がリセットされ、送信側の制御信号Ｓ１１が復元された制御信号Ｓ１７を受信側で生成することができる。
図３は、図２の信号伝送回路に適用される空芯型絶縁トランスの概略構成を示す外観図である。
図３において、図１の空芯型絶縁トランスＴＵ１、ＴＤ１には、送信側の役割を担う１次巻線Ｍ１１を設けるとともに、受信側の役割を担う２次巻線の第１巻線Ｍ２１および第２巻線Ｍ２２をそれぞれ設けることができる。ここで、２次巻線の第１巻線Ｍ２１および第２巻線Ｍ２２は、２次巻線を鎖交する外部磁束による起電圧を打ち消し合うとともに、２次巻線を鎖交する信号磁束を強め合うよう構成することができる。
図３において、図１の空芯型絶縁トランスＴＵ１、ＴＤ１には、送信側の役割を担う１次巻線Ｍ１１を設けるとともに、受信側の役割を担う２次巻線の第１巻線Ｍ２１および第２巻線Ｍ２２をそれぞれ設けることができる。ここで、２次巻線の第１巻線Ｍ２１および第２巻線Ｍ２２は、２次巻線を鎖交する外部磁束による起電圧を打ち消し合うとともに、２次巻線を鎖交する信号磁束を強め合うよう構成することができる。
例えば、２次巻線の第１巻線Ｍ２１と第２巻線Ｍ２２の巻き方向を互いに異ならせるとともに、２次巻線の第１巻線Ｍ２１と第２巻線Ｍ２２とを近接して配置することができる。さらに、１次巻線Ｍ１１と２次巻線の第１巻線Ｍ２１とは同軸状に配置するとともに、１次巻線Ｍ１１と２次巻線の第１巻線Ｍ２１の巻き方向は同一とすることができる。また、２次巻線の第１巻線Ｍ２１の終端を第２巻線Ｍ２２の始端に接続するか、または２次巻線の第１巻線Ｍ２１の始端を第２巻線Ｍ２２の終端に接続することができる。なお、２次巻線の第１巻線Ｍ２１と第２巻線Ｍ２２の巻数は概ね同一とすることが好ましい。
これにより、２次巻線に設けられた第１巻線Ｍ２１と第２巻線Ｍ２２の巻き方向を互いに異ならせることで、２次巻線に鎖交する外部磁束による起電圧を打ち消し合わせることができる。このため、信号伝送用絶縁トランスとして空芯型絶縁トランスＴＵ１、ＴＤ１を用いた場合においても、外部磁束がノイズとして２次巻線に重畳することを低減することができ、誤動作を招く危険性を回避しつつ、昇降圧コンバータ用インテリジェントパワーモジュールの低価格化および小型化を図ることができる。
図４は、図３の空芯型絶縁トランスにおける外部磁束の鎖交状態を示す図である。
図４において、外部磁束Φｏは、２次巻線の第１巻線Ｍ２１および第２巻線Ｍ２２の双方に同一方向から概ね均等に鎖交する。
図５は、図３の空芯型絶縁トランスにおける信号磁束の鎖交状態を示す図である。
図５において、１次巻線Ｍ１１に流れた信号電流によって形成される信号磁束Φｓは、１次巻線Ｍ１１の軸を中心として周回するように形成され、１次巻線Ｍ１１の同軸上に配置された２次巻線の第１巻線Ｍ２１に大部分が鎖交し、２次巻線の第２巻線Ｍ２２には一部分が鎖交する。
なお、周回する巻線に鎖交する磁束が変化する場合、巻線の両端の発生電圧は下記のファラデーの法則にて表すことができる。
図４において、外部磁束Φｏは、２次巻線の第１巻線Ｍ２１および第２巻線Ｍ２２の双方に同一方向から概ね均等に鎖交する。
図５は、図３の空芯型絶縁トランスにおける信号磁束の鎖交状態を示す図である。
図５において、１次巻線Ｍ１１に流れた信号電流によって形成される信号磁束Φｓは、１次巻線Ｍ１１の軸を中心として周回するように形成され、１次巻線Ｍ１１の同軸上に配置された２次巻線の第１巻線Ｍ２１に大部分が鎖交し、２次巻線の第２巻線Ｍ２２には一部分が鎖交する。
なお、周回する巻線に鎖交する磁束が変化する場合、巻線の両端の発生電圧は下記のファラデーの法則にて表すことができる。
この（２）式から判るように、磁束変化によって生じる電圧の符号に影響を与える因子は、巻線の巻方向（ｄＳ）および磁束の向き（Ｂ）である。主回路電流によって発生される外部磁束Φｏによる起電圧は、２次巻線の第１巻線Ｍ２１と第２巻線Ｍ２２で巻き方向が異なるため、符号が異なる同等値の起電圧となり、お互いに打ち消し合うことができる。この起電圧の打ち消し合いは、２次巻線の第１巻線Ｍ２１と第２巻線Ｍ２２の巻数が概ね等しい場合に最も効果的である。
一方、信号磁束Φｓに対しては、２次巻線の第１巻線Ｍ２１および第２巻線Ｍ２２ともに同一方向に起電圧が発生し、起電圧レベルは大きくなる。以上のような構成を用いることにより、信号磁束Φｓによる起電圧レベルを高くし、主回路電流の外部磁束Φｏによる起電圧レベルを抑制することができ、図１の空芯型絶縁トランスＴＵ１、ＴＤ１を用いた場合においても、信号のＳ／Ｎ比を高めることが可能となる。
なお、上述した実施形態では、２次巻線の第１巻線Ｍ２１と第２巻線Ｍ２２の巻き方向を互いに異ならせるとともに、２次巻線の第１巻線Ｍ２１の終端を第２巻線Ｍ２２の始端に接続するか、または２次巻線の第１巻線Ｍ２１の始端を第２巻線Ｍ２２の終端に接続する方法について説明したが、２次巻線の第１巻線Ｍ２１と第２巻線Ｍ２２の巻き方向を同一とするとともに、２次巻線の第１巻線Ｍ２１の始端を第２巻線Ｍ２２の始端に接続するか、または２次巻線の第１巻線Ｍ２１の終端を第２巻線Ｍ２２の終端に接続するようにしてもよい。
また、上述した実施形態では、１次巻線Ｍ１１と、２次巻線の第１巻線Ｍ２１の巻き方向を同一としたが、これらの巻線の巻き方向が逆でも良く、この場合には信号磁束Φｓによる出力電圧の符号が変わるのみで、外部磁束Φｏの影響を抑制する効果は変わらない。
また、図３において示した巻線は縦方向に形成されているが、微細加工技術によって形成される平面型コイルを用いるようにしてもよい。
また、図３において示した巻線は縦方向に形成されているが、微細加工技術によって形成される平面型コイルを用いるようにしてもよい。
図６（ａ１）は、本発明の第２実施形態に係るセット用絶縁トランスの概略構成を示す断面図、図６（ａ２）は、図６（ａ１）のセット用絶縁トランスの概略構成を示す平面図、図６（ｂ１）は、本発明の第２実施形態に係るリセット用絶縁トランスの概略構成を示す断面図、図６（ｂ２）は、図６（ｂ１）のリセット用絶縁トランスの概略構成を示す平面図である。
図６（ａ１）および図６（ａ２）において、セット用絶縁トランスには、基板１１ａおよび基板２１ａが設けられている。そして、基板１１ａには引き出し配線層１２ａが埋め込まれるとともに、基板１１ａ上には１次コイルパターン１４ａが形成されている。そして、１次コイルパターン１４ａは引き出し部１３ａを介して引き出し配線層１２ａに接続されている。そして、１次コイルパターン１４ａ上には平坦化膜１５ａが形成され、平坦化膜１５ａ上には、絶縁層１６ａを介して２次コイルパターン１７ａが形成され、２次コイルパターン１７ａは保護膜１８ａにて覆われている。
一方、基板２１ａには引き出し配線層２２ａが埋め込まれるとともに、基板２１ａ上には２次コイルパターン２４ａが形成されている。そして、２次コイルパターン２４ａは引き出し部２３ａを介して引き出し配線層２２ａに接続されている。そして、２次コイルパターン２４ａは保護膜２５ａにて覆われている。
ここで、１次コイルパターン１４ａおよび２次コイルパターン１７ａは巻き方向を時計回りに設定するとともに、２次コイルパターン２４ａは巻き方向を反時計回りに設定し、２次コイルパターン１７ａ、２４ａは互いに近接して配置することができる。さらに、２次コイルパターン１７ａの終端を２次コイルパターン２４ａの始端に接続するか、または２次コイルパターン１７ａの始端を２次コイルパターン２４ａの終端に接続することができる。
ここで、１次コイルパターン１４ａおよび２次コイルパターン１７ａは巻き方向を時計回りに設定するとともに、２次コイルパターン２４ａは巻き方向を反時計回りに設定し、２次コイルパターン１７ａ、２４ａは互いに近接して配置することができる。さらに、２次コイルパターン１７ａの終端を２次コイルパターン２４ａの始端に接続するか、または２次コイルパターン１７ａの始端を２次コイルパターン２４ａの終端に接続することができる。
この場合、外部磁束Φｏは、セット用絶縁トランスの２次コイルパターン１７ａ、２４ａの双方に同一方向から概ね均等に鎖交する。一方、セット用絶縁トランスの１次コイルパターン１４ａに流れた信号電流によって形成される信号磁束Φｓは、１次コイルパターン１４ａの軸を中心として周回するように形成され、１次コイルパターン１４ａの同軸上に配置された２次コイルパターン１７ａに大部分が鎖交し、２次コイルパターン２４ａには一部分が鎖交する。このため、セット用絶縁トランスの信号磁束Φｓによる起電圧レベルを高くし、主回路電流の外部磁束Φｏによる起電圧レベルを抑制することができ、信号のＳ／Ｎ比を高めることが可能となる。
また、セット用絶縁トランスの１次コイルパターン１４ａおよび２次コイルパターン１７ａ、２４ａの巻径を小さくすることが可能となるとともに、１次コイルパターン１４ａと２次コイルパターン１７ａとの間隔を小さくすることができる。このため、セット用絶縁トランスの１次コイルパターン１４ａと２次コイルパターン１７ａとの結合係数を高めつつ、外部磁束Φｏによるノイズとしての影響を低減することができ、Ｓ／Ｎ比を向上させることができる。
また、図６（ｂ１）および図６（ｂ２）において、リセット用絶縁トランスには、基板１１ｂおよび基板２１ｂが設けられている。そして、基板１１ｂには引き出し配線層１２ｂが埋め込まれるとともに、基板１１ｂ上には１次コイルパターン１４ｂが形成されている。そして、１次コイルパターン１４ｂは引き出し部１３ｂを介して引き出し配線層１２ｂに接続されている。そして、１次コイルパターン１４ｂ上には平坦化膜１５ｂが形成され、平坦化膜１５ｂ上には、絶縁層１６ｂを介して２次コイルパターン１７ｂが形成され、２次コイルパターン１７ｂは保護膜１８ｂにて覆われている。
一方、基板２１ｂには引き出し配線層２２ｂが埋め込まれるとともに、基板２１ｂ上には２次コイルパターン２４ｂが形成されている。そして、２次コイルパターン２４ｂは引き出し部２３ｂを介して引き出し配線層２２ｂに接続されている。そして、２次コイルパターン２４ｂは保護膜２５ｂにて覆われている。
ここで、リセット用絶縁トランスの１次コイルパターン１４ｂおよび２次コイルパターン１７ｂは巻き方向を時計回りに設定するとともに、２次コイルパターン２４ｂは巻き方向を反時計回りに設定し、２次コイルパターン１７ｂ、２４ｂは互いに近接して配置することができる。さらに、リセット用絶縁トランスの２次コイルパターン１７ｂの終端を２次コイルパターン２４ｂの始端に接続するか、または２次コイルパターン１７ｂの始端を２次コイルパターン２４ｂの終端に接続することができる。
ここで、リセット用絶縁トランスの１次コイルパターン１４ｂおよび２次コイルパターン１７ｂは巻き方向を時計回りに設定するとともに、２次コイルパターン２４ｂは巻き方向を反時計回りに設定し、２次コイルパターン１７ｂ、２４ｂは互いに近接して配置することができる。さらに、リセット用絶縁トランスの２次コイルパターン１７ｂの終端を２次コイルパターン２４ｂの始端に接続するか、または２次コイルパターン１７ｂの始端を２次コイルパターン２４ｂの終端に接続することができる。
この場合、外部磁束Φｏは、リセット用絶縁トランスの２次コイルパターン１７ｂ、２４ｂの双方に同一方向から概ね均等に鎖交する。一方、リセット用絶縁トランスの１次コイルパターン１４ｂに流れた信号電流によって形成される信号磁束Φｓは、１次コイルパターン１４ｂの軸を中心として周回するように形成され、１次コイルパターン１４ｂの同軸上に配置された２次コイルパターン１７ｂに大部分が鎖交し、２次コイルパターン２４ｂには一部分が鎖交する。このため、リセット用絶縁トランスの信号磁束Φｓによる起電圧レベルを高くし、主回路電流の外部磁束Φｏによる起電圧レベルを抑制することができ、信号のＳ／Ｎ比を高めることが可能となる。
また、リセット用絶縁トランスの１次コイルパターン１４ｂおよび２次コイルパターン１７ｂ、２４ｂの巻径を小さくすることが可能となるとともに、１次コイルパターン１４ｂと２次コイルパターン１７ｂとの間隔を小さくすることができる。このため、リセット用絶縁トランスの１次コイルパターン１４ｂと２次コイルパターン１７ｂとの結合係数を高めつつ、外部磁束Φｏによるノイズとしての影響を低減することができ、Ｓ／Ｎ比を向上させることができる。
図７および図８は、本発明の第３実施形態に係る空芯型絶縁トランスの製造方法を示す断面図である。
図７（ａ）において、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板５１内に選択的に注入することにより、１次コイルパターン５５ａの中心からの引き出しを行うための引き出し拡散層５２を半導体基板５１に形成する。なお、半導体基板５１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。
図７（ａ）において、Ａｓ、Ｐ、Ｂなどの不純物を半導体基板５１内に選択的に注入することにより、１次コイルパターン５５ａの中心からの引き出しを行うための引き出し拡散層５２を半導体基板５１に形成する。なお、半導体基板５１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択することができる。
次に、図７（ｂ）に示すように、引き出し拡散層５２が形成された半導体基板５１上にプラズマＣＶＤなどの方法にて絶縁層５３を形成する。なお、絶縁層５３の材質としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。
次に、図７（ｃ）に示すように、フォトリソグラフィー技術を用いることにより、１次コイルパターン５５ａの中心からの引き出し部分に対応して開口部５４ａが設けられたレジストパターン５４を絶縁層５３上に形成する。
次に、図７（ｃ）に示すように、フォトリソグラフィー技術を用いることにより、１次コイルパターン５５ａの中心からの引き出し部分に対応して開口部５４ａが設けられたレジストパターン５４を絶縁層５３上に形成する。
次に、図７（ｄ）に示すように、開口部５４ａが形成されたレジストパターン５４をマスクとして絶縁層５３をエッチングすることにより、１次コイルパターン５５ａの中心からの引き出し部分に対応した開口部５３ａを絶縁層５３に形成する。
次に、図７（ｅ）に示すように、レジストパターン５４を薬品により絶縁層５３から剥離する。
次に、図７（ｆ）に示すように、スパッタや蒸着などの方法により、導電膜５５を絶縁層５３上に形成する。なお、導電膜５５の材質としては、ＡｌやＣｕなどの金属を用いることができる。
次に、図７（ｅ）に示すように、レジストパターン５４を薬品により絶縁層５３から剥離する。
次に、図７（ｆ）に示すように、スパッタや蒸着などの方法により、導電膜５５を絶縁層５３上に形成する。なお、導電膜５５の材質としては、ＡｌやＣｕなどの金属を用いることができる。
次に、図７（ｇ）に示すように、フォトリソグラフィー技術を用いることにより、１次コイルパターン５５ａに対応したレジストパターン５６を形成する。
次に、図７（ｈ）に示すように、レジストパターン５６をマスクとして導電膜５５をエッチングすることにより、１次コイルパターン５５ａを絶縁層５３上に形成する。
次に、図７（ｉ）に示すように、レジストパターン５６を薬品により１次コイルパターン５５ａから剥離する。
次に、図７（ｈ）に示すように、レジストパターン５６をマスクとして導電膜５５をエッチングすることにより、１次コイルパターン５５ａを絶縁層５３上に形成する。
次に、図７（ｉ）に示すように、レジストパターン５６を薬品により１次コイルパターン５５ａから剥離する。
次に、図７（ｊ）に示すように、１次コイルパターン５５ａが形成された絶縁層５３上にプラズマＣＶＤなどの方法にて平坦化膜５７を形成する。なお、平坦化膜５７の材質としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。
次に、図７（ｋ）に示すように、斜めエッチングあるいはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの方法により、平坦化膜５７を平坦化し、平坦化層５７の表面の凹凸を除去する。
次に、図７（ｌ）に示すように、フォトリソグラフィー技術を用いることにより、２次コイルパターン６０ａの外端の配線取出し部分に対応して開口部５８ａが設けられたレジストパターン５８を平坦化膜５７上に形成する。
次に、図７（ｋ）に示すように、斜めエッチングあるいはＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの方法により、平坦化膜５７を平坦化し、平坦化層５７の表面の凹凸を除去する。
次に、図７（ｌ）に示すように、フォトリソグラフィー技術を用いることにより、２次コイルパターン６０ａの外端の配線取出し部分に対応して開口部５８ａが設けられたレジストパターン５８を平坦化膜５７上に形成する。
次に、図８（ａ）に示すように、開口部５８ａが設けられたレジストパターン５８をマスクとして平坦化膜５７をエッチングすることにより、２次コイルパターン６０ａの外端の配線取出し部分に対応した開口部５７ａを平坦化膜５７に形成する。
次に、図８（ｂ）に示すように、レジストパターン５８を薬品により平坦化膜５７から剥離する。
次に、図８（ｂ）に示すように、レジストパターン５８を薬品により平坦化膜５７から剥離する。
次に、図８（ｃ）に示すように、１次コイルパターン５５ａと２次コイルパターン６０ａとの分離層５９を平坦化膜５７上に形成する。なお、分離層５９の形成方法としては、ポリイミド層を平坦化膜５７上に塗布する方法などを用いることができる。
次に、図８（ｄ）に示すように、スパッタや蒸着などの方法により、導電膜６０を分離層５９上に形成する。なお、導電膜６０の材質としては、ＡｌやＣｕなどの金属を用いることができる。
次に、図８（ｄ）に示すように、スパッタや蒸着などの方法により、導電膜６０を分離層５９上に形成する。なお、導電膜６０の材質としては、ＡｌやＣｕなどの金属を用いることができる。
次に、図８（ｅ）に示すように、フォトリソグラフィー技術を用いることにより、２次コイルパターン６０ａに対応したレジストパターン６１を形成する。
次に、図８（ｆ）に示すように、レジストパターン６１をマスクとして導電膜６０をエッチングすることにより、２次コイルパターン６０ａを分離層５９上に形成する。
次に、図８（ｇ）に示すように、レジストパターン６１を薬品により２次コイルパターン６０ａから剥離する。
次に、図８（ｆ）に示すように、レジストパターン６１をマスクとして導電膜６０をエッチングすることにより、２次コイルパターン６０ａを分離層５９上に形成する。
次に、図８（ｇ）に示すように、レジストパターン６１を薬品により２次コイルパターン６０ａから剥離する。
次に、図８（ｈ）に示すように、２次コイルパターン６０ａが形成された分離層５９上にプラズマＣＶＤなどの方法にて保護膜６２を形成する。なお、保護膜６２の材質としては、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。そして、フォトリソグラフィー技術およびエッチング技術を用いて保護膜６２をパターニングすることにより、２次コイルパターン６０ａの端部および中央部を露出させる。
これにより、微細加工技術によって１次コイルパターン５５ａ上に２次コイルパターン６０ａを積層することができ、１次コイルパターン５５ａおよび２次コイルパターン６０ａの巻径を小さくすることが可能となるとともに、１次コイルパターン５５ａと２次コイルパターン６０ａとの間隔を小さくすることができる。
これにより、微細加工技術によって１次コイルパターン５５ａ上に２次コイルパターン６０ａを積層することができ、１次コイルパターン５５ａおよび２次コイルパターン６０ａの巻径を小さくすることが可能となるとともに、１次コイルパターン５５ａと２次コイルパターン６０ａとの間隔を小さくすることができる。
図９は、本発明の第４実施形態に係る空芯型絶縁トランスの概略構成を示す断面図である。
図９において、セット用絶縁トランスおよびリセット用絶縁トランスには、基板１３１、１５１が設けられている。そして、基板１３１には引き出し配線層１３２が埋め込まれるとともに、基板１３１上にはリセット用２次コイル第２巻線パターン１３４が形成されている。そして、リセット用２次コイル第２巻線パターン１３４は引き出し部１３３を介して引き出し配線層１３２に接続されている。そして、リセット用２次コイル第２巻線パターン１３４上には平坦化膜１３５が形成され、平坦化膜１３５上には、絶縁層１３６を介してセット用２次コイル第１巻線パターン１３９が形成されている。
図９において、セット用絶縁トランスおよびリセット用絶縁トランスには、基板１３１、１５１が設けられている。そして、基板１３１には引き出し配線層１３２が埋め込まれるとともに、基板１３１上にはリセット用２次コイル第２巻線パターン１３４が形成されている。そして、リセット用２次コイル第２巻線パターン１３４は引き出し部１３３を介して引き出し配線層１３２に接続されている。そして、リセット用２次コイル第２巻線パターン１３４上には平坦化膜１３５が形成され、平坦化膜１３５上には、絶縁層１３６を介してセット用２次コイル第１巻線パターン１３９が形成されている。
そして、セット用２次コイルパターン第１巻線１３９は引き出し部１３８を介して引き出し配線層１３７に接続されている。そして、セット用２次コイルパターン第１巻線１３９上には平坦化膜１４０が形成され、平坦化膜１４０上には、絶縁層１４１を介してセット用１次コイルパターン１４２が形成され、セット用１次コイルパターン１４２は保護膜１４３にて覆われている。
一方、基板１５１には引き出し配線層１５２が埋め込まれるとともに、基板１５１上にはセット用２次コイル第２巻線パターン１５４が形成されている。そして、セット用２次コイル第２巻線パターン１５４は引き出し部１５３を介して引き出し配線層１５２に接続されている。そして、セット用２次コイル第２巻線パターン１５４上には平坦化膜１５５が形成され、平坦化膜１５５上には、絶縁層１５６を介してリセット用２次コイル第１巻線パターン１５９が形成されている。
そして、リセット用２次コイル第１巻線パターン１５９は引き出し部１５８を介して引き出し配線層１５７に接続されている。そして、リセット用２次コイル第１巻線パターン１５９上には平坦化膜１６０が形成され、平坦化膜１６０上には、絶縁層１６１を介してリセット用１次コイルパターン１６２が形成され、リセット用１次コイルパターン１６２は保護膜１６３にて覆われている。
なお、基板１３１、１５１としては、例えば、半導体基板１３１、１５１、引き出し配線層１３２、１５２としては、例えば、高濃度不純物拡散層、引き出し配線層１３７、１５７としては、例えば、Ａｌ配線層、平坦化膜１３５、１４０、１５５、１６０および絶縁層１３６、１５６としては、例えば、シリコン酸化膜、保護膜１４３、１６３としては、例えば、シリコン窒化膜、絶縁層１４１、１６１としては、例えば、ポリイミド膜を用いることができる。
ここで、セット用絶縁トランスにおいて、セット用２次コイル第１巻線パターン１３９、セット用２次コイル第２巻線パターン１５４を鎖交する外部磁束による起電圧を打ち消し合うとともに、セット用２次コイルパターン第１巻線パターン１３９、セット用２次コイル第２巻線パターン１５４を鎖交する信号磁束による起電圧を強め合うよう構成することができる。また、リセット用絶縁トランスにおいて、リセット用２次コイル第２巻線パターン１３４、リセット用２次コイル第１巻線パターン１５９を鎖交する外部磁束による起電圧を打ち消し合うとともに、リセット用２次コイル第２巻線パターン１３４、リセット用２次コイル第１巻線パターン１５９を鎖交する信号磁束による起電圧を強め合うよう構成することができる。
また、セット用絶縁トランスおよびリセット用絶縁トランスにおいて、セット用２次コイル第１巻線パターン１３９およびリセット用２次コイル第２巻線パターン１３４の巻き方向が互いに相違し、セット用２次コイル第２巻線パターン１５４およびリセット用２次コイル第１巻線パターン１５９の巻き方向が互いに相違するよう構成することができる。
例えば、セット用１次コイルパターン１４２およびセット用２次コイル第１巻線パターン１３９は巻き方向を時計回りに設定するとともに、セット用２次コイル第２巻線パターン１５４は巻き方向を反時計回りに設定し、セット用２次コイル第１巻線パターン１３９、セット用２次コイル第２巻線パターン１５４は互いに近接して配置することができる。さらに、セット用２次コイル第１巻線パターン１３９の終端をセット用２次コイル第２巻線パターン１５４の始端に接続するか、またはセット用２次コイル第１巻線パターン１３９の始端をセット用２次コイ第２巻線ルパターン１５４の終端に接続することができる。
また、リセット用１次コイルパターン１６２およびリセット用２次コイル第１巻線パターン１５９は巻き方向を時計回りに設定するとともに、リセット用２次コイル第２巻線パターン１３４は巻き方向を反時計回りに設定し、リセット用２次コイル第２巻線パターン１３４、リセット用２次コイル第１巻線パターン１５９は互いに近接して配置することができる。さらに、リセット用２次コイル第１巻線パターン１５９の終端をリセット用２次コイル第２巻線パターン１３４の始端に接続するか、またはリセット用２次コイル第２巻線パターン１３４の始端をリセット用２次コイル第２巻線パターン１５４の終端に接続することができる。
図１０（ａ）は、図９の空芯型絶縁トランスのセット用送信コイル動作時の磁束の鎖交状態を示す図、図１０（Ｂ）は、図９の空芯型絶縁トランスのリセット用送信コイル動作時の磁束の鎖交状態を示す図である。
図１０（ａ）において、外部磁束Φｏは、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９のいずれにも同一方向から概ね均等に鎖交する。一方、セット用１次コイルパターン１４２に流れた信号電流によって形成される信号磁束Φｓ１は、セット用１次コイルパターン１４２の軸を中心として周回するように形成され、セット用１次コイルパターン１４２の同軸上に配置されたセット用２次コイル第１巻線パターン１３９およびリセット用２次コイル第２巻線パターン１３４に大部分が鎖交し、セット用２次コイル第２巻線パターン１５４およびリセット用２次コイル第１巻線パターン１５９には一部分が鎖交する。このため、信号磁束Φｓ１による起電圧レベルを高くし、主回路電流の外部磁束Φｏによる起電圧レベルを抑制することができ、信号のＳ／Ｎ比を高めることが可能となる。
図１０（ａ）において、外部磁束Φｏは、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９のいずれにも同一方向から概ね均等に鎖交する。一方、セット用１次コイルパターン１４２に流れた信号電流によって形成される信号磁束Φｓ１は、セット用１次コイルパターン１４２の軸を中心として周回するように形成され、セット用１次コイルパターン１４２の同軸上に配置されたセット用２次コイル第１巻線パターン１３９およびリセット用２次コイル第２巻線パターン１３４に大部分が鎖交し、セット用２次コイル第２巻線パターン１５４およびリセット用２次コイル第１巻線パターン１５９には一部分が鎖交する。このため、信号磁束Φｓ１による起電圧レベルを高くし、主回路電流の外部磁束Φｏによる起電圧レベルを抑制することができ、信号のＳ／Ｎ比を高めることが可能となる。
また、セット用１次コイルパターン１４２およびセット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４の巻径を小さくすることが可能となるとともに、セット用１次コイルパターン１４２およびセット用２次コイル第１巻線パターン１３９との間隔を小さくすることができる。このため、セット用１次コイルパターン１４２およびセット用２次コイル第１巻線パターン１３９との結合係数を高めつつ、外部磁束Φｏによるノイズとしての影響を低減することができ、Ｓ／Ｎ比を向上させることができる。
図１０（ｂ）において、外部磁束Φｏは、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９のいずれにも同一方向から概ね均等に鎖交する。一方、リセット用１次コイルパタ第２巻線パターンーン１６２に流れた信号電流によって形成される信号磁束Φｓ２は、リセット用１次コイルパターン１６２の軸を中心として周回するように形成され、リセット用１次コイルパターン１６２の同軸上に配置されたセット用２次コイル第２巻線パターン１５４およびリセット用２次コイル第１巻線パターン１５９に大部分が鎖交し、セット用２次コイル第１巻線パターン１３９およびリセット用２次コイル第２巻線パターン１３４には一部分が鎖交する。このため、信号磁束Φｓ２による起電圧レベルを高くし、主回路電流の外部磁束Φｏによる起電圧レベルを抑制することができ、信号のＳ／Ｎ比を高めることが可能となる。
また、リセット用１次コイルパターン１６２およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９の巻径を小さくすることが可能となるとともに、リセット用１次コイルパターン１６２およびリセット用２次コイル第１巻線パターン１５９との間隔を小さくすることができる。このため、リセット用１次コイルパターン１６２およびリセット用２次コイル第１巻線パターン１５９との結合係数を高めつつ、外部磁束Φｏによるノイズとしての影響を低減することができ、Ｓ／Ｎ比を向上させることができる。
また、パルス信号を絶縁伝送するためにセット用絶縁トランスおよびリセット用絶縁トランスを用いた場合においても、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９に鎖交する外部磁束による起電圧を打ち消し合わせることを可能としつつ、リセット用２次コイル第２巻線パターン１３４上にセット用２次コイル第１巻線パターン１３９およびセット用１次コイルパターン１４２を順次積層するとともに、セット用２次コイル第２巻線パターン１５４上にリセット用２次コイル第１巻線パターン１５９およびリセット用１次コイルパターン１６２を順次積層することが可能となる。
このため、セット用絶縁トランスおよびリセット用絶縁トランスが占有する実装面積の増大を抑制しつつ、外部磁束Φｏがノイズとしてセット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９に重畳することを低減し、誤動作を招く危険性を回避することが可能となるとともに、セット用１次コイルパターン１４２、リセット用１次コイルパターン１６２に流れる平均電流を許容直流電流以下にすることができ、ジュール熱に起因するセット用１次コイルパターン１４２、リセット用１次コイルパターン１６２の溶断を防止することができる。
また、セット用２次コイル第１巻線パターン１３９およびリセット用２次コイル第２巻線パターン１３４の巻き方向が互いに相違し、セット用２次コイル第２巻線パターン１５４およびリセット用２次コイル第１巻線パターン１５９の巻き方向が互いに相違するよう構成することで、セット用２次コイル第１巻線パターン１３９に発生する起電圧およびリセット用２次コイル第２巻線パターン１３４に発生する起電圧を互いに逆相にすることが可能となるとともに、セット用２次コイル第２巻線パターン１５４に発生する起電圧およびリセット用２次コイル第１巻線パターン１５９に発生する起電圧を互いに逆相にすることが可能となる。
このため、リセット用２次コイル第２巻線パターン１３４上にセット用２次コイル第１巻線パターン１３９およびセット用１次コイルパターン１４２を順次積層するとともに、セット用２次コイル第２巻線パターン１５４上にリセット用２次コイル第１巻線パターン１５９およびリセット用１次コイルパターン１６２を順次積層したために、セット側での信号伝送にてリセット用２次コイル第２巻線パターン１３４にも逆位相で信号伝送され、リセット側での信号伝送にてセット用２次コイル第２巻線パターン１５４にも逆位相で信号伝送される場合においても、これらの信号伝送のタイミングをずらすことができる。この結果、これらの信号伝送のタイミングを検出することで、セット側での信号伝送にてリセット用２次コイル第２巻線パターン１３４にも逆位相で信号伝送されたり、リセット側での信号伝送にてセット用２次コイル第２巻線パターン１５４にも逆位相で信号伝送されたりするのを防止することができる。
図１１は、図９の空芯型絶縁トランスを用いた信号伝送回路の概略構成を示すブロック図である。
図１１において、排他的論理和回路３０２の一方の入力端子には制御信号Ｓ２１が遅延素子３０１を介して入力されるとともに、排他的論理和回路３０２の他方の入力端子には制御信号Ｓ２１が直接入力される。また、論理積回路３０４の一方の入力端子には、排他的論理和回路３０２からの出力が入力されるとともに、論理積回路３０４の他方の入力端子には、制御信号Ｓ２１が直接入力される。さらに、論理積回路３０５の一方の入力端子には、排他的論理和回路３０２からの出力が入力されるとともに、論理積回路３０４の他方の入力端子には、制御信号Ｓ２１がインバータ３０３を介して入力される。
図１１において、排他的論理和回路３０２の一方の入力端子には制御信号Ｓ２１が遅延素子３０１を介して入力されるとともに、排他的論理和回路３０２の他方の入力端子には制御信号Ｓ２１が直接入力される。また、論理積回路３０４の一方の入力端子には、排他的論理和回路３０２からの出力が入力されるとともに、論理積回路３０４の他方の入力端子には、制御信号Ｓ２１が直接入力される。さらに、論理積回路３０５の一方の入力端子には、排他的論理和回路３０２からの出力が入力されるとともに、論理積回路３０４の他方の入力端子には、制御信号Ｓ２１がインバータ３０３を介して入力される。
また、セット用絶縁トランス３１０には、図９のセット用１次コイルパターン１４２およびセット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４が設けられるとともに、リセット用絶縁トランス３１８には、図９のリセット用１次コイルパターン１６２およびリセット用２次コイルパターン第１巻線１３４、第２巻線１５９が設けられている。
そして、Ｎチャンネル電界効果型トランジスタ３０７のドレインは抵抗３０６を介してセット用絶縁トランス３１０のセット用１次コイルパターン１４２の終端に接続されるとともに、セット用１次コイルパターン１４２の始端は電源電圧Ｖｃｃ１に接続されている。
また、Ｎチャンネル電界効果型トランジスタ３０９のドレインは抵抗３０８を介してリセット用１次コイルパターン１６２の終端に接続されるとともに、リセット用１次コイルパターン１６２の始端は電源電圧Ｖｃｃ１に接続されている。
また、Ｎチャンネル電界効果型トランジスタ３０９のドレインは抵抗３０８を介してリセット用１次コイルパターン１６２の終端に接続されるとともに、リセット用１次コイルパターン１６２の始端は電源電圧Ｖｃｃ１に接続されている。
そして、論理積回路３０４の出力はＮチャンネル電界効果型トランジスタ３０８のゲートに接続されるとともに、論理積回路３０５の出力はＮチャンネル電界効果型トランジスタ３０９のゲートに接続されている。また、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４の終端は抵抗３１１を介して互いに接続されるとともに、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４の始端は互いに直接接続され、リセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９の終端は抵抗３１９を介して互いに接続されるとともに、セット用２次コイル第１巻線パターン１３４、第２巻線パターン１５９の始端は互いに直接接続されている。また、抵抗３１２の一端は電源電圧Ｖｃｃ２に接続されるとともに、抵抗３１２、３１３の接続点の電位がＶｔｈとなるように抵抗３１２、３１３が直列接続されている。
そして、コンパレータ３１５、３１６の非反転入力端子はＶｔｈの電位に固定されるとともに、コンパレータ３１５の反転入力端子はセット用２次コイル第１巻線パターン１３９の始端に接続され、コンパレータ３１６の反転入力端子はリセット用２次コイル第１巻線パターン１５９の始端に接続されている。
また、コンパレータ３１５の出力はモノマルチバイブレータ３１７を介してフリップフロップ３１９のＤ端子に接続されるとともに、フリップフロップ３２０のクロック端子に接続され、コンパレータ３１６の出力はモノマルチバイブレータ３１８を介してフリップフロップ３２０のＤ端子に接続されるとともに、フリップフロップ３１９のクロック端子に接続されている。そして、フリップフロップ３１９の出力端子Ｑはフリップフロップ３２２のクロック端子に接続され、フリップフロップ３２０の出力端子Ｑはモノマルチバイブレータ３２１の入力端子に接続され、モノマルチバイブレータ３２１の出力端子はフリップフロップ３１９、３２０、３２２のクリア端子ＣＬＲに接続され、フリップフロップ３２２のＤ端子は電源電圧Ｖｃｃ２に接続されている。
また、コンパレータ３１５の出力はモノマルチバイブレータ３１７を介してフリップフロップ３１９のＤ端子に接続されるとともに、フリップフロップ３２０のクロック端子に接続され、コンパレータ３１６の出力はモノマルチバイブレータ３１８を介してフリップフロップ３２０のＤ端子に接続されるとともに、フリップフロップ３１９のクロック端子に接続されている。そして、フリップフロップ３１９の出力端子Ｑはフリップフロップ３２２のクロック端子に接続され、フリップフロップ３２０の出力端子Ｑはモノマルチバイブレータ３２１の入力端子に接続され、モノマルチバイブレータ３２１の出力端子はフリップフロップ３１９、３２０、３２２のクリア端子ＣＬＲに接続され、フリップフロップ３２２のＤ端子は電源電圧Ｖｃｃ２に接続されている。
図１２は、図１１の信号伝送回路の各部の信号波形を示す図である。
図１２において、図１のスイッチング素子ＳＷＤ、ＳＷＵの導通および非導通をそれぞれ指示する制御信号Ｓ２１と、この制御信号Ｓ２１を遅延素子３０１で遅らせた信号とが排他的論理和回路３０２に入力され、排他的論理和回路３０２にて排他論理和がとられることにより、制御信号Ｓ２１の“０”から“１”へのエッジに同期したエッジ信号Ｓ２２−１および“１”から“０”へのエッジに同期したエッジ信号Ｓ２２−２が抽出される。そして、これらのエッジ信号Ｓ２２−１、Ｓ２２−２は、論理積回路３０４、３０５に入力され、論理積回路３０４にて制御信号Ｓ２１との論理積がとられることにより、立ち上がりエッジパルスＳ２３が生成されるとともに、論理積回路３０５にて制御信号Ｓ２１の反転信号との論理積がとられることにより、論理積回路３０５にて立ち下がりエッジパルスＳ２４が生成される。
図１２において、図１のスイッチング素子ＳＷＤ、ＳＷＵの導通および非導通をそれぞれ指示する制御信号Ｓ２１と、この制御信号Ｓ２１を遅延素子３０１で遅らせた信号とが排他的論理和回路３０２に入力され、排他的論理和回路３０２にて排他論理和がとられることにより、制御信号Ｓ２１の“０”から“１”へのエッジに同期したエッジ信号Ｓ２２−１および“１”から“０”へのエッジに同期したエッジ信号Ｓ２２−２が抽出される。そして、これらのエッジ信号Ｓ２２−１、Ｓ２２−２は、論理積回路３０４、３０５に入力され、論理積回路３０４にて制御信号Ｓ２１との論理積がとられることにより、立ち上がりエッジパルスＳ２３が生成されるとともに、論理積回路３０５にて制御信号Ｓ２１の反転信号との論理積がとられることにより、論理積回路３０５にて立ち下がりエッジパルスＳ２４が生成される。
そして、論理積回路３０４にて生成された立ち上がりエッジパルスＳ２３はＮチャンネル電界効果型トランジスタ３０７のゲートに入力されるとともに（図１２（ｂ））、論理積回路３０５にて生成された立ち下がりエッジパルスＳ２４はＮチャンネル電界効果型トランジスタ３０９のゲートに入力され（図１２（ｃ））、制御信号Ｓ２１の立ち上がりと立ち下がりとでは、セット用絶縁トランス３１０のセット用１次コイルパターン１４２およびリセット用絶縁トランス３１８のリセット用１次コイルパターン１６２に流れるパルス電流のタイミングが互いに異なるような動作を行うことができる。
そして、時刻ｔ１において、立ち上がりエッジパルスＳ２３がＮチャンネル電界効果型トランジスタ３０７のゲートに入力されると、Ｎチャンネル電界効果型トランジスタ３０７を介してセット用１次コイルパターン１４２に電流が流れ、セット用１次コイルパターン１４２が励磁される。
そして、セット用１次コイルパターン１４２が励磁されると、図１０（ａ）に示すように、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９のいずれにも同一方向から概ね均等に外部磁束Φｏが鎖交しながら、信号磁束Φｓ１は、セット用２次コイル第１巻線パターン１３９およびリセット用２次コイル第２巻線パターン１３４に大部分が鎖交し、セット用２次コイル第２巻線パターン１５４およびリセット用２次コイル第１巻線パターン１５９には一部分が鎖交する。
そして、セット用１次コイルパターン１４２が励磁されると、図１０（ａ）に示すように、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９のいずれにも同一方向から概ね均等に外部磁束Φｏが鎖交しながら、信号磁束Φｓ１は、セット用２次コイル第１巻線パターン１３９およびリセット用２次コイル第２巻線パターン１３４に大部分が鎖交し、セット用２次コイル第２巻線パターン１５４およびリセット用２次コイル第１巻線パターン１５９には一部分が鎖交する。
この結果、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９に鎖交する外部磁束Φｏによる起電圧が打ち消し合わされながら、セット用２次コイル第１巻線パターン１３９およびリセット用２次コイル第２巻線パターン１３４に互いに逆相のレベルの大きな起電圧が発生するとともに（図１２（ｄ）、図１２（ｇ））、セット用２次コイル第２巻線パターン１５４およびリセット用２次コイル第１巻線パターン１５９に互いに逆相のレベルの小さな起電圧が発生する（図１２（ｅ）、図１２（ｆ））。
そして、時刻ｔ１において、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４に発生した起電圧は互いに強め合いながらコンパレータ３１５の非反転入力端子に印加され、コンパレータ３１５からパルスＳ２５が出力されるとともに（図１２（ｈ））、時刻ｔ２において、リセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９に発生した起電圧は互いに強め合いながらコンパレータ３１６の非反転入力端子に印加され、コンパレータ３１６からパルスＳ２６が出力される（図１２（ｉ））。
そして、時刻ｔ１において、コンパレータ３１５からパルスＳ２５が出力されると、そのパルスＳ２５はモノマルチバイブレータ３１７に入力されるとともに、フリップフロップ３２０のクロック端子に入力され、モノマルチバイブレータ３１７からパルスＳ２７が出力される（図１２（ｊ））。そして、モノマルチバイブレータ３１７から出力されたパルスＳ２７は、フリップフロップ３１９のＤ端子に入力される。
また、時刻ｔ２において、コンパレータ３１６からパルスＳ２６が出力されると、そのパルスＳ２６はモノマルチバイブレータ３１８に入力されるとともに、フリップフロップ３１９のクロック端子に入力され、モノマルチバイブレータ３１８からパルスＳ２８が出力される（図１２（ｋ））。そして、モノマルチバイブレータ３１８から出力されたパルスＳ２８は、フリップフロップ３２０のＤ端子に入力される。
ここで、時刻ｔ１において、モノマルチバイブレータ３１７から出力されたパルスＳ２７がフリップフロップ３１９のＤ端子に入力された時には、フリップフロップ３１９のクロック端子にはコンパレータ３１６からのパルスＳ２６が入力されないので、モノマルチバイブレータ３１７から出力されたパルスＳ２７がフリップフロップ３１９に取り込まれることはなく、コンパレータ３１５からのパルスＳ２５を無効化することができる。
そして、時刻ｔ２において、フリップフロップ３１９のクロック端子にはコンパレータ３１６からのパルスＳ２６が入力され、モノマルチバイブレータ３１７から出力されたパルスＳ２７がフリップフロップ３１９に取り込まれることで、フリップフロップ３１９の出力がロウレベルからハイレべルに変化する（図１２（ｌ））。そして、フリップフロップ３１９の出力がロウレベルからハイレべルに変化すると、その変化に伴ってフリップフロップ３２２の出力がロウレベルからハイレべルに変化し、送信側の制御信号Ｓ２１の立ち上がりエッジが復元された制御信号Ｓ２９を受信側で生成することができる（図１２（ｏ））。
そして、時刻ｔ３において、図１の昇降圧コンバータ用インテリジェントパワーモジュールの主端子やボンディングワイヤを流れる主回路電流によって、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９には外部磁束Φｏが鎖交する（図１２（ａ））。
そして、外部磁束Φｏが、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９に鎖交すると、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９には外部磁束Φｏによる起電圧が発生するが（図１２（ｄ）、図１２（ｅ）、図１２（ｆ）、図１２（ｇ））、これらの起電圧は打ち消し合わされるため、コンパレータ３１５、３１６からパルスＳ２５、Ｓ２６が出力されることはない（図１２（ｈ）、図１２（ｉ））。
そして、時刻ｔ４において、立ち下がりエッジパルスＳ２４がＮチャンネル電界効果型トランジスタ３０９のゲートに入力されると、Ｎチャンネル電界効果型トランジスタ３０９を介してリセット用１次コイルパターン１６２に電流が流れ、リセット用１次コイルパターン１６２が励磁される。
そして、リセット用１次コイルパターン１６２が励磁されると、図１０（ｂ）に示すように、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９のいずれにも同一方向から概ね均等に外部磁束Φｏが鎖交しながら、信号磁束Φｓ２は、セット用２次コイル第２巻線パターン１５４およびリセット用２次コイル第１巻線パターン１５９に大部分が鎖交し、セット用２次コイル第１巻線パターン１３９およびリセット用２次コイル第２巻線パターン１３４には一部分が鎖交する。
そして、リセット用１次コイルパターン１６２が励磁されると、図１０（ｂ）に示すように、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９のいずれにも同一方向から概ね均等に外部磁束Φｏが鎖交しながら、信号磁束Φｓ２は、セット用２次コイル第２巻線パターン１５４およびリセット用２次コイル第１巻線パターン１５９に大部分が鎖交し、セット用２次コイル第１巻線パターン１３９およびリセット用２次コイル第２巻線パターン１３４には一部分が鎖交する。
この結果、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９に鎖交する外部磁束Φｏによる起電圧が打ち消し合わされながら、セット用２次コイル第２巻線パターン１５４およびリセット用２次コイル第１巻線パターン１５９に互いに逆相のレベルの大きな起電圧が発生するとともに（図１２（ｅ）、図１２（ｆ））、セット用２次コイル第１巻線パターン１３９およびリセット用２次コイル第２巻線パターン１３４に互いに逆相のレベルの小さな起電圧が発生する（図１２（ｄ）、図１２（ｇ））。
そして、時刻ｔ４において、リセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９に発生した起電圧は互いに強め合いながらコンパレータ３１６の非反転入力端子に印加され、コンパレータ３１６からパルスＳ２６が出力されるとともに（図１２（ｈ））、時刻ｔ５において、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４に発生した起電圧は互いに強め合いながらコンパレータ３１５の非反転入力端子に印加され、コンパレータ３１５からパルスＳ２５が出力される（図１２（ｉ））。
そして、時刻ｔ４において、コンパレータ３１６からパルスＳ２６が出力されると、そのパルスＳ２６はモノマルチバイブレータ３１８に入力されるとともに、フリップフロップ３１９のクロック端子に入力され、モノマルチバイブレータ３１８からパルスＳ２８が出力される（図１２（ｋ））。そして、モノマルチバイブレータ３１８から出力されたパルスＳ２８は、フリップフロップ３２０のＤ端子に入力される。
また、時刻ｔ５において、コンパレータ３１５からパルスＳ２５が出力されると、そのパルスＳ２５はモノマルチバイブレータ３１７に入力されるとともに、フリップフロップ３２０のクロック端子に入力され、モノマルチバイブレータ３１７からパルスＳ２７が出力される（図１２（ｊ））。そして、モノマルチバイブレータ３１７から出力されたパルスＳ２７は、フリップフロップ３１９のＤ端子に入力される。
ここで、時刻ｔ４において、モノマルチバイブレータ３１８から出力されたパルスＳ２８がフリップフロップ３２０のＤ端子に入力された時には、フリップフロップ３２０のクロック端子にはコンパレータ３１５からのパルスＳ２５が入力されないので、モノマルチバイブレータ３１８から出力されたパルスＳ２８がフリップフロップ３２０に取り込まれることはなく、コンパレータ３１６からのパルスＳ２６を無効化することができる。
そして、時刻ｔ５において、フリップフロップ３２０のクロック端子にはコンパレータ３１５からのパルスＳ２５が入力され、モノマルチバイブレータ３１８から出力されたパルスＳ２８がフリップフロップ３２０に取り込まれることで、フリップフロップ３２０の出力がロウレベルからハイレべルに変化する（図１２（ｌ））。そして、フリップフロップ３２０の出力がロウレベルからハイレべルに変化すると、モノマルチバイブレータ３２１からクリア信号がフリップフロップ３１９、３２０、３２２に出力される（図１２（ｎ））。そして、モノマルチバイブレータ３２１からクリア信号がフリップフロップ３１９、３２０、３２２に出力されると、フリップフロップ３１９、３２０、３２２の出力がロウレベルからハイレべルに変化し（図１２（ｌ）、図１２（ｍ）、図１２（ｏ））、送信側の制御信号Ｓ２１の立ち下がりエッジが復元された制御信号Ｓ２９を受信側で生成することができる（図１２（ｏ））。
そして、時刻ｔ６において、図１の昇降圧コンバータ用インテリジェントパワーモジュールの主端子やボンディングワイヤを流れる主回路電流によって、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９には外部磁束Φｏが鎖交する（図１２（ａ））。
そして、外部磁束Φｏが、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９に鎖交すると、セット用２次コイル第１巻線パターン１３９、第２巻線パターン１５４およびリセット用２次コイル第２巻線パターン１３４、第２巻線パターン１５９には外部磁束Φｏによる起電圧が発生するが（図１２（ｄ）、図１２（ｅ）、図１２（ｆ）、図１２（ｇ））、これらの起電圧は打ち消し合わされるため、コンパレータ３１５、３１６からパルスＳ２５、Ｓ２６が出力されることはない（図１２（ｈ）、図１２（ｉ））。
図１３は、本発明の第３実施形態に係る昇降圧コンバータ用インテリジェントパワーモジュールの実装状態を示す断面図である。
図１３において、放熱の役割を行う銅ベース７１上には、絶縁用セラミックス基板７２を介して、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂが実装されている。そして、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂは、ボンディングワイヤ７４ａ〜７４ｃを介して互いに接続されるとともに、主回路電流の取り出しを行う主端子７７に接続されている。また、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂ上には、ＩＧＢＴのゲート駆動および監視を行う回路基板７５が配置され、ＩＧＢＴチップ７３ａ、ＦＷＤチップ７３ｂおよび回路基板７５はモールド樹脂７６にて封止されている。ここで、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂは、負荷へ流入する電流を通電および遮断するスイッチング素子を構成することができ、上アーム用および下アーム用として動作するようにスイッチング素子を直列に接続することができる。また、回路基板７５には、スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路を設けることができる。
図１３において、放熱の役割を行う銅ベース７１上には、絶縁用セラミックス基板７２を介して、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂが実装されている。そして、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂは、ボンディングワイヤ７４ａ〜７４ｃを介して互いに接続されるとともに、主回路電流の取り出しを行う主端子７７に接続されている。また、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂ上には、ＩＧＢＴのゲート駆動および監視を行う回路基板７５が配置され、ＩＧＢＴチップ７３ａ、ＦＷＤチップ７３ｂおよび回路基板７５はモールド樹脂７６にて封止されている。ここで、ＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂは、負荷へ流入する電流を通電および遮断するスイッチング素子を構成することができ、上アーム用および下アーム用として動作するようにスイッチング素子を直列に接続することができる。また、回路基板７５には、スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路を設けることができる。
そして、主回路電流は、主端子７７のみならず、主端子７７とＩＧＢＴチップ７３ａおよびＦＷＤチップ７３ｂを接続するボンディングワイヤ７４ａ〜７４ｃにも流れるが、ボンディングワイヤ７４ａ〜７４ｃは回路基板７５の直近に配置されるので、ボンディングワイヤ７４ａ〜７４ｃを流れる主回路電流で生成される磁界による影響の方が大きい。この主回路電流は、通常の運転時には、最高でも２５０Ａ程度であるが、例えば発進時あるいは、空転後の負荷等では、９００Ａ以上流れる場合が有る。
ここで、車体筐体に接地される制御回路側と、高圧となる上アーム側および下アーム側との間には、空芯型絶縁トランスがそれぞれ介挿され、制御回路では、空芯型絶縁トランスを用いて上アーム側および下アーム側と電気的に絶縁しながら信号の授受が行われる。そして、空芯型絶縁トランスの２次巻線には、２次巻線を鎖交する外部磁束による起電圧を打ち消し合うとともに、２次巻線を鎖交する信号磁束による起電圧を強め合うよう構成された複数の巻線を設けることができる。
これにより、ＩＧＢＴチップ７３ａ、ＦＷＤチップ７３ｂおよび主端子７７を電気的に接続するボンディングワイヤ７４ａ〜７４ｃに主回路の大電流が流れた場合でも、空芯型絶縁トランスの受信側である２次巻線の出力電圧における信号レベルを主回路電流によるノイズレベルに対して十分大きくすることが可能となり、空芯型絶縁トランスを用いた場合においても、誤動作の無い信号伝達が可能となる。
また、空芯型絶縁トランスとして、パルス信号の立ち上がり側を伝送するセット用絶縁トランスと、パルス信号の立ち下がり側を伝送するリセット用絶縁トランスとを設け、パルス信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス電流を１次側で生成し、セット用絶縁トランスおよびリセット用絶縁トランスをそれぞれ介してパルス信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス電流を伝送した後に、２次側で元のパルス信号を復元することができる。
これにより、パルス信号のパルス幅が長い場合においても、１次巻線および２次巻線に電流を流す期間を短くすることが可能となる。このため、１次巻線および２次巻線の導体断面積が小さくなった場合においても、１次巻線および２次巻線に流れる平均電流を許容直流電流以下にすることができ、ジュール熱に起因する１次巻線および２次巻線の溶断を防止することができる。
１ 制御回路
２ 上アーム
３ 下アーム
４ ＣＰＵ
５、６ ＩＧＢＴ
７、８ ゲートドライバＩＣ
ＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３ 空芯型絶縁トランス
ＤＵ１、ＤＵ２、ＤＤ１、ＤＤ２ ダイオード
ＲＵ１、ＲＵ２、ＲＤ１、ＲＤ２ 抵抗
ＣＵ、ＣＤ ＰＷＭ変換器
ＫＵ１、ＫＤ１ 変換回路
ＰＵ１、ＰＤ１ 復元回路
Ｍ１１ １次巻線
Ｍ２１ ２次巻線の第１巻線
Ｍ２２ ２次巻線の第２巻線
１１ａ、２１ａ、１１ｂ、２１ｂ、１３１、１５１ 基板
１２ａ、２２ａ、１２ｂ、２２ｂ、１３２、１５２、１３７、１５７ 引き出し配線層
１３ａ、２３ａ、１３ｂ、２３ｂ、１３３、１５３、１３８、１５８ 引き出し部
１４ａ、１４ｂ、５５ａ、１３４、１５４ １次コイルパターン
１５ａ、１５ｂ、５７、１３５、１５５、１４０、１６０ 平坦化膜
１６ａ、１６ｂ、５３、１３６、１５６、１４１、１６１ 絶縁層
１７ａ、２４ａ、１７ｂ、２４ｂ、６０ａ ２次コイルパターン
１８ａ、２５ａ、１８ｂ、２５ｂ、６２、１４３、１６３ 保護膜
１３４ リセット用２次コイル第２巻線パターン
１５９ リセット用２次コイル第１巻線パターン
１３９ セット用２次コイル第１巻線パターン
１５４ セット用２次コイル第２巻線パターン
１４２ セット用１次コイルパターン
１６２ リセット用１次コイルパターン
５１ 半導体基板
５２ 引き出し拡散層
５４、５６、５８、６１ レジストパターン
５４ａ、５７ａ、５８ａ 開口部
５５、６０ 導電膜
５９ 分離層
７１ 銅ベース
７２ 絶縁用セラミックス基板
７３ａ ＩＧＢＴチップ
７３ｂ ＦＷＤチップ
７４ａ〜７４ｃ ボンディングワイヤ
７５ 回路基板
７６ モールド樹脂
７７ 主端子
２０１、３０１ 遅延素子
２０２、３０２ 排他的論理和回路
２０３、３０３ インバータ
２０４、２０５、３０４、３０５ 論理積回路
２０６、２０８、２１１、２１２、２１３、２１９、３０６、３０８、３１１、３１２、３１３、３１９ 抵抗
２０７、２０９、３０７、３０９ Ｎチャンネル電界効果型トランジスタ
２１０、３１０ セット用絶縁トランス
２１１、３１１ リセット用絶縁トランス
２１５、２１６、３１５、３１６ コンパレータ
２１７、３１９、３２０、３２２ フリップフロップ
３１７、３１８、３２１ モノマルチバイブレータ
２ 上アーム
３ 下アーム
４ ＣＰＵ
５、６ ＩＧＢＴ
７、８ ゲートドライバＩＣ
ＴＵ１〜ＴＵ３、ＴＤ１〜ＴＤ３ 空芯型絶縁トランス
ＤＵ１、ＤＵ２、ＤＤ１、ＤＤ２ ダイオード
ＲＵ１、ＲＵ２、ＲＤ１、ＲＤ２ 抵抗
ＣＵ、ＣＤ ＰＷＭ変換器
ＫＵ１、ＫＤ１ 変換回路
ＰＵ１、ＰＤ１ 復元回路
Ｍ１１ １次巻線
Ｍ２１ ２次巻線の第１巻線
Ｍ２２ ２次巻線の第２巻線
１１ａ、２１ａ、１１ｂ、２１ｂ、１３１、１５１ 基板
１２ａ、２２ａ、１２ｂ、２２ｂ、１３２、１５２、１３７、１５７ 引き出し配線層
１３ａ、２３ａ、１３ｂ、２３ｂ、１３３、１５３、１３８、１５８ 引き出し部
１４ａ、１４ｂ、５５ａ、１３４、１５４ １次コイルパターン
１５ａ、１５ｂ、５７、１３５、１５５、１４０、１６０ 平坦化膜
１６ａ、１６ｂ、５３、１３６、１５６、１４１、１６１ 絶縁層
１７ａ、２４ａ、１７ｂ、２４ｂ、６０ａ ２次コイルパターン
１８ａ、２５ａ、１８ｂ、２５ｂ、６２、１４３、１６３ 保護膜
１３４ リセット用２次コイル第２巻線パターン
１５９ リセット用２次コイル第１巻線パターン
１３９ セット用２次コイル第１巻線パターン
１５４ セット用２次コイル第２巻線パターン
１４２ セット用１次コイルパターン
１６２ リセット用１次コイルパターン
５１ 半導体基板
５２ 引き出し拡散層
５４、５６、５８、６１ レジストパターン
５４ａ、５７ａ、５８ａ 開口部
５５、６０ 導電膜
５９ 分離層
７１ 銅ベース
７２ 絶縁用セラミックス基板
７３ａ ＩＧＢＴチップ
７３ｂ ＦＷＤチップ
７４ａ〜７４ｃ ボンディングワイヤ
７５ 回路基板
７６ モールド樹脂
７７ 主端子
２０１、３０１ 遅延素子
２０２、３０２ 排他的論理和回路
２０３、３０３ インバータ
２０４、２０５、３０４、３０５ 論理積回路
２０６、２０８、２１１、２１２、２１３、２１９、３０６、３０８、３１１、３１２、３１３、３１９ 抵抗
２０７、２０９、３０７、３０９ Ｎチャンネル電界効果型トランジスタ
２１０、３１０ セット用絶縁トランス
２１１、３１１ リセット用絶縁トランス
２１５、２１６、３１５、３１６ コンパレータ
２１７、３１９、３２０、３２２ フリップフロップ
３１７、３１８、３２１ モノマルチバイブレータ
Claims (6)
- パルス信号の立ち上がり側を伝送するセット用絶縁トランスと、
パルス信号の立ち下がり側を伝送するリセット用絶縁トランスとを備え、
前記セット用絶縁トランスの２次巻線およびリセット用絶縁トランスの２次巻線には、前記２次巻線を鎖交する外部磁束による起電圧を打ち消し合うとともに、前記２次巻線を鎖交する信号磁束による起電圧を強め合うよう構成された複数の巻線が少なくとも設けられていることを特徴とする空芯型絶縁トランス。 - 前記セット用絶縁トランスには、セット用１次巻線、セット用２次巻線の第１巻線およびセット用２次巻線の第２巻線とが設けられ、
前記リセット用絶縁トランスには、リセット用１次巻線、リセット用２次巻線の第１巻線およびリセット用２次巻線の第２巻線とが設けられ、
前記セット用１次巻線、前記セット用２次巻線の第１巻線および前記リセット用２次巻線の第２巻線とが同軸状に配置されるとともに、前記リセット用１次巻線、前記リセット用２次巻線の第１巻線および前記セット用２次巻線の第２巻線とが同軸状に配置されていることを特徴とする請求項１記載の空芯型絶縁トランス。 - 前記セット用２次巻線の第１巻線および前記リセット用２次巻線の第２巻線の巻き方向が互いに相違し、前記リセット用２次巻線の第１巻線および前記セット用２次巻線の第２巻線の巻き方向が互いに相違することを特徴とする請求項２記載の空芯型絶縁トランス。
- パルス信号の立ち上がりエッジおよび立ち下がりエッジに応じたパルス電流を生成する変換回路と、
前記パルス信号の立ち上がりエッジに応じたパルス電流を伝送するセット用絶縁トランスと、
前記パルス信号の立ち下がりエッジに応じたパルス電流を伝送するリセット用絶縁トランスと、
前記セット用絶縁トランスの２次巻線および前記リセット用絶縁トランスの２次巻線に発生する電圧パルスのレベルに基づいて前記パルス信号を復元する復元回路とを備え、
前記セット用絶縁トランスの２次巻線およびリセット用絶縁トランスの２次巻線には、前記２次巻線を鎖交する外部磁束による起電圧を打ち消し合うとともに、前記２次巻線を鎖交する信号磁束による起電圧を強め合うよう構成された複数の巻線が少なくとも設けられていることを特徴とする空芯型絶縁トランスを用いた信号伝送回路。 - 前記セット用絶縁トランスには、セット用１次巻線、セット用２次巻線の第１巻線およびセット用２次巻線の第２巻線とが設けられ、
前記リセット用絶縁トランスには、リセット用１次巻線、リセット用２次巻線の第１巻線およびリセット用２次巻線の第２巻線とが設けられ、
前記セット用１次巻線、前記セット用２次巻線の第１巻線および前記リセット用２次巻線の第２巻線とが同軸状に配置されるとともに、前記リセット用１次巻線、前記リセット用２次巻線の第１巻線および前記セット用２次巻線の第２巻線とが同軸状に配置され、
前記セット用２次巻線にて検出されるセット側受信電圧がセット用判定閾値に到達する時刻と、前記リセット用２次巻線にて検出されるリセット側受信電圧がリセット用判定閾値に到達する時刻とを比較する比較回路と、
前記セット用判定閾値または前記リセット用判定閾値にそれぞれ到達する時刻が早い方のセット側受信電圧またはリセット側受信電圧を有効とする判定回路をさらに備えることを特徴とする請求項４記載の空芯型絶縁トランスを用いた信号伝送回路。 - 負荷へ流入する電流を通電および遮断するスイッチング素子と、
前記スイッチング素子の導通および非導通を指示する制御信号を生成する制御回路と、
前記制御信号に基づいて前記スイッチング素子の制御端子を駆動する駆動回路と、
前記制御信号の立ち上がりエッジに応じたパルス電流を前記駆動回路側に伝送するセット用絶縁トランスと、
前記制御信号の立ち下がりエッジに応じたパルス電流を前記駆動回路側に伝送するリセット用絶縁トランスとを備え、
前記セット用絶縁トランスの２次巻線およびリセット用絶縁トランスの２次巻線には、前記２次巻線を鎖交する外部磁束による起電圧を打ち消し合うとともに、前記２次巻線を鎖交する信号磁束による起電圧を強め合うよう構成された複数の巻線が少なくとも設けられていることを特徴とする電力変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007118187A JP4894604B2 (ja) | 2007-04-27 | 2007-04-27 | 空芯型絶縁トランス、空芯型絶縁トランスを用いた信号伝送回路および電力変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007118187A JP4894604B2 (ja) | 2007-04-27 | 2007-04-27 | 空芯型絶縁トランス、空芯型絶縁トランスを用いた信号伝送回路および電力変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008277484A true JP2008277484A (ja) | 2008-11-13 |
| JP4894604B2 JP4894604B2 (ja) | 2012-03-14 |
Family
ID=40055110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007118187A Expired - Fee Related JP4894604B2 (ja) | 2007-04-27 | 2007-04-27 | 空芯型絶縁トランス、空芯型絶縁トランスを用いた信号伝送回路および電力変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4894604B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010130780A (ja) * | 2008-11-27 | 2010-06-10 | Toyota Motor Corp | 電気絶縁型スイッチング素子駆動装置 |
| JP2010252421A (ja) * | 2009-04-10 | 2010-11-04 | Fuji Electric Systems Co Ltd | 信号伝送回路及び電力変換装置 |
| JP2013097963A (ja) * | 2011-10-31 | 2013-05-20 | Panasonic Corp | プラズマ発生装置 |
| WO2015076014A1 (ja) | 2013-11-22 | 2015-05-28 | 富士電機株式会社 | パワー半導体モジュールのドライブ制御方式およびパワー半導体モジュールの制御回路 |
| JP2016111374A (ja) * | 2014-12-01 | 2016-06-20 | 富士電機株式会社 | 信号伝達装置 |
| JP2016127162A (ja) * | 2015-01-05 | 2016-07-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US9438230B2 (en) | 2013-07-30 | 2016-09-06 | Panasonic Intellectual Property Management Co., Ltd. | Gate drive circuit |
| KR101864627B1 (ko) * | 2017-03-13 | 2018-06-07 | 엘에스산전 주식회사 | 회로차단기의 전기량 검출 신호 처리 회로 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6413502B2 (ja) | 2014-08-29 | 2018-10-31 | 富士電機株式会社 | アラーム処理回路 |
| US9828971B2 (en) | 2014-11-20 | 2017-11-28 | General Electric Company | System and method for optimizing wind turbine operation |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257436U (ja) * | 1985-09-28 | 1987-04-09 | ||
| JPH02146965A (ja) * | 1988-11-24 | 1990-06-06 | Nippon Electric Ind Co Ltd | ゲート・ドライブ回路 |
| JPH07307653A (ja) * | 1994-05-13 | 1995-11-21 | Nippon Steel Corp | スイッチング素子駆動回路 |
| JPH07335444A (ja) * | 1994-06-13 | 1995-12-22 | Hitachi Media Electron:Kk | 高圧トランス |
| JPH10107708A (ja) * | 1996-10-01 | 1998-04-24 | Tokimec Inc | データアクセス装置 |
| JP2004348636A (ja) * | 2003-05-26 | 2004-12-09 | Mitsubishi Electric Corp | 照合処理装置及び端末装置及びリーダライタ装置 |
| JP2005051021A (ja) * | 2003-07-28 | 2005-02-24 | Sharp Corp | 磁気結合素子、及びそれを用いた電子機器 |
| JP2005184891A (ja) * | 2003-12-16 | 2005-07-07 | Toyota Motor Corp | 電力変換装置およびそれを備えた自動車 |
| JP2006054933A (ja) * | 2004-08-10 | 2006-02-23 | Hitachi Ltd | インバータ装置 |
| JP2006286884A (ja) * | 2005-03-31 | 2006-10-19 | Tdk Corp | コモンモードチョークコイル |
| JP2007234896A (ja) * | 2006-03-01 | 2007-09-13 | Toyota Motor Corp | 信号伝達装置 |
| JP2007250891A (ja) * | 2006-03-16 | 2007-09-27 | Fuji Electric Device Technology Co Ltd | パワーエレクトロニクス機器 |
-
2007
- 2007-04-27 JP JP2007118187A patent/JP4894604B2/ja not_active Expired - Fee Related
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6257436U (ja) * | 1985-09-28 | 1987-04-09 | ||
| JPH02146965A (ja) * | 1988-11-24 | 1990-06-06 | Nippon Electric Ind Co Ltd | ゲート・ドライブ回路 |
| JPH07307653A (ja) * | 1994-05-13 | 1995-11-21 | Nippon Steel Corp | スイッチング素子駆動回路 |
| JPH07335444A (ja) * | 1994-06-13 | 1995-12-22 | Hitachi Media Electron:Kk | 高圧トランス |
| JPH10107708A (ja) * | 1996-10-01 | 1998-04-24 | Tokimec Inc | データアクセス装置 |
| JP2004348636A (ja) * | 2003-05-26 | 2004-12-09 | Mitsubishi Electric Corp | 照合処理装置及び端末装置及びリーダライタ装置 |
| JP2005051021A (ja) * | 2003-07-28 | 2005-02-24 | Sharp Corp | 磁気結合素子、及びそれを用いた電子機器 |
| JP2005184891A (ja) * | 2003-12-16 | 2005-07-07 | Toyota Motor Corp | 電力変換装置およびそれを備えた自動車 |
| JP2006054933A (ja) * | 2004-08-10 | 2006-02-23 | Hitachi Ltd | インバータ装置 |
| JP2006286884A (ja) * | 2005-03-31 | 2006-10-19 | Tdk Corp | コモンモードチョークコイル |
| JP2007234896A (ja) * | 2006-03-01 | 2007-09-13 | Toyota Motor Corp | 信号伝達装置 |
| JP2007250891A (ja) * | 2006-03-16 | 2007-09-27 | Fuji Electric Device Technology Co Ltd | パワーエレクトロニクス機器 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010130780A (ja) * | 2008-11-27 | 2010-06-10 | Toyota Motor Corp | 電気絶縁型スイッチング素子駆動装置 |
| JP4640495B2 (ja) * | 2008-11-27 | 2011-03-02 | トヨタ自動車株式会社 | 電気絶縁型スイッチング素子駆動装置 |
| DE112009003600B4 (de) * | 2008-11-27 | 2012-10-18 | Toyota Jidosha K.K. | Elektrisch isolierte Schaltelementansteuerungsvorrichtung |
| JP2010252421A (ja) * | 2009-04-10 | 2010-11-04 | Fuji Electric Systems Co Ltd | 信号伝送回路及び電力変換装置 |
| JP2013097963A (ja) * | 2011-10-31 | 2013-05-20 | Panasonic Corp | プラズマ発生装置 |
| US9438230B2 (en) | 2013-07-30 | 2016-09-06 | Panasonic Intellectual Property Management Co., Ltd. | Gate drive circuit |
| WO2015076014A1 (ja) | 2013-11-22 | 2015-05-28 | 富士電機株式会社 | パワー半導体モジュールのドライブ制御方式およびパワー半導体モジュールの制御回路 |
| US9768763B2 (en) | 2013-11-22 | 2017-09-19 | Fuji Electric Co., Ltd. | Drive control method of power semiconductor module and control circuit of power semiconductor module |
| JP2016111374A (ja) * | 2014-12-01 | 2016-06-20 | 富士電機株式会社 | 信号伝達装置 |
| JP2016127162A (ja) * | 2015-01-05 | 2016-07-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR101864627B1 (ko) * | 2017-03-13 | 2018-06-07 | 엘에스산전 주식회사 | 회로차단기의 전기량 검출 신호 처리 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4894604B2 (ja) | 2012-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4894604B2 (ja) | 空芯型絶縁トランス、空芯型絶縁トランスを用いた信号伝送回路および電力変換装置 | |
| JP4918795B2 (ja) | パワーエレクトロニクス機器 | |
| JP2007250891A (ja) | パワーエレクトロニクス機器 | |
| US20080266042A1 (en) | Transformer unit, and power converting device | |
| JP4900019B2 (ja) | 絶縁トランスおよび電力変換装置 | |
| JP5076725B2 (ja) | 絶縁トランスおよび電力変換装置 | |
| US20210006167A1 (en) | Magnetically coupled galvanically isolated communication using lead frame | |
| CN103081332B (zh) | 功率半导体模块、电力转换装置及铁路车辆 | |
| US20090230938A1 (en) | Electric Power Conversion Apparatus | |
| JPWO2010113383A1 (ja) | 半導体装置 | |
| KR100742104B1 (ko) | 리드 프레임과 리드 프레임을 포함하는 집적회로 패키지 | |
| JP2010263671A (ja) | 電力変換装置 | |
| JP2005143215A (ja) | Ｄｃ−ｄｃコンバータ装置 | |
| WO2014135209A1 (en) | Apparatus for high side transistor bridge driver | |
| JP2008288809A (ja) | ノイズ除去回路、絶縁トランスを用いた信号伝送回路および電力変換装置 | |
| JP2010206754A (ja) | 信号伝送回路及び電力変換装置 | |
| JP6838297B2 (ja) | 電力変換装置 | |
| Biskoping et al. | Galvanically isolated driver using an integrated power-and signal-transformer | |
| JP2005124262A (ja) | リアクトルユニット及び電力変換装置 | |
| JP4857967B2 (ja) | パワーエレクトロニクス機器 | |
| JP2846792B2 (ja) | 混成集積回路装置 | |
| CN115461977A (zh) | 能量转换器 | |
| JP2001167941A (ja) | 電子部品のコイルの構造 | |
| JP2000116136A (ja) | 整流回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20091112 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091112 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100316 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110829 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110906 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111006 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111129 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111212 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4894604 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150106 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |