CN114597216A - 具有升高的延伸区和半导体鳍片的晶体管 - Google Patents

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M·A·赫尔姆
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Abstract

本申请涉及具有升高的延伸区和半导体鳍片的晶体管。本发明提供设备以及形成类似晶体管的方法，所述设备具有连接在电压节点与负载节点之间的晶体管，其中所述晶体管包括：介电材料，其上覆半导体材料，所述半导体材料包括鳍片且具有第一导电类型；导体，其上覆所述介电材料；第一延伸区基底和第二延伸区基底，其形成在所述半导体材料中且具有第二导电类型；第一延伸区竖板和第二延伸区竖板，其形成为上覆相应第一延伸区基底和相应第二延伸区基底且具有所述第二导电类型；以及第一源极/漏极区和第二源极/漏极区，其形成在相应第一延伸区竖板和相应第二延伸区竖板中且具有呈比其相应延伸区竖板更高的导电水平的所述第二导电类型。

Description

具有升高的延伸区和半导体鳍片的晶体管
技术领域
本公开大体上涉及集成电路，且确切地说，在一或多个实施例中，本公开涉及具有升高的延伸区和半导体鳍片的晶体管，以及含有这类晶体管的设备和形成这类晶体管的方法。
背景技术
集成电路装置横跨广泛范围的电子装置。一种特定类型包括存储器装置，时常简称为存储器。通常提供存储器装置作为计算机或其它电子装置中的内部件、半导体、集成电路装置。存在许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器已发展成用于广泛范围的电子应用的受欢迎的非易失性存储器源。快闪存储器通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷陷阱)或其它物理现象(例如，相变或偏振)进行编程(其通常称为写入)，存储器单元的临限电压(Vt)的变化确定了每一存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包括个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可拆卸式存储器模块，且非易失性存储器的使用在持续扩增。
NAND快闪存储器为常用类型的快闪存储器装置，如此称谓的原因在于布置基本存储器单元配置的逻辑形式。通常，用于NAND快闪存储器的存储器单元阵列布置成使得阵列中的一行中的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列中的列包括在一对选择栅极(例如源极选择晶体管与漏极选择晶体管)之间串联连接在一起的存储器单元串(通常称为NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。使用存储器单元串与源极之间和/或存储器单元串与数据线之间的超过一个选择栅极的变型是已知的。
在存储器装置中，存储器单元的存取(例如，编程存储器单元)通常利用传递到那些存储器单元的控制栅极的高电压电平，其可能超过20V。门控这类电压电平通常依赖于具有高击穿电压的晶体管，例如场效应晶体管(FET)。一种用于创建具有高击穿电压的晶体管的技术使用晶体管的源极/漏极区与控制栅极之间的轻掺杂区。这一区时常称为延伸区。这类晶体管通常需要其上制造有集成电路装置的衬底具有相对较高水平的表面积。
发明内容
在一个方面中，本公开涉及一种设备，其包含：电压节点；负载节点；以及晶体管，其连接在电压节点与负载节点之间，所述晶体管包含：半导体，其上覆衬底，其中半导体包含上覆所述衬底的多个鳍片，且其中半导体具有第一导电类型；第一介电质的多个插塞，其中第一介电质的多个插塞中的每一插塞形成在半导体的多个鳍片中的一对鳍片之间；第二介电质，其上覆半导体；导体，其上覆第二介电质；第一延伸区基底，其形成在半导体中且延伸超出导体的第一边缘，其中第一延伸区基底具有与第一导电类型不同的第二导电类型；第二延伸区基底，其形成在半导体中且延伸超出导体的与所述导体的第一边缘相对的第二边缘，其中第二延伸区基底具有第二导电类型；第一延伸区竖板，其形成为上覆第一延伸区基底且具有第二导电类型；第二延伸区竖板，其形成为上覆第二延伸区基底且具有第二导电类型；第一源极/漏极区，其形成在第一延伸区竖板中且连接到电压节点，其中第一源极/漏极区具有第二导电类型且具有大于第一延伸区竖板的导电水平的导电水平；以及第二源极/漏极区，其形成在第二延伸区竖板中且连接到负载节点，其中第二源极/漏极区具有第二导电类型且具有大于第二延伸区竖板的导电水平的导电水平。
在另一个方面中，本公开涉及一种存储器，其包含：存储器单元阵列；多个存取线，多个存取线中的每一存取线通常连接到存储器单元阵列中的相应多个存储器单元的控制栅极；以及驱动器电路系统，其包含多个晶体管，其中多个晶体管中的每一晶体管具有连接到多个存取线中的相应存取线的第一源极/漏极区；其中多个晶体管中的特定晶体管包含：半导体，其上覆衬底，其中半导体包含上覆所述衬底的多个鳍片，且其中半导体具有第一导电类型；第一介电质的多个插塞，其中第一介电质的多个插塞中的每一插塞形成在半导体的多个鳍片中的一对鳍片之间；第二介电质，其上覆半导体；导体，其上覆第二介电质；第一延伸区基底，其形成在半导体中且延伸超出导体的第一边缘，其中第一延伸区基底具有与第一导电类型不同的第二导电类型；第二延伸区基底，其形成在半导体中且延伸超出导体的与所述导体的第一边缘相对的第二边缘，其中第二延伸区基底具有第二导电类型；第一延伸区竖板，其形成为上覆第一延伸区基底且具有第二导电类型；第二延伸区竖板，其形成为上覆第二延伸区基底且具有第二导电类型；第一源极/漏极区，其形成在第一延伸区竖板中且连接到电压节点，其中第一源极/漏极区具有第二导电类型且具有大于第一延伸区竖板的导电水平的导电水平；以及第二源极/漏极区，其形成在第二延伸区竖板中且连接到负载节点，其中第二源极/漏极区具有第二导电类型且具有大于第二延伸区竖板的导电水平的导电水平。
在其它方面中，本公开涉及一种形成晶体管的方法，其包含：形成具有第一导电类型的半导体；将半导体图案化以界定半导体的多个鳍片；形成第一介电质的多个插塞，其中第一介电质的多个插塞中的每一插塞位于半导体的多个鳍片中的所述半导体的一对鳍片之间；形成上覆半导体的第二介电质；形成上覆第二介电质的导体；将导体图案化以界定晶体管的栅极堆叠；在半导体中形成第一延伸区基底和第二延伸区基底，其中第一延伸区基底和第二延伸区基底各自具有与第一导电类型不同的第二导电类型；形成上覆第一延伸区基底的第一延伸区竖板，其中第一延伸区竖板具有第二导电类型；形成上覆第二延伸区基底的第二延伸区竖板，其中第二延伸区竖板具有第二导电类型；在第一延伸区竖板中形成第一源极/漏极区，其中第一源极/漏极区具有第二导电类型且具有大于第一延伸区竖板的导电水平的导电水平；以及在第二延伸区竖板中形成第二源极/漏极区，其中第二源极/漏极区具有第二导电类型且具有大于第二延伸区竖板的导电水平的导电水平。
附图说明
图1为根据实施例的作为电子系统的一部分与处理器通信的存储器的简化框图。
图2A至2C为如可用于参考图1所描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3A为如可用于参考图1所描述的类型的存储器装置中的存储器单元阵列和串驱动器的一部分的示意图。
图3B为如可用于参考图1所描述的类型的存储器中的串驱动器的一个实例的一部分的示意图。
图3C为如可用于参考图1所描述的类型的存储器中的串驱动器的另一实例的一部分的示意图。
图4A为相关技术的晶体管的平面图。
图4B为图4A的晶体管的横截面图。
图5A为根据实施例的晶体管的平面图。
图5B为图5A的晶体管的横截面图。
图6A为根据实施例的晶体管的平面图。
图6B至6E为图6A的晶体管的横截面图。
图7A至7M为根据实施例的在各种制造状态下的图5B的晶体管的横截面图。
图8A至8B为根据其它实施例的晶体管的横截面图。
图9A至9B为根据实施例的具有鳍片的半导体的透视图。
图10为根据实施例的形成晶体管的方法的流程图。
图11概念地描绘根据实施例的连接到多个存储器单元块的存取线的串驱动器的一部分的连接。
具体实施方式
在以下详细描述中，参考形成本发明的一部分的附图，且其中借助于说明展示特定实施例。在图式中，在整个若干视图中，相同参考标号描述大体上类似的组件。在不脱离本公开的范围的情况下，可利用其它实施例，且可作出结构、逻辑和电性改变。因此，以下详细描述不应视为具有限制意义。
本文中所使用的术语“半导体”可指例如材料层、晶片或衬底，且包括任何基础半导体结构。“半导体”应理解为包括蓝宝石上硅(SOS)技术、绝缘层上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基础半导体结构支撑的外延硅层，以及所属领域的技术人员熟知的其它半导体结构。此外，当在以下描述中参考半导体时，可能已利用先前工艺步骤在基础半导体结构中形成区/结，且术语半导体可包括含有这类区/结的下伏层。
除非另外从上下文显而易见，否则如本文中所使用的术语“导电(conductive)”以及其各种相关形式(例如conduct、conductively、conducting、conduction、conductivity等)是指电学上的导电。类似地，除非另外从上下文显而易见，否则如本文中所使用的术语“连接(connecting)”以及其各种相关形式(例如connect、connected、connection等)是指电连接。
在本文中认识到，即使在值可能预期相等的情况下，工业加工和操作的可变性和精确性仍可能会引起与其预期值的差异。这些可变性和精确性将通常取决于集成电路装置的制造和操作中所利用的技术。因此，如果值预期相等，那么认为那些值相等而不考虑其所得值。
图1为根据实施例的作为呈电子系统的形式的第三设备的一部分与呈处理器130的形式的第二设备通信的呈存储器(例如，存储器装置)100的形式的第一设备的简化框图。电子系统的一些实例包括个人计算机、个人数字助理(PDA)、数字相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话等。处理器130(例如，存储器装置100外部的控制器)可能是存储器控制器或其它外部主机装置。
存储器装置100包括可逻辑地布置成行和列的存储器单元阵列104。逻辑行中的存储器单元共同地连接到同一存取线(统称为字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(统称为位线)。单个存取线可能与存储器单元的超过一个逻辑行相关联且单个数据线可能与超过一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够编程为至少两个目标数据状态中的一个。
提供行解码电路系统108和列解码电路系统110以对地址信号进行解码。接收地址信号且对其进行解码以存取存储器单元阵列104。存储器装置100还包括输入/输出(I/O)控制电路112，以管理将命令、地址和数据输入到存储器装置100以及从存储器装置100输出数据和状态信息。地址寄存器114与I/O控制电路112和行解码电路108及列解码电路110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统112和控制逻辑116通信以锁存传入命令。
控制器(例如，存储器装置100内部的控制逻辑116)响应于命令来控制对存储器单元阵列104的存取，且可为外部处理器130产生状态信息，即，控制逻辑116配置成对存储器单元阵列104执行存取操作(例如，感测操作[其可包括读取操作和验证操作]、编程操作和/或擦除操作)。控制逻辑116与行解码电路系统108和列解码电路系统110通信，以响应于地址来控制行解码电路系统108和列解码电路系统110。
控制逻辑116还可能与高速缓冲寄存器118通信。高速缓冲寄存器118锁存如由控制逻辑116引导的传入或传出数据以暂时存储数据，而存储器单元阵列104忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器118传递到数据寄存器120以用于传送到存储器单元阵列104；接着可将新数据从I/O控制电路112锁存在高速缓冲寄存器118中。在读取操作期间，可将数据从高速缓冲寄存器118传递到I/O控制电路112以用于输出到外部处理器130；接着可将新数据从数据寄存器120传递到高速缓冲寄存器118。高速缓冲寄存器118和/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成所述页缓冲器的一部分)。页缓冲器可进一步包括感测装置(图1中未展示)，以例如通过感测连接到存储器单元阵列104的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可与I/O控制电路112和控制逻辑116通信以锁存状态信息以用于输出到处理器130。
存储器装置100在控制逻辑116处通过控制链路132从处理器130接收控制信号。控制信号可包括芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#和写入保护WP#。取决于存储器装置100的性质，可进一步通过控制链路132接收额外或替代的控制信号(未展示)。存储器装置100通过多路复用的输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且通过I/O总线134将数据输出到处理器130。
举例来说，可在I/O控制电路112处通过I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，且可接着将所述命令写入到命令寄存器124中。可在I/O控制电路112处通过I/O总线134的输入/输出(I/O)引脚[7:0]接收地址，且可接着将所述地址写入到地址寄存器114中。可在I/O控制电路112处通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，且可接着将所述数据写入到高速缓冲寄存器118中。可随后将数据写入到数据寄存器120中以用于编程存储器单元阵列104。对于另一实施例，可省略高速缓冲寄存器118，且可将数据直接写入到数据寄存器120中。还可通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。虽然可参考I/O引脚，但其可包括通过外部装置(例如，处理器130)实现到存储器装置100的电连接的任何导电节点，例如常用的导电衬垫或导电凸块。
所属领域的技术人员应了解，可提供额外的电路系统和信号，且已简化图1的存储器装置100。应认识到，参考图1所描述的各种块组件的功能性可不必与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的超过一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分，以执行图1的单个块组件的功能性。
此外，虽然根据各种信号的接收和输出的流行惯例来描述具体I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚(或其它I/O节点结构)。
图2A为如可用于参考图1所描述的类型的存储器中的作为存储器单元阵列104的一部分的存储器单元阵列200A(例如NAND存储器阵列)的一部分的示意图。存储器阵列200A包括存取线(例如，字线)2020到202N和数据线(例如，位线)2040到204M。存取线202可以多对一关系连接到图2A中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可形成在半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性的导电类型例如以形成p阱，或具有n型导电性例如以形成n阱。
存储器阵列200A可布置成行(各自对应于存取线202)和列(各自对应于数据线204)。每一列可包括串联连接的存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一个。每一NAND串206可连接(例如，选择性地连接)到共用源极(SRC)216且可包括存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。存储器单元2080到208N可包括期望存储数据的存储器单元，且进一步包括不期望存储数据的其它存储器单元，例如虚设存储器单元。出于充分理解可操作优点，虚设存储器单元通常不可由存储器的用户存取，且通常替代地并入到串联连接的存储器单元串中。
每一NAND串206中的存储器单元208可串联连接在选择栅极210(例如，场效应晶体管)(例如选择栅极2100到210M中的一个(例如，其可为源极选择晶体管，统称为选择栅极源极))与选择栅极212(例如，场效应晶体管)(例如，选择栅极2120到212M中的一个(例如，其可为漏极选择晶体管，统称为选择栅极漏极))之间。选择栅极2100到210M可共同地连接到选择线214，例如源极选择线(SGS)，且选择栅极2120到212M可共同地连接到选择线215，例如漏极选择线(SGD)。虽然描绘为传统的场效应晶体管，但选择栅极210和212可利用与存储器单元208类似(例如，与其相同)的结构。选择栅极210和212可表示串联连接的多个选择栅极，其中串联的每一选择栅极配置成接收相同或独立的控制信号。
每一选择栅极210的源极可连接到共用源极216。每一选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可配置成选择性地将对应NAND串206连接到共用源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到对应NAND串206的数据线204。举例来说，选择栅极2120的漏极可连接到对应NAND串2060的数据线2040。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可配置成选择性地将对应NAND串206连接到对应数据线204。每一选择栅极212的控制栅极可连接到选择线215。
图2A中的存储器阵列可为准二维存储器阵列且可具有大体平坦的结构，例如，其中共同源极216、NAND串206和数据线204在大体上平行的平面中延伸。替代地，图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可大体上垂直于含有共同源极216的平面和含有数据线204的平面延伸，所述平面可大体上平行于含有共同源极216的平面。
存储器单元208的典型构造包括可确定存储器单元的数据状态(例如，通过阈值电压的变化)的数据存储结构234(例如，浮动栅极、电荷阱或其它配置成存储电荷的结构)，和控制栅极236，如图2A中所示。数据存储结构234可包括导电结构和介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可另外具有界定的源极/漏极(例如，源极)230和界定的源极/漏极(例如，漏极)232。存储器单元208具有其连接到(且在一些情况下形成)存取线202的控制栅极236。
存储器单元208的列可为选择性地连接到给定数据线204的NAND串206或多个NAND串206。存储器单元208的行可为共同地连接到给定存取线202的存储器单元208。存储器单元208的行可(但不必)包括共同地连接到给定存取线202的所有存储器单元208。存储器单元208的行可通常划分为存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包括共同地连接到给定存取线202的所有其它存储器单元208。举例来说，共同地连接到存取线202N且选择性地连接到偶数数据线204(例如，数据线2040、2042、2044等)的存储器单元208可为存储器单元208的一个物理页(例如，偶数存储器单元)，而共同地连接到存取线202N且选择性地连接到奇数数据线204(例如，数据线2041、2043、2045等)的存储器单元208可为存储器单元208的另一物理页(例如，奇数存储器单元)。虽然在图2A中未明确地描绘数据线2043到2045，但从图式中显而易见，存储器单元阵列200A的数据线204可从数据线2040到数据线204M连续地编号。共同地连接到给定存取线202的存储器单元208的其它群组也可界定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定存取线的所有存储器单元可视为存储器单元的物理页。存储器单元的物理页(在一些实施例中，其可仍为整个行)的在单个读取操作期间读取或在单个编程操作期间编程的部分(例如，存储器单元的上部页或下部页)可视为存储器单元的逻辑页。存储器单元块可包括配置成一起被擦除的那些存储器单元，例如连接到存取线2020到202N的所有存储器单元(例如，共享共同存取线202的所有NAND串206)。除非明确地区分，否则对存储器单元的页的参考在本文中是指存储器单元的逻辑页的存储器单元。
虽然结合NAND快闪论述了图2A的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包括其它结构(例如，SONOS或配置成存储电荷的其它数据存储结构)和其它架构(例如，AND阵列、NOR阵列等)。
图2B为如可用于参考图1所描述的类型的存储器中的例如作为存储器单元阵列104的一部分的存储器单元阵列200B的一部分的另一示意图。图2B中的相同编号的元件对应于关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入可包括半导体柱的竖直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，统称为选择栅极漏极)选择性地连接到数据线2040到204M，且通过选择晶体管210(例如，其可为源极选择晶体管，统称为选择栅极源极)选择性地连接到共同源极216。多个NAND串206可选择性地连接到同一数据线204。NAND串206的子集可通过使选择线2150到215K偏置以选择性地激活各自在NAND串206与数据线204之间的特定选择晶体管212来连接到其相应数据线204。可通过使选择线214偏置来激活选择晶体管210。每一存取线202可连接到存储器阵列200B的多行存储器单元。通过特定存取线202彼此共同地连接的存储器单元的行可统称为阶层。
三维NAND存储器阵列200B可形成在外围电路系统226上方。外围电路系统226可表示用于存取存储器阵列200B的各种电路系统。外围电路226可包括互补电路元件。举例来说，外围电路226可包括形成在同一半导体衬底上的n沟道晶体管和p沟道晶体管两者，所述工艺统称为CMOS或互补金属氧化物半导体。虽然由于集成电路制造和设计的进步，CMOS通常不再利用严格的金属氧化物半导体构造，但为了方便起见保留CMOS命名。
图2C为如可用于参考图1所描述的类型的存储器中的例如作为存储器单元阵列104的一部分的存储器单元阵列200C的一部分的其它示意图。图2C中的相同编号的元件对应于如关于图2A提供的描述。存储器单元阵列200C可包括如图2A中所描绘的串联连接的存储器单元串(例如，NAND串)206、存取线(例如，字线)202、数据线(例如，位线)204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)和源极216。举例来说，存储器单元阵列200A的一部分可为存储器单元阵列200C的一部分。图2C描绘将NAND串206分组为存储器单元块250，例如存储器单元块2500到250L。存储器单元块250可为可在单个擦除操作中一起被擦除的存储器单元208的分组，有时称为擦除块。每一存储器单元块250可包括通常与单个选择线215(例如，选择线2150)相关联的那些NAND串206。存储器单元块2500的源极216可为与存储器单元块250L的源极216相同的源极。举例来说，每一存储器单元块2500到250L可通常选择性地连接到源极216。一个存储器单元块250的存取线202和选择线214和215可分别与存储器单元块2500到250L中的任何其它存储器单元块的存取线202和选择线214和215没有直接连接。
数据线2040到204M可连接(例如，选择性地连接)到可为存储器的数据缓冲器的一部分的缓冲器部分240。缓冲器部分240可对应于存储器平面(例如，存储器单元块2500到250L的集合)。缓冲器部分240可包括用于感测相应数据线204上所指示的数据值的感测电路(图2C中未展示)。
虽然图2C的存储器单元块250描绘每存储器单元块250仅一个选择线215，但存储器单元块250可包括通常与超过一个选择线215相关联的那些NAND串206。举例来说，存储器单元块2500的选择线2150可对应于图2B的存储器阵列200B的选择线2150，且图2C的存储器阵列200C的存储器单元块可进一步包括与图2B的选择线2151到215K相关联的那些NAND串206。在具有与多个选择线215相关联的NAND串206的这类存储器单元块250中，通常与单个选择线215相关联的那些NAND串206可称为存储器单元子块。每一这类存储器单元子块可响应于其相应选择线215选择性地连接到缓冲器部分240。
图3A为如可用于参考图1所描述的类型的存储器装置中且描绘本地存取线(例如，本地字线)202与全局存取线(例如，全局字线)302之间的多对一关系的存储器单元阵列和串驱动器的一部分的示意图。
如图3A中所描绘，多个存储块250可具有其通常选择性地连接到多个全局存取线302的本地存取线202。虽然图3A描绘仅存储块2500和250L(块0和块L)，但额外存储器块250可具有其通常以类似方式连接到全局存取线302的存取线202。类似地，虽然图3A仅描绘四个存取线202，但存储器块250可包括更少或更多的存取线202。
为了促进共同地耦合到给定一组全局存取线302的特定存储块250的存储器存取操作，每一存储块250可具有与其存取线202呈一对一关系的对应一组块选择晶体管354。给定存储块250的一组块选择晶体管354的控制栅极可具有其共同耦合到对应块选择线356的控制栅极。举例来说，对于存储块2500，存取线20200可通过块选择晶体管35400选择性地连接到全局存取线3020，存取线20210可通过块选择晶体管35410选择性地连接到全局存取线3021，存取线20220可通过块选择晶体管35420选择性地连接到全局存取线3022，且存取线20230可通过块选择晶体管35430选择性地连接到全局存取线3023，而块选择晶体管35400到35430响应于在块选择线3560上接收到的控制信号。存储器单元块250的块选择晶体管354可统称为串驱动器，或简称为驱动器电路系统。
图3B为如可用于参考图1所描述的类型的存储器中的串驱动器的一个实例的一部分的示意图。图3B的串驱动器的一部分描绘一个晶体管(例如，块选择晶体管354YX)，其响应于控制信号节点(例如，块选择线356X)，且连接在配置成供应电压电平的电压节点(例如，全局存取线302Y)与配置成接收电压电平的负载节点(例如，本地存取线202YX)之间。举例来说，块选择晶体管354YX可表示具有控制栅极的块选择晶体管35410，所述控制栅极连接到块选择线3560且连接在存储器单元块2500的全局存取线3021与本地存取线20210之间。块选择晶体管354YX可为高电压n型FET或nFET。
图3C为如可用于参考图1所描述的类型的存储器中的串驱动器的另一实例的一部分的示意图。图3C的串驱动器的一部分描绘两个晶体管，例如块选择晶体管354YX和块选择晶体管354Y(X+1)。块选择晶体管354YX响应于控制信号节点(例如，块选择线356X)且连接在配置成供应电压电平的电压节点(例如，全局存取线302Y)与配置成接收电压电平的负载节点(例如，本地存取线202YX)之间。举例来说，块选择晶体管354YX可表示具有控制栅极的块选择晶体管35410，所述控制栅极连接到块选择线3560且连接在存储器单元块2500的全局存取线3021与本地存取线20210之间。
块选择晶体管354Y(X+1)响应于控制信号节点(例如，块选择线356X+1)且连接在配置成供应电压电平的电压节点(例如，全局存取线302Y)与配置成接收电压电平的负载节点(例如，本地存取线202Y(X+1))之间。举例来说，块选择晶体管354Y(X+1)可表示具有控制栅极的块选择晶体管3541L，所述控制栅极连接到块选择线356L且连接在存储器单元块250L的全局存取线3021与本地存取线2021L之间。块选择晶体管354YX和354Y(X+1)可各自为高电压n型FET或nFET。
图4A为相关技术的晶体管的平面图。图4A的晶体管可由例如图3C中所描绘的示意图表示。在图4A中，晶体管形成在半导体的有源区460中。每一晶体管可形成在例如用于连接到电压节点的第一接触件478与例如用于连接到负载节点的第二接触件480之间。这类晶体管可响应于在导体464上接收到的控制信号，所述导体464可连接到(且可形成)一或多个晶体管的控制栅极。
每一有源区460可具有宽度461。距离463可表示导体464的宽度，距离465可表示导体464的边缘(例如，最近边缘)与有源区460的末端(例如，最近末端)之间的距离，距离467可表示导体464的相邻边缘之间的距离，且距离469可表示有源区460的相邻末端之间的距离。有源区460可具有等于在其末端之间的距离463、465和467的总和的长度471。
图4B为沿着线4B-4B′截取的图4A的晶体管的横截面图。图4B描绘可对应于图3C的晶体管354YX和354Y(X+1)的两个晶体管454，例如454X和454X+1。晶体管454形成为上覆半导体462(例如，在其上)。半导体462可含有单晶硅或其它半导体材料。半导体462可具有导电类型，例如，p型导电性。可在半导体462中形成隔离区476以界定图4A的有源区460。
图4B的每一晶体管454的栅极堆叠可包括形成为上覆半导体462(例如，在其上)的介电质466，和形成为上覆对应栅极介电质466(例如，在其上)的导体464。介电质466可通常由一或多种介电材料形成，而导体464可通常由一或多种导电材料形成。介电质466可对应于其对应晶体管454的栅极介电质，而导体464可对应于对应晶体管454的控制栅极。
可在半导体462中形成第一延伸区468，位于晶体管454的栅极堆叠之间。第一延伸区468可具有与半导体462的导电类型不同(例如，相对)的导电类型。继续所述实例，第一延伸区468可具有n型导电性。第一延伸区468的导电水平可称为轻掺杂，例如具有n-导电性。为了在p型衬底中产生n型导电性，掺杂剂物质可包括砷(As)、锑(Sb)、磷(P)或另一n型杂质的离子。替代地，为了在n型衬底中产生p型导电性，掺杂剂物质可包括硼(B)或另一p型杂质的离子。
可在第一延伸区468中形成第一源极/漏极区(例如，源极)470。第一源极/漏极区470可具有与第一延伸区468的导电类型相同但处于较高的导电水平的导电类型。举例来说，第一源极/漏极区470可具有n+导电性。导电水平的差异可对应于注入在半导体462中的不同含量的杂质，例如掺杂剂物质。第一源极/漏极区470的杂质含量可为第一延伸区468的杂质含量的一个数量级或超过所述杂质含量。作为一个实例，n-导电性可表示每立方厘米1E16到1E19个离子的杂质含量，而n+导电性可表示每立方厘米大于或等于1E20个离子的杂质含量。
第一接触件478可形成为连接到第一源极/漏极区470。第一接触件478可通常由一或多种导电材料形成。第一接触件478可配置成接收电压电平以提供给第一源极/漏极区470。举例来说，第一接触件478可配置成连接到图3A的全局存取线302。
可在半导体462中形成第二延伸区472，与晶体管454的每一栅极堆叠相邻。第二延伸区472可具有与半导体462的导电类型不同(例如，相对)的导电类型。继续所述实例，第二延伸区472可具有n型导电性。第二延伸区472的导电水平可称为轻掺杂，例如，具有n-导电性。
可在每一第二延伸区472中形成第二源极/漏极区(例如，漏极)474。第二源极/漏极区474可具有与第二延伸区472的导电类型相同但处于较高的导电水平的导电类型。举例来说，第二源极/漏极区474可具有n+导电性。导电水平的差异可对应于注入在半导体462中的不同含量的杂质，例如掺杂剂物质。第二源极/漏极区474的杂质含量可为第二延伸区472的杂质含量的一个数量级或超过所述杂质含量。
第二接触件480可形成为连接到每一第二源极/漏极区474。第二接触件480可通常由一或多种导电材料形成。每一第二接触件480可配置成将其第二源极/漏极区474处的电压电平提供到负载。举例来说，第二接触件480可配置成连接到图3A的本地存取线202。
图5A为根据实施例的晶体管的平面图。图5A的晶体管可由例如图3C中所描绘的示意图表示。在图5A中，可在半导体的有源区560中形成晶体管。每一晶体管可形成在例如用于连接到电压节点的第一接触件578与例如用于连接到负载节点的第二接触件580之间。这类晶体管可响应于在导体564上接收到的控制信号，所述导体564可连接到(且可形成)一或多个晶体管的控制栅极。
每一有源区560可具有宽度561。距离563可表示导体564的宽度，距离565可表示导体564的边缘(例如，最近边缘)与有源区560的末端(例如，最近末端)之间的距离，距离567可表示导体564的相邻边缘之间的距离，且距离569可表示有源区560的相邻末端之间的距离。有源区560可具有等于其末端之间的距离563、565和567中的每一个的总和的长度571。对于一些实施例，图5A的距离563和569可分别大体上等于图4A的距离463和469。
图5B为沿着线5B-5B′截取的图5A的晶体管的横截面图。图5B描绘可对应于图3C的晶体管354YX和354Y(X+1)的两个晶体管554，例如554X和554X+1。晶体管554可形成为上覆半导体562(例如，在其上)，其上覆衬底586(例如，在其上)。半导体562可含有单晶硅或其它半导体材料。半导体562可具有导电类型，例如，p型导电性。可在半导体562中形成隔离区576以界定图5A的有源区560。衬底586可进一步含有半导体材料。对于衬底586含有半导体材料的一些实施例，半导体562和衬底586可各自由半导体材料的单个列项形成。对于这类实施例，衬底586可具有与半导体562的导电类型相同或不同(例如，相对)的导电类型。举例来说，对于衬底586具有不同导电类型的实施例，衬底586可表示深n阱，且半导体562可表示含于n阱内的p阱。对于一些实施例，隔离区576可延伸到衬底586中。对于其它实施例，衬底586可含有介电材料。
图5B的每一晶体管554的栅极堆叠可包括形成为上覆半导体562(例如，在其上)的介电质566，和形成为上覆对应介电质566(例如，在其上)的导体564。介电质566可通常由一或多种介电材料形成，而导体564可通常由一或多种导电材料形成。介电质566可对应于其对应晶体管554的栅极介电质，而导体564可对应于对应晶体管554的控制栅极。
可在半导体562中形成第一延伸区基底568，位于晶体管554的栅极堆叠之间。第一延伸区基底568可具有与半导体562的导电类型不同(例如，相对)的导电类型。继续所述实例，第一延伸区基底568可具有n型导电性。第一延伸区基底568的导电水平可称为轻掺杂，例如具有n-导电性。为了在p型半导体中产生n型导电性，掺杂剂物质可包括砷(As)、锑(Sb)、磷(P)或另一n型杂质的离子。替代地，为了在n型半导体中产生p型导电性，掺杂剂物质可包括硼(B)或另一p型杂质的离子。
可形成上覆第一延伸区基底568的第一延伸区竖板582。第一延伸区竖板582可具有与第一延伸区基底568的导电类型相同且处于类似(例如，相同)的导电水平的导电类型。第一延伸区竖板582可具有与第一延伸区基底568类似(例如，相同)的构造材料。举例来说，如果半导体562为单晶硅，那么第一延伸区竖板582可为经导电掺杂的单晶硅。替代地，第一延伸区竖板582可由与半导体562不同的其它半导体材料构成。
可在第一延伸区竖板582中形成第一源极/漏极区(例如，源极)570。第一源极/漏极区570可具有与第一延伸区竖板582的导电类型相同但处于较高的导电水平的导电类型。举例来说，第一源极/漏极区570可具有n+导电性。导电水平的差异可对应于注入在第一延伸区竖板582的半导体材料中的不同含量的杂质，例如掺杂剂物质。第一源极/漏极区570的杂质含量可为第一延伸区竖板582的杂质含量的一个数量级或超过所述杂质含量。作为一个实例，n-导电性可表示每立方厘米1E16到1E19个离子的杂质含量，而n+导电性可表示每立方厘米大于或等于1E20个离子的杂质含量。
第一接触件578可形成为连接到第一源极/漏极区570。第一接触件578可通常由一或多种导电材料形成。第一接触件578可配置成接收电压电平以提供给第一源极/漏极区570。举例来说，第一接触件578可配置成连接到图3A的全局存取线302。
可在半导体562中形成第二延伸区基底572，与晶体管554的每一栅极堆叠相邻。第二延伸区基底572可具有与半导体562的导电类型不同(例如，相对)的导电类型。继续所述实例，第二延伸区基底572可具有n型导电性。第二延伸区基底572的导电水平可称为轻掺杂，例如，具有n-导电性。
可形成上覆第二延伸区基底572的第二延伸区竖板584。第二延伸区竖板584可具有与第二延伸区基底572的导电类型相同且处于类似(例如，相同)的导电水平的导电类型。第二延伸区竖板584可具有与第二延伸区基底572类似(例如，相同)的构造材料。举例来说，如果半导体562为单晶硅，那么第二延伸区竖板584可为经导电掺杂的单晶硅。替代地，第二延伸区竖板584可由与半导体562不同的其它半导体材料构成。
可在每一第二延伸区竖板584中形成第二源极/漏极区(例如，漏极)574。第二源极/漏极区574可具有与第二延伸区竖板584的导电类型相同的导电类型，但处于较高的导电水平。举例来说，第二源极/漏极区574可具有n+导电性。导电水平的差异可对应于注入到半导体562中的不同含量的杂质，例如掺杂剂物质。第二源极/漏极区574的杂质含量可为第二延伸区竖板584的杂质含量的一个数量级或超过所述杂质含量。
第二接触件580可形成为连接到每一第二源极/漏极区574。第二接触件580可通常由一或多种导电材料形成。每一第二接触件580可配置成将其第二源极/漏极区574处的电压电平提供到负载。举例来说，第二接触件580可配置成连接到图3A的本地存取线202。
相比于图4B的结构，使用第一延伸区竖板582和/或第二延伸区竖板584可使第一接触件578与隔离区576之间(例如，在晶体管的长度的方向上)的横向间距减小。举例来说，使用图5B的第一延伸区竖板582可使第一接触件578与晶体管554的导体564之间的横向间距减小。相比于图4B的第一源极/漏极区470与晶体管454的沟道之间的延伸区，使用第一延伸区竖板582可进一步提供相同或增加的在第一源极/漏极区570与晶体管554的沟道之间的延伸区的长度。类似地，使用图5B的第二延伸区竖板584可使第二接触件580与晶体管554的导体564之间的横向间距减小。相比于图4B的第二源极/漏极区474与晶体管454的沟道之间的延伸区，使用第二延伸区竖板584可进一步提供相同或增加的在第二源极/漏极区574与晶体管554的沟道之间的延伸区的长度。此外，使用图5B的第二延伸区竖板584可使第二接触件580与相邻隔离区576之间的横向间距减小，这是因为此处可能不需要以第二源极/漏极区474与相邻隔离区476之间所描绘的方式将第二源极/漏极区574与相邻隔离区576横向分离。
各种实施例可进一步将鳍片并入晶体管554的沟道中。这类实施例可使图5A的有源区560的宽度561相对于图4A的有源区460的宽度461(例如，在晶体管的宽度的方向上)减小。图6A为根据实施例的晶体管554A的平面图。图6B为沿着图6A的线6B-6B′截取的晶体管554A的横截面图，图6C为沿着图6A的线6C-6C′截取的晶体管554A的横截面图，图6D为沿着图6A的线6D-6D′截取的晶体管554A的横截面图，且图6E为沿着图6A的线6E-6E′截取的晶体管554A的横截面图。图6A至6E的相同编号的元件对应于如关于图5A至5B提供的描述。
图6A描绘上覆包括半导体562的有源区560的第一接触件578和第二接触件580。导体564可上覆半导体562和介电插塞588。介电插塞588可形成在半导体562的部分之间以界定介电插塞588之间的鳍片。出于清楚起见，图6A中不描绘在有源区560的边界外部形成的介电材料。
图6B描绘半导体562的界定介电插塞588的例项之间的鳍片的部分。对于一些实施例，半导体562的鳍片可具有在2到4范围内的高宽比(例如，高度比宽度)。对于一些实施例，半导体562的鳍片可具有500nm±300nm的高度。介电插塞588可具有小于半导体562的鳍片的高度的高度。对于一些实施例，介电插塞588可具有100nm±30nm的高度。介电插塞588可具有足以减少导体与衬底586之间的寄生晶体管的形成的高度。对于一些实施例，半导体562的鳍片的高度可在介电插塞588的高度的5到15倍的范围内。
介电质(例如，栅极介电质)566可形成为上覆半导体562的鳍片的部分(例如，在其上)，例如上覆半导体562的鳍片的上表面和侧壁的一部分。举例来说，介电质566可形成在半导体562的鳍片的延伸超出介电插塞588(例如，在其上方)的部分上。导体(例如，控制栅极)564可形成为在半导体562的鳍片之间延伸且上覆所述鳍片。导体564可延伸到介电插塞588的表面(例如，上表面)。在介电质566形成为上覆半导体562的鳍片的上表面和侧壁的情况下，晶体管554A的有效可操作宽度可在减小晶体管554A的物理宽度，例如减小有源区560的宽度561时增加。虽然图6B的实例描绘半导体562的四个鳍片，但可使用更多或更少鳍片。
图6C描绘任选地上覆半导体562的一部分中的第一延伸区基底568的介电质566。介电插塞588的例项可形成为邻近上覆衬底586的半导体562的侧壁。图6C描绘半导体562的鳍片可不延伸有源区的全宽，例如图6C中所描绘的半导体562的部分可桥接图6B中所描绘的半导体562的鳍片之间的间隙。
图6D描绘任选地上覆第一延伸区基底568和第二延伸区基底572的上表面和侧壁以及半导体562的部分的侧壁的介电质566。介电插塞588的例项可形成在半导体562的部分之间且上覆衬底586。导体564可形成为上覆介电插塞588。第一延伸区竖板582可形成为上覆第一延伸区基底568，且第一源极/漏极区570可形成在第一延伸区竖板582中。第二延伸区竖板584可形成为上覆第二延伸区基底572，且第二源极/漏极区574可形成在第二延伸区竖板584中。在图6D中所描绘的实施例中，半导体的鳍片不延伸有源区的全长。然而，其它实施例可将半导体562图案化以界定延伸有源区的全长的鳍片。
图6E描绘上覆半导体562且任选地上覆第一延伸区基底568和第二延伸区基底572的上表面的介电质566。导体564可形成为上覆栅极介电质566。第一延伸区竖板582可形成为上覆第一延伸区基底568，且第一源极/漏极区570可形成在第一延伸区竖板582中。第二延伸区竖板584可形成为上覆第二延伸区基底572，且第二源极/漏极区574可形成在第二延伸区竖板584中。第一接触件578可形成为连接到第一源极/漏极区570。第二接触件580可形成为连接到第二源极/漏极区574。图6E进一步描绘第一延伸区竖板582与导体564之间的距离(例如，横向距离)696可与第二延伸区竖板584与导体564之间的距离(例如，横向距离)698不同。举例来说，如果希望晶体管554A的源极侧与漏极侧之间的延伸区具有不同长度，例如，归因于跨晶体管554A的期望电压降，那么具有不同距离696和698可有助于获得不同长度的延伸区，同时维持延伸区竖板582和584的相同高度。举例来说，距离696可大于距离698。距离696和698的这一差异还可用于根据其它实施例的晶体管配置，例如，如图5B中所描绘。
图7A至7M为根据实施例的在各种制造状态下的图5B的晶体管的横截面图。图7A至7M的相同编号的元件对应于如关于图5A至5B提供的描述。
在图7A中，半导体562可形成为上覆衬底586，例如在其上。半导体562可包含硅，例如单晶硅或其它半导体材料。半导体562可具有导电类型，例如，p型导电性。衬底586可进一步含有半导体材料。对于其它实施例，衬底586可含有介电材料。对于衬底586含有半导体材料的一些实施例，半导体562和衬底586可表示半导体材料的单个例项的两个部分。对于一些实施例，隔离区576可延伸到衬底586中。
在图7B和7C中，可将半导体562图案化以界定有源区的宽度561且界定半导体562的鳍片。图7B可描绘在图案化半导体562之后的图7A的视图，而图7C可描绘沿着线7C-7C′截取的图7B的横截面图。图案化可包括使用光刻技术或用于选择性去除材料的其它方法来去除半导体562的部分。半导体562的鳍片可正交于有源区的宽度561延伸。对于一些实施例，图7C的横截面可延伸小于图7B的有源区的长度571。举例来说，半导体562的鳍片的形成可在半导体562的鳍片之间形成闭合沟槽，例如，容器形凹穴。对于其它实施例，图7C的横截面可延伸图7B的有源区的全长571。举例来说，半导体562的鳍片的形成可在半导体562的鳍片之间形成敞开沟槽，例如，其中没有半导体562的部分桥接半导体562的两个鳍片之间的间隙。
在图7D和7E中，介电材料的插塞588可形成为上覆衬底586的暴露部分(例如，在其上)。图7D对应于图7B中所描绘的结构，且图7E对应于图7C中所描绘的结构。介电插塞588可含有一或多种介电材料。举例来说，介电插塞588可包含氧化物(例如，二氧化硅)、由氧化物组成或基本上由氧化物组成，和/或可包含以下、由以下组成或基本上由以下组成：高k介电材料，例如氧化铝(AlOx)、氧化铪(HfOx)、氧化铪铝(HfAlOx)、氧化铪硅(HfSiOx)、氧化镧(LaOx)、氧化钽(TaOx)、氧化锆(ZrOx)、氧化锆铝(ZrAlOx)或氧化钇(Y2O3)，以及任何其它介电材料。介电插塞588可通过毯式沉积介电材料而形成，接着回蚀以获得介电插塞588的所要高度。
在图7F中，隔离区576的部分可邻近半导体562形成。隔离区576可表示如在相关技术中众所周知的浅沟槽隔离结构。举例来说，隔离区576可通过用一或多种介电材料填充邻近有源区的沟槽(未展示)而形成。
在图7G中，介电质566可形成为上覆图7F的结构(例如，在其上)，例如上覆半导体562和隔离区576。介电质566可由一或多种介电材料形成。举例来说，介电质566可包含氧化物(例如，二氧化硅)、由氧化物组成或基本上由氧化物组成，和/或可包含以下、由以下组成或基本上由以下组成：高k介电材料，例如氧化铝(AlOx)、氧化铪(HfOx)、氧化铪铝(HfAlOx)、氧化铪硅(HfSiOx)、氧化镧(LaOx)、氧化钽(TaOx)、氧化锆(ZrOx)、氧化锆铝(ZrAlOx)或氧化钇(Y2O3)，以及任何其它介电材料。介电质566可含有与介电插塞588相同或不同的介电材料或材料。
导体564可形成为上覆介电质566(例如，在其上)。导体564可由一或多种导电材料形成。导体564可包含经导电掺杂的多晶硅、由所述多晶硅组成或基本上由所述多晶硅组成，和/或可包含以下、由以下组成或基本上由以下组成：金属，例如难熔金属；或含金属材料，例如难熔金属硅化物或金属氮化物，例如难熔金属氮化物；以及任何其它导电材料。
经图案化掩模790可形成为上覆导体564(例如，在其上)以暴露导体564和介电质566的区域以用于去除。掩模790可表示使用光刻工艺形成的掩模。光刻工艺通常用于在集成电路制造中界定所要图案。在光刻工艺中，可在处理中的装置的表面上形成光刻胶层。光刻胶层可含有光敏聚合物，其在暴露于光或其它电磁辐射时变得易于去除。为了界定图案，光刻胶层可选择性地暴露于辐射，且接着经显影以暴露下伏层的部分。在正性抗蚀剂系统中，光溶解光刻胶层的暴露于辐射的部分，且光刻掩模设计成防止光刻胶层的待在显影之后保留的那些部分经受辐射。在负性抗蚀剂系统中，光聚合光刻胶层的暴露于辐射的部分，且光刻掩模设计成防止光刻胶层的待通过显影去除的那些部分经受辐射。
在图7H中，可例如各向异性地去除导体564和介电质566的暴露区。举例来说，反应性离子蚀刻工艺可用于去除导体564和介电质566的未由经图案化掩模790覆盖的部分。可随后例如通过灰化或以其它方式去除光刻胶材料来去除掩模790。导体564的剩余部分可表示未来晶体管的控制栅极。
在图7I中，可形成第一延伸区基底568和第二延伸区基底572。第一延伸区基底568可延伸超出每一导体564的一个边缘，而每一第二延伸区基底572可延伸超出其对应导体564的相对边缘。第二延伸区基底572可进一步延伸到对应隔离区576。形成这些延伸区基底568和572可包括经导电掺杂半导体562的未由导体564覆盖的部分。举例来说，第一延伸区基底568和第二延伸区基底572可通过将相应掺杂剂物质注入到半导体562中来形成。如所属领域中众所周知的，这类注入可通常涉及使指向半导体562的表面的离子加速。为了产生n型导电性，掺杂剂物质可包括砷(As)、锑(Sb)、磷(P)或另一n型杂质的离子。为了产生p型导电性，掺杂剂物质可包括硼(B)或另一p型杂质的离子。在半导体中形成导电区的其它方法是已知的。虽然注入掺杂剂物质可与栅极堆叠自对准，但其可进一步希望延伸区基底568和572在导体564下方延伸。沟道区将为在第一延伸区基底568与对应的第二延伸区基底572之间的介电质566下方的区域。对于一些实施例，半导体562的鳍片可延伸沟道区的全长。对于其它实施例，半导体562的鳍片可延伸超出沟道区的全长。
在图7J中，介电质792可形成为上覆图7I的结构。介电质792可含有一或多种介电材料。在图7K中，空隙794可形成于介电质792中以界定用于形成延伸区竖板的区域。举例来说，可各向异性地去除介电质792的部分以界定空隙794。在图7L中，可例如同时形成第一延伸区竖板582和第二延伸区竖板584。第一延伸区竖板582和第二延伸区竖板584的顶表面可位于导体564的顶表面上方。第一延伸区竖板582和第二延伸区竖板584可由具有与其对应的第一延伸区基底568和第二延伸区基底572类似的特性的材料形成。作为一个实例，在半导体562含有单晶硅的情况下，可使用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)在空隙794中形成非晶形或多晶硅(统称为多晶硅)，且随后结晶以模拟下伏延伸区基底的特性。这可通过固相外延来实现。举例来说，固相外延可包括低温(例如，700℃持续30分钟)退火。
替代地，单晶硅的选择性外延生长可用于形成竖板。硅的外延形成为CVD工艺。所述工艺可复制其上形成的硅材料的结构。举例来说，如果基底结构属于单晶硅，那么外延生长可维持相同的单晶结构。将硅前体传送到暴露的硅结构且吸附在暴露的硅结构上。用于产生外延硅的常见硅前体包括四氯化硅(SiCl4)、三氯硅烷(SiHCl3)、二氯硅烷(SiH2Cl2)和硅烷(SiH4)。作为另一替代方案，还可使用高带隙半导体的外延生长。高带隙半导体可定义为具有1.7eV或更高的带隙的半导体。一些高带隙半导体，例如磷化镓(GaP)，可在硅上外延生长以含有高带隙半导体的单晶格。
不管形成方法如何，可结合形成一起或在形成之后执行第一延伸区竖板582和第二延伸区竖板584的导电掺杂。延伸区竖板582和584的导电掺杂可使用与延伸区基底568和572相同类型(例如，n型或p型)但较高水平的掺杂杂质。对于延伸区竖板和延伸区基底，掺杂杂质可进一步为相同材料。
在图7M中，第一源极/漏极区570和第二源极/漏极区574可分别形成在第一延伸区竖板582和第二延伸区竖板584中。第一源极/漏极区570和第二源极/漏极区574的底表面可在导体564的顶表面上方。源极/漏极区570和574的形成可包括使用与延伸区竖板相同类型(例如，n型或p型)但较高水平的掺杂杂质来导电掺杂延伸区竖板582和584。对于延伸区竖板582和584以及源极/漏极区570和574两者，掺杂杂质可进一步为相同材料。接触件578和580(图7M中未展示)可接着分别形成为与源极/漏极区570和574接触。虽然图7A至7M描述了形成对应于如图3C中所描绘的示意图的图5B的晶体管554的方法，但参考图7A至7M的描述将容易地显而易见形成对应于图3B的示意图的晶体管554。
虽然图7A至7M中未描绘，但半导体562的第一组鳍片可形成为从第一延伸区基底568延伸到第二延伸区基底572中的一个，且半导体562的第二组鳍片可形成为从第一延伸区基底568延伸到第二延伸区基底572中的另一个。半导体562的每一组鳍片可不延伸穿过第一延伸区基底568以彼此接触，例如与图6D的实例类似。半导体562的这类鳍片的形成可在半导体562中形成闭合沟槽。替代地，图7A至7M的实例可包括用于所描绘的两个晶体管的半导体562的单组鳍片。半导体562的这类鳍片的形成可在半导体562中形成敞开沟槽。
图8A至8B为根据其它实施例的晶体管554的横截面图。图8A至8B的相同编号的元件对应于如关于图5A至5B提供的描述。
类似于图5B和7M的实施例，图8A的实施例可示意性地对应于图3C的电路。然而，代替具有共享的第一延伸区基底568、共享的第一延伸区竖板582和共享的第一接触件578，图8A的实施例可利用共享的第一延伸区基底568，但利用两个第一延伸区竖板582、两个第一源极/漏极区570和两个第一接触件578，例如每一晶体管554一组。第一接触件578可使用连接到晶体管554X和554X+1的每一第一接触件578的导体899彼此电连接(例如，短路)。导体899可由一或多种导电材料形成，且可连接到电压节点，例如全局存取线302。
类似于图5B和7M的实施例，图8B的实施例可示意性地对应于图3C的电路。然而，代替具有共享的第一延伸区基底568、共享的第一延伸区竖板582和共享的第一接触件578，图8B的实施例可利用共享的第一延伸区基底568，两个第一延伸区竖板582、两个第一源极/漏极区570和两个第一接触件578，例如每一晶体管554一组。第一接触件578可使用连接到晶体管554X和554X+1的每一第一接触件578的导体899彼此电连接(例如，短路)。导体899可由一或多种导电材料形成，且可连接到电压节点，例如全局存取线302。两个第一延伸区基底568可由隔离区576分离，例如，其可彼此电隔离，但其通过其对应第一延伸区竖板582、其对应第一源极/漏极区570、其对应第一接触件578和导体899连接。
图9A描绘形成在半导体562中以界定鳍片905的闭合沟槽901的实例。闭合沟槽901可延伸到衬底586的表面(例如，上表面)。半导体562的部分907可桥接由半导体562中的两个鳍片905之间的闭合沟槽901界定的间隙。虽然图式中未列举，但半导体562可包括在每一闭合沟槽901的两端处桥接半导体562的每对鳍片905之间的间隙的部分。图9A中所描绘的结构可界定有源区560以用于形成两个晶体管，例如，图5B的晶体管554X和554X+1。替代地，图9A中所描绘的结构可界定有源区560的延伸距离565加上距离563加上距离567的一半的连续部分，以用于形成一个晶体管，例如，图5B的晶体管554X或554X+1。对于这类实施例，有源区560可包括图9A中所描绘的结构和其镜像，其中每一结构的鳍片901在有源区560的长度571的方向上延伸。
图9B描绘形成在半导体562中以界定鳍片905的敞开沟槽903的实例。敞开沟槽903可延伸到衬底586的表面(例如，上表面)。图9B中所描绘的结构可界定有源区560以用于形成两个晶体管，例如，图5B的晶体管554X和554X+1。
图10为根据实施例的形成晶体管的方法的流程图。在1011处，可形成半导体且将其图案化以界定鳍片。举例来说，可形成半导体562且将其图案化以界定鳍片901或903。半导体可具有第一导电类型。在1013处，可在半导体的鳍片之间形成第一介电质的插塞。举例来说，可形成介电插塞588。
在1011处，可形成上覆半导体的第二介电质。举例来说，可形成介电质566。在1017处，可形成上覆第二介电质的导体。举例来说，可形成导体564。在1019处，可将导体图案化以界定晶体管的栅极堆叠。对于一些实施例，第二介电质可与导体同时图案化。
在1021处，可在半导体中形成第一延伸区基底和第二延伸区基底。举例来说，可形成第一延伸区基底568和第二延伸区基底572。第一延伸区基底和第二延伸区基底可具有与第一导电类型不同的第二导电类型。第一延伸区基底和第二延伸区基底可进一步具有第一导电水平。
在1023处，可形成第一延伸区竖板和第二延伸区竖板。举例来说，可形成第一延伸区竖板582和第二延伸区竖板584。第一延伸区竖板可形成为上覆第一延伸区基底，且第二延伸区竖板可形成为上覆第二延伸区基底。第一延伸区竖板和第二延伸区竖板可具有第二导电类型。第一延伸区竖板和第二延伸区竖板可进一步具有第一导电水平。
在1025处，可形成第一源极/漏极区和第二源极/漏极区。举例来说，可形成第一源极/漏极区570和第二源极/漏极区574。第一源极/漏极区可形成在第一延伸区竖板中，且第二源极/漏极区可形成在第二延伸区竖板中。第一源极/漏极区和第二源极/漏极区可具有第二导电类型。第一源极/漏极区和第二源极/漏极区可进一步具有大于第一导电水平的导电水平。
图11概念地描绘根据实施例的连接到多个存储器单元块的存取线的串驱动器电路系统的一部分的连接。举例来说，第一串驱动器11300可具有对应于导体5640且分别连接在第一接触件578(例如，第一接触件578X、578X+1和578X+2)与对应第二接触件580(例如，第二接触件580X0、580(X+1)0和580(X+2)0)之间的晶体管(未在图11中列举)，且第二串驱动器11301可具有对应于导体5641且分别连接在第一接触件578(例如，第一接触件578X、578X+1和578X+2)与对应第二接触件580(例如，第二接触件580X1、580(X+1)1和580(X+2)1)之间的晶体管(未在图11中列举)。串驱动器11300和11301的晶体管可例如对应于图5A和5B中所描绘的晶体管554。
第一串驱动器11300的第二接触件580X0、580(X+1)0和580(X+2)0可分别连接到存储器单元块2500的存取线202X0、202(X+1)0和202(X+2)0。存取线202X0、202(X+1)0和202(X+2)0可表示存储器单元块2500的存取线的仅一部分。举例来说，存储器单元块2500可包括例如图2A中所描绘的N+1个存取线202，且存储器单元块2500的存取线202X0、202(X+1)0和202(X+2)0可分别对应于图2A的存取线202X、202X+1和202X+2。
第二串驱动器11301的第二接触件580X1、580(X+1)1和580(X+2)1可分别连接到存储器单元块2501的存取线202X1、202(X+1)1和202(X+2)1。存取线202X1、202(X+1)1和202(X+2)1可表示存储器单元块2501的存取线的仅一部分。举例来说，存储器单元块2501可包括例如图2A中所描绘的N+1个存取线202，且存储器单元块2501的存取线202X1、202(X+1)1和202(X+2)1可分别对应于图2A的存取线202X、202X+1和202X+2。
串驱动器11300和11301可为图2C的外围电路226的一部分。举例来说，串驱动器11300可形成为在存储器单元块2500的存取线202X0、202(X+1)0和202(X+2)0下(例如，至少部分地在其下)。类似地，串驱动器11301可形成为在存储器单元块2501的存取线202X1、202(X+1)1和202(X+2)1下(例如，至少部分地在其下)。
存储器单元块2500和2501可包括存储器单元的超过一个子块。举例来说，存储器单元块2500和2501可具有对应于图2B的存储器单元阵列200B的架构，其中存储器单元阵列200B将具有K+1个子块，其中每一子块包括响应于选择线2150到215K中的一个选择线215而选择性地连接到对应数据线204的那些存储器单元。存储器单元的这类子块之间的间距可在数据线204的方向上延伸。间距是指具有平移对称性的结构中的重复元件之间的距离。举例来说，子块的间距可表示对应于选择线2150的存储器单元子块的存储器单元206的NAND串的一个边缘与对应于选择线2151的存储器单元子块的存储器单元206的相邻NAND串的对应边缘之间的距离。
类似地，串驱动器11300和11301可在与存储器单元子块相同的线性方向上具有间距。参考图5A，串驱动器11300和11301的这一间距可对应于二分之一距离567加上距离563加上距离565加上二分之一距离569。对于一些实施例，串驱动器11300和11301的间距可分别小于存储器单元块2500和2501的存储器单元子块的间距的三倍。对于其它实施例，串驱动器11300和11301的间距可分别小于存储器单元块2500和2501的存储器单元子块的间距的2.5倍。
结论
虽然本文中已说明且描述特定实施例，但所属领域的一般技术人员将了解，预计实现相同目的的任何布置可取代所展示的特定实施例。所属领域的一般技术人员将清楚实施例的许多修改。因此，本申请意图涵盖实施例的任何调适或变型。

Claims (35)

1.一种设备，其包含：
电压节点；
负载节点；以及
晶体管，其连接在所述电压节点与所述负载节点之间，所述晶体管包含：
半导体，其上覆衬底，其中所述半导体包含上覆所述衬底的多个鳍片，且其中所述半导体具有第一导电类型；
第一介电质的多个插塞，其中所述第一介电质的所述多个插塞中的每一插塞形成在所述半导体的所述多个鳍片中的一对鳍片之间；
第二介电质，其上覆所述半导体；
导体，其上覆所述第二介电质；
第一延伸区基底，其形成在所述半导体中且延伸超出所述导体的第一边缘，其中所述第一延伸区基底具有与所述第一导电类型不同的第二导电类型；
第二延伸区基底，其形成在所述半导体中且延伸超出所述导体的与所述导体的所述第一边缘相对的第二边缘，其中所述第二延伸区基底具有所述第二导电类型；
第一延伸区竖板，其形成为上覆所述第一延伸区基底且具有所述第二导电类型；
第二延伸区竖板，其形成为上覆所述第二延伸区基底且具有所述第二导电类型；
第一源极/漏极区，其形成在所述第一延伸区竖板中且连接到所述电压节点，其中所述第一源极/漏极区具有第二导电类型且具有大于所述第一延伸区竖板的导电水平的导电水平；以及
第二源极/漏极区，其形成在所述第二延伸区竖板中且连接到所述负载节点，其中所述第二源极/漏极区具有所述第二导电类型且具有大于所述第二延伸区竖板的导电水平的导电水平。
2.根据权利要求1所述的设备，其中所述多个鳍片中的所述鳍片各自具有在2到4范围内的高宽比。
3.根据权利要求1所述的设备，其中所述多个鳍片中的鳍片的高度在所述第一介电质的所述多个插塞中的插塞的高度的5到15倍的范围内。
4.根据权利要求1所述的设备，其中所述第二介电质包含所述第二介电质的多个例项，且其中所述第二介电质中的每一例项形成在所述半导体材料的所述多个鳍片中的相应鳍片的上表面和侧壁上。
5.根据权利要求1所述的设备，其中所述半导体的部分在所述半导体的所述多个鳍片中的一对鳍片的一端处桥接所述半导体的所述多个鳍片中的所述一对鳍片之间的间隙。
6.根据权利要求5所述的设备，其中所述半导体的所述部分为所述半导体的第一部分，且其中所述半导体的第二部分在所述半导体的所述多个鳍片中的所述一对鳍片的与所述半导体的所述多个鳍片中的所述一对鳍片的所述一端相对的不同端处桥接所述半导体的所述多个鳍片中的所述一对鳍片之间的所述间隙。
7.根据权利要求1所述的设备，其中所述半导体界定所述晶体管的有源区，其中所述晶体管的所述有源区具有在从所述第二延伸区基底的边缘到所述第二延伸区基底的相对边缘的方向上延伸的长度，且其中所述多个鳍片中的每一鳍片延伸小于所述晶体管的所述有源区的所述长度的距离。
8.根据权利要求1所述的设备，其中所述半导体包含第一半导体材料，其中所述第一延伸区基底包含所述第一半导体材料和掺杂剂物质，且其中所述第一延伸区竖板包含第二半导体材料和所述掺杂剂物质。
9.根据权利要求8所述的设备，其中所述第二半导体材料与所述第一半导体材料不同。
10.根据权利要求1所述的设备，其中所述第一延伸区竖板的顶表面和所述第二延伸区竖板的顶表面位于所述导体的顶表面上方。
11.根据权利要求1所述的设备，其中所述晶体管为第一晶体管，所述负载节点为第一负载节点，所述导体为第一导体且所述第二介电质为所述第二介电质的第一例项，且其中所述设备进一步包含：
第二负载节点；以及
第二晶体管，其连接在所述电压节点与所述第二负载节点之间，所述第二晶体管包含：
所述第二介电质的第二例项，其上覆所述半导体；
第二导体，其上覆所述第二介电质的所述第二例项；
第三延伸区基底，其形成在所述半导体中且延伸超出所述第二导体的第一边缘，其中所述第三延伸区基底具有所述第二导电类型；
第三延伸区竖板，其形成为上覆所述第三延伸区基底且具有所述第二导电类型；以及
第三源极/漏极区，其形成在所述第三延伸区竖板中且连接到所述第二负载节点，其中所述第三源极/漏极区具有所述第二导电类型且具有大于所述第三延伸区竖板的导电水平的导电水平；
其中所述第一延伸区基底在所述第一导体的所述第一边缘与所述第二导体的与所述第二导体的所述第一边缘相对的第二边缘之间延伸。
12.根据权利要求11所述的设备，其进一步包含：
第四延伸区竖板，其形成为上覆所述第一延伸区基底且具有所述第二导电类型，其中所述第四延伸区竖板位于所述第一延伸区竖板与所述第二导体的所述第二边缘之间；以及
第四源极/漏极区，其形成在所述第四延伸区竖板中且连接到所述电压节点，其中所述第四源极/漏极区具有所述第二导电类型且具有大于所述第四延伸区竖板的导电水平的导电水平。
13.根据权利要求1所述的设备，其中所述晶体管为第一晶体管，所述负载节点为第一负载节点，所述导体为第一导体且所述第二介电质为所述第二介电质的第一例项，且其中所述设备进一步包含：
第二负载节点；以及
第二晶体管，其连接在所述电压节点与所述第二负载节点之间，所述第二晶体管包含：
所述第二介电质的第二例项，其上覆所述半导体；
第二导体，其上覆所述第二介电质的所述第二例项；
第三延伸区基底，其形成在所述半导体中且延伸超出所述第二导体的第一边缘，其中所述第三延伸区基底具有所述第二导电类型；
第四延伸区基底，其形成在所述半导体中且延伸超出所述第二导体的与所述第二导体的所述第一边缘相对的第二边缘，其中所述第四延伸区基底具有所述第二导电类型；
第三延伸区竖板，其形成为上覆所述第三延伸区基底且具有所述第二导电类型；
第四延伸区竖板，其形成为上覆所述第四延伸区基底且具有所述第二导电类型；
第三源极/漏极区，其形成在所述第三延伸区竖板中且连接到所述电压节点，其中所述第三源极/漏极区具有所述第二导电类型且具有大于所述第三延伸区竖板的导电水平的导电水平；以及
第四源极/漏极区，其形成在所述第四延伸区竖板中且连接到所述第二负载节点，其中所述第四源极/漏极区具有所述第二导电类型且具有大于所述第四延伸区竖板的导电水平的导电水平。
14.根据权利要求13所述的设备，其进一步包含：
第三导体；
第一接触件，其连接到所述第三导体和所述第三源极/漏极区；以及
第二接触件，其连接到所述第三导体和所述第四源极/漏极区。
15.一种存储器，其包含：
存储器单元阵列；
多个存取线，所述多个存取线中的每一存取线通常连接到所述存储器单元阵列中的相应多个存储器单元的控制栅极；以及
驱动器电路系统，其包含多个晶体管，其中所述多个晶体管中的每一晶体管具有连接到所述多个存取线中的相应存取线的第一源极/漏极区；
其中所述多个晶体管中的特定晶体管包含：
半导体，其上覆衬底，其中所述半导体包含上覆所述衬底的多个鳍片，且其中所述半导体具有第一导电类型；
第一介电质的多个插塞，其中所述第一介电质的所述多个插塞中的每一插塞形成在所述半导体的所述多个鳍片中的一对鳍片之间；
第二介电质，其上覆所述半导体；
导体，其上覆所述第二介电质；
第一延伸区基底，其形成在所述半导体中且延伸超出所述导体的第一边缘，其中所述第一延伸区基底具有与所述第一导电类型不同的第二导电类型；
第二延伸区基底，其形成在所述半导体中且延伸超出所述导体的与所述导体的所述第一边缘相对的第二边缘，其中所述第二延伸区基底具有所述第二导电类型；
第一延伸区竖板，其形成为上覆所述第一延伸区基底且具有所述第二导电类型；
第二延伸区竖板，其形成为上覆所述第二延伸区基底且具有所述第二导电类型；
第一源极/漏极区，其形成在所述第一延伸区竖板中且连接到所述电压节点，其中所述第一源极/漏极区具有第二导电类型且具有大于所述第一延伸区竖板的导电水平的导电水平；以及
第二源极/漏极区，其形成在所述第二延伸区竖板中且连接到所述负载节点，其中所述第二源极/漏极区具有所述第二导电类型且具有大于所述第二延伸区竖板的导电水平的导电水平。
16.根据权利要求15所述的存储器，其中所述半导体包含第一半导体材料，且其中所述衬底包含所述第一半导体材料。
17.根据权利要求15所述的存储器，其中所述存储器单元阵列为三维NAND存储器阵列，且其中所述三维NAND存储器阵列形成在所述驱动器电路系统上方。
18.根据权利要求17所述的存储器，其中所述三维NAND存储器阵列包含存储器单元块，所述存储器单元块包含：
多个存储器单元子块中的第一存储器单元子块，其包含响应于第一选择线而选择性地连接到多个数据线中的相应数据线的第一多个串联连接的存储器单元串；以及
所述多个存储器单元子块中的第二存储器单元子块，其包含响应于第二选择线而选择性地连接到所述多个数据线中的相应数据线的第二多个串联连接的存储器单元串；
其中所述驱动器电路系统在所述多个数据线中的数据线的方向上的间距小于所述多个存储器单元子块中的存储器单元子块在所述多个数据线中的所述数据线的所述方向上的间距的三倍。
19.根据权利要求15所述的存储器，其中所述多个晶体管中的每一晶体管包含：
所述半导体的相应例项，其上覆所述衬底，其中所述半导体的每一相应例项包含上覆所述衬底的相应多个鳍片，且其中所述半导体的所述每一相应例项具有所述第一导电类型；
所述第一介电质的相应多个插塞，其中所述第一介电质的每一相应多个插塞中的每一插塞形成在所述半导体的其相应例项的其相应多个鳍片中的一对鳍片之间；
所述第二介电质的相应例项，其上覆所述半导体的其相应例项；
相应导体，其上覆所述第二介电质的所述其相应例项；
相应第一延伸区基底，其形成在所述半导体的其相应例项中且延伸超出其相应导体的第一边缘，其中每一相应第一延伸区基底具有所述第二导电类型；
相应第二延伸区基底，其形成在所述半导体的其相应例项中且延伸超出其相应导体的与其相应导体的所述第一边缘相对的第二边缘，其中每一相应第二延伸区基底具有所述第二导电类型；
相应第一延伸区竖板，其形成为上覆其相应第一延伸区基底且具有所述第二导电类型；
相应第二延伸区竖板，其形成为上覆其相应第二延伸区基底且具有所述第二导电类型；
相应第一源极/漏极区，其形成在其相应第一延伸区竖板中且连接到相应电压节点，其中每一相应第一源极/漏极区具有所述第二导电类型且具有大于其相应第一延伸区竖板的导电水平的导电水平；以及
相应第二源极/漏极区，其形成在其相应第二延伸区竖板中且连接到相应负载节点，其中每一相应第二源极/漏极区具有所述第二导电类型且具有大于其相应第二延伸区竖板的导电水平的导电水平。
20.根据权利要求19所述的存储器，其中共同连接所述多个晶体管中的每一晶体管的所述相应导体。
21.根据权利要求15所述的存储器，其中所述特定晶体管的所述第一延伸区基底进一步在所述导体下方延伸，且其中所述特定晶体管的所述第二延伸区基底进一步在所述导体下方延伸。
22.根据权利要求15所述的存储器，其中所述特定晶体管的所述第一延伸区竖板和所述第一延伸区基底各自包含相同的半导体材料。
23.根据权利要求15所述的存储器，其中所述特定晶体管的所述第一延伸区竖板和所述第一延伸区基底各自具有单晶格。
24.根据权利要求15所述的存储器，其中所述多个存取线为多个本地存取线，且其中所述特定晶体管的所述第二源极/漏极区连接到全局存取线，所述全局存取线选择性地连接到所述多个本地存取线中的本地存取线且选择性地连接到所述存储器的不同的多个本地存取线中的本地存取线。
25.根据权利要求15所述的存储器，其中所述特定晶体管的所述第二延伸区基底远离所述导体的所述一个边缘延伸到邻近所述半导体形成的隔离区的边缘。
26.根据权利要求15所述的存储器，其中所述第一源极/漏极区的所述导电水平至少比所述特定晶体管的所述第一延伸区竖板的所述导电水平大一个数量级。
27.根据权利要求26所述的存储器，其中所述特定晶体管的第一延伸区竖板的所述导电水平与第一延伸区基底的导电水平为相同的导电水平。
28.根据权利要求15所述的存储器，其中所述驱动器电路系统为第一驱动器电路系统，所述多个存取线为第一多个存取线，所述多个晶体管为第一多个晶体管，所述第二介电材料为所述第二介电材料的第一例项，且所述导体为第一导体，所述存储器进一步包含：
第二多个存取线，所述第二多个存取线中的每一存取线共同连接到所述存储器单元阵列中的相应多个存储器单元的控制栅极；以及
第二驱动器电路系统，其包含第二多个晶体管，其中所述第二多个晶体管中的每一晶体管具有连接到所述第二多个存取线中的相应存取线的第一源极/漏极区；
其中所述第二多个晶体管中的特定晶体管包含：
所述第二介电质的第二例项，其上覆所述半导体；
第二导体，其上覆所述第二介电质的所述第二例项；
第三延伸区基底，其形成在所述半导体中且延伸超出所述第二导体的第一边缘，其中所述第三延伸区基底具有所述第二导电类型；
第三延伸区竖板，其形成为上覆所述第三延伸区基底且具有所述第二导电类型；以及
所述第二多个晶体管中的所述特定晶体管的所述第一源极/漏极区，其形成在所述第三延伸区竖板中，其中所述第二多个晶体管中的所述特定晶体管的所述第一源极/漏极区具有所述第二导电类型且具有大于所述第三延伸区竖板的导电水平的导电水平；
其中所述第二多个晶体管中的所述特定晶体管的第二源极/漏极区为所述第一多个晶体管中的所述特定晶体管的所述第二源极/漏极区。
29.一种形成晶体管的方法，其包含：
形成具有第一导电类型的半导体；
将所述半导体图案化以界定所述半导体的多个鳍片；
形成第一介电质的多个插塞，其中所述第一介电质的所述多个插塞中的每一插塞位于所述半导体的所述多个鳍片中的所述半导体的一对鳍片之间；
形成上覆所述半导体的第二介电质；
形成上覆所述第二介电质的导体；
将所述导体图案化以界定所述晶体管的栅极堆叠；
在所述半导体中形成第一延伸区基底和第二延伸区基底，其中所述第一延伸区基底和所述第二延伸区基底各自具有与所述第一导电类型不同的第二导电类型；
形成上覆所述第一延伸区基底的第一延伸区竖板，其中所述第一延伸区竖板具有所述第二导电类型；
形成上覆所述第二延伸区基底的第二延伸区竖板，其中所述第二延伸区竖板具有所述第二导电类型；
在所述第一延伸区竖板中形成第一源极/漏极区，其中所述第一源极/漏极区具有第二导电类型且具有大于所述第一延伸区竖板的导电水平的导电水平；以及
在所述第二延伸区竖板中形成第二源极/漏极区，其中所述第二源极/漏极区具有所述第二导电类型且具有大于所述第二延伸区竖板的导电水平的导电水平。
30.根据权利要求29所述的方法，其中将所述半导体图案化以界定所述半导体的所述多个鳍片包含在所述半导体中形成多个沟槽。
31.根据权利要求30所述的方法，其中在所述半导体中形成所述多个沟槽包含在所述半导体中形成多个闭合沟槽。
32.根据权利要求29所述的方法，其中所述半导体包含第一半导体材料，且其中形成上覆所述第一延伸区基底的所述第一延伸区竖板以及形成上覆所述第二延伸区基底的所述第二延伸区竖板包含：
形成上覆所述第一延伸区基底、所述导体和所述第二延伸区基底的第三介电质；
在上覆所述第一延伸区基底的所述第三介电质中形成第一空隙且在上覆所述第二延伸区基底的所述第三介电质中形成第二空隙；且
在所述第一空隙中和所述第二空隙中形成第二半导体材料。
33.根据权利要求32所述的方法，其中形成所述第二半导体材料包含形成选自由多晶和非晶形组成的群的所述第二半导体材料的第一结构，且将所述第二半导体材料转换成单晶格。
34.根据权利要求32所述的方法，其中形成所述第二半导体材料包含外延生长所述第二半导体材料以具有与所述第一半导体材料的晶体结构相同的晶体结构。
35.根据权利要求34所述的方法，其中所述第一半导体材料与所述第二半导体材料为不同的半导体材料。
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