KR20210115770A - 반도체 장치 - Google Patents

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KR20210115770A
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오성래
박태성
정수남
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Abstract

본 실시예는 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 반도체 메모리 장치에 관한 기술이다. 본 실시예에 따른 반도체 장치는, 제1 연결패턴, 제1 연결패턴의 상측에 형성되는 비트라인 및 비트라인과 제1 연결패턴의 사이에 위치하여 비트라인과 제1 연결패턴을 전기적으로 연결시키며, 단면 상에서 사각 구조의 아일랜드 타입으로 형성되는 비트라인 콘택 패드를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 3차원 반도체 메모리 장치에 관한 것이다.
반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 메모리 셀들은 기판 상에 3차원으로 배열될 수 있다. 3차원 반도체 장치를 제조함에 있어서, 다수의 물질막들이 적층된 적층체를 이용할 수 있다.
본 실시예는 반도체 장치의 배선 자유도를 향상시킬 수 있도록 하는 반도체 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는, 제1 연결패턴; 제1 연결패턴의 상측에 형성되는 비트라인; 및 비트라인과 제1 연결패턴의 사이에 위치하여 비트라인과 제1 연결패턴을 전기적으로 연결시키며, 단면 상에서 사각 구조의 아일랜드 타입으로 형성되는 비트라인 콘택 패드를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 장치는, 제 1방향으로 연장되며 제 2방향으로 일정 간격 이격되어 배치되는 복수의 게이트 전극들; 제 2방향으로 일정 간격 이격되어 배치되는 복수의 비트라인 콘택 패드들을 포함하고, 복수의 비트라인 콘택 패드들 각각은 제 3방향을 기준으로 하여 비트라인과 하부 연결구조 사이에 위치하여 비트라인과 하부 연결구조를 전기적으로 연결시키며, 평면 상에서 사각 구조의 아일랜드 타입으로 형성된다.
본 발명의 또 다른 실시 예에 따른 반도체 장치는, 제1 영역 및 제2 영역이 정의된 기판; 기판에 적층되며 페이지 버퍼 회로를 포함하는 로직회로; 로직회로에 적층되는 메모리 셀 어레이; 메모리 셀 어레이의 상부에 형성된 비트라인; 제1 영역에 형성되며 비트라인과 페이지 버퍼 회로를 전기적으로 연결시키는 비트라인 콘택 패드; 및 비트라인 콘택 패드 하부에 형성된 복수의 연결패턴들을 포함하고, 비트라인, 비트라인 콘택 패드는 복수의 연결패턴들을 통해 페이지 버퍼 회로에 포함된 트랜지스터의 정션 영역과 전기적으로 연결된다.
본 실시예는 반도체 장치의 배선 자유도를 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 개략적으로 나타내는 블록도.
도 2는 도 1의 실시예에 따른 반도체 장치를 개략적으로 나타내는 사시도.
도 3은 도 2의 페이지 버퍼 회로의 개략적인 배치를 나타낸 도면.
도 4는 도 1에 도시된 본 발명의 일 실시예에 따른 구조들을 나타내는 도면.
도 5는 도 4의 반도체 장치를 구성하는 소자들의 배선층들의 일부분을 도시한 레이아웃도.
도 6은 도 2에 도시된 실시예에서 페이지 버퍼 회로에 포함된 트랜지스터와 비트라인 콘택 영역의 연결 관계를 나타낸 도면.
도 7은 도 6의 비트라인 콘택 패드들의 레이아웃에 대한 일 실시예를 나타내는 평면도.
도 8 및 도 9는 도 6의 비트라인 콘택 패드들의 레이아웃에 대한 다른 실시예들을 나타내는 평면도.
이하, 첨부된 도면들을 참조하여 본 발명의 다양한 실시 예들에 대해 상세하게 설명한다. 본 문서에서 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 문서에 개시되어 있는 본 발명의 다양한 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 다양한 실시 예들은 여러 가지 형태로 실시될 수 있으며 본 문서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
다양한 실시 예에서 사용된 "제1" 또는 "제2" 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 해당 구성요소들을 한정하지 않는다. 예를 들면, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 바꾸어 명명될 수 있다.
본 문서에서 사용된 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 일반적으로 사용되는 사전에 정의된 용어들은 관련 기술의 문맥 상 가지는 의미와 동일 또는 유사한 의미를 가지는 것으로 해석될 수 있으며, 본 문서에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 문서에서 정의된 용어일지라도 본 발명의 실시 예들을 배제하도록 해석될 수 없다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 개략적으로 나타내는 블록도이다. 제3 방향(TD)은 제1 방향(SD) 및 제2 방향(FD)을 따라 연장된 수평면에 교차되는 방향으로서, 예를 들어, 제1 방향(SD) 및 제2 방향(FD)에 수직교차될 수 있다.
도 1을 참조하면, 반도체 장치는 기판(10) 상에 배치된 로직회로(20) 및 메모리 셀 어레이(30)를 포함할 수 있다.
기판(10)은 단결정 반도체막일 수 있다. 예를 들어, 기판(10)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼 박막일 수 있다.
메모리 셀 어레이(30)는 다수의 메모리 블록들(후술하는 BLK)을 포함할 수 있다. 메모리 블록들 각각은 다수의 셀 스트링들(후술하는 CST)을 포함할 수 있다. 셀 스트링들 각각은 게이트 적층체, 비트라인 및 소스라인에 전기적으로 연결될 수 있다. 게이트 적층체는 워드라인들 및 셀렉트 라인들을 포함할 수 있다. 셀렉트 라인들 각각은 그에 대응하는 셀렉트 트랜지스터의 게이트 전극으로 이용되고, 워드 라인들 각각은 그에 대응하는 메모리 셀의 게이트 전극으로 이용된다.
로직회로(20)는 메모리 셀 어레이(30)와 전기적으로 연결되는 NMOS 트랜지스터들 및 PMOS 트랜지스터들, 레지스터(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. NMOS 트랜지스터들 및 PMOS 트랜지스터들, 레지스터 및 캐패시터는 로우 디코더, 컬럼 디코더, 페이지 버퍼 회로 및 제어 회로를 구성하는 소자들로 이용될 수 있다.
로직회로(20)는 메모리 셀 어레이(30)와 기판(10) 사이에 배치될 수 있다. 예를 들어, 메모리 셀 어레이(30)는 로직회로(20)에 중첩될 수 있다. 메모리 셀 어레이(30)가 로직회로(20)에 중첩되는 경우, 메모리 셀 어레이(30)와 로직회로(20)가 차지하는 기판(10)의 면적을 줄일 수 있다. 실시예에 따라서, 메모리 셀 어레이(30)는 로직회로(20)와 기판(10) 사이에 배치될 수도 있다.
도 2는 도 1의 실시예에 따른 반도체 장치를 개략적으로 나타내는 사시도이다.
도 2를 참조하면, 기판(10) 상에 로직회로(20)가 배치되고, 로직회로(20) 상부의 소스 플레이트(31) 상에 메모리 셀 어레이(30)가 배치될 수 있다.
기판(10)은 제1 도전형, 예를 들어 P형의 도전형을 갖는 반도체 기판일 수 있다. 소스 플레이트(31)는 다결정 실리콘막으로 구성될 수 있다.
로직회로(20)는 로우 디코더(21), 페이지 버퍼 회로(22) 및 주변 회로(23)를 포함할 수 있다. 로우 디코더(21)는 기판(10)의 가장자리에서 제2 방향(FD)을 따라서 신장되는 형상을 가지도록 배치될 수 있다.
페이지 버퍼 회로(22)는 제1 방향(SD)을 따라서 신장되는 형상을 가지도록 배치될 수 있다. 페이지 버퍼 회로(22)는 메모리 셀 어레이(30) 하부에 메모리 셀 어레이(30)와 중첩하여 배치될 수 있다.
주변 회로(23)는 페이지 버퍼 회로(22)의 제2 방향(FD) 양측에 배치될 수 있다. 이하 설명의 편의를 위하여, 페이지 버퍼 회로(22)의 제2 방향(FD) 일측에 배치되는 주변 회로(23)의 부분을 제1 주변 회로(23A)라 정의하고, 페이지 버퍼 회로(22)의 제2 방향(FD) 타측에 배치되는 주변 회로(23)의 부분을 제2 주변 회로(23B)라 정의할 것이다.
제1 주변 회로(23A)는 페이지 버퍼 회로(22)의 상부를 제2 방향(FD)으로 가로지르는 배선들(RW)을 통해서 제2 주변 회로(23B)에 전기적으로 연결되어, 제2 주변 회로(23B)에 파워(power) 및 시그널(signal)을 전달할 수 있다.
본 발명의 실시예에서는 하나의 페이지 버퍼 회로(22)의 양측에 제1 주변 회로(23A), 제2 주변 회로(23B)가 구분되어 배치되고, 하나의 로오 디코더(21)가 구비되는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 페이지 버퍼 회로(22), 주변 회로(23) 및 로오 디코더(21)의 방향, 위치 및 개수는 변경이 가능하다.
메모리 셀 어레이(30) 상부에는 비트라인들(BL)이 배치될 수 있다. 비트라인들(BL)은 제2 방향(FD)으로 신장되며 제1 방향(SD)을 따라서 배열될 수 있다. 비트라인들(BL)은 메모리 셀 어레이(30)와 페이지 버퍼 회로(22) 사이를 연결하는 역할을 하는 것으로, 메모리 셀 어레이(30) 및 페이지 버퍼 회로(22)와 전기적으로 연결될 수 있다.
비트라인들(BL)과 페이지 버퍼 회로(22)간 전기적 연결을 위하여, 페이지 버퍼 회로(22)와 소스 플레이트(31) 사이의 배선층들의 하나에 페이지 버퍼 회로(22)에 전기적으로 연결되는 비트라인 콘택 패드들(BLCP)이 배치될 수 있다. 비트라인들(BL)은 메모리 셀 어레이(30) 및 소스 플레이트(31)를 제3 방향(TD)으로 관통하는 비트라인 콘택들(BLC)을 통해서 비트라인 콘택 패드들(BLCP)에 연결될 수 있다. 비트라인 콘택 패드들(BLCP)은 비트라인 콘택들(BLC)이 랜딩되는 랜딩 패드의 역할을 수행할 수 있다.
도 3은 도 2의 페이지 버퍼 회로(22)의 개략적인 배치를 나타낸 도면이다.
도 3을 참조하면, 페이지 버퍼 회로(22)는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼들(PB)은 8개의 행을 가지는 매트릭스(matrix) 형태로 배치될 수 있다. 이러한 페이지 버퍼 회로(22)는 8개의 스테이지(Stage<0>~Stage<7>)로 구성될 수 있다. 페이지 버퍼 회로(22)의 스테이지 수는 비트 라인(BL)의 신장 방향을 따라 배열되는 페이지 버퍼(PB)의 개수로 이해될 수 있다. 비록 도 3에서는 페이지 버퍼 회로(22)가 8개의 스테이지를 가지는 경우를 예시하고 있으나, 본 발명의 기술 사상은 이에 한정되는 것은 아니다.
인접하여 배치된 한 쌍의 스테이지들 사이에 비트라인 콘택 영역(BLOFC)이 배치될 수 있다. 비트라인 콘택 영역(BLOFC)은 예컨대, 스테이지(Stage<0>)와 스테이지(Stage<1>) 사이에 비트라인 콘택 영역(BLOFC)이 배치되고, 스테이지(Stage<2>)와 스테이지(Stage<3>) 사이에 비트라인 콘택 영역(BLOFC)이 배치될 수 있다.
도 1에서와 같은 적층 구조의 반도체 장치에 있어서, 로직회로(20)와 메모리 셀 어레이(30) 간에 신호를 전달하기 위해 비트라인(BL)과 하부 연결 구조를 전기적으로 연결하기 위한 배선들이 필요하다. 예를 들어, 적층 구조의 반도체 장치에 있어서, 로직회로(20)의 페이지 버퍼(PB)에 포함된 트랜지스터와 메모리 셀 어레이(30)의 비트라인을 연결하기 위한 배선들 및 패드들이 배치되는 영역을 비트라인 콘택 영역(BLOFC)으로 정의할 수 있다.
비트라인 콘택 영역(BLOFC)에는 인접한 스테이지들에 포함된 페이지 버퍼들(PB)에 연결되는 연결패턴들(123)이 배치될 수 있다. 그리고, 연결패턴들(123)은 콘택플러그들(125)을 통해 상부의 배선들과 연결될 수 있다.
도 3의 실시예에서는 연결패턴들(123)이 제1 방향(SD)을 따라서 2열로 배치되는 경우를 나타내었다. 첫 번째(위쪽) 열의 연결패턴들(123)은 비트라인 콘택 영역(BLOFC)의 제2 방향(FD) 일측(위쪽)에 위치하는 스테이지의 페이지 버퍼들(PB)에 연결될 수 있다. 그리고, 두 번째(아래쪽) 열의 연결패턴들(123)은 비트라인 콘택 영역(BLOFC)의 제2 방향(FD) 타측(아래쪽)에 위치하는 스테이지의 페이지 버퍼들(PB)에 연결될 수 있다. 도 3의 실시예에서는 연결패턴들(123)이 2열로 배치되는 경우를 나타내었지만, 본 발명의 실시예에서 연결패턴들(123)의 열 개수는 한정되지 않는다.
도 4는 도 1에 도시된 본 발명의 일 실시예에 따른 구조들을 나타내는 도면이다. 인식의 편의를 위해, 도 4에서 층간 절연막들은 도시하지 않았다. 도 4에 도시된 제2 방향(FD)과 제3 방향(TD)은 도 1을 참조하여 정의된 바와 동일하다.
도 4의 실시예는, 하부 레이어에 배치된 페이지 버퍼 회로(22)에 포함된 트랜지스터(TR)를 상부 레이어에 배치된 비트라인(BL)에 연결하는 구조들을 나타낼 수 있다. 트랜지스터(TR)는 하부 연결구조(130), 비트라인 콘택 패드(BLCP) 및 비트라인 콘택(BLC)을 경유하여 그에 대응하는 비트라인(BL)에 연결될 수 있다.
트랜지스터(TR)는 도 3에 도시된 페이지 버퍼(PB)에 포함될 수 있다. 도 3에 도시된 페이지 버퍼(PB)는 도 4에 도시된 트랜지스터(TR) 이외에 다수의 트랜지스터들을 더 포함할 수 있다.
트랜지스터(TR)는 기판(10)의 활성영역(ACT) 내에 정의된 정션들(Jn1, Jn2) 및 기판(10)의 활성영역(ACT) 상에 형성된 게이트 전극(G)을 포함할 수 있다. 기판(10)의 활성영역(ACT)은 기판(10) 내에 형성된 소자분리막들(isolation layer: 미도시) 사이에 정의될 수 있다.
게이트 전극(G)은 게이트 절연막(21)을 사이에 두고 기판(10)의 활성영역(ACT) 상에 형성될 수 있다. 정션들(Jn1, Jn2)은 기판(10)의 활성영역(ACT) 내부에 도전형 불순물을 주입하여 정의된 영역으로서, 게이트 전극(G) 양측에 배치될 수 있다. 예를 들어, 정션들(Jn1, Jn2) 각각은 n형 불순물을 포함할 수 있다. 정션들(Jn1, Jn2)은 소스 정션 또는 드레인 정션으로 이용될 수 있다.
트랜지스터(TR)의 정션(Jn1)은 하부 연결구조(130)에 접촉될 수 있다. 정션(Jn1)은 트랜지스터의 정션들 중 하나로서, 소자분리막(미도시)에 의해 구획된 기판(10)의 활성영역(ACT) 내에 정의될 수 있다.
하부 연결구조(130)는 트랜지스터의 정션(Jn1)과 비트라인 콘택 패드(BLCP) 사이에 적층된 제1 도전성 콘택플러그(121), 연결패턴(123), 제2 도전성 콘택플러그(125), 연결패턴(131) 및 제3 도전성 콘택플러그(133)를 포함할 수 있다.
여기서, 제1 도전성 콘택플러그(121)는 정션(Jn1)에 접촉될 수 있다. 연결패턴(123)은 제1 도전성 콘택플러그(121) 상에 배치될 수 있다. 연결패턴(123)은 수평면에서 제1 도전성 콘택플러그(121)보다 넓은 면적으로 형성되어 콘택마진을 증대시킬 수 있다. 제2 도전성 콘택플러그(125)는 연결패턴(123)으로부터 비트라인 콘택 패드(BLCP)를 향해 연장될 수 있다.
연결패턴(131)은 메탈패턴으로서, 제2 도전성 콘택플러그(125) 상에 배치될 수 있다. 연결패턴(131)은 수평면에서 제2 도전성 콘택플러그(125)보다 넓은 면적으로 형성되어 콘택마진을 증대시킬 수 있다. 제3 도전성 콘택플러그(133)는 연결패턴(131)과 비트라인 콘택 패드(BLCP) 사이에 배치될 수 있다. 제3 도전성 콘택플러그(133)는 연결패턴(131) 상에 배치되고, 연결패턴(131)으로부터 비트라인 콘택 패드(BLCP)에 접촉되도록 연장될 수 있다.
비트라인 콘택 패드(BLCP)는 하부 연결구조(130)와 비트라인(BL)을 연결하기 위한 비트라인 연결 패드이다. 비트라인 콘택 패드(BLCP)는 비트라인 콘택들(BLC)이 랜딩되는 랜딩 패드의 역할을 하는 것으로, 비트 라인들(BL)의 배열 구조에 대응하여 배치될 수 있다.
비트라인 콘택 패드(BLCP)는 도 3의 연결패턴(123), 콘택플러그(125)와 전기적으로 연결될 수 있다. 비트라인 콘택 패드(BLCP)는 도전라인으로 형성될 수 있다. 비트라인 콘택 패드(BLCP)는 인접한 비트라인 콘택 패드(BLCP), 즉, 도전라인(A)과 동일한 레이어 상에 형성될 수 있다. 비트라인 콘택 패드(BLCP)는 도전라인(A)과 단선되어 아일랜드 타입으로 형성될 수 있다. 이에 따라, 비트라인 콘택 패드(BLCP)와 연결되지 않은 도전라인(A)은 배선의 자유도가 향상될 수 있다.
셀 스트링들(CST)은 메모리 블록들(BLK)에 포함될 수 있다. 셀 스트링(CST)은 비트라인 콘택플러그(BCT)를 경유하여 비트라인(BL)에 연결될 수 있다. 셀 스트링(CST)은 다양한 구조로 형성될 수 있다. 셀 스트링들(CST)은 비트라인(BL), 비트라인 콘택(BLC)을 통해 비트라인 콘택 패드(BLCP)와 연결될 수 있다. 여기서, 비트라인 콘택(BLC)은 도전성 콘택 플러그로 형성될 수 있다.
본 발명의 실시예는, 제3 방향(TD)을 기준으로 하여, 비트라인(BL), 비트라인 콘택(BLC), 비트라인 콘택 패드(BLCP), 제3 도전성 콘택플러그(133), 연결패턴(131), 제2 도전성 콘택플러그(125) 및 연결패턴(123)이 수직 구조로 연결될 수 있다. 그리고, 본 발명의 실시예는, 하부의 연결패턴(123)이 제1 도전성 콘택플러그(121)를 통해 페이지 버퍼(PB)의 트랜지스터(TR) 배선과 전기적으로 연결될 수 있다.
단면 구조 상에서 제3 방향(TD)을 기준으로 하여, 비트라인(BL), 비트라인 콘택(BLC), 비트라인 콘택 패드(BLCP), 제3 도전성 콘택플러그(133), 연결패턴(131), 제2 도전성 콘택플러그(125) 및 연결패턴(123)이 배치되는 영역을 비트라인 콘택 영역(BLOFC)(후술하는 제1 영역)으로 정의할 수 있다. 그리고, 비트라인 콘택 영역(BLOFC)의 양측에 위치하는 영역을 제2 영역(SR)(후술함)으로 정의할 수 있다. 제2 영역(SR) 상에 페이지 버퍼들(PB)의 트랜지스터(TR)가 배치될 수 있다. 제2 영역(SR)에서 연결패턴(123)은 제1 도전성 콘택플러그(121)를 통해 트랜지스터(TR)의 정션(Jn1)과 전기적으로 연결될 수 있다.
도 5는 도 4의 반도체 장치를 구성하는 소자들의 배선층들의 일부분을 도시한 레이아웃도이다. 도면의 간소화를 위하여, 도 5에서는 본 발명의 실시예를 설명하기 위한 일부 배선층만 도시하기로 한다.
도 5를 참조하면, 기판(미도시)에 제1 영역(BLOFC) 및 제2 영역(SR)이 정의될 수 있다. 제1 영역(BLOFC)에는 인접한 스테이지들에 포함된 페이지 버퍼들(PB)에 연결되는 비트라인 콘택 패드들(BLCP)이 배치될 수 있다.
여기서, 제1 영역(BLOFC)은 도 4의 비트라인 콘택 영역(BLOFC)과 실질적으로 동일한 것으로 볼 수 있다. 제2 영역(SR)은 비트라인 콘택 영역(BLOFC)의 제2 방향(FD) 양측에 위치하는 영역으로 볼 수 있다. 제2 영역(SR) 상에 페이지 버퍼들(PB)이 배치될 수 있다.
그리고, 비트라인 콘택 패드(BLCP) 하부의 평면 상에 연결패턴(131)이 배치될 수 있다. 연결패턴(131)은 제2 방향(FD)으로 신장되는 라인 형태를 가질 수 있다. 다만, 연결패턴(131)의 일부는 특정 구간에서 배선이 수직 곡선을 가지며 비트라인 콘택 패드들(BLCP)과 연결될 수 있다.
복수의 연결패턴들(131)의 연장 방향은 제2 방향(FD)으로 동일할 수 있다. 제1 방향(SD)은 연결패턴들(131)의 배열 방향으로 볼 수 있다. 연결패턴들(131)은 제1 방향(SD)을 따라서 일정한 피치(pitch)로 배열될 수 있다.
그리고, 비트라인(미도시) 하부의 평면 상에 비트라인 콘택 패드들(BLCP)이 배치될 수 있다. 즉, 연결패턴들(131)의 상부 평면 상에 비트라인 콘택 패드들(BLCP)이 배치될 수 있다. 비트라인 콘택 패드들(BLCP)은 비트라인 콘택 영역(BLOFC)에 형성될 수 있다. 비트라인 콘택 패드들(BLCP)은 연결 배선을 단선 및 제거하여 사각 구조의 아일랜드 형태(섬 타입)를 갖는다. 여기서, 사각 구조의 아일랜드 형태는 동일한 레이어 상에 형성된 도전라인이 일정 방향으로 신장된 라인 타입이 아니라, 적어도 일부가 단선되어 독립되는 일체형 패드를 의미할 수 있다.
비트라인 콘택 패드들(BLCP) 상에는 하부 연결구조(130), 상부 비트라인 콘택(BLC)을 비트라인과 전기적으로 연결시키기 위한 콘택 플러그들이 형성될 수 있다. 비트라인 콘택 패드들(BLCP)은 제2 도전성 콘택플러그(125)를 통해 하부의 연결패턴(123)과 전기적으로 연결될 수 있다. 그리고, 비트라인 콘택 패드들(BLCP) 상에는 제3 도전성 콘택플러그(133)가 형성되어 하부의 연결패턴(131)과 전기적으로 연결될 수 있다. 그리고, 비트라인 콘택 패드들(BLCP) 상에는 비트라인 콘택(BLC)이 형성되어 상부의 비트라인과 전기적으로 연결될 수 있다.
제1 영역(BLOFC)을 중심부로 하여 양측(위쪽, 아래쪽)의 제 2영역(SR)에 배치되는 도전라인들(A)은 비트라인 콘택 패드들(BLCP)과 단선되어 비트라인(미도시)과 연결되지 않는다. 즉, 도 4에 도시된 바와 같이, 도전라인들(A)은 비트라인 콘택 패드들(BLCP)과 동일한 레이어 상에 형성되지만, 비트라인 콘택 패드들(BLCP)과는 전기적으로 연결되지 않는다. 도전라인들(A)은 비트라인(미도시)과 전기적으로 연결되지 않으므로, 즉, 비트라인 연결 패드가 아니므로, 배선의 자유도가 향상될 수 있다. 도 5의 실시예에서는 도전라인들(A)이 가로 방향으로 배치되는 것을 일 예로 설명하였으나, 도전라인들(A)은 세로 방향 또는 기타의 방향으로 배치될 수 있다.
비트라인 콘택 영역(BLOFC)을 중심부로 하여 양측(위쪽, 아래쪽)의 제 2영역(SR)에 배치되는 도전라인들(A)과 연결패턴(131)은 제2 방향(FD) 양측에 위치하는 스테이지의 페이지 버퍼들(도 3의 PB)과 전기적으로 연결될 수 있다.
비트라인 콘택 패드들(BLCP)은 비트 라인 콘택들의 랜딩 패드의 역할을 하는 것으로, 상부의 비트라인 콘택(BLC)을 통해서 비트라인들에 연결될 수 있다. 비트라인 콘택 영역(BLOFC)의 중심부를 제1 방향(SD)으로 가로지르는 가상의 라인이 VL이라 가정한다. 그러면, 라인 VL을 중심으로 일측(위쪽)에 배치되는 비트라인 콘택 패드들(BLCP)은 제2 방향(FD) 일측(위쪽)에 위치하는 스테이지의 페이지 버퍼들(도 3의 PB)과 전기적으로 연결될 수 있다. 그리고, 라인 VL을 중심으로 타측(아래쪽)에 배치되는 비트라인 콘택 패드들(BLCP)은 제2 방향(FD) 타측(아래쪽)에 위치하는 스테이지의 페이지 버퍼들(도 3의 PB)과 전기적으로 연결될 수 있다.
가상의 라인(VL)의 일측에 배치된 비트라인 콘택 패드들(BLCP)과 타측에 배치된 비트라인 콘택 패드들(BLCP)은 가상의 라인(VL)을 중심으로 미러(mirror)형의 대칭 구조를 가질 수 있다. 그리고, 인접합 영역에 배치된 비트라인 콘택 패드들(BLCP)은 제 2방향(FD)의 중심을 기준으로 하여 제1 방향(SD)으로 미러(mirror)형의 대칭 구조를 가질 수 있다.
비트라인 콘택 영역(BLOFC) 상에 배치된 비트라인 콘택 패드들(BLCP)은 특정 개수로 서로 짝을 이루며, 짝을 이루는 패턴끼리 제2 방향(FD)에서 동일선 상에 배치될 수 있다. 비트라인 콘택 패드들(BLCP)은 평면 상에서 동일한 제2 방향(FD)을 따라 일정 개수가 연속적으로 형성될 수 있다.
예를 들어, 비트라인 콘택 패드들(BLCP)은 제2 방향(FD)에 따라 4개의 패턴이 일렬 형태로 배치될 수 있다. 다만, 4개의 비트라인 콘택 패드들(BLCP) 중 하나는 제1 방향(SD)으로 어긋나며 3개의 비트라인 콘택 패드들(BLCP)과 다른 연결패턴(131)에 배치될 수 있다.
비록, 도 5의 실시예에서는, 비트라인 콘택 패드들(BLCP)이 제2 방향(FD)을 따라서 3개, 1개 형태로 어긋나서 배치되는 경우를 예시하고 있으나, 본 발명의 기술 사상은 이러한 실시예에 한정되는 것은 아니다.
도 6은 도 2에 도시된 실시예에서 페이지 버퍼(PB)에 포함된 트랜지스터와 비트라인 콘택 영역(BLOFC)의 연결 관계를 나타낸 도면이다.
도 6을 참조하면, 트랜지스터들(TR)은 도 3에 도시된 페이지 버퍼 회로(PB)에 포함될 수 있다. 트랜지스터들(TR)은 셀 스트링들(CST)로부터 데이터를 독출하거나 셀 스트링들(CST)을 프로그램하는데 이용될 수 있다. 복수의 트랜지스터들(TR) 각각은 비트라인 연결노드(BLN)와 비트라인 연결노드(BLCM) 사이에 연결될 수 있다.
비트라인 연결노드(BLN)의 배선은 고전압 페이지 버퍼 측의 배선(HV)을 통해 비트라인 콘택 영역(BLOFC)과 연결될 수 있다. 그리고, 비트라인 연결노드(BLCM)의 배선은 저전압 페이지 버퍼 측의 배선(LV)과 연결될 수 있다. 복수의 트랜지스터들(TR)은 하위 도전 라인, 즉, 연결패턴(123)과 연결될 수 있다. 연결패턴(123)은 비트라인 콘택 영역(BLOFC)에 포함된 비트라인 콘택 패드들(BLCP)과 전기적으로 연결될 수 있다.
적층 구조의 반도체 장치에 있어서, 페이지 버퍼(PB)에 포함된 트랜지스터(TR)는 제3 방향(TD)을 기준으로 메모리 셀 어레이(30)의 하부에 형성될 수 있다. 트랜지스터(TR)의 연결패턴(123), 즉, 배선(HV)은 비트라인 콘택 영역(BLOFC)을 통해 상부에 형성된 메모리 셀 어레이(30)의 비트라인(BL)과 전기적으로 연결될 수 있다.
도 7은 도 6의 비트라인 콘택 패드들(BLCP)의 레이아웃에 대한 일 실시예를 나타내는 평면도이다.
도 7을 참조하면, 게이트 전극(G)은 도 6의 트랜지스터들(TR)의 게이트 전극에 대응할 수 있다. 게이트 전극(G)은 활성영역(ACT) 상에 배치될 수 있다. 게이트 전극(G) 각각은 제1 방향(SD)으로 연장될 수 있다. 게이트 전극들(G)은 제2 방향(FD)으로 서로 이격되어 배열될 수 있다.
비트라인 콘택 영역(BLOFC)에서 비트라인 콘택 패드들(BLCP)은 제2 방향(FD)으로 일정 간격 이격되도록 배치될 수 있다. 비트라인 콘택 패드들(BLCP)은 각각 대응되는 연결 패턴들과 접속될 수 있다.
비트라인 콘택 패드들(BLCP)은 제2 도전성 콘택플러그(125)을 통해 그에 대응하는 연결패턴(123)에 전기적으로 연결될 수 있다. 그리고, 비트라인 콘택 패드들(BLCP)은 제3 도전성 콘택플러그(133)를 통해 하부의 연결패턴(131)과 전기적으로 연결될 수 있다. 그리고, 비트라인 콘택 패드들(BLCP)은 비트라인 콘택(BLC)을 통해 비트라인(BL)과 전기적으로 연결될 수 있다.
이하, 도 4를 참조로 하여 상술한 바와 중복되는 연결 패턴(123), 연결패턴(131) 및 비트라인 콘택(BLC)에 대한 구체적인 설명은 생략하기로 한다.
비트라인 콘택 패드들(BLCP)은 게이트 전극(G) 중 일부에 중첩되도록 배치될 수 있다. 예를 들어, 비트라인 콘택 패드들(BLCP)은 개수가 4개인 경우를 가정한다. 그러면, 4개의 비트라인 콘택 패드들(BLCP) 중 2개의 비트라인 콘택 패드들(BLCP)은 게이트 전극(G)의 상부에 중첩되도록 배치될 수 있다. 그리고, 4개의 비트라인 콘택 패드들(BLCP) 중 인접한 3개는 제2 방향(FD)으로 일렬로 배열되지만, 하나의 비트라인 콘택 패드(BLCP)는 제1 방향(SD)으로 어긋나게 배치될 수 있다.
그리고, 4개의 비트라인 콘택 패드들(BLCP)과 연결된 연결패턴 중 적어도 어느 하나는(예를 들면, 연결패턴 123) 중 트랜지스터(TR)의 정션 영역(Jn1) 상에 배치될 수 있도록 한다. 즉, 제2 방향(FD)으로 이웃한 게이트 전극들(G) 사이의 공간에 4개의 연결패턴(123) 중 적어도 하나가 배치될 수 있다. 다시 말하면, 비트라인 콘택 영역(BLOFC)에 배치된 비트라인 콘택 패드들(BLCP)과 연결된 연결패턴(123)은 제3 방향(TD)을 기준으로 하여 하부의 트랜지스터(TR)의 정션(Jn1) 위에 배치될 수 있다. 제3 방향(TD)을 기준으로 하여 상부의 비트라인 콘택 패드들(BLCP)는 연결패턴(123)을 통해 하부의 트랜지스터(TR)의 정션(Jn1)과 전기적으로 연결될 수 있다.
상술한 본 발명의 실시 예에 따르면, 비트라인 콘택 패드들(BLCP)은 비트라인 콘택 영역(BLOFC) 상에 형성되며 비트라인 콘택 패드(BLCP)의 배선 구조가 동일한 레이어 상의 다른 연결 배선과 단선된 아일랜드 타입을 갖는다. 이에 따라, 본 발명의 실시예는 비트라인 콘택 영역(BLOFC)이 아닌 영역에서 도전라인들(A)의 배선 자유도가 향상될 수 있다.
도 8 및 도 9는 도 6의 비트라인 콘택 패드들(BLCP)의 레이아웃에 대한 다른 실시예들을 나타내는 평면도이다.
도 8을 참조하면, 비트라인 콘택 영역(BLOFC) 상에 비트라인 콘택 패드들(BLCP)이 동일한 패턴의 어레이로 배치될 수 있다. 4개의 비트라인 콘택 패드들(BLCP)의 패턴이 제1 방향(SD)으로 4열로 배치될 수 있다. 그리고, 4개의 비트라인 콘택 패드들(BLCP)의 패턴들이 제2 방향(FD)으로 2단 구조로 배치될 수 있다.
도 9를 참조하면, 비트라인 콘택 영역(BLOFC) 상에 4개의 비트라인 콘택 패드들(BLCP)의 패턴이 제1 방향(SD)으로 4열로 배치될 수 있다. 각각의 비트라인(BL) 상에서 4개의 비트라인 콘택 패드들(BLCP)의 패턴들은 지그재그 패턴으로 배치될 수 있다. 그리고, 4개의 비트라인 콘택 패드들(BLCP)의 패턴들이 제2 방향(FD)으로 4단 구조로 배치될 수 있다.
본 발명의 실시예는, 비트라인 콘택 영역(BLOFC) 상에 4개의 비트라인 콘택 패드들(BLCP)의 패턴들이 제2 방향(FD)으로 2단 또는 4단 구조로 배치되는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 비트라인 콘택 패드들(BLCP)의 배치 형태 및 개수는 변경이 가능하다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 연결패턴;
    상기 제1 연결패턴의 상측에 형성되는 비트라인; 및
    상기 비트라인과 상기 제1 연결패턴의 사이에 위치하여 상기 비트라인과 상기 제1 연결패턴을 전기적으로 연결시키며, 단면 상에서 사각 구조의 아일랜드 타입으로 형성되는 비트라인 콘택 패드를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 단면 상에서 상기 비트라인 콘택 패드와 동일한 레이어 상에 형성되며, 상기 비트라인 콘택 패드와 연결이 차단되는 도전라인을 더 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 비트라인 콘택 패드는 평면 상에서 제 2방향으로 일정 개수가 연속적으로 형성되며 일정 간격으로 이격되는 반도체 장치.
  4. 제 3항에 있어서,
    상기 연속적으로 형성되는 상기 비트라인 콘택 패드 중 적어도 하나는 제 1방향으로 어긋나게 배치되는 반도체 장치.
  5. 제 3항에 있어서, 상기 비트라인 콘택 패드는
    특정 개수로 서로 짝을 이루며 짝을 이루는 패턴끼리 상기 제 2방향에서 동일선 상에 배치되는 반도체 장치.
  6. 제 1항에 있어서,
    평면 상에서 사각 구조를 갖는 상기 비트라인 콘택 패드 상에 상기 비트라인과 하부 연결 구조를 연결하기 위한 콘택들이 형성되는 반도체 장치.
  7. 제 1항에 있어서, 상기 비트라인 콘택 패드는
    비트라인 콘택 영역의 중심부를 가로지르는 가상 라인을 중심으로 하여 미러 형태의 대칭 구조를 갖는 반도체 장치.
  8. 제 1항에 있어서,
    제 1방향으로 인접한 영역에 배치된 상기 제2 연결패턴은 제 2방향의 중심을 기준으로 하여 상기 제 2방향으로 미러 형태의 대칭 구조를 갖는 반도체 장치.
  9. 제 1항에 있어서,
    상기 제1 연결패턴의 하부에 형성되는 제2 연결패턴;
    상기 제2 연결패턴의 하부면과 연결되는 제1 도전성 콘택플러그;
    상기 제1 연결패턴의 하부면과 상기 제2 연결패턴의 상부면 사이에 연결되는 제2 도전성 콘택플러그;
    상기 비트라인 콘택 패드의 하부면과 상기 제1 연결패턴의 상부면 사이에 연결되는 제3 도전성 콘택플러그; 및
    상기 비트라인과 상기 비트라인 콘택 패드 사이에 연결되는 비트라인 콘택을 더 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    제 3방향을 기준으로 상기 제 2연결 패턴의 하부에 위치하는 트랜지스터를 더 포함하며,
    상기 제2 연결패턴은 상기 트랜지스터의 정션 영역 상부에 배치되는 반도체 장치.
  11. 제 1항에 있어서, 상기 제1 연결패턴은
    비트라인 콘택 영역 상의 특정 구간에서 배선이 수직 곡선을 가지며 상기 비트라인 콘택 패드와 연결되는 반도체 장치.
  12. 제 1방향으로 연장되며 제 2방향으로 일정 간격 이격되어 배치되는 복수의 게이트 전극들;
    상기 제 2방향으로 일정 간격 이격되어 배치되는 복수의 비트라인 콘택 패드들을 포함하고,
    상기 복수의 비트라인 콘택 패드들 각각은
    제 3방향을 기준으로 하여 비트라인과 하부 연결구조 사이에 위치하여 상기 비트라인과 상기 하부 연결구조를 전기적으로 연결시키며, 평면 상에서 사각 구조의 아일랜드 타입으로 형성되는 반도체 장치.
  13. 제 12항에 있어서,
    상기 복수의 비트라인 콘택 패드들 중 일부는 상기 복수의 게이트 전극들 상에 중첩되도록 배치되는 반도체 장치.
  14. 제 12항에 있어서,
    상기 복수의 비트라인 콘택 패드들 중 일부는 상기 제 2방향으로 일렬로 배열되는 반도체 장치.
  15. 제 14항에 있어서,
    상기 복수의 비트라인 콘택 패드들 중 나머지 일부는 상기 제 1방향으로 어긋나게 배치되는 반도체 장치.
  16. 제 12항에 있어서,
    상기 복수의 비트라인 콘택 패드들 중 일부는 상기 제 3방향을 기준으로 트랜지스터의 정션 영역 상부에 배치되는 반도체 장치.
  17. 제 12항에 있어서,
    상기 복수의 비트라인 콘택 패드들은 동일한 패턴의 어레이로 배치되는 반도체 장치.
  18. 제1 영역 및 제2 영역이 정의된 기판;
    상기 기판에 적층되며 페이지 버퍼 회로를 포함하는 로직회로;
    상기 로직회로에 적층되는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 상부에 형성된 비트라인;
    상기 제1 영역에 형성되며 상기 비트라인과 상기 페이지 버퍼 회로를 전기적으로 연결시키는 비트라인 콘택 패드; 및
    상기 비트라인 콘택 패드 하부에 형성된 복수의 연결패턴들을 포함하고,
    상기 비트라인, 상기 비트라인 콘택 패드는 상기 복수의 연결패턴들을 통해 상기 페이지 버퍼 회로에 포함된 트랜지스터의 정션 영역과 전기적으로 연결되는 반도체 장치.
  19. 제 18항에 있어서, 상기 비트라인 콘택 패드는
    단면 상에서 사각 구조의 아일랜드 타입으로 형성되는 반도체 장치.
  20. 제 18항에 있어서, 상기 복수의 연결패턴들은
    상기 비트라인 콘택 패드 하부에 형성되는 제1 연결패턴; 및
    상기 제1 연결패턴의 하부에 형성되어 상기 트랜지스터의 정션 영역과 전기적으로 연결되는 제2 연결패턴을 포함하는 반도체 장치.
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