KR960000718B1 - 반도체기억장치 - Google Patents

반도체기억장치 Download PDF

Info

Publication number
KR960000718B1
KR960000718B1 KR1019920004378A KR920004378A KR960000718B1 KR 960000718 B1 KR960000718 B1 KR 960000718B1 KR 1019920004378 A KR1019920004378 A KR 1019920004378A KR 920004378 A KR920004378 A KR 920004378A KR 960000718 B1 KR960000718 B1 KR 960000718B1
Authority
KR
South Korea
Prior art keywords
transistor
pair
transistors
access
memory cell
Prior art date
Application number
KR1019920004378A
Other languages
English (en)
Other versions
KR920018943A (ko
Inventor
히로타다 구리야마
Original Assignee
미쓰비시덴키 가부시키가이샤
시키모리야
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤, 시키모리야 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR920018943A publication Critical patent/KR920018943A/ko
Application granted granted Critical
Publication of KR960000718B1 publication Critical patent/KR960000718B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

내용 없음.

Description

반도체기억장치
제1도는 이 발명의 제1의 실시예에 의한 SRAM의 메모리셀의 평면구조도.
제2도는 제1도에 표시하는 메모리셀의 상층부분의 평면구조를 표시한 평면구조도.
제3도는 이 발명에 사용되는 박막트랜지스터의 전형적인 구조를 표시하는 단면구조도.
제4도는 제3도에 표시하는 박막트랜지스터의 전기특성을 표시하는 전기특성도.
제5도는 제1도 및 제2도에 표시하는 절단선 b-b에 다른 방향으로부터의 단면구조도.
제6도는 제1도 및 제2도중의 절단선 c-c에 따른 방향으로부터의 단면구조도.
제7도는 이 발명의 제2의 실시예에 의한 SRAM의 메모리셀의 평면구조도.
제8도는 제7도에 표시하는 메모리셀의 상층부분의 평면구조도.
제9도는 제8도에 표시하는 메모리셀의 보다 상층부분의 평면구조도.
제10도는 제9도에 표시하는 메모리셀의 보다 상층부분의 평면구조도.
제11도는 제7도 내지 제10도중의 절단선 d-d에 따른 방향으로부터의 단면구조도.
제12도는 제8도중 절단선 h-h에 따른 방향으로부터의 단면구조도.
제13도는 제7도중의 절단선 e-e에 따른 방향으로부터의 단면구조도.
제14도는 제7도중의 절단선 g-g에 따른 방향으로부터의 단면구조도.
제15도는 제7도중의 절단선 f-f에 따른 방향으로부터의 단면구조도.
제16도는 제9도중의 절단선 I-I에 따른 방향으로부터의 단면구조도.
제17도는 제2의 실시예에 의한 SRAM의 메모리셀의 등가회로도(等價回路圖).
제18도는 제17도에 표시한 플립플롭의 포함되는 두 개의 인버터회로의 등가회로도(a)(b).
제19도는 제2의 실시예의 메모리셀의 데이터의 판독특성곡선을 표시하는 도면.
제20도는 이 발명의 제3의 실시예에 의한 SRAM의 메모리셀의 평면구조도.
제21도는 제20도에 표시하는 메모리셀의 보다 상층의 평면구조를 표시하는 평면구조도.
제22도는 제21도에 표시하는 메모리셀의 보다 상층의 평면구조를 표시하는 평면구조도.
제23도는 제22도에 표시하는 메모리셀의 보다 상층의 평면구조를 표시하는 평면구조도.
제24도는 제20도 내지 제23도중 절단선 J-J에 따른 방향으로부터의 단면구조도.
제25도는 제3의 실시예에 의한 SRAM 메모리셀의 등가회로도.
제26도는 이 발명의 제4의 실시예에 의한 SRAM의 메모리셀의 평면구조도.
제27도는 제26도에 표시하는 메모리셀의 보다 상층의 평면구조를 표시하는 평면구조도.
제28도는 제27도에 표시하는 메모리셀의 보다 상층의 평면구조를 표시하는 평면구조도.
제29도는 제28도에 표시하는 메모리셀의 보다 상층의 평면구조를 표시하는 평면구조도.
제30도는 제26도 내지 제29도중에 절단선 k-k에 따른 방향으로부터의 단면구조도.
제31도는 제26도중의 절단선 m-m에 따른 방향으로부터의 단면구조도.
제32도는 제26도중의 절단선 n-n에 따른 방향으로부터의 단면구조도.
제33도는 제28도중의 절단선 l-l에 따른 방향으로부터의 단면구조도.
제34도는 액세트랜지스터가 하나일때의 메모리셀을 표시하는 등가회로도.
제35도는 제34도에 표시하는 메모리셀에 있어서 한쌍의 부하트랜지스터만을 박막트랜지스터로 구성했을때의 등가회로도.
제36도는 제17도에 표시된 메모리셀에 있어서 한쌍의 액세트랜지스터와 한쌍의 부하트랜지스터를 박막트랜지스터로 구성했을때의 등가회로도.
제37도는 제17도에 표시되는 메모리셀에 있어서 한쌍의 액세트랜지스터와 한쌍의 부하트랜지스터와 하나의 드라이버트랜지스터를 박막트랜지스터로 구성했을때의 등가회로도.
제38도는 제34도에 표시되는 메모리셀에 있어서 하나의 액세트랜지스터와 하나의 드라이버트랜지스터와 한쌍의 부하트랜지스터를 박막트랜지스터로 구성했을때의 등가회로도.
제39도는 종래의 SRAM의 메모리셀의 등가회로도.
제40도는 종래의 SRAM의 메모리셀의 평면구조도.
제41도는 제40도에 표시하는 메모리셀의 보다 상층의 평면구조를 표시하는 평면구조도.
제42도는 제41도에 표시하는 메모리셀의 보다 상층의 평면구조를 표시하는 평면구조도.
제43도는 제40도 내지 제42도중 절단선 a-a에 따른 방향으로부터의 단면구조도.
제44도는 종래의 메모리셀의 소자간분리에 사용되는 LOCOS막 근방의 단면구조도.
제45도는 종래의 부하트랜지스터로 사용되는 박막트랜지스터의 전형적인 단면구조를 표시하는 단면구조도.
제46도는 제45도에 표시하는 박막트랜지스터의 전기특성을 표시하는 특성도.
제47도는 제39도에 표시하는 플립플롭회로를 두개의 인버터회로로 분해해서 표시한 등가회로도(a)(b).
제48도는 종래의 메모리셀의 데이터의 판독특성곡선을 표시하는 도면(a)(b ).
* 도면의 주요부분에 대한 부호의 설명
Q1,Q2 : 드라이버트랜지스터 Q3,Q4 : 액세스트랜지스터
Q5,Q6 : 부하트랜지스터 107,108 : 비트선
109a,109b : 워드선
이 발명은 반도체기억장치에 관해 특히 스태딕 RAM의 메모리셀의 집적도(集積度)의 향상을 가능케하는 셀구조에 관한 것이다.
제39도는 종래의 스태딕 RAM(이하 SRAM이라 칭한다)의 하나의 메모리셀의 등가회로도이다.
이 메모리셀은 부하(負荷)로서 p형 MOS트랜지스터를 사용한 6개의 트랜지스터로 구성되어 있다. 한쌍의 드라이버(구동용)트랜지스터 Q1,Q2(n형 MOS트랜지스터)과 한쌍의 부하트랜지스터 Q5,Q6(p형 MOS트랜지스터)가 서로 접속되어서 플립플롭 회로를 구성하고 있다. 한쌍의 부하트랜지스터 Q5,Q6의 소스(112)(113)은 GND에 접속되어 있다.
또 한쌍의 액세스트랜지스터 Q3,Q4(n형 MOS트랜지스터)는 각각 기억노드 (114)(115)에 접속되어 있다. 그리고 액세스트랜지스터 Q3의 소스·드레인의 한쪽에는 비트선(107)이 접속되고, 액세스트랜지스터의 Q4의 소스·드레인의 한쪽에는 비트선(108)이 접속되어 있다. 또 액세스트랜지스터 Q4,Q5의 게이트는 워드선(109)에 접속되어 있다.
제40도~제42도는 SRAM의 메모리셀의 평면구조도이고 각각 기판표면의 하층으로부터 순서대로 3단계로 분할해서 표시한 것이다. 또 제43도는 제40도 내지 제42도중의 절단선 a-a에 따른 방향으로부터 단면구조도이다.
제40도 내지 제43도 및 제39도를 참조해서 메모리셀은 p형 실리콘기판(148)의 주표면에 한쌍의 드라이버 트랜지스터 Q1,Q2와 한쌍의 액세스트랜지스터 Q3,Q4가 형성되어 있다. 드라이버트랜지스터 Q1은 한쌍의 소스·드레인영역(121)(122)과 게이트전극(125)을 갖는다. 드라이버트랜지스터 Q2는 한쌍의 소스·드레인영역(118) (117)과 게이트전극(126)을 갖는다.
또 액세스트랜지스터 Q3는 한쌍의 소스·드레인영역(119)(120)과 게이트전극(109)을 갖는다. 액세스트랜지스터 Q4는 한쌍의 소스·드레인영역(116) (117)과 게이트전극(109)을 갖는다. 이들 트랜지스터는 p형 실리콘기판(148)의 주표면에 형성된 소스·드레인영역을 갖는 n형 MOS트랜지스터로구성되어 있다. 드라이버트랜지스터 Q2의 게이트전극(126)과 액세스트랜지스터 Q3의 소스·드레인영역(120)과는 콘택트(128)를 통해서 접속되어 있다. 또 드라이버트랜지스터 Q2의 게이트전극(126)과 드라이버트랜지스터 Q1의 소스·드레인영역(121)과는 콘택트(129)를 통해서 접속되어 있다.
또 드라이버트랜지스터 Q1의 게이트전극(125)은 액세스트랜지스터 Q4의 소스·드레인영역(117) 및 드라이버트랜지스터 Q2의 소스·드레인영역(117)에 콘택트 (127)를 통해서 접속되어 있다. 또 부하트랜지스터 Q5의 게이트전극(130)의 콘택트 (139)를 통해서 부하트랜지스터 Q6의 소스·드레인영역(137)에 접속되어 있다. 부하트랜지스터의 Q6의 게이트전극(131)은 콘택트(138)를 통해서 부하트랜지스터 Q5의 소스·드레인영역(134)에 접속되어 있다. 또 비트선(107)은 콘택트(146)을 통해서 엑세스트랜지스터 Q3의 소스·드레인영역(119)에 접속되어 비트선(108)은 콘택트 (147)를 통해서 액세스트랜지스터 Q4의 소스·드레인영역(116)에 접속되어 있다.
이와 같이 종래의 SRAM의 메모리셀은 실리콘기판상에 4개의 n형 MOS트랜지스터를 배열하고 다시 그 위층에 p형의 박막트랜지스터를 부하로서 사용하고 있다.
제45도는 부하트랜지스터 Q5,Q6에 사용되는 박막트랜지스터의 전형적인 단면구조를 표시하는 단면구조도이다. 박막트랜지스터는 다결정실리콘등의 반도체층 중에 채널영역(142)과 한쌍의 소스·드레인영역(141)(143)을 형성하고 다시 절연체를 개재해서 채널영역(142)에 대향하는 위치에 게이트전극(140)을 배치하고 있다.
제46도는 이 박막트랜지스터의 전류특성을 표시하는 도면이다.
이와 같은 SRAM에 있어서 메모리셀의 집적도를 향상시키기 위해서는 각각의 메모리셀의 점유면적을 축소화시킬 필요가 있다.
그러나, 상기한 바 종래의 메모리셀에서는 아래에 설명하는 두개의 문제점이 있었다. 제1의 문제는 메모리셀을 구성하는 각 트랜지스터간의 소자분리영역을 축소화 한다는 것은 곤란하다는 것이다. 제44도는 제43도에 표시되는 메모리셀의 각각은 트랜지스터간을 절연분리하기 위한 LOCOS막(124)의 단면구조를 모식적으로 표시한 도면이다. 이 LOCOS막(152)은 그 양단에 버즈비크라 불리는 영역 X가 형성되고 이 버즈비크영역이 소자형성영역으로 퍼져 이 결과 분리폭 W가 소망의 폭보다도 크게 되는 문제가 있다. 이 때문에 분리영역의 폭을 축소화하는 것이 저해되고 결과적으로 메모리셀의 축소화가 방해된다.
제2의 문제는 드라이버트랜지스터와 액세스트랜지스터와의 구동능력비 β(=드라이버트랜지스터의 구동능력/액세스트랜지스터의 구동능력)에 관한 것이다. 이 구동능력비 β가 적을때는 메모리셀로부터의 데이터를 판독할때(readout)에 데이터의 파괴가 일어난다. 이 현상에 대해 아래에서 설명한다.
제39도에 표시하는 메모리셀의 등가회로를 판독(readout)특성에 관해 2개의 인버터회로로 분해해서 표시한 것이 제47도(a), (b)이다.
여기서 부하트랜지스터 Q5,Q6은 표시되어 있지 않다. 이것은 부하트랜지스터의 전류가 액세스트랜지스터나 드라이버트랜지스터에 비해 무시할 수 있을 정도의 미량이기 때문에 판독동작에 영향을 미치지 않기 때문이다. 메모리셀로부터의 판독특성은 비트선 및 워드선을 Vcc에 고정하고 드라이버 트랜지스터의 게이트전압(상대방의 기억노드의 전압)을 변화시켜 자신의 기억노드의 전압변화로부터 구한다. 제48도(a)는 구동능력비 β가 클때(약 3정도)의 판독특성을 표시하는 특성도이다.
횡축은 기억노드(115)의 전압, 종축은 기억노드(114)의 전압을 표시하고 있다. 곡선 α1과 기억노드(115)의 전압을 변화시켰을 때의 기억노드(114)의 전압변화 특성을 표시하고 있다. 또 곡선 r1은 기억노드(114)의 전압을 변화시켰을때의 기억노드(115)의 전압변화특성을 표시하고 있다. 곡선 α1과 r1과는 3점 P1,P2,P3에서 교차한다. 점 P3는 기억노드(114)가 ″High″ 또 점 P1은 기억노드(115)가 ″Hight″데이터를 기억하고 있는 것에 대응한다. 또 점 P2는 불안정점으로 판독시에 이 점 P2에 멈추는 일은 없다.
도면중에 원(圓) h로 표시되는 영역이 메모리셀의 눈으로 불리워지는 것으로 트랜지스터의 구동능력비 β가 클수록 이 원 h가 크게되어 판독동작은 안정한다.
그런데 메모리셀의 사이즈를 축소화하기 위해서는 액세스트랜지스터 또는 드라이버트랜지스터의 치수를 축속하는 방법을 쓰고 있다. 액세스트랜지스터 또는 드라이버트랜지스터의 축소화는 예를들면 게이트장을 짧게하는 등의 방법을 쓰고 있다.
액세스트랜지스터의 트랜지스터폭이 1㎛이하로 축소화되면 소위 협채널효과가 현저해져 이 결과 액세스 트랜지스터의 드레숄드(threshold)전압 Vth가 상승한다. 제48도(b)는 액세스트랜지스터의 드레숄드전압 Vth가 상승했을때의 기억노드의 전압변화특성을 표시하고 있다. 제48도(a),(b)에 있어서 Vcc-θ 또는 Vcc-θ′는 액세스트랜지스터의 드레숄드전압 Vth에 상당한다. 제48도(b)에 표시된 것과 같이, 액세스트랜지스터의 드레숄드전압이 높아지면 곡선 α1,r1가 1점 P2에서만 교차되게 되어 소위 메모리셀과 눈이라 칭해지는 영역이 소멸된다. 이 때문에 각 기억노드의 전압이 안정점이 소멸해 판독동작시에 메모리셀에 축적된 데이터가 파괴된다. 이런 이유에서 드라이버트랜지스터의 축소화하는 가능하나 액세스트랜지스터의 축소화가 불가능하다.
그리고 가령 드라이버트랜지스터만을 축소화했을때 양 트랜지스터 구동능력비 β가 작게되어 판독동작이 불안정해진다.
따라서 이 발명은 상기와 같은 문제점을 해소하기 위해 된 것으로, 메모리셀에 축적된 데이터의 판독동작의 안정성을 열화시키는 일없이 메모리셀의 축소화가 가능한 반도체기억장치를 제공하는 것을 목적으로 하고 있다.
청구항 1에 관한 반도체기억장치는 플립플롭회로를 구성하는 한쌍의 제1도전형의 구동용트랜지스터 및 한쌍의 제2의 도전형의 부하트랜지스터와 한쌍의 액세스트랜지스터를 갖는 메모리셀을 구비하고 있다. 또 반도체기억장치는 주표면을 갖는 반도체기판과, 반도체기판상에 형성된 절연층과 절연층상에 배열된 제1박막트랜지스터군과, 제1박막트랜지스터군의 표면상을 덮는 층간절연층과, 층간절연층상에 배열된 제2박막트랜지스터군을 구비하고 있다. 제1박막트랜지스터군은 구동용트랜지스터, 부하트랜지스터 및 액세스트랜지스터중 적어도 하나의 트랜지스터를 포함하고 있다. 또 제2박막트랜지스터군은 구동용트랜지스터, 부하트랜지스터 및 액세스트랜지스터중 제1박막트랜지스터군에 포함되는 트랜지스터를 제외하고 적어도 하나의 트랜지스터를 포함하고 있다. 청구항 2에 관한 반도체기억장치는 플립플롭회로를 구성하는 한쌍의 제1도전형의 구동용트랜지스터 및 한쌍의 제2도전형의 부하트랜지스터와 한쌍의 제1도전형 액세스트랜지스터를 갖는 메모리셀을 구비하고 있다. 또 반도체기억장치는 주표면을 갖는 반도체기판과 반도체기판의 주표면상에 형성된 한쌍의 액세스트랜지스터와 하나의 구동용트랜지스터를 갖는 제1트랜지스터군과, 제1트랜지스터군의 표면상을 덮는 층간절연층과 층간절연층상에 형성된 다른 구동용 트랜지스터와 한쌍의 부하트랜지스터를 갖는 제2트랜지스터군을 구비하고 있다.
그리고 제1트랜지스터군의 각각의 트랜지스터는 반도체기판중에 형성된 한쌍의 불순물영역을 갖는 MIS형 트랜지스터이고 제2트랜지스터군의 각각의 트랜지스터는, 층간절연층상의 반도체층중에 형성된 한쌍의 불순물영역을 갖는 박막트랜지스터이다.
청구항 3에 관한 반도체기억장치는 반도체기판의 주표면상에 형성된 메모리셀을 구비하고 있다. 메모리셀은 플립플롭회로를 구성하는 한쌍의 제1도전형 구동용트랜지스터 및 한쌍의 제2도전형 부하트랜지스터와 플립플롭회로에 접속되는 단일 액세스트랜지스터와 액세스트랜지스터의 불순물영역에 접속되는 비트선을 갖고 있다.
청구항 4에 관한 반도체기억장치에 있어서는 제1트랜지스터군에 반도체기판의 주표면에 형성된 한쌍의 구동용트랜지스터를 갖는다. 제2트랜지스터군이, 층간절연층에 형성된 한쌍의 액세스트랜지스터와 한쌍의 부하트랜지스터를 갖고 있다. 제1트랜지스터군의 각각의 트랜지스터는 반도체기판중에 형성된 한쌍의 불순물영역을 갖는 MIS형 트랜지스터이다. 제2트랜지스터군의 각각의 트랜지스터는 충간절연층상의 반도체층에 형성된 한쌍의 불순물영역을 갖는 박막트랜지스터이다.
청구항 5에 관한 반도체기억장치에 있어서는 제1트랜지스터군이 반도체기판의 주표면에 형성된 하나의 구동용트랜지스터를 갖고 있다. 제2트랜지스터군이 층간절연층상에 형성된 다른 구동용 트랜지스터와 한쌍의 액세스트랜지스터와, 한쌍의 부하트랜지스터를 갖고 있다. 제1트랜지스터군의 각각의 트랜지스터는 반도체기판중에 형성된 한쌍의 불순물영역을 갖는 MIS형 트랜지스터이다. 제2트랜지스터군의 각각의 트랜지스터는 층간절연층상의 반도체층중에 형성된 한쌍의 불순물영역을 갖는 박막트랜지스터이다.
청구항 1에 관한 반도체기억장치는 메모리셀을 구성하는 6개의 트랜지스터를 박막트랜지스터로 구성하고 있다. 그리고 각 박막트랜지스터간을 층간절연층으로 묻어줌으로써 소자분리를 하고 있다. 이로인해 종래의 LOCOS막을 사용한 소자분리구조를 배제함으로써, 소자간분리영역의 축소화를 기도할 수가 있다. 청구항 2에 관한 반도체기억장치는 메모리셀을 구성하는 6개의 트랜지스터중 한쌍의 액세스트랜지스터와 하나의 구동용트랜지스터를 반도체기판의 주표면에 형성해 나머지 3개의 트랜지스터를 층간 절연층을 개재해서 상층에 적층함으로써 메모리셀의 축소화를 도모할 수 있다.
또, 청구항 3에 관한 반도체기억장치는 메모리셀을 구성하는 6개의 트랜지스터중 하나의 액세스트랜지스터를 생략함으로써 메모리셀의 축소화를 도모할 수가 있다. 청구항 4 및 5에 관한 반도체기억장치에 있어서 액세스트랜지스터를 박막트랜지스터로 형성함으로써 협채널효과를 억제할 수가 있고 메모리셀의 축소화와 함께 기억데이터의 판독동작을 안전화시킬 수가 있다.
이하 이 발명의 실시예에 대해 도면을 사용해서 상세히 설명한다.
제1도 및 제2도는 이 발명의 제1의 실시예에 의한 SRAM의 메모리셀의 평면구조도이다. 제1도는 하층측의 평면구조도이고 제2도는 상층측의 평면구조도이다. 또 제5도는 제1도 및 제2도중의 절단선 b-b에 따른 방향으로부터의 단면구조도이고 제6도는 제1도 및 제2도중의 절단선 c-c에 다른 방향으로부터의 단면구조도이다. 제1의 실시예에 의한 메모리셀은 한쌍의 액세스트랜지스터 Q3,Q4 드라이버트랜지스터 Q1,Q2 및 부하트랜지스터 Q5,Q6의 모두가 박막트랜지스터로 구성되어 있다.
이 메모리셀의 등가회로는 제39도에 표시되어 있는 것과 같다. 이 제39도를 참조해서 다시 제1도, 제2도, 제5도 및 제6도를 참조해서 메모리셀의 구조에 대해 설명한다. 실리콘기판(32)의 주표면상에는 절연층(33a)가 형성되어 있다.
그리고 이 절연층(33a)의 표면상에 한쌍의 액세스트랜지스터 Q3,Q4와 한쌍의 드라이버트랜지스터 Q1,Q2가 배치되어 있다. 4개의 트랜지스터 Q1~Q4는 n형 박막트랜지스터로 구성되어 있다. 액세스트랜지스터 Q3는 다결정실리콘층 중에 형성된 한쌍의 소스·드레인영역(1)(3)과 채널영역(2) 및 게이트전극(10)을 갖고 있다.
또 액세스트랜지스터 Q4는 다결정실리콘중에 형성한 한쌍의 소스·드레인영역 (6)(8)과 채널영역(7) 및 게이트전극(10)을 갖고 있다. 드라이버트랜지스터 Q1은 다결정실리콘층중에 형성된 한쌍의 소스·드레인영역(3),(5)과 채널영역(4) 및 게이트전극(11)을 갖고 있다. 드라이버트랜지스터 Q2는 다결정실리콘층 중에 형성된 한쌍의 소스·드레인영역(8),(5)의 채널영역(9) 및 게이트전극(12)을 갖고 있다. 이들 4개의 트랜지스터 Q1~Q4의 표면상부에는 제1층간절연층(33b)로 덮여 있다. 그리고 제1층간절연층(33b)의 표면상부에는 한쌍의 p형 부하트랜지스터 Q5,Q6가 형성되어 있다. 부하트랜지스터 Q5는 한쌍의 소스·드레인영역(13)(15)과 채널영역(14) 및 게이트전극(11)을 갖고 있다. 또 부하트랜지스터 Q5의 게이트전극(11)은 드라이버트랜지스터 Q1의 게이트전극과 공용되어 있다. 또 부하트랜지스터 Q6는 한쌍의 소스·드레인영역(13)(17)과 채널영역(16) 및 게이트전극(12)을 갖고 있다.
부하트랜지스터 Q6의 게이트전극(12)은 드라이버트랜지스터 Q2의 게이트전극을 공용하고 있다. 이 부하트랜지스터 Q5,Q6의 표면상부는 제2층간절연층(33c)으로 덮여 있다. 제2층간절연층(13c)의 표면상에는 한쌍의 비트선(107)(108)이 형성되어 있다. 비트선(107)은 콘택트(26)를 통해 액세스 트랜지스터 Q3의 소스·드레인영역 (1)에 접속되어 있다. 또 비트선(108)은 콘택트(27)을 통해서 액세스트랜지스터 Q4의 소스·드레인영역(6)에 접속되어 있다. 부하트랜지스터 Q5의 드라이버트랜지스터 Q1의 공용되는 소스·드레인영역(3)에 접속되어 있다. 콘택트(23)는 부하트랜지스터 Q5의 소스·드레인영역(15)과 배선층(18)을 접속하고 있다. 콘택트(21)는 부하트랜지스터 Q6의 소스·드레인영역(17)과 부하트랜지스터 Q5의 게이트전극(11)을 접속한다. 콘택트(19)는 부하트랜지스터 Q5의 게이트전극(11)과 드라이버트랜지스터 Q2의 소스·드레인영역(8)을 접속한다.
제3도는 제1의 실시예에 사용되는 박막트랜지스터의 전형적인 단면구조를 모식적으로 표시한 구조도이다. 또 제4도는 제3도에 표시되는 박막트랜지스터의 전기특성을 표시하고 있다.
이와 같이 메모리셀의 6개의 트랜지스터를 모두 박막트랜지스터로 형성했기 때문에 액세스트랜지스터가 협채널효과의 영향을 받아 드레숄전압이 상승하는 것을 방지할 수가 있다. 이 때문에 드라이버트랜지스터와 액세스트랜지스터와의 구동능력비 β가 크게 되도록 액세스트랜지스터 및 드라이버트랜지스터의 치수를 결정할 수가 있다. 이로인해 안정된 판독동작이 가능한 메모리셀을 구성할 수가 있다.
다음에 제2의 실시에에 대해 설명한다. 제17도는 제2의 실시예에 의한 메모리셀의 등가회로도이다. 제17도에 표시된 바와 같이, 제2의 실시예에 의한 메모리셀은 한쌍의 액세스트랜지스터 Q3,Q4와 하나의 드라이버트랜지스터 Q1이 기판표면에 형성되는 MOS트랜지스터로 구성되고 나머지 한 개의 드라이버트랜지스터 Q2와 한쌍의 부하트랜지스터 Q5,Q6가 박막트랜지스터로 구성되어 있다. 제7도 내지 제10도는 메모리셀의 평면구조도이고, 제11도 내지 제16도는 메모리셀의 단면구조도이다. 이 예에 의한 메모리셀은, 복수의 다결정실리콘층이 층간절연층을 개재해서 다층으로 적층된 구조를 갖고 있다. 따라서 평면루조의 제7도 내지 제10도는 복수의 적층된 다결정실리콘층의 각층에 구조를 갖고 있다. 따라서 평면구조의 제7도 내지 제10도는 복수의 적층된 다결정실리콘층의 각층에 대응해서 하층쪽으로부터 순서대로 표시되어 있다. 또 제11도는 제7도내지 제10도중의 절단선 d-d에 따른 방향으로부터의 단면구조도이고 제12도는 제8도중의 절단선 h-h에 다른 방향으로부터의 단면구조도이고 제13도는 제7도중의 절단선 e-e에 따른 방향으로부터의 단면구조도이고 제14도는 제7도중의 절단선 g-g에 다른 방향으로부터의 단면구조도이고 제15도는 제7도중의 절단선 f-f에 다른 방향으로부터의 단면구조도이고 다시 제16도는 제9도중의 절단선 I-I에 다른 방향으로부터의 단면구조도이다. 제7도 내지 제16도를 참조해서 실리콘기판(100)의 주표면에는 한쌍의 액세스트랜지스터 Q3,Q4와 하나의 드라이버트랜지스터 Q1이 배치되어 있다.
액세스트랜지스터 Q3는 한쌍의 소스·드레인영역(31)(32)과 게이트전극(33)을 갖고 있다. 액세스트랜지스터 Q4는 한쌍의 소스·드레인영역(36) (37)과 게이트전극(38)을 갖고 있다. 드라이버트랜지스터 Q1은 한쌍의 소스·드레인영역(32)(21) (22)과 게이트전극(23)을 갖고 있다. 이들 3개의 트랜지스터는 실리콘기판 표면에 형성되는 n형의 MOS트랜지스터로 구성되어 있다. 실리콘기판(100)의 상층에 형성된 다른 드라이버 트랜지스터 Q2의 2개의 부하 트랜지스터 Q5는 박막트랜지스터로 구성되어 있다. 드라이버트랜지스터 Q2는 다경정실리콘층 L2중에 형성된 한쌍의 소스·드레인영역(26)(27)과 게이트전극(28)을 갖고 있다. 부하트랜지스터 Q5,Q6는 드라이버트랜지스터 Q2의 보다상층에 적층되어 있다. 제9도에 있어서 부하트랜지스터 Q5는 다결정실리콘층 L4중에 형성된 한쌍의 소스·드레인영역(47) (41)과 게이트전극(43)을 갖는다. 부하트랜지스터 Q6는 다결정실리콘층 L4중에 형성된 한쌍의 소스·드레인영역 (47)(46)과 게이트전극(48)(28)을 갖는다.
부하트랜지스터 Q6의 게이트전극(48)은 드라이버트랜지스터 Q2의 게이트전극 (28)을 공용하고 있다. 부하트랜지스터 Q5,Q6의 상층에는 또 비트선(107)(108)이 배치되어 있다.
비트선(107)은 콘택트(56)을 통해서 액세스트랜지스터 Q3의 소스·드레인영역(31)에 접속되어 있다. 비트선(108)은 콘택트(57)를 통해서 액세스트랜지스터 Q4의 소스·드레인영역(37)에 접속되어 있다. 콘택트(51)는 액세스트랜지스터 Q3와 드라이버트랜지스터 Q1의 공용하는 소스·드레인영역(32)(21)과 드라이버트랜지스터 Q2 또 부하트랜지스터 Q6의 게이트전극(28)(48)을 접속한다. 콘택트(52)는 드라이버트랜지스터 Q1의 게이트전극(23)과 드라이버트랜지스터 Q2의 소스·드레인영역 (26)을 접속한다. 콘택트(54)는 액세스 트랜지스터 Q4의 소스·드레인영역(36)과 부하트랜지스터 Q5의 게이트전극(43)를 접속한다. 다음에 콘택트(53)는 부하트랜지스터 Q6의 게이트전극(48)와 부하트랜지스터 Q5의 소스·드레인영역(41)을 접속한다.
콘택트(58)는 부하트랜지스터 Q5의 게이트전극(43)과 부하트랜지스터 Q6의 소스드레인영역(46)을 접속한다. 다음에 제2의 실시예에 의한 메모리의 판독때의 동작에 대해 설명한다. 제18도(a),(b)는 제17도에 표시된 메모리셀의 등가회로에 있어서 판독특성에 관한 2개의 인버터회로를 표시한 것이다.
여기서 종래의 예와 다른 점은 제18도(b)에 표시되는 인버터회로가 두개의 박막트랜지스터만으로 구성되는 CMOS인버터회로를 변한 점이다. 메모리셀의 판독특성은 비트선(107) 및 워드선(109a)를 Vcc에 고정하고 워드선(109b)를 GND에 고정해서 구한다.
제19도는 이와 같이 해서 구한 메모리셀의 판독특성 곡선이다. 제19도는 드라이버트랜지스터 Q1과 액세스트랜지스터 Q3와의 전류구동능력비 β가 1.5정도로 낮은 경우에 판독특성을 표시하고 있다. 가로축은 기억노드(115)의 전압, 세로축은 기억노드(114)의 전압을 표시하고 있다. 제19도에 있어서, 제18도(a)의 기억노드 (115)의 전압을 변화시켰을때의 기억노드(114)의 전압특성이 곡선 α3로 표시되어 있다. 또 제18도(b)의 기억노드(114)의 전압을 변화시켰을때의 전압특성이 곡선 r3로 표시되어 있다. 곡선 α3와 곡선 r3는 3개의 교점 P1,P2,P3를 갖고 있다. 그리고 이 메모리셀을 교점 P1 또는 P3점에서 안정한다. P1의 점에서는 기억노드(115)가 ″High″데이터를 기억하고, P3점에서는 기억노드(114)가 ″High″데이터를 기억하고 있는 것에 대응한다. 또 P2점은 불안정점이고, 판독동작시에 이 점에서 멈추는 일은 없다.
본 실시예에 의한 메모리셀은 제18도(b)에 표시하는 인버터회로가 CMOS회로이기 때문에 어느 전압(약1/2Vcc전압)에서 각 기억노드의 전입이 High 레벨로부터 Low 레벨 또는 그 반대로 급격히 변화한다. 그렇기 때문에 곡선 r3에 표시하는 바와 같은 전압특성이 얻어져 그 결과 메모리셀의 눈이라 불리는 원 h를 크게 확보할 수가 있다. 이 때문에 메모리셀로부터의 데이터의 판독때에 안정한 동작을 할 수가 있다. 즉 구동능력비 β가 적은 경우라도 n형 박막트랜지스터로 형성한 드라이버트랜지스터와 p형 박막트랜지스터로 형성한 부하트랜지스터에 의해 CMOS의 특성을 사용할 수가 있어 이에 의해 판독동작을 안정시킬 수가 있다. 또 메모리셀의 데이터의 기록동작시에 있어서 예를들어 기억노드(114)를 High레벨로 하기 위해서는 액세스트랜지스터 Q4만을 동작시켜 비트선을 Low레벨로 함으로써 기억노드(115)가 Low레벨이 되고, 기억노드 (114)가 High레벨이 된다. 또 기억노드(115)를 High 레벨로 하기 위해서는 액세스트랜지스터 Q3만을 동작시켜 비트선(107)을 Low 레벨로 함으로써 기억노드(114)가 Low 레벨이 되고 기억노드(115)가 High레벨에 설정된다.
또 이 예에 있어서는 액세스트랜지스터 Q3와 Q4의 2개의 트랜지스터가 동시에 동작하는 일이 없다. 따라서 트랜지스터(107)(108)을 한줄로 공용할 수가 있다. 제3의 실시예는 상기와 같은 단일의 비트선을 갖고 메모리셀에 관한 것이다. 제25도는 제3의 실시예에 의한 메모리셀의 등가회로도이다. 도시한 바와 같이 한쌍의 액세스트랜지스터 Q3,Q4의 소스·드레인영역은 공통의 비트선(107)에 접속되어 있다.
또 메모리셀을 구성하는 6개의 트랜지스터는 제2의 실시예와 같은 구성을 갖고 있다. 제20도 내지 제23도는 메모리셀의 평면구조도이고, 다층적층구조물을 갖는 메모리셀의 평면구조를 하층쪽으로부터 순서대로 각층마다에 표시하고 있다. 제24도는 절단선 j-j에 따른 반향으로부터의 단면구조도이다.
제25도를 인용하고 다시 제20도 내지 제24도를 참조해서 실리콘기판(100)의 주표면에 한쌍의 액세스트랜지스터 Q3,Q4와 하나의 드라이버트랜지스터 Q1이 배치되어 있다. 또 그 위층에는 박막트랜지스터로되는 하나의 드라이버트랜지스터 Q2가 배치되어 있다. 또 다시 그 위층에는 박막트랜지스터로 되어 있는 부하트랜지스터 Q5,Q6가 배치되어 있다. 또 그 위쪽에는 한줄의 비트선(107)과 이것과 평행하게 뻗는 GND선(112)이 배치되어 있다. 비트선(107)은 콘택트(65)를 통해서 액세스트랜지스터 Q3의 소스·드레인영역(31)에 접속되고 다시 콘택트(66)를 통해서 액세스트랜지스터 Q4의 소스·드레인영역(37)에 접속되어 있다.
또 도면중에서 제2의 실시예와 동일부호는 동일요소를 표시하고 있다. 이와 같이 비트선(107)을 한줄의 공통배선으로 함으로써 종래 사용되던 두줄의 비트선의 한쪽을 GND선으로 사용할 수가 있다. 그리고 각 메모리셀마다에 GND선(112)으로부터 콘택트를 취하는 것이 가능하게 되었다.
종래의 메모리셀의 GND선용의 금속배선은 복수의 메모리셀(예를들어 8개의 메모리셀)마다 접속되어 있었기 때문에 이 접속되어 있었기 때문에 이 접속에서 떨어져 있는 메모리셀에서는 GND가 부상(浮上)해 버린다는 문제점이 있었다.
본 실시예와 같이 각 메모리셀마다 GND선에 콘택트하는 것이 가능해지고 종래의 문제점을 해소할 수가 있다.
또 변형예로서 서로 인접하는 2개의 메모리셀에 한줄의 GND배선을 설치해도 된다. 제34도에 표시하는 등가회로도와 같이 액세스트랜지스터(103)하나만으로 해도 된다. 이때는 제3의 실시예를 표시하는 제20도 내지 제23도의 평면도를 참조하게 되면 액세스트랜지스터(Q4)를 구성하는 부분(36,37,38 ,66)이 없고 이 부분을 분리영역 (124)으로 함으로써 하나의 액세스트랜지스터만을 구비한 SRAM의 메모리셀을 실현할 수가 있다.
또 제4의 실시예로서 제34도에 표시되는 등가회로에 있어서 드라이버트랜지스터 Q2를 박막폴리실리콘으로부터 형성하지 않고 실리콘기판(100)에 형성해도 된다. 이때의 등가회로는 제35도에 표시된다. 이때의 평면구조도를 제26도 내지 제29도 단면구조도를 제30도 내지 제33도에 표시한다. 제30도 내지 제26도 내지 제29도중의 절단선 K-K에 다른 방향으로부터 단면구조이다.
제31도는 제26도중의 절단선 m-m에 다른 방향으로부터 단면구조도이다.
제32도는 제26도중의 절단선 n-n에 다른 방향으로부터 단면구조도이다.
제33도는 제28도중의 절단선 l-l에 다른 방향으로부터 단면구조도이다.
이 실시예에서는 제27도에 표시하는 다결정실리콘층 L2로 구성되는 폴리패트 (149)(150)가 부하트랜지스터의 소스·드레인영역과 드라이버트랜지스터의 소스·드레인영역을 접속하는 역할을 하고 있다.
또 도면중에서 제2실시예와 동일부호는 동일요소를 표시하고 있다. 이와 같이 드라이버트랜지스터 Q2를 실리콘판에 형성해도 SRAM의 메모리셀을 실현시키는 것은 가능하다.
또 이상의 실시예 이외에 액세스트랜지스터의 적어도 한개와 한쌍의 부하트랜지스터를 박막트랜지스터로 구성한다. 또는 한 쌍의 액세스트랜지스터와 드라이버트랜지스터의 한쪽과 한쌍의 부하트랜지스터를 박막트랜지스터로 구성하는등, 여러 가지의 조합방법을 채용한 SRAM의 메모리셀도 용이하게 실현시킬 수가 있다.
특히 액세스트랜지스터를 박막트랜지스터로 구성했을때, 반도체기판에 형성했을때 야기되는 협채널효과가 백게이트효과를 무시할 수가 있고 판독동작의 마진(margin 한계)을 넓힐 수가 있고 판독동작을 안정화시킬 수가 있다.
제36도는 제17도에서 표시되는 SRAM의 메모리셀에 있어서 한쌍의 액세스트랜지스터 Q3,Q4와 한쌍의 부하트랜지스터 Q5,Q6를 박막트랜지스터로 구성하는 경우를 표시하는 등가회로도이다. 또 제37도는 하나의 드라이버트랜지스터 Q2와 한쌍의 액세스트랜지스터 Q3,Q4와 한쌍의 부하트랜지스터 Q5,Q6를 박막트랜지스터로 구성하는 경우의 등가회로를 표시한다. 또 제38도는 제34도에 표시되는 SRAM의 메모리셀에 있어서, 하나의 액세스트랜지스터 Q3도 박막트랜지스터로 구성했을때의 등가회로도이다.
또 제36도, 제37도 및 제38도에 표시하는 바와 같이 액세스트랜지스터를 박막트랜지스터로 구성하는 경우에는 예를들어 제37도에 표시한 바와 같이 액세스트랜지스터 Q3,Q4FMF p채널 MOS트랜지스터로 구성해도 된다.
이와 같이 청구항 1에 관한 반도체기억장치는 메모리셀을 구성하는 모든 트랜지스터를 박막트랜지스터로 구성함으로써, LOCOS막을 사용하지 않고 각 트랜지스터간의 절연분리를 함으로써 분리영역의 축소화에 의한 셀구조의 미세화를 실현시킬 수가 있다. 또 청구항 2에 관한 반도체기억장치는 메모리셀을 구성하는 트랜지스터중 3개의 트랜지스터를 박막트랜지스터를 사용해서 기판상에 적층한 구조를 구성함으로써 메모리셀의 축소화를 실현시키는 동시에 기억데이터의 안정한 판독동작을 실현하고 있다. 또 청구항 3에 관한 반도체기억장치는 하나의 액세스트랜지스터를 생략함으로써 메모리셀의 축소화를 실현시킬 수가 있다.
청구항 4 및 5에 관한 반도체기억장치에 있어서는 메모리셀을 구성하는 트랜지스터중 적어도 한쌍의 액세스트랜지스터하고 한쌍의 부하트랜지스터를 박막트랜지스터를 사용해서 구성함으로써 메모리셀의 축소화를 실현시킴과 동시에 기억데이터의 판독동작마진을 넓힐 수가 있어 안정한 판독동작을 실현시킬 수가 있다.

Claims (5)

  1. 플립플롭회로를 구성하는 한쌍의 제1도전형의 구동용 트랜지스터 및 한쌍의 제2도전형의 부하트랜지스터와 한쌍의 액세스트랜지스터를 갖는 메모리셀을 구비한 반도체기억장치로서, 주표면을 갖는 반도체기판과 상기 반도체기판상에 형성된 절연층과 상기 절연층상에 배열된 제박막트랜지스터군과 상기 제박막트랜지스터군의 표면상을 덮는 층간절연층과, 상기 층간절연층상에 배열된 제2박막트랜지스터군을 구비하고 상기 제1박막트랜지스터군은 상기 구동용트랜지스터, 상기 부하트랜지스터 및 상기 액세스트랜지스터중 적어도 하나의 트랜지스터를 포함하고, 상기 제2박막트랜지스터군은 상기 구동용 트랜지스터, 상기 부하트랜지스터 및 상기 액세스트랜지스터중 상기 제1박막트랜지스터군에 포함되는 트랜지스터를 제외하고, 적어도 하나의 트랜지스터를 포함하는 반도체기억장치.
  2. 플립플롭회로를 구성하는 한쌍의 제1도전형의 구동용 트랜지스터 및 한쌍의 제2도전형의 부하트랜지스터와 한쌍의 제1도전형 액세스트랜지스터를 갖는 메모리셀을 구비한 반도체기억장치로서 주표면을 갖는 반도체기판과 상기 반도체기판의 상기 주표면에 형성된 한쌍의 상기 액세스트랜지스터와 하나의 상기 구동용 트랜지스터군을 갖는 제1트랜지스터군과 상기 제1트랜지스터군의 표면상을 덮는 층간절연층과 상기 층간절연층상에 형성된 다른 상기 구동용 트랜지스터와 한쌍의 상기 부하트랜지스터를 갖는 제2트랜지스터군을 구비하고 상기 제1트랜지스터군의 각각의 트랜지스터는 상기 제2트랜지스터군의 각각의 트랜지스터는 상기 층간절연층상의 반도체층중에 형성된 한쌍의 불순물 영역을 갖는 박막트랜지스터인 반도체기억장치.
  3. 반도체기판의 주표면상에 형성된 메모리셀을 구비한 반도체기억장치로서 상기 메모리셀은 플립플롭회로를 구성하는 한쌍의 제1도전형의 구동용 트랜지스터 및 한쌍의 제2도전형 부하트랜지스터와 상기 플립플롭회로에 접속되는 단일 액세스트랜지스터와 상기 액세스트랜지스터의 불순물영역에 접속되는 비트선을 갖는 반도체기억장치.
  4. 플립플롭회로를 구성하는 한쌍의 제1도전형의 구동용 트랜지스터 및 한쌍의 제2도전형의 부하트랜지스터와, 한쌍의 액세스트랜지스터를 갖는 메모리셀을 구비한 반도체기억장치에 있어서, 주표면을 갖는 반도체기판과 상기 반도체기판의 상기 주표면에 형성된 한쌍의 상기 구동용 트랜지스터군을 갖는 제1트랜지스터군과, 상기 제1트랜지스터군의 표면상을 덮는 층간절연층과 상기 층간절연층상에 형성된 한쌍의 상기 액세스트랜지터와 한쌍의 상기부하트랜지스터를 갖는 제2트랜지스터군을 구비하고 상기 제1트랜지스터군의 각각의 트랜지스터는 상기 반도체기판중에 형성된 한쌍의 불순물영역을 자는 MIS형 트랜지스터이고 상기 제2트랜지스터군의 각각의 트랜지스터는 상기 층간절연층상의 반도체층중에 형성된 한쌍의 불순물 영역을 갖는 박막트랜지스터인 반도체기억장치.
  5. 플립플롭회로를 구성하는 한쌍의 제1도전형의 구동용 트랜지스터 및 한쌍의 제2도전형의 부하트랜지스터와 한쌍의 액세스트랜지스터를 갖는 메모리셀을 구비한 반도체기억장치로서 주표면을 갖는 반도체기판과 상기 반도체기판의 상기 주표면에 형성된 하나의 상기 구동용트랜지스터를 갖는 제1트랜지스터군과 상기 제1트랜지스터군의 표면상을 덮는 층간 절연층과 상기 층간절연층상에 형성된 다른 상기 구동용 트랜지스터와 한쌍의 상기 액세스트랜지스터와 한쌍의 상기 부하트랜지스터를 갖는 제2트랜지스터군을 구비하고, 상기 제1트랜지스터군의 각각의 트랜지스터는 상기 반도체기판중에 형성된 한쌍의 불순물영역을 갖는 MIS형 트랜지스터이고 상기 제2트랜지스터군의 각각의 트랜지스터는 상기 층간 절연층상의 반도체층중에 형성된 한쌍의 불순물영역을 갖는 박막트랜지스터인 반도체기억장치.
KR1019920004378A 1991-03-28 1992-03-17 반도체기억장치 KR960000718B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP91-093429 1991-03-28
JP9342991 1991-03-28
JP4019231A JP3015186B2 (ja) 1991-03-28 1992-02-04 半導体記憶装置とそのデータの読み出しおよび書き込み方法
JP91-019231 1992-02-04
JP92-019231 1992-02-04

Publications (2)

Publication Number Publication Date
KR920018943A KR920018943A (ko) 1992-10-22
KR960000718B1 true KR960000718B1 (ko) 1996-01-11

Family

ID=26356059

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920004378A KR960000718B1 (ko) 1991-03-28 1992-03-17 반도체기억장치

Country Status (5)

Country Link
US (1) US5341327A (ko)
EP (2) EP0506089B1 (ko)
JP (1) JP3015186B2 (ko)
KR (1) KR960000718B1 (ko)
DE (2) DE69223167T2 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69332966T2 (de) * 1992-09-04 2004-02-19 Mitsubishi Denki K.K. Halbleiterspeicherbauelement
JP3609868B2 (ja) * 1995-05-30 2005-01-12 株式会社ルネサステクノロジ スタティック型半導体記憶装置
JP3428240B2 (ja) * 1995-07-31 2003-07-22 三菱電機株式会社 半導体記憶装置
WO1997036330A1 (en) * 1996-03-28 1997-10-02 Intel Corporation Memory cell design with vertically stacked crossovers
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP4501164B2 (ja) * 1998-05-01 2010-07-14 ソニー株式会社 半導体記憶装置
KR100265770B1 (ko) * 1998-06-12 2000-09-15 윤종용 워드라인 보다 짧은 비트라인을 갖는 에스램 셀
JP4275336B2 (ja) 2001-11-16 2009-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6670642B2 (en) * 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
KR100656497B1 (ko) 2004-02-09 2006-12-11 삼성에스디아이 주식회사 유기전계발광표시장치 및 그의 제조방법
JP2007027194A (ja) * 2005-07-12 2007-02-01 Renesas Technology Corp 半導体装置
US8049253B2 (en) 2007-07-11 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
US8704221B2 (en) 2011-12-23 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8669186B2 (en) * 2012-01-26 2014-03-11 Globalfoundries Inc. Methods of forming SRAM devices using sidewall image transfer techniques
JP5856227B2 (ja) * 2014-05-26 2016-02-09 ルネサスエレクトロニクス株式会社 半導体装置
CN110364566B (zh) * 2019-07-19 2023-07-25 京东方科技集团股份有限公司 晶体管及其制作方法、晶体管器件、显示基板及装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0770623B2 (ja) * 1988-07-08 1995-07-31 三菱電機株式会社 スタティックランダムアクセスメモリ装置
US4872141A (en) * 1988-09-12 1989-10-03 General Electric Company Radiation hard memory cell having monocrystalline and non-monocrystalline inverters
JP2825520B2 (ja) * 1989-03-24 1998-11-18 株式会社日立製作所 半導体装置
DE69011038T2 (de) * 1989-11-02 1995-01-05 Seiko Epson Corp Integrierte Halbleiterschaltung.
US5198683A (en) * 1991-05-03 1993-03-30 Motorola, Inc. Integrated circuit memory device and structural layout thereof

Also Published As

Publication number Publication date
KR920018943A (ko) 1992-10-22
JP3015186B2 (ja) 2000-03-06
EP0506089B1 (en) 1997-11-19
EP0716452B1 (en) 2003-05-28
EP0506089A3 (en) 1993-03-24
EP0716452A2 (en) 1996-06-12
EP0506089A2 (en) 1992-09-30
EP0716452A3 (en) 1998-09-30
DE69223167T2 (de) 1998-04-23
DE69233082D1 (de) 2003-07-03
DE69223167D1 (de) 1998-01-02
DE69233082T2 (de) 2004-02-12
JPH0555528A (ja) 1993-03-05
US5341327A (en) 1994-08-23

Similar Documents

Publication Publication Date Title
KR960000718B1 (ko) 반도체기억장치
US10483268B2 (en) Semiconductor device including memory cell array with transistors disposed in different active regions
JP2703970B2 (ja) Ｍｏｓ型半導体装置
US5072286A (en) Semiconductor memory device having memory cells including IG FETs in a symmetrical arrangement
KR920001078B1 (ko) 스태틱 랜덤 액세스 메모리(static ramdom access memory)장치
US6359804B2 (en) Static semiconductor memory cell formed in an n-well and p-well
US7706172B2 (en) Layout of a SRAM memory cell
KR940002772B1 (ko) 반도체 집적회로 장치 및 그 제조방법
US6642588B1 (en) Latch-up prevention for memory cells
US6606276B2 (en) SRAM device using MIS transistors
US6118158A (en) Static random access memory device having a memory cell array region in which a unit cell is arranged in a matrix
JP4753534B2 (ja) 半導体記憶装置
US6147385A (en) CMOS static random access memory devices
US5349206A (en) Integrated memory circuit with high density load elements
US4799101A (en) Substrate bias through polysilicon line
US6486007B2 (en) Method of fabricating a memory cell for a static random access memory
KR100388868B1 (ko) 반도체메모리장치
KR100377082B1 (ko) 반도체 장치
US20020024856A1 (en) Semiconductor memory device
KR100315591B1 (ko) 스태틱형반도체기억장치
JPH10256395A (ja) 半導体記憶装置のレイアウト構造
KR100285926B1 (ko) 한쌍의전송용mos트랜지스터,한쌍의구동용mos트랜지스터및한쌍의부하소자를구비한스태틱메모리셀
JP3237346B2 (ja) 半導体記憶装置
US20230262970A1 (en) Semiconductor storage device
KR100187741B1 (ko) 반도체 메모리 장치 및 이에 이용하는 콘택트 구조

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080107

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee