TW202401428A - 記憶體陣列 - Google Patents

Abstract

本揭露提供一種記憶體陣列，包括：多個記憶區塊，包括多個資料儲存區；以及多組字元線。各組字元線橫越多個記憶區塊中的一者，且多組字元線由多個記憶區塊中的多組第一字元線接點區以及多個記憶區塊之間的多個第二字元線接點區連接至上方的多條訊號線。

Description

記憶體陣列

本揭露是有關於一種記憶體陣列，且特別是有關於一種快閃記憶體陣列。

記憶體用於將資料儲存於數位系統中，而廣泛地存在於各種電子產品中。在系統運作期間，儲存於記憶體中的資料可基於多種理由而損壞，且此異常情形可稱為資料儲存可靠度（data retention reliability）的降低。對於快閃記憶體而言，較大的浮置閘極電晶體有助於提高資料儲存可靠度。然而，隨著快閃記憶體的世代演進，浮置閘極電晶體的體積變小。因此，資料儲存可靠度問題逐漸浮現出來。

本揭露的一態樣提供一種記憶體陣列，包括：多個記憶區塊，各記憶區塊包括多個資料儲存區；以及多組字元線，其中各組字元線橫越所述多個記憶區塊中的一者，且所述多組字元線由所述多個記憶區塊中的多組第一字元線接點區以及所述多個記憶區塊之間的多個第二字元線接點區連接至上方的多條訊號線。

本揭露的另一態樣提供一種記憶體陣列，包括：多個記憶區塊，由設置於基底中且並排的多個井區定義，其中各記憶區塊包括多個資料儲存區；以及多條井區接線，位於所述基底上並沿著環繞所述多個井區的單一外輪廓延伸，且電性連接至所述多個井區。

圖1是本揭露一些實施例的記憶體陣列10的平面示意圖。記憶體陣列10可為快閃記憶體陣列。記憶體陣列10包括多個記憶區塊（block）100。儘管未繪示於圖1，各記憶區塊100中具有多個記憶胞元，且各記憶胞元可由浮置閘極電晶體所構成。

沿方向X排列的數個記憶區塊100可構成記憶體陣列10的一重複單元RU。多個重複單元RU可沿方向X以及交錯於方向X的方向Y陣列排列。此外，各重複單元RU內的其中一記憶區塊100設置有一ECC電路區102。ECC電路設置於ECC電路區102內，以對同一重複單元RU內的其他記憶胞元執行錯誤檢查和錯誤修正。換言之，各重複單元RU內的多個記憶區塊100共用設置於其中一者內的ECC電路。在一些實施例中，各重複單元RU包括四個記憶區塊100，其中一邊緣記憶區塊100（亦稱為記憶區塊100e）設置有一ECC電路區102，而另一邊緣記憶區塊100e以及位於兩邊緣記憶區塊100e之間的中央記憶區塊100（亦稱為記憶區塊100c）則未設置有ECC電路區102。

在一些實施例中，各重複單元RU的周圍可設置有解碼器104。解碼器104經配置以依據輸入訊號而選擇指定的記憶胞元以進行存取。舉例而言，各重複單元RU的沿方向Y延伸的相對兩側分別排列有多個解碼器104（例如是由在方向X上相鄰的重複單元RU分別使用的兩行解碼器104）。此外，各重複單元RU的沿方向X延伸的相對兩側也可分別設置有解碼器，且在方向Y上相鄰的重複單元RU可共用兩者之間的解碼器（未繪示）。

記憶區塊100分別包括位在半導體基底中的一井區106。各記憶區塊100中的記憶胞元可建構於對應的井區106上。重複單元RU中的邊緣記憶區塊100e的井區106在下文又稱為井區106e，而重複單元RU中的中央記憶區塊100c的井區106在下文又稱為井區106c。對於包括ECC電路區102的邊緣記憶區塊100e而言，ECC電路區102內的ECC電路亦建構於此些邊緣記憶區塊100e的井區106e上。舉例而言，包括ECC電路區102的邊緣記憶區塊100e的井區106e在佔據面積上可能大於未包括ECC電路區102的中央記憶區塊100c的井區106c，且大於或等於未包括ECC電路區102的邊緣記憶區塊100e的井區106e。各井區106可為半導體基底中的P型摻雜區或N型摻雜區，且由半導體基底的前側表面往半導體基底中延伸。此外，多個井區106彼此側向間隔開。在一些實施例中，藉由設置於半導體基底中的隔離結構（未繪示）來間隔開多個井區106。

在一些實施例中，在半導體基底上方設置有多條井區接線（well tap）108。井區接線108經配置以電性連接至井區106，以對井區106提供偏壓。各井區接線108沿著下方井區106的輪廓延伸。在一些實施例中，各重複單元RU兩端的井區106e上的井區接線108（又稱為井區接線108e）分別三面環繞對應的井區106e，而分別具有面對同一重複單元RU中其他井區106的側向開口。另一方面，各重複單元RU兩端之間的井區106c上的井區接線108（又稱為井區接線108c）分別沿下方井區106c的在方向X上的兩相對側延伸，而分別具有彼此分離且沿方向X延伸的兩線段。如此一來，各重複單元RU的所有井區106的單一外輪廓可被一組井區接線108所環繞。且井區接線108並未延伸至各重複單元RU中相鄰井區106之間的區域。在一些實施例中，各井區接線108延伸於下方井區106的輪廓內側（如圖2所示）。在一些實施例中，相鄰井區接線108彼此側向間隔開。

圖2是圖1的區域A1的放大平面示意圖。以下將參照圖2來說明各記憶區塊100內以及相鄰記憶區塊100之間的細部結構。各記憶區塊100包括多個主動區AA。構成記憶胞元MC的浮置閘極電晶體的通道區可形成於主動區AA中。主動區AA為位於井區106中的摻雜區，且通常主動區AA的導電型與井區106的導電型互補。舉例而言，井區106為N型摻雜區時，主動區AA可能為P型摻雜區。在一些實施例中，主動區AA分別沿方向Y延伸，且彼此在方向X上彼此側向間隔開。

在一些實施例中，各記憶區塊100中更設置有虛設主動區AA1。相似於主動區AA，虛設主動區AA1亦為井區106內的摻雜區。虛設主動區AA1可環繞主動區AA，且可具有與主動區AA相同的導電型。在一些實施例中，虛設主動區AA1可包括沿方向X延伸於主動區AA的兩側的兩者，且可選擇性地包括沿著方向Y延伸於主動區AA的其他兩側的另外兩者。在此些實施例中，虛設主動區AA1可彼此間隔開。此外，在一些實施例中，相鄰記憶區塊100之間也可設置有虛設主動區AA2。虛設主動區AA2亦為設置於半導體基底中的摻雜區，且具有與主動區AA相同的導電型。在主動區AA沿方向Y延伸且沿方向X排列的實施例中，虛設主動區AA2亦可沿方向Y延伸且沿方向X排列。與主動區AA以及虛設主動區AA2不同的是，虛設主動區AA2位於相鄰井區106之間，而非位於井區106內。

半導體基底上可設置有交錯於主動區AA的字元線WL。字元線WL可橫越井區106，且與主動區AA交錯，而可做為構成記憶胞元MC的浮置閘極電晶體的控制閘極。此外，字元線WL還可交錯於平行主動區AA的虛設主動區AA1以及虛設主動區AA2。字元線WL與主動區AA之間還可設置有穿隧介電層、浮置閘極以及閘極間介電層（皆未繪示）。相似地，字元線WL與交錯的虛設主動區AA1、AA2之間也可設置有穿隧介電層、浮置閘極以及閘極間介電層（皆未繪示）。在主動區AA沿Y方向延伸的實施例中，字元線WL可沿方向X延伸。延伸於相鄰井區106上的字元線WL彼此間隔開。在一些實施例中，橫越方向X上兩相鄰井區106的兩組字元線WL之間的間斷處B沿方向Y交替地位於此兩相鄰井區106之間的虛設主動區AA2的相對兩側，使得兩組字元線WL交替地交錯此兩相鄰井區106之間的虛設主動區AA2。

各記憶區塊100內還可設置有多個第一汲極/源極接觸結構110與第二汲極/源極接觸結構112。第一與第二汲極/源極接觸結構110、112設置於半導體基底上，且電性連接於主動區AA的位於各字元線WL相對兩側的部分。第一汲極/源極接觸結構110可分別為柱狀結構，且分別交疊於單一主動區AA。另一方面，第二汲極/源極接觸結構112可分別形成為導電牆，且分別交疊於多個主動區AA。各字元線WL的相對兩側可設置有一列的第一汲極/源極接觸結構110以及一條第二汲極/源極接觸結構112。作為一記憶胞元MC的一浮置閘極電晶體可定義於一字元線WL與一主動區AA的交錯處，以使此字元線WL作為此浮置閘極電晶體的控制閘極，而在此主動區AA的位於此字元線WL的相對兩側上的一第一汲極/源極接觸結構110與一第二汲極/源極接觸結構112作為此浮置閘極電晶體的汲極與源極。各字元線WL與各第二汲極/源極接觸結構112可由一列的記憶胞元MC共用，而各主動區AA可由一行的記憶胞元MC共用。在一些實施例中，各第一汲極/源極接觸結構110或第二汲極/源極接觸結構112可由同一行中相鄰的記憶胞元MC共用。

另一方面，各記憶區塊100更可包括虛設記憶胞元DC。不同於記憶胞元MC，虛設記憶胞元DC並未用以存取資料。虛設記憶胞元DC可位於記憶胞元MC的周圍，且在結構上類似於記憶胞元MC。作為與記憶胞元MC的差異，一些虛設記憶胞元DC可分別具有一對第一及第二汲極/源極接觸結構110、112，而另一些虛設記憶胞元DC可分別具有一對第二汲極/源極接觸結構112，且又一些虛設記憶胞元DC可分別僅具有單一第二汲極/源極接觸結構112。

在一些實施例中，在半導體基底上更設置有虛設字元線DWL。虛設字元線DWL可平行於字元線WL，且可交錯於主動區AA的末端。此外，類似於字元線WL，虛設字元線DWL也可延伸至相鄰記憶區塊100之間的區域，並可在此區域內中斷。

請參照圖1與圖2，各記憶區塊100中設計有彼此間隔開的多個字元線接點區ST0，而將各記憶區塊100分隔成多個資料儲存區100’。資料儲存區100’內的記憶胞元MC經配置以存取資料。另一方面，字元線WL貫穿資料儲存區100’以及字元線接點區ST0，且可由字元線接點區ST0而被連接至上方的訊號線（未繪示），而可接收控制訊號。多個字元線接觸結構114可設置於字元線接點區ST0內，而將字元線WL往上繞線。字元線接觸結構114可為柱狀結構，且分別立於一字元線WL上。各字元線接點區ST0中的字元線接觸結構114可分別與相鄰字元線接觸結構114在方向X與方向Y兩者上間隔開。在一些實施例中，在各字元線接點區ST0中的字元線接觸結構114沿方向X排列成兩行，其中一行的字元線接觸結構114相對於另一行的字元線接觸結構114而沿方向Y偏移。在此些實施例中，各字元線接點區ST0中的字元線接觸結構114可沿方向Y而交替地設置於一主動區AA的相對兩側。舉例而言，各字元線接點區ST0內可設置有三個主動區AA，且字元線接觸結構114可沿方向Y而交替地設置於中間主動區AA的相對兩側。

在一些實施例中，各字元線接點區ST0內並未設置有第一汲極/源極接觸結構110與第二汲極/源極接觸結構112。在一些實施例中，第一汲極/源極接觸結構110分布於字元線接點區ST0以外的資料儲存區100’，而第二汲極/源極接觸結構112在字元線接點區ST0處中斷。如此一來，字元線WL仍會在各字元線接點區ST0內與主動區AA交錯，且形成浮置電晶體，但因並未能以第一及第二汲極/源極接觸結構110、112來控制此些字元線接點區ST0內的浮置電晶體，故此些字元線接點區ST0內的浮置電晶體可能不作為記憶胞元。換言之，各記憶區塊100中的記憶胞元MC可分布於字元線接點區ST0以外的資料儲存區100’。相似地，各記憶區塊100中的虛設記憶胞元DC也可分布於字元線接點區ST0以外的資料儲存區100’。

除字元線接點區ST0之外，相鄰的記憶區塊100之間更設置有字元線接點區ST1。貫穿各記憶區塊100的字元線WL可進入相鄰的字元線接點區ST1，且在間斷處B中斷。字元線WL可從字元線接點區ST1被連接至上方的訊號線（未繪示），而可接收控制訊號。多個字元線接觸結構116可設置於字元線接點區ST1內，而將字元線WL往上繞線。字元線接觸結構116可為柱狀結構，且分別立於一字元線WL上。此外，各字元線接點區ST1中的字元線接觸結構116亦可分別與相鄰字元線接觸結構116在方向X與方向Y兩者上間隔開。在一些實施例中，在各字元線接點區ST1中的字元線接觸結構116沿方向X排列成兩行，其中一行的字元線接觸結構116相對於另一行的字元線接觸結構116而沿方向Y偏移。在此些實施例中，各字元線接點區ST1中的字元線接觸結構116可沿方向Y而交替地設置於一虛設主動區AA2的相對兩側。舉例而言，各字元線接點區ST1內可設置有三個虛設主動區AA2，且字元線接觸結構116可沿方向Y而交替地設置於中間虛設主動區AA2的相對兩側。此外，在此些實施例中，自各記憶區塊100延伸至字元線接點區ST1的字元線WL可具有位於字元線接點區ST1內的長線段LS1以及短線段LS2，且長線段LS1與短線段LS2可沿方向Y交替地排列。再者，各字元線間斷處B可位於一長線段LS1與一短線段LS2之間。

關於差異處，字元線接點區ST0位於各記憶區塊100內，而字元線接點區ST1位於相鄰記憶區塊100之間。換言之，字元線接點區ST0位於定義各記憶區塊100的井區106之範圍內，而字元線接點區ST1位於相鄰井區106之間。在一些實施例中，除字元線WL延伸至字元線接點區ST1之外，各記憶區塊100內的主動區AA、虛設主動區AA1、第一汲極/源極接觸結構110、第二汲極/源極接觸結構112、字元線接觸結構114以及井區接線108等構件並未分布於或延伸至字元線接點區ST1。此外，在設置有虛設字元線DWL的實施例中，虛設字元線DWL可延伸穿過字元線接點區ST0而至鄰近的字元線接點區ST1，但可能不由字元線接觸結構114、116而連接至上方的訊號線（未繪示）。

圖3是圖1的區域A2的放大平面示意圖。將參照圖3來說明包括ECC電路區102的邊緣記憶區塊100e的細部結構。

請參照圖1與圖3，在一些實施例中，ECC電路區102的佈局與各記憶區塊100中由字元線接點區ST0分隔開的多個資料儲存區100’的佈局相同。在此些實施例中，ECC電路區102中設置有多個主動區AA、交錯於主動區AA的字元線WL以及設置在主動區AA的位於各字元線WL相對兩側的部分上的第一與第二汲極/源極接觸結構110、112，而可構成多個記憶胞元MC以及多個虛設記憶胞元DC。然而，此些位於ECC電路區102內的記憶胞元MC特別是經配置以針對儲存在各資料儲存區100’內的記憶胞元MC中的資料執行錯誤檢查和錯誤修正。此外，在設置有虛設字元線DWL的實施例中，虛設字元線DWL可延伸至ECC電路區102中，而交錯於ECC電路區102中的主動區AA。再者，在一些實施例中，邊緣記憶區塊100e中的虛設主動區AA1沿方向X而延伸於主動區AA的相對兩側。

如圖1所示，ECC電路區102分別位於一邊緣記憶區塊100e的最遠離相鄰中央記憶區塊100c的一側。在此些實施例中，各ECC電路區102經由額外字元線接點區ST0’而鄰接所屬邊緣記憶區塊100e中相鄰的資料儲存區100’。因此，相較於中央記憶區塊100c以及未包括ECC電路區102的邊緣記憶區塊100e，包括ECC電路區102的邊緣記憶區塊100e除了具有多個字元線接點區ST0之外更具有字元線接點區ST0’。

請參照圖3，字元線接點區ST0’在佈局上與參照圖2所說明的其他字元線接點區ST0相同。換言之，貫穿ECC電路區102以及資料儲存區100’的字元線WL亦貫穿字元線接點區ST0’，且可交錯於設置在字元線接點區ST0’中的主動區AA。此外，字元線WL在字元線接點區ST0’中經由字元線接觸結構114而連接至上方的訊號線（未繪示）。在設置有虛設字元線DWL的實施例中，虛設字元線DWL亦貫穿字元線接點區ST0’，但可能未經由字元線接觸結構114而往上繞線。

再者，ECC電路區102還可鄰接於字元線接點區ST2。字元線接點區ST2可位於邊緣記憶區塊100e的邊緣處，使得ECC電路區102位於字元線接點區ST0’、ST2之間。字元線WL可由ECC電路區102上方延伸至字元線接點區ST2的範圍內，而可從字元線接點區ST2連接至上方的訊號線（未繪示），以接收控制訊號。多個字元線接觸結構118可設置於字元線接點區ST2內，而將字元線WL往上繞線。字元線接觸結構118可為柱狀結構，分別立於一字元線WL的末端上。在一些實施例中，字元線接觸結構118在尺寸（例如是長、寬）上可大於字元線接觸結構114以及字元線接觸結構116。在設置有虛設字元線DWL的實施例中，虛設字元線DWL可由ECC電路區102延伸至字元線接點區ST2中。再者，虛設字元線DWL可與相鄰的數條字元線WL在字元線接點區ST2內彼此相連，而接收相同的訊號。

在一些實施例中，延伸至字元線接點區ST2中的字元線WL具有位於字元線接點區ST2內的長線段LS3以及短線段LS4，且長線段LS3與短線段LS4可沿方向Y交替地排列。在此些實施例中，立於各字元線WL末端的字元線接觸結構118可排列為兩行，其中一行字元線接觸結構118可相對於另一行字元線接觸結構118而沿方向Y位移。此外，在設置有虛設字元線DWL的實施例中，虛設字元線DWL的位於字元線接點區ST2內的線段可與相鄰字元線WL在字元線接點區ST2內的線段等長。

在一些實施例中，邊緣記憶區塊100e中的主動區AA、第一汲極/源極接觸結構110以及第二汲極/源極接觸結構112並不會分布於或延伸至字元線接點區ST2中。在設置有虛設主動區AA1的實施例中，虛設主動區AA1可能並未延伸至字元線接點區ST2中。

如參照圖2與圖3所描述，各字元線WL可由字元線接點區ST0、ST0’、ST1、ST2而連接至上方的訊號線。圖4繪示出其中一訊號線MX。

請參照圖4，訊號線MX可沿方向X延伸，而交疊於下方橫越多個記憶區塊100的多條字元線WL。此些字元線WL可經由字元線接點區ST0、ST1中的字元線接觸結構114、116以及參照圖3所描述的字元線接點區ST0’、ST2中的字元線接觸結構114、118而連接至此訊號線MX。換言之，此些字元線WL可彼此互連，而接收相同的訊號。此外，資料儲存區100’與ECC電路區102可藉由訊號線MX互連，以使ECC電路區102能夠對資料儲存區100’執行錯誤檢測與錯誤修正。儘管圖4僅繪示出一訊號線MX，實際上可設置有平行於字元線WL的多條訊號線MX，以分別將沿方向X排列的多條字元線WL互連。

圖5根據一些實施例繪示出連接至第一汲極/源極接觸結構110與第二汲極/源極接觸結構112的訊號線MY。

請參照圖5，多條訊號線MY延伸於主動區AA上方，且可實質上平行於主動區AA。此外，訊號線MY可連接至主動區AA上的第一汲極/源極接觸結構110與第二汲極/源極接觸結構112。連接於第一汲極/源極接觸結構110的訊號線MY也可稱為位元線，而連接於第二汲極/源極接觸結構112的訊號線MY也可稱為源極線。位元線與源極線可沿交錯於主動區AA的方向（例如是方向X）排列。在一些實施例中，相鄰源極線之間可排列有多條位元線。舉例而言，2048條位元線橫越各記憶區塊100，且相鄰源極線之間可排列有256條位元線。

儘管未繪示，包括位元線以及源極線的訊號線MY亦分布於參照圖3所描述的ECC電路區102上，以將訊號提供至ECC電路區102中的第一汲極/源極接觸結構110與第二汲極/源極接觸結構112。此外，在ECC電路區102上的位元線與源極線的排列週期可與在資料儲存區100’上的位元線與源極線的排列週期相同。

在一些實施例中，訊號線MY延伸於參照圖4所說明的訊號線MX下方或上方。舉例而言，訊號線MY以及井區接線108可延伸於訊號線MX的下方。

圖6根據另一些實施例繪示記憶體陣列中的一重複單元RU’。圖7繪示重複單元RU’的邊緣部分的細部結構。需注意的是，包括多個重複單元RU’的記憶體陣列相似於參照圖1所描述的包括多個重複單元RU的記憶體陣列10，故以下僅針對重複單元RU’、RU的差異處進行說明，相同或相似處則不再贅述。

請參照圖6與圖7，各重複單元RU’中的邊緣記憶區塊100e更可包括冗餘胞元區RC。冗餘胞元區RC內的佈局可與資料儲存區100’內的佈局相同，惟冗餘胞元區RC內的記憶胞元MC特別用以取代同一重複單元RU’中所有資料儲存區100’內的損壞記憶胞元（若有）。

冗餘胞元區RC可位於ECC電路區102與字元線接點區ST2之間。橫越ECC電路區102的字元線WL更可延伸穿過冗餘胞元區RC而進入字元線接點區ST2。在一些實施例中，ECC電路區102與冗餘胞元區RC之間並未設置有字元線接點區。在此些實施例中，可跨越ECC電路區102與冗餘胞元區RC的邊界而連續地排列記憶胞元MC與虛設記憶胞元DC。此外，在一些實施例中，設置於邊緣記憶區塊100e中的虛設主動區AA1更沿著冗餘胞元區RC的相對兩側延伸。

另一方面，如圖6所示，中央記憶區塊100c以及未設置有ECC電路區102的邊緣記憶區塊100e可不設置有冗餘胞元區RC。換言之，ECC電路區102與冗餘胞元區RC可僅設置於各重複單元RU’內的單一邊緣區塊100e中，而可避免大幅增加各重複單元RU’的佔據面積。

綜上所述，根據各實施例，沿列方向排列的數個記憶區塊構成快閃記憶體陣列的一重複單元。各重複單元中所有記憶區塊的字元線可經由各記憶區塊內的字元線接點區以及相鄰記憶區塊之間的字元線接點區而往上連接至橫越重複單元的訊號線。藉由此設計，同一重複單元中的多個記憶區塊可經由訊號線而共享用於提高資料儲存可靠度的ECC電路。如此一來，相較於在各記憶區塊皆設置ECC電路，本揭露實施例可使同一重複單元中的多個記憶區塊共享單一ECC電路區內的ECC電路，而可有效地節省快閃記憶體陣列的佔據面積。不但如此，基於使用較少的ECC電路區來執行錯誤檢查與錯誤修正，也可減少ECC電路區與資料儲存區之間所需的字元線接點區（亦即前述的字元線接點區ST0’）之數量。如此一來，可最佳化地利用有限的晶圓面積。

10:記憶體陣列 100、100c、100e:記憶區塊 100’:資料儲存區 102:ECC電路區 104:解碼器 106、106c、106e:井區 108、108c、108e:井區接線 110、112: 汲極/源極接觸結構 114、116、118:字元線接觸結構 A1、A2:區域 AA:主動區 AA1、AA2:虛設主動區 B:間斷處 DC:虛設記憶胞元 DWL:虛設字元線 LS1、LS3:長線段 LS2、LS4:短線段 MC:記憶胞元 MX、MY:訊號線 RC:冗餘胞元區 RU、RU’:重複單元 ST0、ST0’、ST1、ST2:字元線接點區 WL:字元線 X、Y:方向

圖1是本揭露一些實施例的記憶體陣列的平面示意圖。 圖2是圖1中區域A1的放大平面示意圖。 圖3是圖1中區域A2的放大平面示意圖。 圖4根據一些實施例示例性地繪示出連接相鄰字元線的一訊號線。 圖5根據一些實施例繪示出連接至第一汲極/源極接觸結構與第二汲極/源極接觸結構的多條訊號線。 圖6根據另一些實施例繪示記憶體陣列中的一重複單元。 圖7繪示出圖6的重複單元的邊緣部分的細部結構。

10:記憶體陣列

100、100c、100e:記憶區塊

102:ECC電路區

104:解碼器

106、106c、106e:井區

108、108c、108e:井區接線

A1、A2:區域

RU:重複單元

ST0、ST0’、ST1、ST2:字元線接點區

X、Y:方向

Claims (18)

1. 一種記憶體陣列，包括： 多個記憶區塊，其中各記憶區塊包括多個資料儲存區；以及 多組字元線，其中各組字元線橫越所述多個記憶區塊中的一者，且所述多組字元線由所述多個記憶區塊中的多組第一字元線接點區以及所述多個記憶區塊之間的多個第二字元線接點區連接至上方的多條訊號線。
2. 如請求項1所述的記憶體陣列，其中所述多個記憶區塊中的邊緣一者更包括錯誤檢測修正（error checking and correction，ECC）電路區，且所述ECC電路區中的ECC電路經配置以對所述多個記憶區塊的每一者的所述多個資料儲存區執行錯誤檢測及錯誤修正。
3. 如請求項1所述的記憶體陣列，其中各組字元線連續地延伸穿過所述多組第一字元線接點區中的一組第一字元線接點區，且所述多組字元線中的相鄰兩組字元線在所述多個第二字元線接點區中的一者處彼此間隔開。
4. 如請求項1所述的記憶體陣列，其中各記憶區塊中的所述多個資料儲存區由所述多組第一字元線接點區中的一組第一字元線接點區彼此間隔開，且其中各記憶區塊中的多個主動區分布於各記憶區塊中的所述多個資料儲存區以及所述多組第一字元線接點區中的一組字元線接點區內。
5. 如請求項4所述的記憶體陣列，其中多個字元線接觸結構提供所述多組字元線與所述多條訊號線之間的電性連接，所述多個字元線接觸結構中的第一組字元線接觸結構位於所述多組第一字元線接點區中的一字元線接點區內且沿著交錯於所述多組字元線的延伸方向的方向交替排列於所述多個主動區中的一者的兩側。
6. 如請求項5所述的記憶體陣列，其中所述第一組字元線接觸結構中的相鄰兩者在第一方向與第二方向上均彼此間隔開，且所述第一方向交錯於所述第二方向。
7. 如請求項5所述的記憶體陣列，其中所述多個字元線接觸結構中的第二組字元線接觸結構位於所述多個第二字元線接點區中的一者內，所述第二組字元線接觸結構中的相鄰兩者在第一方向與第二方向上均彼此間隔開，且所述第一方向交錯於所述第二方向。
8. 如請求項1所述的記憶體陣列，其中所述多個記憶區塊內設置有多個汲極/源極接觸結構，所述多個汲極/源極接觸結構並未分布至所述多組第一字元線接點區中，且所述記憶體陣列更包括連接至所述多個汲極/源極接觸結構且平行於所述多個記憶區塊中的多個主動區的多條額外訊號線。
9. 如請求項2所述的記憶體陣列，其中所述多個記憶區塊中的所述邊緣一者更包括位於所述ECC電路區以及所述多個資料儲存區之間的第三字元線接點區，且所述多組字元線中的一組字元線更由所述第三字元線接點區中的多個字元線接觸結構而連接至上方的所述多條訊號線。
10. 如請求項9所述的記憶體陣列，其中所述多個記憶區塊中的所述邊緣一者中的多個主動區更分布於所述第三字元線接點區中，而所述多個記憶區塊中的所述最邊緣一者中的多個汲極/源極接觸結構並未分布至所述第三字元線接點區中。
11. 如請求項9所述的記憶體陣列，更包括第四字元線接點區，鄰接於所述多個記憶區塊的所述邊緣一者的所述ECC電路區，所述多組字元線中的所述一組字元線經由所述第四字元線接點區中的多個字元線接觸結構而連接至所述多條訊號線，且所述ECC電路區位於所述第三字元線接點區與所述第四字元線接點區之間。
12. 如請求項11所述的記憶體陣列，其中所述多組字元線中的所述一組字元線具有位於所述第四字元線接點區內的多個長末端線段與多個短末端線段，所述多個長末端線段與所述多個短末端線段沿交錯於所述多組字元線的延伸方向的另一方向交替排列。
13. 如請求項1所述的記憶體陣列，其中各第二字元線接點區中設置有多個虛設主動區，所述多個虛設主動區的導電型以及延伸方向分別與各記憶區塊中的多個主動區的導電型與延伸方向相同。
14. 如請求項1所述的記憶體陣列，其中所述多個記憶區塊中所述邊緣一者更包括冗餘胞元區，其中所述冗餘胞元區內具有用於取代所述多個記憶區塊中的損壞記憶胞元的冗餘胞元，且其中所述多個記憶區塊中除所述邊緣一者之外的其他者並未包括用以取代損壞記憶胞元的冗餘胞元區。
15. 如請求項1所述的記憶體陣列，其中所述多條訊號線橫越所述多個記憶區塊，且其中所述多條訊號線平行於所述多組字元線。
16. 一種記憶體陣列，包括： 多個記憶區塊，由設置於基底中且並排的多個井區定義，其中各記憶區塊包括多個資料儲存區；以及 多條井區接線，位於所述基底上並沿著環繞所述多個井區的單一外輪廓延伸，且電性連接至所述多個井區。
17. 如請求項16所述的記憶體陣列，其中所述多條井區接線並未延伸至所述多個井區之間的區域。
18. 如請求項16所述的記憶體陣列，其中所述多條井區接線包括： 兩條第一井區接線，分別三面環繞所述多個井區中的兩邊緣井區；以及 多條第二井區接線，分別具有彼此分離的兩線段，且沿所述多個井區中多個中央井區的相對兩側延伸。

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