CN109994475B - 半导体元件与半导体装置 - Google Patents

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Abstract

本发明公开一种半导体元件与半导体装置。该半导体元件包括第一电路结构与第二电路结构。第一电路结构具有第一线端。第二电路结构具有第二线端。所述第一线端与所述第二线端是形成在第一电路层，但是以一个间距分离。导电结构形成在位于所述第一电路层的上方或是下方的第二电路层中，电连接所述第一线端与所述第二线端。

Description

半导体元件与半导体装置
技术领域
本发明涉及一种半导体制造技术，且特别是涉及半导体元件与半导体装置的结构。
背景技术
半导体元件的电路结构一般会包含多个元件部分。这些元件部分会电连接在一起构成完整的电路结构。
以存储装置的存储器为例，例如是静态随机存取存储器(Static random accessmemory,SRAM)的结构，其基本架构是六个晶体管所构成，六个晶体管一般简称为6T。如果再增加界面端口电路的设计，例如是读出端口或是用于对外连接的端口，其除了包含一般的6T外，还会包含相关的界面端口电路的晶体管，例如是8T/10T静态随机存取存储器电路。这些界面端口的晶体管，其栅极线会与6T的本体连接。6T的架构是对称的结构，但是，如果再加上界面端口电路，其对外连接之处的栅极线会产生不对称，而影响操作效能。
另外对于一条栅极线，就电路连接的结构，其也是提供连接一些相关晶体管的栅极。一般，栅极线会被切成多段栅极线段。每一个栅极线段会连接多个晶体管。因此，在晶体管阵列上，初始完成的栅极线会连接多个晶体管，而对初始完成的栅极线的切断，构成多个连接的群组。
而栅极线被切断时，其会产生物理应力，进而影响周围晶体管的半导体材料的导电性，如此影响电性性能。从实际的导电性研究，栅极线被切断时确实会影响所连接的晶体管的操作性能。因此，在上述6T静态随机存取存储器的架构中，如果栅极线延伸连接到读出端口时，会造成晶体管操作性能的差异，因此会降低6T的操作性能。
上述的SRAM的晶体管，如果是用鳍式场效晶体管来制造，其栅极线的切断以及SRAM对称性所产生的影响会更为明显。
如何减少由于栅极线的延伸连接所造成电性改变的因素，是研发所需要考虑的议题其一。
发明内容
本发明是关于半导体元件与半导体装置的结构，可以维持栅极线在电性上维持延续的连接结构，但是栅极线可以再效的位置断开，而能维持所涉及的一部分电路的对称性，而维持操作性能。
依照一实施例，本发明提出一种半导体元件，包括第一电路结构与第二电路结构。第一电路结构具有第一线端。第二电路结构具有第二线端。所述第一线端与所述第二线端是形成在第一电路层，但是以一个间距分离。导电结构形成在位于所述第一电路层的上方或是下方的第二电路层中，电连接所述第一线端与所述第二线端。
依照一实施例，于所述的半导体元件，所述第一电路结构具有对称布局，所述第二电路结构是连接端口，通过所述第一导电结构电连接到所述第一电路结构。
依照一实施例，于所述的半导体元件，所述第一电路结构与所述第二电路结构通过所述第一导电结构电连接，以构成静态随机存取存储单元，其中所述第一线端是第一栅极线端，所述第二线端第二栅极线端。
依照一实施例，于所述的半导体元件，所述第一电路结构包含6-晶体管静态随机存取存储结构，且所述第二电路结构是单通道读出端口，具有两个晶体管。
依照一实施例，于所述的半导体元件，所述第一电路结构包含6-晶体管静态随机存取存储结构，且所述第二电路结构是多个连接端口，每一个所述连接端口通过所述第一导电结构与所述第一电路结构的所述第一栅极线端电连接。
依照一实施例，于所述的半导体元件，所述第一电路结构还包含第三栅极线端，要电连接到相邻的静态随机存取存储单元，其中所述第二电路层还包括第二导电结构，电连接所述静态随机存取存储单元的所述第三栅极线端与所述相邻的静态随机存取存储单元。
依照一实施例，于所述的半导体元件，所述第一电路结构与所述第二电路结构分别包含多个鳍式场效晶体管。
依照一实施例，于所述的半导体元件，所述第一电路结构具有对称性布局，所述第二电路结构是连接端口，通过所述第一导电结构电连接到所述第一电路结构。
依照一实施例，于所述的半导体元件，所述第一电路结构与所述第二电路结构通过所述第一导电结构电连接，以构成静态随机存取存储单元，其中所述第一线端是第一栅极线端，所述第二线端是第二栅极线端。
依照一实施例，于所述的半导体元件，所述第一电路结构包含6T静态随机存取存储结构，其中所述第二电路结构包括单通道读出端口，具有两个晶体管，或是所述第二电路结构包括多个连接端口，每一个所述连接端口通过所述第一导电结构与所述第一电路结构的所述第一栅极线端电连接。
依照一实施例，于所述的半导体元件，所述第一电路结构还包含第三栅极线端，要电连接到相邻的静态随机存取存储单元，其中所述第二电路层还包括第二导电结构，电连接所述静态随机存取存储单元的所述第三栅极线端与所述相邻的静态随机存取存储单元。
依照一实施例，于所述的半导体元件，所述第一导电结构是导电插塞。
依照一实施例，本发明提出一种半导体装置，包括基板，具有多个鳍线，由所述基板凸出，其中多个所述鳍线延伸于第一方向。多个栅极线段跨过所述基板的多个所述鳍线，其中多个所述栅极线段配置成多个平行线，延伸于第二方向，所述第一方向垂直于所述第二方向。导电结构，设置于所述栅极线段的相邻两个的上方或是下方，以电连接所述栅极线段的所述相邻两个。
依照一实施例，所述半导体装置是静态随机存取存储装置，包含多个静态随机存取存储单元，每一个所述静态随机存取存储单元是根据所述栅极线段、所述鳍线及所述导电结构所形成。
依照一实施例，于所述的半导体，每一个所述静态随机存取存储单元包含第一电路结构与第二电路结构，由所述导电结构电连接，且所述第一电路结构与所述第二电路结构的每一个包含多个鳍式场效晶体管。
依照一实施例，于所述的半导体，所述第一电路结构具有对称布局，所述第二电路结构是连接端口，通过所述导电结构电连接到所述第一电路结构。
依照一实施例，于所述的半导体，所述第一电路结构与所述第二电路结构，通过所述导电结构被电连接，以构成多个所述静态随机存取存储单元的对应一个。
依照一实施例，于所述的半导体，所述第一电路结构包含6T静态随机存取存储结构，且所述第二电路结构是单通道读出端口，具有两个晶体管。
依照一实施例，于所述的半导体，所述第一电路结构包含6T静态随机存取存储结构，且所述第二电路结构是多个连接端口，每一个所述连接端口通过所述导电结构与所述第一电路结构电连接。
依照一实施例，于所述的半导体，所述导电结构是导电插塞。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1为本发明一实施例，8T静态随机存取存储器电路示意图；
图2为本发明一实施例，两个电路结构的连接机制剖面结构示意图；
图3为本发明一实施例，两个电路结构的连接机制剖面结构示意图；
图4为本发明一实施例，8T静态随机存取存储器结构布局示意图；
图5为本发明一实施例，8T静态随机存取存储器结构布局示意图；
图6为本发明一实施例，在图5的I-I切割线的剖面结构示意图；
图7为本发明一实施例，在图5的II-II切割线的剖面结构示意图
图8为本发明一实施例，10T静态随机存取存储器电路示意图；以及
图9为本发明一实施例，10T静态随机存取存储器结构布局示意图。
附图标号说明
50:静态随机存取存储器电路 100:线端
52:静态随机存取存储器电路 102:线端
54、54’:读取端口电路 104:导电结构
56:节点 110:鳍线
58、62:线端 112:栅极线段
60:线端 114:接触结构
80:基板 116:导电结构
90:电路叠层 120:线路区域
92:电路结构 150:线路区域
94:电路结构 160:线路区域
96:电路层 180:介电材料
98:电路层
200、202:静态随机存取存储单元
170:线路区域 210:N型阱区
190:电压端点 220、230:P型阱区
NA、NB:节点
PL1、PL2、PD1、PD2、PG1、PG2:晶体管
rPG、rPD:晶体管
RPD_N、RPG_N:晶体管
RPD_P、RPG_P:晶体管
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。
本发明是关于半导体元件与半导体装置的结构，可以维持栅极线在电性上维持延续的连接结构，但是栅极线可以在所要的位置断开，而能维持所涉及的一部分电路的对称性，而维持操作性能。
本发明例如在6T/8T/10T静态随机存取存储器结构的应用，可以有效维持6T的晶体管连接的对称性。
以下举一些实施例来说明本发明，但是本发明不限于所举的实施例。
图1为依据本发明一实施例，8T静态随机存取存储器电路示意图。参阅图1，本发明先以8T静态随机存取存储器电路50为例，来说明所需要考虑的问题。8T静态随机存取存储器电路50，其以6T的静态随机存取存储器电路52为基础，另外可以再设置读取端口电路54。从电路架构，6T的静态随机存取存储器电路52是对称的架构，包括两个P导电型的晶体管PL1、PL2以及两个N导电型晶体管PD1、PD2，在节点NA与节点NB之间构成反向并联的反相器，另外还包括开关作用的两个N导电型晶体管PG1、PG2。
6T静态随机存取存储器电路52在半导体制造技术的元件布局，依照电性会将两个P导电型的晶体管PL1、PL2配置在相同的N型阱区。在N型阱区一边的P型阱区会设置晶体管PD1与晶体管PG1。在N型阱区的另一边的P型阱区会设置晶体管PD2与晶体管PG2。因此，这6个晶体管是对称配置。半导体元件的布局结构会在后面较详细描述。
操作上晶体管PG1与晶体管PG2的栅极端由写入字线控制，写入字以wWL表示。晶体管PG1与晶体管PG2的栅极的源/漏端分别由写入位线，与互补写入位线控制。写入位线以wBL表示，互补写入位线以wBLB表示。
8T静态随机存取存储器电路50的设计还会包含读取端口电路54，其包含晶体管rPG、rPD。晶体管rPG开关作用，由读出位线rBL与读出字线rWL控制，而晶体管rPD与6T的静态随机存取存储器电路52的节点NA连接。也就是，节点NA会连接到晶体管rPD、晶体管PL1、晶体管PD1的栅极端，因此在制造时，一般会以相同的栅极线连接。以节点56的电路来看，属于读取端口电路54的线端60以及属于6T静态随机存取存储器电路52的线端58是在节点56电连接。
如果使用一般传统方式将晶体管rPD、晶体管PL1、晶体管PD1的栅极端使用单一条栅极线连接，则晶体管PD1相对于晶体管PD2的栅极线是切断的状态，会产生电性差异，而不能维持操作的对称性。布局的差异在后面图4与图5会有较详细描述。
本发明在至少考虑上述问题后，提出可以维持晶体管rPD、晶体管PL1、晶体管PD1的栅极端的连接，但是能使晶体管PD1相对于晶体管PD2的栅极线的连接较为对称的状态。
图2为依据本发明一实施例，两个电路结构的连接机制剖面结构示意图。参阅图2，就半导体的制造，在基板80上制造形成电路叠层90。电路叠层90会至少包含分别属于第一电路结构92与第二电路结构94的部分。第一电路结构92，例如可以是图1的6T静态随机存取存储器电路52。第二电路结构94例如可以是图1的读取端口电路54。
就一般性，第一电路结构92具有第一线端100。第二电路结构94具有第二线端102。第一线端100与第二线端102是形成在第一电路层96，但是以一个间距分离。导电结构104形成在位于第一电路层96的上方的第二电路层98中，电连接第一线端100与第二线端102。导电结构104例如可以是接触插塞的结构，达到第一线端100与第二线端102的电连接，对应图1的架构为例，第一线端100与第二线端102在节点52区域是断开的状态。第一线端100与第二线端102例如是栅极线的结构。
图3为依据本发明一实施例，两个电路结构的连接机制剖面结构示意图。参阅图3，基于与图2的相似的技术，导电结构104形成在位于第一电路层96的下方，预先形成的第二电路层98中。
另外，在半导体制造技术中要形成元件的结构与电路连接的结构，其需要内介电层(inter-dielectric layer)的辅助，而包含多个叠层，其为一般可知的技术，不予详述。
图4为依据本发明一实施例，8T静态随机存取存储器结构布局示意图。参阅图4，对应图1的电路，如果采用鳍式场效晶体管的组成方式，本发明经过对一般传统的布局的方式的研究与探讨，提出可能产生的问题的布局结构。
静态随机存取存储器单元200的6个晶体管如果是以鳍式场效晶体管来达成时，在基板上形成多条鳍线110，其是平行沿着一个方向延伸。栅极线段112在垂直于鳍线110的另一方向延伸，会跨过对应的鳍线110。栅极线段112与鳍线110接触的区域当作晶体管的栅极端，其中在底部的栅极绝缘层没有另外实质示出。栅极线段112的其它部分是当作连接到栅极的线路。6T静态随机存取存储器电路52包括两个P导电型的晶体管PL1、PL2配置在相同的N型阱区210。在N型阱区210一边的P型阱区220会设置晶体管PD1与晶体管PG1。在N型阱区210的另一边的P型阱区230会设置晶体管PD2与晶体管PG2。
就一般的设计、N型晶体管的栅极端会由多条鳍线110所构成，以两条鳍线110为例，但是本发明不限制于此数量，单鳍线或是更多鳍线也可以。
当静态随机存取存储器单元200例如是8T的结构时，读取端口电路54的两个晶体管会形成在线路区域120，其一个晶体管以包含三条鳍线110的方式构成。
于此，晶体管rPD、晶体管PL1、晶体管PD1的栅极端是要电连接，而如果使用单一条的栅极线段112来连接，在晶体管PD1的栅极端与读取端口电路54之间的线路区域160会有连续的栅极线段112。相对于晶体管PD2，其栅极端不需要对外连接，因此在线路区域150的栅极线段112是切断的状态。
在栅极线段112之间也有接触结构114，如一般所知允许施加对应的操作电压，于此不予详细说明。
如此在操作性能上，经过本发明的实际测量探讨，晶体管PD1相对于晶体管PD2会有较佳的操作性能，然而在理想设计的6T静态随机存取存储单元，其会要求对称性，如此晶体管PD1的操作性能提升另一方面会造成不对称的操作性能。
除了晶体管PD1与晶体管PD2的操作性能不一致的问题外，晶体管PG1与晶体管PG2也会有类似的问题。
继续参阅图4，由于读取端口电路54是配置在晶体管PG1的一端，因此晶体管PG1在线路区域180的栅极线是切断，与读取端口电路54分开。相对于晶体管PG1的晶体管PG2，在线路区域170的栅极线是连接到下一个静态随机存取存储器单元，栅极线维持没有被切断。经过本发明的实际测量探讨，晶体管PG1的操作性能会变差，而与晶体管PG2的操作性能不一致。
经过前面对静态随机存取存储器单元200的研究，栅极线被切断与否会造成晶体管操作性能的差异，当电路要求对称性的程度大于个别的操作性能时，如果使用单一的栅极线会造成对称性的破坏。本发明如图2、图3提出两个电路连接的结构，其制造流程与原预定形成接触插塞的方式相容，不需要实质增加制造流程，不会实质增加制造成本。
因应图4的问题，本实施例，采用图2、图3的技术方式，将栅极线切断，可以维持所要求的对称性，但是接着使用导电结构104进行所需要的电连接。
图5为依据本发明一实施例，8T静态随机存取存储器结构布局示意图。参阅图5的具体的实施例，在线路区域160的栅极线段112是被切断，但是例如在后续形成接触结构114的同时，也形成导电结构116，其中属于线路区域160的导电结构116当作节点56维持电连接，而其它区域的导电结构116接收对应的操作电压。也就是，导电结构116也可以是接触插塞的结构，但不限于此，其例如也可以是多晶硅的导电层。
于此，线路区域160的栅极线段112与线路区域150的栅极线段112都是切断的状态，可以维持对称的特性。
另外，线路区域170的栅极线段112有另一个线端62，需要与上方相邻的8T静态随机存取存储器结构连接，其也可以保持切断的状态，与线路区域180的栅极线段112相对应，如此晶体管PG1与晶体管PG2的操作性能可以维持大约一致，而达到更趋近对称性。线路区域170的导电结构116可以由电压端点190施加操作电压。
另外由于接触结构114与导电结构116是在同一层，因此在线路区域160的接触结构114，会与导电结构116贴进，因此实际上也可以将接触结构114切断，以避免相邻的接触结构114与导电结构116产生非必要的连接。
在横向的相邻静态随机存取存储器单元202也是以相同样的方式制造形成。
图6为依据本发明一实施例，在图5的I-I切割线的剖面结构示意图。参阅图6，在图5的I-I切割线上的剖面结构可以看出，栅极线段112是跨过鳍线110，但是在线路区域170断开一个间隙。然而，在另一层的导电结构116在线路区域170可以将断开栅极线段112电连接。所需要的操作电压可以通过电压端点190施加。介电材料180是绝缘结构以及制造过程中所使用而留下的部分，也当作绝缘的作用，不予详述。
图7为依据本发明一实施例，在图5的II-II切割线的剖面结构示意图。参阅图7，在图5的II-II切割线上的剖面结构可以看出，栅极线段112是跨过鳍线110但是在线路区域160断开一个间隙。与图6相似，在线路区域160使用导电结构116，连接切断的栅极线段112。
本发明例如也可以应用到10T静态随机存取存储器电路50，其如图8所示，其中6T静态随机存取存储器电路52与图1相似。读取端口电路54’是多通道，例如是二通道，一个通道由两个N型晶体管RPD_N、RPG_N串联，另一个通道由两个P型晶体管RPD_N、RPG_N串联。
字线WL控制晶体管PG1、PG2的栅极端。位线BL连接晶体管PG1的源/漏端。反位线BLA连接晶体管PG2的源/漏端。晶体管RPD_N与晶体管RPD_P的栅极连接在一起，如图1所示与静态随机存取存储器电路52连接。因此，读取端口电路54’在图也是形成在线路区域120。另外读出字线NWL_RO控制晶体管RPG_N的栅极端，读出字线PWL_RO控制晶体管RPG_P的栅极端。读出位线RBL连接晶体管RPG_N的源/漏端以及晶体管RPG_P的源/漏端。
图9为依据本发明一实施例，10T静态随机存取存储器结构布局示意图。参阅图9，根据图8的10T静态随机存取存储器电路50，其半导体结构的布局与图5相似，但是依照读取端口电路54’增加晶体管RPD_P与晶体管RPG_P，其晶体管RPD_N与晶体管RPD_P的栅极是连接在一起，构成两个通道，以图式为例，都是在水平方向延伸。
本发明除了应用到8T/10T的静态随机存取存储器电路50，也可以不特定应用到其他两个电路结构的线端的连接，维持电连接，但是可以改变物理性的应变，维持所需要的操作性能。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (7)

1.一种半导体元件，其特征在于，包括:
第一电路结构，具有第一线端;
第二电路结构，具有第二线端，其中所述第一线端与所述第二线端是形成在第一电路层，但是以一个间距由所述第一电路层分离；以及
第一导电结构，形成在位于所述第一电路层的上方或是下方的第二电路层中，电连接所述第一线端与所述第二线端，其中
所述第一电路结构具有对称布局，所述第二电路结构是连接端口，通过所述第一导电结构电连接到所述第一电路结构，
所述第一电路结构与所述第二电路结构通过所述第一导电结构电连接，以构成静态随机存取存储单元，所述第一线端是第一栅极线端，所述第二线端是第二栅极线端，
所述第一电路结构包含6-晶体管(6T) 静态随机存取存储结构，且所述第二电路结构是多个连接端口，每一个所述连接端口通过所述第一导电结构与所述第一电路结构的所述第一栅极线端电连接，
所述第一电路结构还包含第三栅极线端，电连接到相邻的静态随机存取存储单元，其中所述第二电路层还包括第二导电结构，电连接所述静态随机存取存储单元的所述第三栅极线端与所述相邻的静态随机存取存储单元。
2.根据权利要求1所述的半导体元件，其特征在于，所述第一电路结构与所述第二电路结构还分别包含多个鳍式场效晶体管。
3.根据权利要求1所述的半导体元件，其特征在于，所述第一导电结构是导电插塞。
4.一种半导体装置，其特征在于，包括:
基板，具有多个鳍线，由所述基板凸出，其中多个所述鳍线延伸于第一方向;
多个栅极线段，跨过且直接接触所述基板的多个所述鳍线，其中多个所述栅极线段配置成多个平行线，延伸于第二方向，所述第一方向垂直于所述第二方向; 以及
导电结构，设置于所述栅极线段的相邻两个的上方或是下方，以电连接所述栅极线段的所述相邻两个，其中
所述半导体装置是静态随机存取存储装置，包含多个静态随机存取存储单元，每一个所述静态随机存取存储单元是根据所述栅极线段、所述鳍线及所述导电结构所形成，
每一个所述静态随机存取存储单元包含第一电路结构与第二电路结构，由所述导电结构电连接，相邻的所述静态随机存取存储单元由所述导电结构电连接，且所述第一电路结构与所述第二电路结构的每一个包含多个鳍式场效晶体管，
所述第一电路结构包含6-晶体管(6T) 静态随机存取存储结构，且所述第二电路结构是多个连接端口，每一个所述连接端口通过所述导电结构与所述第一电路结构电连接，
所述第一电路结构还包含第三栅极线端，电连接到相邻的静态随机存取存储单元，其中所述半导体装置还包括与所述导电结构位于同一层的第二导电结构，电连接所述静态随机存取存储单元的所述第三栅极线端与所述相邻的静态随机存取存储单元。
5.根据权利要求4所述的半导体装置，其特征在于，所述第一电路结构具有对称布局，所述第二电路结构是连接端口，通过所述导电结构电连接到所述第一电路结构。
6.根据权利要求4所述的半导体装置，其特征在于，所述第一电路结构与所述第二电路结构，通过所述导电结构被电连接，以构成多个所述静态随机存取存储单元的对应一个。
7.根据权利要求4所述的半导体装置，其特征在于，所述导电结构是导电插塞。
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