CN112599527B - 一种集成半导体器件 - Google Patents

Abstract

本发明公开了一种集成半导体器件，所述集成半导体器件包括衬底，其包括并排设置的多个类型不同的阱区，且每个所述阱区上包括一个或多个有源区；形成于所述有源区上的多个半导体元件；电性连接于所述半导体元件的栅极层；其形成于所述栅极层上的第一金属层；形成于所述第一金属层上的第二金属层；其形成于所述第二金属层上的字线层；其中，同一所述阱区中相邻所述有源区之间的距离、所述有源区至所述阱区边界之间的距离大于或等于所述有源区的宽度。通过本发明提供的一种集成半导体器件，可减少制造程序。

Description

一种集成半导体器件

技术领域

本发明属于半导体技术领域，特别涉及一种集成半导体器件。

背景技术

静态随机存取存储器（Static Random-Access Memory，SRAM）是集成半导体器件的一种。所谓的“静态”，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持。所述静态存储器包括多个元器件，一般包括驱动晶体管、负载晶体管及传输晶体管。

在制造静态存储器中，因为有源区与栅极宽度的设置不合理，导致在有源区注入离子时，为到达设定的沟道开启电压，需要对有源区进行多次离子注入，进而需要增加光罩，补打离子，增加制造程序。且由于字线层设置不合理，进而需要在最上层的金属层上再增加一层金属层，用于改善所述集成半导体器件的质量。

发明内容

本发明的目的在于提供一种集成半导体器件，通过本发明提供的一种集成半导体器件，简化工艺，节约成本。

为解决上述技术问题，本发明是通过以下技术方案实现的：

本发明提供一种集成半导体器件，其至少包括：

衬底，其包括并排设置的多个类型不同的阱区，且每个所述阱区上包括一个或多个有源区；

多个半导体元件，形成于所述有源区上；

栅极层，其电性连接于所述半导体元件；

第一金属层，其形成于所述栅极层上；

第二金属层，其形成于所述第一金属层上；

字线层，其形成于所述第二金属层上；

其中，同一所述阱区中相邻所述有源区之间的距离、所述有源区至所述阱区边界之间的距离大于或等于所述有源区的宽度。

在本发明一实施例中，所述衬底上包括并排依次设置的第一阱区、第二阱区和第三阱区，所述第一阱区和第三阱区为第一类型阱区，所述第二阱区为第二类型阱区，其中，所述第一类型阱区与第二类型阱区的类型不同。

在本发明一实施例中，所述多个有源区并排设置，且所述有源区由所述阱区的一侧延伸至另一侧，所述有源区包括并排设置的第一有源区、第二有源区、第三有源区和第四有源区，所述第一有源区位于所述第一阱区上，所述第二有源区和第三有源区位于所述第二阱区上，所述第四有源区位于所述第三阱区上。

在本发明一实施例中，所述有源区的宽度为0.2-0.4um。

在本发明一实施例中，所述半导体元件包括第一传输晶体管、第一驱动晶体管、第二传输晶体管、第二驱动晶体管、第一负载晶体管和第二负载晶体管，其中所述第一传输晶体管和所述第一驱动晶体管位于第一有源区上，第二传输晶体管和第二驱动晶体管位于第四有源区上，第一负载晶体管位于第二有源区上，第二负载晶体管位于第三有源区上。

在本发明一实施例中，所述栅极层的布线包括第一栅极线，所述第一栅极线连接所述第一驱动晶体管的栅极、所述第一负载晶体管的栅极以及所述第二负载晶体管的漏极，所述第一栅极线的宽度小于所述有源区宽度的二分之一。

在本发明一实施例中，所述第二金属层的布线包括依次并排设置的第一写端口字线、第一接地线、读端口位线、电源接线、互补读端口位线、第二接地线、第二写端口字线，所述第二金属层的布线沿所述有源区的延伸方向并排设置。

在本发明一实施例中，所述字线层包括写端口字线，所述写端口字线的延伸方向与所述有源区的延伸方向垂直，且由所述第一阱区远离所述第二阱区的一侧，延伸至所述第三阱区远离所述第二阱区的一侧。

在本发明一实施例中，所述写端口字线呈矩形。

在本发明一实施例中，所述写端口字线的宽度大于所述有源区的宽度。

如上所述，通过本发明提供的一种集成半导体器件，增加了所述有源区的宽度，以及相邻有源区之间的距离，以避免反向窄沟道效应，不需要通过增加离子注入的次数增加所述半导体元件的开启电压；节约了制程步骤；同时将所述第二金属层连接所述电源线和接地线，并将所述写端口字线设置在所述第二层金属层上，简化了每层连线的方式，且不需要再所述字线层上设置金属层改善所述集成半导体器件的质量。

当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一种集成半导体器件等效线路图。

图2为一衬底布局图。

图3为图2的A-A’截面图。

图4为一第一金属层局图。

图5为图4的A-A’截面图。

图6为一第二金属层局图。

图7为图6的A-A’截面图。

图8为一字线层局图。

图9为图8的A-A’截面图。

标号说明：

10衬底；101第一阱区；102第二阱区；103第三阱区；111第一有源区；112第二有源区；113第三有源区；114第四有源区；201第一栅极线，202第二栅极线；203第三栅极线；204第四栅极线；301第一地线连接孔；302第二地线连接孔；303读端口位线连接孔；304互补读端口位线连接孔；305第一字线连接孔；306第二字线连接孔；307第一电源连接孔；308第二电源连接孔；309a第一栅极连接孔；309b第二栅极连接孔；309c第三栅极连接孔；310a第六栅极连接孔；310b第四栅极连接孔；310c第五栅极连接孔；401第一地线延伸线；402第二地线延伸线；403读端口位线延伸线；404互补读端口位线延伸线；405第一字线延伸线；406第二字线延伸线；407第一电源延伸线；408第二电源延伸线；409第一栅极连接线；410第二栅极连接线；501第一地线通孔；502第二地线通孔；503读端口位线通孔；504互补读端口位线通孔；505第一字线通孔；506第二字线通孔；507第一电源通孔；508第二电源通孔；601第一接地线；602第二接地线，603读端口位线；604互补读端口位线；605第一写端口字线；606第二写端口字线；607电源接线；705第三字线通孔；706第四字线通孔；805写端口字线；90介质层；PG1第一传输晶体管；PG2第二传输晶体管；PD1第一驱动晶体管；PD2第二驱动晶体管；PU1第一负载晶体管；PU2第二负载晶体管。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

本发明提供一种集成半导体器件，所述半导体集成器件为静态随机存取存储器，所述静态随机存取存储器的等效电路图如图1所示，包括两个驱动晶体管，第一驱动晶体管PD1和第二驱动晶体管PD2，两个负载晶体管，第一负载晶体管PU1和第二负载晶体管PU2，两个传输晶体管，第一传输晶体管PG1和第二传输晶体管PG2。

进一步地，两个负载晶体管为PMOS晶体管，两个驱动晶体管为NMOS晶体管，从而形成两个交叉锁存CMOS反相器的触发器电路，使存储单元具有用于表示“0”和“1”的两个稳定状态，两个传输晶体管为NMOS晶体管，用于在读和写操作期间控制对存储单元的存取。其中，负载晶体管为拉向电源线Vcc或接地线Vss的晶体管，所述存储器通过两个负载晶体管拉向电源线Vcc而运行。

请参阅图1所示，两个负载晶体管的源极电连接到电源线Vcc。第一负载晶体管PU1的漏极电连接到第一传输晶体管PG1的源极、第一驱动晶体管PD1的源极以及第二负载晶体管PU2的栅极。第二负载晶体管PU2的漏极电连接到第二传输晶体管PG2的源极、第二驱动晶体管PD2的源极以及第一负载晶体管PU1的栅极。两个驱动晶体管的漏极电连接到接地线Vss。另外，第一负载晶体管PU1和第一驱动晶体管PD1的栅极和第二负载晶体管PU2和第二驱动晶体管PD2的栅极分别电连接。

进一步的，两个传输晶体管的漏极分别电连接到读端口位线603(BL)和互补读端口位线604(BLB)。两个传输晶体管的栅极电连接到写端口字线805(WL)。读端口位线603(BL)和互补读端口位线604(BLB)和写端口字线805(WL)可以延伸到其他SRAM单元和/或其他元件。

请参阅图2至图9所示，在本发明一实施例中，本发明提供的一种集成半导体器件包括衬底10，设置在衬底10上的半导体元件以及用于连接所述半导体元件的布线层。具体地，衬底10上包括并排设置的多个阱区和多个有源区，用于设置所述半导体元件；所述半导体元件分布在所述有源区上，所述半导体元件包括所述驱动晶体管、所述负载晶体管和所述传输晶体管；所述半导体元件的布线层包括第一金属层、第二金属层和字线层，不同的所述布线层之间通过介质层90隔离，避免电信号之间的互相干扰，且在介质层90中形成连接孔和通孔，并在所述连接孔和所述通孔中使用导电金属填充，形成不同层的所述布线层的电学通路。用于所述半导体元件和所述布线层、不同层的所述布线层之间的电性连接。其中，将所述半导体元件和所述布线层之间电性连接孔定义为连接孔，将所述布线层之间电性连接孔定义为通孔。

请参阅图2至图3所示，在本发明一实施例中，在衬底10上，包括并排设置的多个阱区，所述阱区包括：并排设置第一阱区101、第二阱区102和第三阱区103。其中，第一阱区101和第三阱区103为相同类型的阱区，具体地，第一阱区101和第三阱区103例如为P型阱区；第二阱区102为另一类型的阱区，具体地，第二阱区102例如为N行阱区。

请参阅图2至图3所示，在本发明一实施例中，在所述阱区上设置有多个有源区，具体地，第一阱区101上设置有一个第一有源区111、第二阱区102上设置有第二有源区112和第三有源区113，第三阱区103上设置有第四有源区114，第一有源区111、第二有源区112、第三有源区113和第四有源区114并排设置。第二有源区112位于第一有源区111的一侧，第三有源区113位于第二有源区112远离第一有源区111的一侧，第四有源区114位于第三有源区113远离第二有源区112的一侧。

请参阅图2至图3所示，在本发明一实施例中，所述静态随机存取存储器的等效电路为一对称结构，在设计所述半导体集成器件时，将其结构设计为一中心对称结构。具体地，第一有源区111设置在第一阱区101中间，并由第一阱区101的一侧延伸至另一侧，延伸的方向与第一阱区101和第二阱区102的边界平行；与其中心对称的，在第三阱区103上设置有第四有源区114，其由第三阱区103的一侧延伸至另一侧，延伸的方向与第二阱区102和第三阱区103的边界平行。且第一有源区111到第一阱区101边界的距离大于第一有源区111的宽度，第四有源区114到第三阱区103边界的距离大于第四有源区114的宽度。

进一步的，第二阱区102上设置有第二有源区112和第三有源区113，第二有源区112和第三有源区113与第一有源区111平行设置，且第二有源区112与第三有源区113的一侧延伸至第二阱区102的一侧，第二有源区112与第三有源区113的另一侧与第二阱区102的另一侧具有一定的距离，且第一有源区111和第二有源区112与第二阱区102接触的一侧不为同侧；第一有源区111和第四有源区114区为宽度不同的矩形组成，第二有源区112和第三有源区113的形状呈矩形，且第二有源区112和第三有源区113之间的距离、第二有源区112与第三有源区113至边界的距离大于第二有源区112和第三有源区113的宽度。其中，每个所述有源区的宽度范围具体例如为0.2-0.4um。

请参阅图2至图3所示，在本发明一实施例中，衬底10上设置有多个所述半导体元件，所述半导体元件形成于所述有源区上。其中，所述半导体元件包括两个负载晶体管、两个驱动晶体管和两个传输晶体管。具体地，第一传输晶体管PG1和第一驱动晶体管PD1沿着第一有源区111的延伸方向设置在第一有源区111上，在关于衬底10中心对称的位置上，第二传输晶体管PG2和第二驱动晶体管PD2设置在第四有源区114上；第一负载晶体管PU1设置在第二有源区112上，且与第一驱动晶体管PD1的位置平行，在关于衬底10中心对称的位置上，第二负载晶体管PU2设置在第三有源区113上，且与第二驱动晶体管PD2的位置平行。其中，所述半导体元件的源极与漏极设置在所述有源区内。

请参阅图2至图3所示，在本发明一实施例中，在衬底10及所述半导体元件上方形成所述栅极层，所述栅极层用于形成所述半导体元件的栅极，以及部分所述半导体元件的电性连接。所述栅极层包括第一栅极线201，第二栅极线202、第三栅极线203和第四栅极线204。具体地，第一栅极线201连接第一驱动晶体管PD1的栅极、第一负载晶体管PU1的栅极以及第二负载晶体管PU2的漏极，与之中心对称的，第二栅极线202连接第二驱动晶体管PD2的栅极、第二负载晶体管PU2的栅极和第一负载晶体管PU1的漏极；第三栅极线203连接第一传输晶体管PG1和写端口字线805（WL）对应的连接孔（第一字线连接孔305），与之对称的，第四栅极线204连接第二传输晶体管PG2和写端口字线805（WL）对应的连接孔（第二字线连接孔306），其中，第一栅极线201，第二栅极线202、第三栅极线203和第四栅极线204的宽度小于所述其所在所述有源区宽度的二分之一。

请参阅图2至图5所示，在本发明一实施例中，衬底10和所述栅极层的上方形成一介质层90，介质层90采用绝缘材料制成，用于隔绝所述栅极层和其上的所述第一金属层。在衬底10上方的介质层中，所述连接孔包括第一地线连接孔301、读端口位线连接孔303、第一栅极连接孔309a、第二地线连接孔302、互补读端口位线连接孔304、第六栅极连接孔310a、第一电源连接孔307、第二电源连接孔308、第二栅极连接孔309b、第三栅极连接孔309c、第四栅极连接孔310b、第五栅极连接孔310c，以及第一字线连接孔305和第二字线连接孔306。

具体地，第一地线连接孔301、读端口位线连接孔303和第一栅极连接孔309a设置在第一有源区111上，第一地线连接孔301位于第一驱动晶体管PD1远离第一传输晶体管PG1的一端；读端口位线连接孔303位于第一传输晶体管PG1远离第一驱动晶体管PD1的一端；第一栅极连接孔309a位于第一传输晶体管PG1和第一驱动晶体管PD1之间。与之中心对称的，第二地线连接孔302、互补读端口位线连接孔304、第六栅极连接孔310a位于第四有源区114上，第二地线连接孔302位于第二驱动晶体管PD2远离第二传输晶体管PG2的一端；互补读端口位线连接孔304位于第二传输晶体管PG2远离第二驱动晶体管PD2的一端；第六栅极连接孔310a位于第一传输晶体管PG1和第一驱动晶体管PD1之间。

进一步地，第一电源连接孔307、第二栅极连接孔309b和第三栅极连接孔309c位于第二有源区112上，且第一电源连接孔307和第一地线连接孔301平行设置，第二栅极连接孔309b与第一栅极连接孔309a在所述有源区的延伸方向上平行设置，第三栅极连接孔309c与第二负载晶体管PU2平行设置；与之中心对称的，第二电源连接孔308、第四栅极连接孔310b和第五栅极连接孔310c位于第三有源区113上，且第二电源连接孔308和第二地线连接孔302平行设置，第四栅极连接孔310b与第二栅极连接孔309b在所述有源区的延伸方向上平行设置，第五栅极连接孔310c与第一负载晶体管PU1平行设置；

进一步的，第一字线连接孔305位于第一阱区101上，且位于远离第二阱区102的一侧，且第一字线连接孔305与第一传输晶体管PG1平行设置；与之中心对称的，第二字线连接孔306位于第三阱区103上，且位于远离第二阱区102的一侧，且第二字线连接孔306与第二传输晶体管PG2平行设置。

请再参阅图4至图5所示，在本发明一实施例中，在栅极层是上方形成所述第一金属层，且所述栅极层和所述第一金属层之间、所述第一金属层和所述第二金属层之间、所述第二金属层和所述位线层之间、以及各布线之间，均采用介质层90进电信号隔离。所述第一金属层用于连接共用栅极和与所述第二金属层建立连接关系，同时，在连接电性通路的同时，使所述第一金属层和所述第二金属层中的布线不互相干扰。

请再参阅图4至图5所示，在本发明一实施例中，所述第一金属层的布线包括第一栅极连接线409、第二栅极连接线410、第一地线延伸线401、读端口位线延伸线403、第二地线延伸线402、互补读端口位线延伸线404、第一电源延伸线407、第二电源延伸线408、以及第一字线延伸线405和第二字线延伸线406。

具体的，第一栅极连接线409连接第一栅极连接孔309a、第二栅极连接孔309b和第三栅极连接孔309c；第二栅极连接线410连接第四栅极连接孔310b、第五栅极连接孔310c和第六栅极连接孔310a；第一地线延伸线401、读端口位线延伸线403、第二地线延伸线402、互补读端口位线延伸线406、第一电源延伸线407、第二电源延伸线408设置在对应的所述连接孔上，且其延伸方向与所述有源区的延伸方向垂直；第一字线延伸线405和第二字线延伸线406设置在对应的所述连接孔上，且其延伸方向与所述有源区的延伸方向平行。

请参阅图6至图7所示，在本发明一实施例中，在所述第一金属层上方形成所述第二金属层，所述第二金属层的布线包括依次并排设置的第一写端口字线605、第一接地线601、读端口位线603、电源接线607、互补读端口位线604、第二接地线602和第二写端口字线606，所述第二金属层上的布线均平行于所述有源区的延伸方向并排设置。电源接线607用于连接电源线Vcc，第一接地线601和第二接地线602用于连接接地线Vss，第一写端口字线605和第二写端口字线606用于连接所述字线层。

具体地，第一写端口字线605通过所述第一金属层和所述第二金属层之间的第一字线通孔505，与第一字线延伸线405连接；与之中心对称的，第二写端口字线606通过所述第一金属层和所述第二金属层之间的第二字线通孔506，与第二字线延伸线406连接；

进一步地，第一接地线601通过所述第一金属层和所述第二金属层之间的第一地线通孔501，与第一地线延伸线401连接；与之中心对称的，第二接地线602位于通过所述第一金属层和所述第二金属层之间的第二地线通孔502，与第二地线延伸线402连接；

进一步地，读端口位线603通过所述第一金属层和所述第二金属层之间的读端口位线通孔503，与读端口位线延伸线403连接；与之中心对称的，互补读端口位线604通过所述第一金属层和所述第二金属层之间的互补读端口位线通孔504，互补读端口位线延伸线404连接；

进一步地，电源接线607通过所述第一金属层和所述第二金属层之间第一电源通孔507和第二电源通孔508，与第一电源延伸线407和第二电源延伸线408连接。

请参阅图8至图9所示，在本发明一实施例中，在所述第二金属层上方形成一字线层，所述字线层包括写端口字线805，写端口字线805延伸的方向与所述有源区延伸的方向垂直，且由第一阱区101远离第二阱区102的一侧，延伸至第三阱区103远离第二阱区102的一侧。写端口字线805通过第三字线通孔705与第一写端口字线605连接，通过第四字线通孔706与第二写端口字线606连接。在本实施例中，写端口字线805呈矩形设置，且其宽度大于每个所述有源区的宽度。

以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (7)

1.一种集成半导体器件，其特征在于，其至少包括：

衬底，其包括并排设置的多个类型不同的阱区，且每个所述阱区上包括一个或多个有源区；

其中，所述衬底上包括并排依次设置的第一阱区、第二阱区和第三阱区，所述第一阱区和第三阱区为第一类型阱区，所述第二阱区为第二类型阱区，其中，所述第一类型阱区与第二类型阱区的类型不同；

多个半导体元件，形成于所述有源区上；

栅极层，其电性连接于所述半导体元件；

第一金属层，其形成于所述栅极层上；

第二金属层，其形成于所述第一金属层上；

字线层，其形成于所述第二金属层上；

其中，同一所述阱区中相邻所述有源区之间的距离、所述有源区至所述阱区边界之间的距离大于或等于所述有源区的宽度；所述字线层包括写端口字线，所述写端口字线的延伸方向与所述有源区的延伸方向垂直，且由所述第一阱区远离所述第二阱区的一侧，延伸至所述第三阱区远离所述第二阱区的一侧，且所述写端口字线的宽度大于所述有源区的宽度。

2.根据权利要求1所述的一种集成半导体器件，其特征在于，多个有源区并排设置，且所述有源区由所述阱区的一侧延伸至另一侧，所述有源区包括并排设置的第一有源区、第二有源区、第三有源区和第四有源区，所述第一有源区位于所述第一阱区上，所述第二有源区和第三有源区位于所述第二阱区上，所述第四有源区位于所述第三阱区上。

3.根据权利要求1所述的一种集成半导体器件，其特征在于，所述有源区的宽度为0.2-0.4um。

4.根据权利要求2所述的一种集成半导体器件，其特征在于，所述半导体元件包括第一传输晶体管、第一驱动晶体管、第二传输晶体管、第二驱动晶体管、第一负载晶体管和第二负载晶体管，其中所述第一传输晶体管和所述第一驱动晶体管位于第一有源区上，第二传输晶体管和第二驱动晶体管位于第四有源区上，第一负载晶体管位于第二有源区上，第二负载晶体管位于第三有源区上。

5.根据权利要求4所述的一种集成半导体器件，其特征在于，所述栅极层的布线包括第一栅极线，所述第一栅极线连接所述第一驱动晶体管的栅极、所述第一负载晶体管的栅极以及所述第二负载晶体管的漏极，所述第一栅极线的宽度小于所述有源区宽度的二分之一。

6.根据权利要求1所述的一种集成半导体器件，其特征在于，所述第二金属层的布线包括依次并排设置的第一写端口字线、第一接地线、读端口位线、电源接线、互补读端口位线、第二接地线、第二写端口字线，所述第二金属层的布线沿所述有源区的延伸方向并排设置。

7.根据权利要求1所述的一种集成半导体器件，其特征在于，所述写端口字线呈矩形。

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