CN114709177A - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件的制造方法，属于半导体技术领域。所述制造方法包括：提供一衬底，所述衬底包括驱动区和传输区；形成栅极氧化层于所述衬底上，所述栅极氧化层覆盖所述驱动区和所述传输区；形成多晶硅层于所述栅极氧化层上；刻蚀所述多晶硅层和所述栅极氧化层，在所述驱动区上形成驱动栅极结构，以及在所述传输区上形成传输栅极结构；形成源掺区和漏掺区于所述驱动区和所述传输区；在所述衬底上形成应力层；以及对所述应力层进行退火。通过本发明提供的一种半导体器件的制造方法，可提高半导体器件的性能。
Description
技术领域
本发明属于半导体技术领域，特别涉及一种半导体器件的制造方法。
背景技术
静态随机存取存储器（Static Random-Access Memory，SRAM）用于高速缓冲，是通过晶体管进行存储数据，且静态存储器一般包括驱动晶体管、负载晶体管及传输晶体管。目前，最常见的静态随机存取存储器单元是6T结构。
6T结构的静态随机存取存储器单元稳定性的关键指标是静态噪声冗余或静态噪声容限(Static Noise Margin，SNM)，噪声容限越大说明容许的噪声越大，电路的抗干扰性越好。因此，如何提高静态噪声容限，成为目前亟待解决的一个问题。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，通过本发明提供的一种半导体器件的制造方法，可以提高静态存储器的静态噪声容限，改善静态随机存取存储器单元失配，提高静态存储器的性能。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体器件的制造方法，其至少包括：
提供一衬底，所述衬底包括驱动区和传输区；
形成栅极氧化层于所述衬底上，所述栅极氧化层覆盖所述驱动区和所述传输区；
形成多晶硅层于所述栅极氧化层上；
刻蚀所述多晶硅层和所述栅极氧化层，在所述驱动区上形成驱动栅极结构，以及在所述传输区上形成传输栅极结构；
形成源掺区和漏掺区于所述驱动区和所述传输区；
在所述衬底上形成应力层；以及
对所述应力层进行退火。
在本发明一实施例中，在形成所述多晶硅层后，对位于所述驱动区上的所述多晶硅层进行掺杂，形成掺杂多晶硅层。
在本发明一实施例中，所述应力层形成在所述驱动区上，且所述应力层覆盖所述驱动栅极结构。
在本发明一实施例中，所述应力层在700℃~900℃进行退火。
在本发明一实施例中，所述半导体器件的制造方法还包括：对所述应力层进行退火后，去除所述应力层。
在本发明一实施例中，在所述驱动栅极结构和所述传输栅极结构的两侧形成第一侧墙结构。
在本发明一实施例中，所述半导体器件的制造方法还包括：
在所述衬底上形成第一应力层，且所述第一应力层覆盖所述驱动栅极结构和所述传输栅极结构；
对所述第一应力层进行退火。
在本发明一实施例中，所述半导体器件的制造方法还包括：去除部分所述第一应力层，在所述第一侧墙结构上形成第二侧墙结构。
在本发明一实施例中，所述半导体器件的制造方法还包括：
在所述衬底上形成第二应力层，且所述第二应力层覆盖所述驱动栅极结构；
对所述第二应力层进行退火；以及
去除所述第二应力层。
在本发明一实施例中，所述半导体器件的制造方法还包括：
在所述衬底上、所述驱动栅极结构和所述传输栅极结构上形成刻蚀阻挡层；
在所述刻蚀阻挡层上形成电介质层。
在本发明一实施例中，所述半导体器件的制造方法还包括：
在所述电介质层上形成拉应力层，且所述拉应力层覆盖所述驱动栅极结构上的所述电介质层；
对所述拉应力层进行退火。
本发明提供的一种半导体器件的制造方法，驱动区和传输区位于同一有源区上，且驱动区和传输区设置为宽度相等的矩形，在制造上更加简单，减少在后续晶体管的制作过程中的有源区的图案波动和可变性，改善阈值电压失配。对驱动晶体管中的多晶硅层进行掺杂，提高驱动晶体管的工作电流，提高静态噪声容限。且在制造过程，选择对驱动晶体管进行应力层处理，增大驱动晶体管的性能，可以提高SRAM的稳定性和静态噪声容限，进而提高半导体器件的性能。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明中半导体器件的等效线路图。
图2为本发明一实施例中半导体器件的制造方法流程图。
图3为本实施例中一衬底布局图。
图4为本实施例中有源区结构示意图。
图5为步骤S2中图3在A-A方向的剖面图。
图6为步骤S2中图3在B-B方向的剖面图。
图7为步骤S3中图3在A-A方向的剖面图。
图8为步骤S3中图3在B-B方向的剖面图。
图9为步骤S4中图3在A-A方向的剖面图。
图10为步骤S4中图3在B-B方向的剖面图。
图11为步骤S5中图3在A-A方向的剖面图。
图12为步骤S5中图3在B-B方向的剖面图。
图13为步骤S6中图3在A-A方向的剖面图。
图14为步骤S7中图3在A-A方向的剖面图。
图15为图3在A-A方向剖面图中自对准硅化物阻挡层的示意图。
图16为图3在B-B方向剖面图中自对准硅化物阻挡层的示意图。
图17为本发明另一实施例中半导体器件的制造方法流程图。
图18为本实施例中第一侧墙结构在驱动区及传输区中示意图。
图19为本实施例中第一侧墙结构在负载区中示意图。
图20为本实施例中第一应力层在驱动区及传输区中示意图。
图21为本实施例中第一应力层在负载区中示意图。
图22为本实施例中第二侧墙结构在驱动区及传输区中示意图。
图23为本实施例中第二侧墙结构在负载区中示意图。
图24为本实施例中源掺区和漏掺区在驱动区及传输区中示意图。
图25为本实施例中源掺区和漏掺区在负载区中示意图。
图26为本实施例中第二应力层在驱动区及传输区中示意图。
图27为本实施例中自对准硅化物阻挡层在驱动区及传输区中示意图。
图28为本实施例中自对准硅化物阻挡层在负载区中示意图。
图29为本发明另一实施例中半导体器件的制造方法流程图。
图30为本实施例中自对准硅化物阻挡层在驱动区及传输区中示意图。
图31为本实施例中自对准硅化物阻挡层在负载区中示意图。
图32为本实施例中刻蚀阻挡层和电介质层在驱动区及传输区中示意图。
图33为本实施例中刻蚀阻挡层和电介质层在负载区中示意图。
图34为本实施例中应力层结构示意图。
图35为本实施例中去除应力层后半导体器件结构示意图。
标号说明：
10衬底；101第一阱区；102第二阱区；103第三阱区；104栅极氧化层；1041栅极介质层；105多晶硅层；1051栅电极层；1052掺杂多晶硅层；106驱动栅极结构；107传输栅极结构；108负载栅极结构；109轻型掺杂区；110应力层；111第一有源区；1101第一分部；1102第二分部；112第二有源区；113第三有源区；114第四有源区；1141第三分部；1142第四分部；116侧墙结构；117源掺区；118漏掺区；119自对准硅化物阻挡层；210第一应力层；2101第二应力层；2161第一侧墙结构；2162第二侧墙结构；320刻蚀阻挡层；321电介质层；322拉应力层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1所示，在本发明一实施例中，提供静态随机存取存储器的等效电路图，该静态随机存取存储器包括两个驱动晶体管，即第一驱动晶体管PD1和第二驱动晶体管PD2，两个负载晶体管，即第一负载晶体管PU1和第二负载晶体管PU2，两个传输晶体管，即第一传输晶体管PG1和第二传输晶体管PG2。
请参阅图1所示，在本发明一实施例中，两个负载晶体管为PMOS晶体管，两个驱动晶体管为NMOS晶体管，从而形成两个交叉锁存CMOS反相器的触发器电路，使存储单元具有用于表示“0”和“1”的两个稳定状态，两个传输晶体管为NMOS晶体管，用于在读和写操作期间控制对存储单元的存取。其中，负载晶体管为拉向电源线Vcc或接地线Vss的晶体管，所述存储器通过两个负载晶体管拉向电源线Vcc而运行。
如图2所示，在本发明一实施例中提出一种半导体器件的制造方法，该制造方法可以用于制造静态随机存取存储器，该制造方法包括：
S11、提供一衬底，所述衬底中至少包括驱动区、传输区以及负载区。
S12、形成栅极氧化层和多晶硅层于所述衬底上，且栅极氧化层覆盖驱动区、传输区以及负载区，多晶硅层位于栅极氧化层上。
S13、形成图案化的光阻层于多晶硅层上，对驱动区的多晶硅层进行离子注入，再刻蚀形成驱动栅极结构、传输栅极结构以及负载栅极结构。
S14、在驱动区、传输区及负载区中进行轻掺杂。
S15、在驱动栅极结构、传输栅极结构以及负载栅极结构的两侧形成侧墙结构。
S16、在驱动区、传输区和负载区中进行重掺杂形成源掺区和漏掺区。
S17、在驱动区的衬底上形成应力层，且应力层覆盖驱动栅极结构，对应力层进行退火处理。
请参阅图3所示，在本实施例中，提供的一种半导体器件包括并排设置的多个阱区和多个有源区，用于设置所述半导体元件。半导体元件分布在所述有源区上，且半导体元件包括驱动晶体管PD、负载晶体管PU和传输晶体管PG。
请参阅图3所示，在本实施例中，在衬底10上，包括并排设置的多个阱区，且阱区包括并排设置第一阱区101、第二阱区102和第三阱区103，其中，第一阱区101和第三阱区103为相同类型的阱区。在本实施例中，第一阱区101和第三阱区103定义为P阱，第二阱区102定义为N阱。在阱区上并排设置有多个有源区，其中，第一阱区101上设置有第一有源区111，第二阱区102上设置有第二有源区112和第三有源区113，第三阱区103上设置有第四有源区114，且有源区之间例如通过刻蚀形成浅沟槽隔离结构进行隔离。第二有源区112位于第一有源区111的一侧，第三有源区113位于第二有源区112远离第一有源区111的一侧，第四有源区114位于第三有源区113远离第二有源区112的一侧。且第二有源区112与第三有源区113的一侧延伸至第二阱区102的一侧，第二有源区112与第三有源区113的另一侧与第二阱区102的另一侧具有一定距离。
请参阅图3所示，在本实施例中，有源区的分布呈中心对称，其中，第一有源区111设置在第一阱区101中间，并由第一阱区101的一侧延伸至另一侧，延伸的方向与第一阱区101和第二阱区102的边界平行，与其中心对称是在第三阱区103上设置的第四有源区114，其由第三阱区103的一侧延伸至另一侧，延伸的方向与第二阱区102和第三阱区103的边界平行。且第一有源区111到第一阱区101边界的距离大于第一有源区111的宽度，第四有源区114到第三阱区103边界的距离大于第四有源区114的宽度。
请参阅图3至图4所示，在本实施例中，有源区均设置为矩形，且每个有源区的宽度范围具体例如为0.05μm~0.2μm。第一有源区111包括第一分部1101和第二分部1102，第四有源区114包括第三分部1141和第四分部1142。且第四有源区114和第一有源区111中心对称，本实施例以第一有源区111为例进行阐述，第四有源区114不多做阐述。在本实施例中，第一分部1101和第二分部1102例如设置为矩形，且第一分部1101和第二分部1102的宽度相同，第一分部1101和第二分部1102的长度一致，即第一分部1101和第二分部1102平分第一有源区111。将有源区设置为宽度一致的矩形，以减少在后续晶体管的制作过程中的有源区的图案波动和可变性，改善阈值电压失配，改善静态随机存取存储器的读写失效以提高良品率。
请参阅图3至图4所示，在本实施例中，在步骤S11中，在衬底10上设置多个半导体元件，且半导体元件形成于有源区上。具体地，第一传输晶体管PG1和第一驱动晶体管PD1沿着第一有源区111的延伸方向设置在第一有源区111上，且第一驱动晶体管PD1设置在第一分部1101，第一传输晶体管PG1设置在第二分部1102上。在关于衬底10中心对称的位置上，第二传输晶体管PG2和第二驱动晶体管PD2设置在第四有源区114上。第一负载晶体管PU1设置在第二有源区112上，且与第一驱动晶体管PD1的位置平行，在关于衬底10中心对称的位置上，第二负载晶体管PU2设置在第三有源区113上，且与第二驱动晶体管PD2的位置平行。其中，半导体元件的源掺区与漏掺区设置在有源区内。传输晶体管驱动晶体管的有源区宽度一致，在后续制备过程中，减少制造过程中图案的波动性，可提高驱动晶体管的性能。
如图4所示，在本实施例中，对第一有源区111进行P型离子掺杂，掺杂离子例如为硼（B）等，然后对第二有源区112进行N型离子掺杂，掺杂离子例如为砷（As）等，从而在第一有源区111接近衬底10的表面上形成P型沟道，在第二有源区112接近衬底10的表面上形成N型沟道。由于沟道掺杂的掺杂能量小于阱掺杂的掺杂能量，因此形成的P型沟道和N型沟道均接近衬底10的表面。经过阱掺杂和沟道掺杂之后，将第一有源区111的第一分部1101定义为驱动区，第一有源区111的第二分部1102定义为传输区，将第二有源区112定义为负载区。同时由于驱动区，传输区上具有P型沟道，负载区上具有N型沟道，因此通过调节沟道掺杂的剂量可以调节后续形成的驱动晶体管、传输晶体管以及负载晶体管的阈值电压。
如图5至图6所示，在本实施例中，在步骤S12中，图5显示为图3在A-A方向的剖面图，图6显示为图3在B-B方向的剖面图，A-A剖面图显示为第一有源区111，B-B方向的剖面图显示为第二有源区112。在衬底10上形成栅极氧化层104和多晶硅层105，栅极氧化层104覆盖传输区、驱动区以及负载区。其中，栅极氧化层104的材料例如为氧化硅或氮氧化硅等，且栅极氧化层104例如由化学气相沉积工艺或者其他合适的方法形成。在本实施例中，栅极氧化层104的厚度例如为1nm~10nm，在其他实施例中，栅极氧化层104的厚度也可以根据实际需要进行设定。
如图5所示，在本实施例中，对位于第一分部1101上的多晶硅层105进行掺杂，即位于驱动区上的多晶硅为掺杂多晶硅层1052，且位于驱动区上的掺杂多晶硅层1052的掺杂类型与第一分部1101的掺杂类型不同。其中，掺杂类型可以为P型，也可以为N型，当第一分部1101的掺杂类型为P型时，掺杂多晶硅层1052掺杂类型为N型，当第一分部1101的掺杂类型为N型时，掺杂多晶硅层1052的掺杂类型为P型。在本实施例中，多晶硅层105的厚度例如为100nm~400nm，在其他实施例中，多晶硅层105的厚度可以根据实际需要进行设定。对驱动区上的多晶硅进行掺杂，以提高后期制备的驱动晶体管的性能，从而提高β比值（β ratio），将β比值定义为驱动晶体管的工作电流与传输晶体管工作电流的比值，而静态噪声容限与静态随机存取存储器的β比值成正比，因此，提高SRAM的静态噪声容限。
如图7至图8示，在本实施例中，在步骤S13中，图7显示为图3在A-A方向的剖面图，图8显示为图3在B-B方向的剖面图。在多晶硅层105上形成光刻胶，然后对光刻胶进行曝光以及显影，形成图案化的光阻层（图中未显示）。然后通过例如干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀多晶硅层105和栅极氧化层104。在本实施例中，例如采用干法刻蚀工艺依次各向异性刻蚀多晶硅层105和栅极氧化层104，形成栅电极层1051和栅极介质层1041。在本实施例中，将位于第一分部1101上的定义栅极介质层1041和栅电极层1051定义为驱动栅极结构106，将位于第二分部1102上的栅极介质层1041和栅电极层1051定义为传输栅极结构107，将位于第二有源区112上的栅极介质层1041和栅电极层1051定义为负载栅极结构108。
如图9至图10所示，在本实施例中，在步骤S14中，图9显示为图3在A-A方向的剖面图，图10显示为图3在B-B方向的剖面图。在形成驱动栅极结构106、传输栅极结构107和负载栅极结构108之后，在驱动栅极结构106两侧的第一分部1101中形成轻型掺杂区109，且轻型掺杂区109与驱动栅极结构106两侧相邻。同时也在传输栅极结构107两侧的第二分部1102中形成轻型掺杂区109，且传输栅极结构107两侧的轻型掺杂区109也与之相邻，轻型掺杂区109例如通过离子注入方式等方式形成。第一分部1101和第二分部1102中的轻型掺杂区109的离子掺杂类型例如为N型，例如为掺杂磷离子（P）或砷（As）等。同理，在第二有源区112中形成轻型掺杂区109，第二有源区112中的轻型掺杂区109分别位于负载栅极结构108的两侧，且与负载栅极结构108相邻，以缩小半导体器件的体积。且第二有源区112中轻型掺杂区109的离子掺杂类型例如为P型，例如为掺杂硼（B）或氟化硼（BF2 +）等。通过设置轻型掺杂区109，可以降低窄沟道效应，提高半导体性能。
如图11至图12所示，在本实施例中，在步骤S15中，图11显示为图3在A-A方向的剖面图，图12显示为图3在B-B方向的剖面图。在形成轻型掺杂区109之后，在衬底10上形成侧墙结构116。具体地，在第一分部1101、第二分部1102和第二有源区112上形成侧墙介质层（图中未显示），同时侧墙介质层也覆盖驱动栅极结构106、传输栅极结构107和负载栅极结构108。形成侧墙介质层之后，例如可采用光刻等刻蚀工艺去除位于驱动栅极结构106、传输栅极结构107和负载栅极结构108顶部的侧墙介质层，以及移除第一分部1101，第二分部1102和第二有源区112上的部分侧墙介质层，保留位于驱动栅极结构106、传输栅极结构107和负载栅极结构108两侧的侧墙介质层，以形成侧墙结构116。在本实施例中，侧墙结构116的材料例如为氧化硅或氮化硅等，在其他实施例中，侧墙结构116的材料可以根据实际需要进行设定。
如图13至图14所示，在本实施例中，在步骤S16中，图13显示为图3在A-A方向的剖面图，图14显示为图3在B-B方向的剖面图。在轻型掺杂区109内进行重掺杂，以形成源掺区117和漏掺区118，即源掺区117和漏掺区118的掺杂量大于轻型掺杂区109的掺杂量。具体地，例如通过离子注入方式在第一分部1101和第二分部1102的两侧进行重掺杂，以形成源掺区117和漏掺区118。其中，位于第一分部1101中的源掺区117和漏掺区118分别位于驱动栅极结构106的两侧，且位于轻型掺杂区109内，源掺区117和漏掺区118位于侧墙结构116的两侧，与侧墙结构116相邻。由于形成源掺区117的离子掺杂能量小于形成的轻型掺杂区109的离子掺杂能量，因此源掺区117位于轻型掺杂区109内靠近栅极结构的一侧。在本实施例中，将第一分部1101中的源掺区117定义为驱动源掺区，第一分部1101中的漏掺区118定义为驱动漏掺区。位于第二分部1102中的源掺区117和漏掺区118分别位于传输栅极结构107的两侧，且位于轻型掺杂区109内。将第二分部1102中的源掺区117定义为传输源掺区，第二分部1102中的漏掺区118可以为传输漏掺区。且第一分部1101中的漏掺区118与第二分部1102中的漏掺区118连接，也就是驱动漏掺区和传输漏掺区连接，以减小器件的制作尺寸。在本实施例中，在第一分部1101和第二分部1102中形成的源掺区117和漏掺区118的离子掺杂类型例如为N型，例如掺杂磷（P）或砷（As）等。同理，在第二有源区112中形成有源掺区117和漏掺区118，源掺区117和漏掺区118分别位于负载栅极结构108的两侧，且在轻型掺杂区109中，将第二有源区112中形成的源掺区117定义为负载源掺区，第二有源区112中形成的漏掺区118定义为负载漏掺区。第二有源区112中形成的源掺区117和漏掺区118的离子掺杂类型例如为P型，例如掺杂硼（B）或氟化硼（BF2 +）等。
如图14所示，在本实施例中，在步骤S17中，图14显示为图3在A-A方向的剖面图。在第一分部1101上形成一层应力层110，即应力层110覆盖驱动栅极结构106的顶部和两侧，且应力层110例如为氮化硅等适用于拉应力层的材料。在本实施例中，应力层110例如通过化学气相沉积（Chemical Vapor Deposition，CVD）或低压化学气相沉积（Low PressureChemical Vapor Deposition，LPCVD）等方式形成，且应力层110的厚度例如为30~100nm。在形成应力层110后，对应力层110进行高温退火，例如采用快速热退火、尖峰退火( spikeanneal) 、激光退火或者微波退火时等，在本实施例中，在压力例如为10T~200T，温度例如为700℃~900℃，在氢气和惰性气体的氛围下处理30s~150s，退火处理完成后，去除应力层110。在其他实施中，可根据应力层110的材料选择退火条件。在退火过程中，高温可以将应力层110的拉应力转移到器件的沟道上，因而对驱动晶体管的拉应力增加，进一步提高驱动晶体管的性能，而未对传输晶体管进行处理，则传输晶体管的性能不变。由于驱动晶体管的性能被提升，传输晶体的性能不变，因而SRAM的β比值提高，因此可以提高SRAM的稳定性和静态噪声容限，进而提高半导体器件的性能。
如图15至图16所示，在本实施例中，在步骤S17中，图15显示为图3在A-A方向的剖面图，图16显示为图3在B-B方向的剖面图。在驱动栅极结构106、传输栅极结构107、负载栅极结构108、源掺区117以漏掺区118的顶部形成有自对准硅化物阻挡层119。在本实施例中，以在驱动栅极结构106为例阐述自对准硅化物阻挡层119的形成过程。首先在驱动栅极结构106的顶部形成金属层，例如为镍或钛等金属层，然后对衬底10进行第一次退火，第一次退火的温度例如为300℃~350℃，使得金属原子与驱动栅极结构106中的硅原子反应，形成中间硅化物层，然后选择性去除未反应的金属层，并对中间硅化物层进行第二次退火，第二次退火的温度比第一次退火的温度高，第二次退火的温度例如为400℃~500℃。中间硅化物层经过退火之后转化为硅化物层，也就是自对准硅化物阻挡层119。自对准硅化物阻挡层119具有良好的热稳定性，可以降低器件的电阻，其保证与后期制备的金属层接触良好。
如图15至图16所示，在本实施例中，可以将第一分部1101、位于第一分部1101上的驱动栅极结构106、位于驱动栅极结构106两侧的轻型掺杂区109、位于驱动栅极结构106两侧的源掺区117和漏掺区118、位于驱动栅极结构106两侧的侧墙结构116以及位于驱动栅极结构106、源掺区117和漏掺区118上的自对准硅化物阻挡层119定义为驱动晶体管，同理可定义出负载晶体管和传输晶体管。从图3中可以看出，第一传输晶体管PG1所在有源区的宽度和第一驱动晶体管PD1所在有源区的宽度相同，以提高制作过程的稳定性，简化制作流程，降低生产成本。通过有意识提高驱动晶体管的性能，传输晶体管的性能不变，因而提高SRAM的β比值，因此可以提高SRAM的稳定性和静态噪声容限，进而提高半导体器件的性能。
如图17所示，本发明的另一实施例提出一种半导体器件的制造方法，该制造方法可以用于制造静态随机存取存储器，该制造方法包括：
S21、提供一衬底，所述衬底中至少包括驱动区、传输区以及负载区。
S22、形成栅极氧化层和多晶硅层于所述衬底上，且栅极氧化层覆盖驱动区、传输区以及负载区，多晶硅层位于栅极氧化层上。
S23、形成图案化的光阻层于多晶硅层上，对驱动区的多晶硅层进行离子注入，再刻蚀形成驱动栅极结构、传输栅极结构以及负载栅极结构。
S24、在驱动区、传输区及负载区中进行轻掺杂。
S25、在驱动栅极结构、传输栅极结构以及负载栅极结构的两侧形成第一侧墙结构。
S26、在衬底上形成第一应力层，且第一应力层覆盖驱动栅极结构、传输栅极结构以及负载栅极结构，对第一应力层进行退火处理。
S27、保留驱动栅极结构、传输栅极结构以及负载栅极结构两侧的第一应力层，形成第二侧墙结构。
S28、在驱动区、传输区和负载区中进行重掺杂形成源掺区和漏掺区。
S29、在驱动区的衬底上形成第二应力层，且第二应力层覆盖驱动栅极结构，对第二应力层进行退火处理。
请参阅图17所示，在本实施例中，提供的一种半导体器件的制造方法中，衬底上阱区和有源区的分布和特征和上述实施例相同，且步骤S21~S24与上述实施例的步骤S11~S14相同，在此不多做阐述。
请参阅图18至图19所示，在本实施例中，在步骤S25中，在形成轻型掺杂区109之后，在衬底10上形成第一侧墙结构2161。具体地，在第一分部1101、第二分部1102和第二有源区112上形成侧墙介质层（图中未显示），同时侧墙介质层也覆盖驱动栅极结构106、传输栅极结构107和负载栅极结构108。形成侧墙介质层之后，例如可采用光刻等刻蚀工艺去除位于驱动栅极结构106、传输栅极结构107和负载栅极结构108顶部的侧墙介质层，以及移除第一分部1101，第二分部1102和第二有源区112上的部分侧墙介质层，保留位于驱动栅极结构106、传输栅极结构107和负载栅极结构108两侧的侧墙介质层，以形成第一侧墙结构2161。在本实施例中，第一侧墙结构2161的材料例如为氧化硅或氮化硅等，在其他实施例中，第一侧墙结构2161的材料可以根据实际需要进行设定。
请参阅图20至图21所示，在本实施例中，在步骤S26中，在衬底10上形成第一应力层210，且第一应力层210覆盖驱动栅极结构106、传输栅极结构107以及负载栅极结构108，且第一应力层210例如为氧化硅或氮氧化硅等适用于压应力层的材料。在本实施例中，第一应力层210例如通过物理气相沉积（Physical Vapor Deposition，PVD））等方式形成，且第一应力层210的厚度例如为20nm~30nm。在形成第一应力层210后，第一应力层210进行退火，在本实施例中，在压力例如为10T~200T，温度例如为600℃~800℃，在惰性气体的氛围下处理10s~90s。在其他实施中，可根据第一应力层210的材料选择退火条件。通过设置第一应力层210，并对第一应力层210进行退火处理，将应力传输至对应晶体管的沟道区域，分别提高驱动晶体管、传输晶体管以及负载晶体管的性能，进一步提高半导体器件的性能。
请参阅图22至图23所示，在本实施例中，在步骤S27中，在第一应力层210进行退火处理后，例如可采用光刻等刻蚀工艺去除位于驱动栅极结构106、传输栅极结构107和负载栅极结构108顶部的第一应力层210，以及移除第一分部1101、第二分部1102和第二有源区112上的部分第一应力层210，保留位于驱动栅极结构106、传输栅极结构107和负载栅极结构108两侧的第一应力层210，以形成第二侧墙结构2162，第二侧墙结构2162和第一侧墙结构2161定义为侧墙结构116。通过设置第一应力层210，可提高半导体器件的性能，同时，保留部分第一应力层210，作为侧墙结构，简化制作工艺。
请参阅图24至图25所示，在本实施例中，在步骤S28中，在轻型掺杂区109内进行重掺杂，以形成源掺区117和漏掺区118，即源掺区117和漏掺区118的掺杂量大于轻型掺杂区109的掺杂量。具体地，例如通过离子注入方式在第一分部1101和第二分部1102的两侧进行重掺杂，以形成源掺区117和漏掺区118。其中，位于第一分部1101中的源掺区117和漏掺区118分别位于驱动栅极结构106的两侧，且位于轻型掺杂区109内，源掺区117和漏掺区118位于墙结构116的两侧，与侧墙结构116相邻。由于形成源掺区117的离子掺杂能量小于形成的轻型掺杂区109的离子掺杂能量，因此源掺区117位于轻型掺杂区109内靠近栅极结构的一侧。在本实施例中，将第一分部1101中的源掺区117定义为驱动源掺区，第一分部1101中的漏掺区118定义为驱动漏掺区。位于第二分部1102中的源掺区117和漏掺区118分别位于传输栅极结构107的两侧，且位于轻型掺杂区109内。将第二分部1102中的源掺区117定义为传输源掺区，第二分部1102中的漏掺区118可以为传输漏掺区。且第一分部1101中的漏掺区118与第二分部1102中的漏掺区118连接，也就是驱动漏掺区和传输漏掺区连接，以减小器件的制作尺寸。在本实施例中，在第一分部1101和第二分部1102中形成的源掺区117和漏掺区118的离子掺杂类型例如为N型，例如掺杂磷（P）或砷（As）等。同理，在第二有源区112中形成有源掺区117和漏掺区118，源掺区117和漏掺区118分别位于负载栅极结构108的两侧，且在轻型掺杂区109中，将第二有源区112中形成的源掺区117定义为负载源掺区，第二有源区112中形成的漏掺区118定义为负载漏掺区。第二有源区112中形成的源掺区117和漏掺区118的离子掺杂类型例如为P型，例如掺杂硼（B）或氟化硼（BF2 +）等。
如图26所示，在本实施例中，在步骤S29中，在第一分部1101上形成一层第二应力层2101，即第二应力层2101覆盖驱动栅极结构106的顶部和两侧，且第二应力层2101例如为氮化硅等适用于拉应力层的材料。在本实施例中，第二应力层2101例如通过化学气相沉积或低压化学气相沉积等方式形成，且第二应力层2101的厚度例如为30nm~100nm。在形成第二应力层2101后，对第二应力层2101进行高温退火，例如采用尖峰退火等。在本实施例中，在压力例如为10T~100T，温度例如为1000℃~1200℃，在惰性气体的氛围下处理3s~5s。在其他实施中，可根据第二应力层2101的材料选择退火条件。在退火过程中，高温可以将第二应力层2101的应力转移到器件的沟道上，因而对驱动晶体管的拉应力增加，进一步提高驱动晶体管的性能。由于传输晶体的性能提升，而驱动晶体管在与传输晶体的性能相同提升的基础上进一步提升，因此，在提升半导体器件性能的同时，又提升半导体器件的β比值，因此可以提高SRAM的稳定性和静态噪声容限。
如图27至图28所示，在本实施例中，在驱动栅极结构106、传输栅极结构107、负载栅极结构108、源掺区117以漏掺区118的顶部形成有自对准硅化物阻挡层119。在本实施例中，以在驱动栅极结构106为例阐述自对准硅化物阻挡层119的形成过程。首先在驱动栅极结构106的顶部形成金属层，例如为镍或钛等金属层，然后对衬底10进行第一次退火，第一次退火的温度例如为300℃~350℃，使得金属原子与驱动栅极结构106中的硅原子反应，形成中间硅化物层，然后选择性去除未反应的金属层，并对中间硅化物层进行第二次退火，第二次退火的温度比第一次退火的温度高，第二次退火的温度例如为400℃~500℃。中间硅化物层经过退火之后转化为硅化物层，也就是自对准硅化物阻挡层119。自对准硅化物阻挡层119具有良好的热稳定性，可以降低器件的电阻，其保证与后期制备的金属层接触良好。
如图25、图27至图28所示，在本实施例中，可以将第一分部1101、位于第一分部1101上的驱动栅极结构106、位于驱动栅极结构106两侧的轻型掺杂区109、位于驱动栅极结构106两侧的源掺区117和漏掺区118、位于驱动栅极结构106两侧的侧墙结构116以及位于驱动栅极结构106、源掺区117和漏掺区118上的自对准硅化物阻挡层119定义为驱动晶体管。同理可定义出负载晶体管和传输晶体管。在提高驱动晶体管和传输晶体管的性能后，再通过有意识提高驱动晶体管的性能，而提高SRAM的β比值，因此可以提高SRAM的稳定性和静态噪声容限，进而提高半导体器件的性能。
如图29所示，本发明的另一实施例提出一种半导体器件的制造方法，该制造方法可以用于制造静态随机存取存储器，该制造方法包括：
S31、提供一衬底，所述衬底中至少包括驱动区、传输区以及负载区。
S32、形成栅极氧化层和多晶硅层于所述衬底上，且栅极氧化层覆盖驱动区、传输区以及负载区，多晶硅层位于栅极氧化层上。
S33、形成图案化的光阻层于多晶硅层上，对驱动区的多晶硅层进行离子注入，再刻蚀形成驱动栅极结构、传输栅极结构以及负载栅极结构。
S34、在驱动区、传输区及负载区中进行轻掺杂。
S35、在驱动栅极结构、传输栅极结构以及负载栅极结构的两侧形成侧墙结构。
S36、在驱动区、传输区和负载区中进行重掺杂形成源掺区和漏掺区。
S37、在衬底上形成拉应力刻蚀阻挡层和电介质层。
S38、在电介质层上形成拉应力层，且拉应力层覆盖驱动栅极结构，对应力层进行退火处理。
请参阅图29所示，在本实施例中，提供的一种半导体器件的制造方法中，衬底上阱区和有源区的分布和特征和上述实施例相同，且步骤S31~S36也与上述实施例的步骤S11~S16相同，在此不多做阐述。
请参阅图30至图31所示，在本实施例中，在第一分部1101上形成驱动栅极结构106，在第二分部1102上形成传输栅极结构107，在第二有源区112上形成负载栅极结构108。在轻型掺杂区109内形成源掺区117和漏掺区118后，在驱动栅极结构106、传输栅极结构107、负载栅极结构108、源掺区117以漏掺区118的顶部形成有自对准硅化物阻挡层119。自对准硅化物阻挡层119具有良好的热稳定性，可以降低器件的电阻，其保证与后期制备的金属层接触良好。
请参阅图32至图33所示，在本实施例中，在步骤S37中，在衬底10上形成刻蚀阻挡层320，且刻蚀阻挡层320为拉应力刻蚀阻挡层。刻蚀阻挡层320设置在驱动栅极结构106、传输栅极结构107、负载栅极结构108以及自对准硅化物阻挡层119上。其中，刻蚀阻挡层320上设置有开口（图中未显示），且开口暴露出部分自对准硅化物阻挡层119，以便于后期金属电极的设置。在本实施例中，刻蚀阻挡层320例如为氧化硅或氧化钛等绝缘材料，可以保护器件并提高器件的耐压性。在刻蚀阻挡层320上形成电介质层321，且电介质层321例如为氮化硅或氮氧化硅等压应力材料，在形成电介质层321后，进行平坦化工艺。
请参阅图34至图35所示，在本实施例中，在步骤S38中，在电介质层321上形成拉应力层322，且拉应力层322覆盖驱动栅极结构106所对应的电介质层321上，且拉应力层322例如为氧化硅或氮氧化硅等适用于拉应力层的材料。在本实施例中，拉应力层322例如通过物理气相沉积等方式形成，且拉应力层322的厚度例如为40nm~120nm。在形成拉应力层322后，对拉应力层322及电介质层321区域进行处理，以将应力传输至对应晶体管的沟道区域。拉应力层322及电介质层321区域例如通过热处理或等离子体处理等，在本实施例中，例如采用O2、N2或O3等等离子体中的一种或混合，且等离子体处理功率例如为600W~800W，处理时间例如为30s~90s。通过等离子处理，拉应力层322对驱动晶体管的拉应力增加，电介质层321对传输晶体管施加压应力，从而提高驱动晶体管的电流，改变传输晶体管中的电流，从而提高SRAM的β比值。因此可以提高SRAM的稳定性和静态噪声容限，进而提高半导体器件的性能。在拉应力层322处理后，去除拉应力层322，可进行后续金属布线层的制作。在本实施例中，应力层在晶体管制备完成后且金属布线层之前，工艺简单，对晶体管的制造过程不产生影响，以提高半导体器件的性能。
综上所述，本发明提供一种半导体器件的制造方法，在衬底上，多个有源区均设置为矩形，在制造上更加简单，减少在后续晶体管的制作过程中的有源区的图案波动和可变性，改善阈值电压失配。可在制造过程的不同步骤中，选择对驱动晶体管进行应力层处理，增大驱动晶体管的性能，提高β比值，因此可以提高SRAM的稳定性和静态噪声容限，进而提高半导体器件的性能。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (11)
1.一种半导体器件的制造方法，其特征在于，包括：
提供一衬底，所述衬底包括驱动区和传输区；
形成栅极氧化层于所述衬底上，所述栅极氧化层覆盖所述驱动区和所述传输区；
形成多晶硅层于所述栅极氧化层上；
刻蚀所述多晶硅层和所述栅极氧化层，在所述驱动区上形成驱动栅极结构，以及在所述传输区上形成传输栅极结构；
形成源掺区和漏掺区于所述驱动区和所述传输区；
在所述衬底上形成应力层；以及
对所述应力层进行退火。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，在形成所述多晶硅层后，对位于所述驱动区上的所述多晶硅层进行掺杂，形成掺杂多晶硅层。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述应力层形成在所述驱动区上，且所述应力层覆盖所述驱动栅极结构。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述应力层在700℃~900℃进行退火。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括：对所述应力层进行退火后，去除所述应力层。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述驱动栅极结构和所述传输栅极结构的两侧形成第一侧墙结构。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括：
在所述衬底上形成第一应力层，且所述第一应力层覆盖所述驱动栅极结构和所述传输栅极结构；
对所述第一应力层进行退火。
8.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括：去除部分所述第一应力层，在所述第一侧墙结构上形成第二侧墙结构。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括：
在所述衬底上形成第二应力层，且所述第二应力层覆盖所述驱动栅极结构；
对所述第二应力层进行退火；以及
去除所述第二应力层。
10.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括：
在所述衬底上、所述驱动栅极结构和所述传输栅极结构上形成刻蚀阻挡层；
在所述刻蚀阻挡层上形成电介质层。
11.根据权利要求10所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括：
在所述电介质层上形成拉应力层，且所述拉应力层覆盖所述驱动栅极结构上的所述电介质层；
对所述拉应力层进行退火。
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