CN116075150A - 静态随机存取存储器单元及其制备方法 - Google Patents
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- 230000003068 static effect Effects 0.000 title claims abstract description 32
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims description 46
- 230000005540 biological transmission Effects 0.000 claims description 28
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 238000000137 annealing Methods 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims 1
- 238000012546 transfer Methods 0.000 abstract description 27
- 238000002161 passivation Methods 0.000 description 15
- 229920006395 saturated elastomer Polymers 0.000 description 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000006073 displacement reaction Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 101150026129 gpa-5 gene Proteins 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
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Abstract
本发明提供了一种静态随机存取存储器单元及其制备方法，包括：衬底，衬底中形成有两个第一有源区、两个第二有源区和两个第三有源区，其中第一有源区和第二有源区的宽度相等；两个下拉晶体管，下拉晶体管包括位于第一有源区上的下拉栅极结构，下拉栅极结构两侧的第一有源区中形成有第一源区和第一漏区；两个传输晶体管，传输晶体管包括位于第二有源区上的传输栅极结构；第一应变区和第二应变区分别位于第一源区和第一漏区与下拉晶体管的沟道区之间，且第一应变区和第二应变区沿远离衬底表面的相向倾斜，以使下拉晶体管的沟道区具有拉应力；本发明能够获得足够高的静态噪声容限，以提高静态随机存取存储器的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种静态随机存取存储器单元及其制备方法。
背景技术
随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。静态随机存取存储器(SRAM，Static Random Access Memory)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分，只要为其供电即可保存数据，无需不断对其进行刷新。静态随机存取存储器单元一般为6T结构，其包括2个上拉晶体管(PU，PullUp transistor)、2个下拉晶体管(PD，Pull Down transistor)和2个传输晶体管(PG，PassGate transistor)。在静态随机存取存储器单元的设计过程中，通常要保证足够大的β比率，β比率为下拉晶体管的饱和电流与传输晶体管的饱和电流的比值，以获得足够高的静态噪声容限(SNM，Static Noise Margin)。
图1为现有技术中静态随机存取存储器单元的俯视图。请参考图1，为了提高静态噪声容限通常将下拉晶体管中第一有源区11的宽度设计成大于传输晶体管中第二有源区12的宽度，如此从俯视图上看第一有源区11和第二有源区12的连接处会有一个尖锐的角部（图1中圆形虚框所示）；并且为了获得较大的工艺裕度，要求传输晶体管中第二有源区12具有一个尖锐的凸部（图1中方形虚框所示），便于传输晶体管中的插塞20位于第二有源区12上。在实际制造过程中，由于光刻和刻蚀工艺能力的限制，复杂的有源区图形扩大了静态随机存取存储器性能的可变性，使得静态随机存取存储器的失配增加，导致静态噪声容限降低，从而导致静态随机存取存储器的性能降低。
发明内容
本发明的目的在于提供一种静态随机存取存储器单元及其制备方法，提高静态噪声容限，以提高静态随机存取存储器的性能。
为了达到上述目的，本发明提供了一种静态随机存取存储器单元，包括：
衬底，所述衬底中形成有两个第一有源区、两个第二有源区和两个第三有源区，其中所述第一有源区和所述第二有源区的宽度相等且所述第一有源区和所述第二有源区连接；
两个下拉晶体管，所述下拉晶体管包括位于所述第一有源区上的下拉栅极结构，所述下拉栅极结构两侧的所述第一有源区中形成有第一源区和第一漏区；
两个传输晶体管，所述传输晶体管包括位于所述第二有源区上的传输栅极结构，所述传输晶体管与对应的所述下拉晶体管连接；
两个上拉晶体管，所述上拉晶体管包括位于所述第三有源区上的上拉栅极结构，所述上拉晶体管与对应的所述下拉晶体管连接；
第一应变区和第二应变区，分别位于所述第一源区和所述第一漏区与所述下拉晶体管的沟道区之间，且所述第一应变区和所述第二应变区沿远离所述衬底表面的方向相向倾斜，以使所述下拉晶体管的沟道区具有拉应力。
可选的，还包括两个掺杂区，均位于所述第一有源区中，所述第一应变区和所述第二应变区分别位于对应的所述掺杂区中。
可选的，所述掺杂区的掺杂离子包括磷、锗或碳。
可选的，所述第一应变区和所述第二应变区均具有朝向所述衬底表面的第一原子面，所述第一原子面与所述衬底表面的夹角为30度~60度。
可选的，所述传输晶体管的沟道区具有压应力。
本发明还提供了一种静态随机存取存储器单元的制备方法，包括：
提供衬底，所述衬底中形成有两个第一有源区、两个第二有源区和两个第三有源区，其中所述第一有源区和所述第二有源区的宽度相等且所述第一有源区和所述第二有源区连接；
形成两个下拉晶体管、两个传输晶体管和两个上拉晶体管，其中，所述下拉晶体管包括位于所述第一有源区上的下拉栅极结构，所述下拉栅极结构两侧的所述第一有源区中形成有第一源区和第一漏区，所述传输晶体管包括位于所述第二有源区上的传输栅极结构，所述传输晶体管与对应的所述下拉晶体管连接，所述上拉晶体管包括位于所述第三有源区上的上拉栅极结构，所述上拉晶体管与对应的所述下拉晶体管连接；以及，
形成第一应变区和第二应变区分别位于所述第一源区和所述第一漏区与所述下拉晶体管的沟道区之间，且所述第一应变区和所述第二应变区沿远离所述衬底表面的方向相向倾斜，以使所述下拉晶体管的沟道区具有拉应力。
可选的，形成所述第一应变区和所述第二应变区的步骤包括：
对所述第一有源区执行离子注入工艺，以在所述第一有源区中形成两个掺杂区，且两个所述掺杂区位于所述下拉晶体管的沟道区的两侧；
形成图形化的拉应力层覆盖所述第一有源区和所述下拉栅极结构；以及，
执行热退火工艺，形成所述第一应变区和所述第二应变区分别位于对应的所述掺杂区中。
可选的，所述图形化的拉应力层的材质包括氮化硅。
可选的，所述图形化的拉应力层的拉应力为3GPa~5GPa。
可选的，所述热退火工艺的工艺温度为700摄氏度~1200摄氏度。
在本发明提供的静态随机存取存储器单元及其制备方法中，衬底中形成有两个第一有源区、两个第二有源区和两个第三有源区，其中第一有源区和第二有源区的宽度相等且第一有源区和第二有源区连接；下拉晶体管包括位于第一有源区上的下拉栅极结构，下拉栅极结构两侧的第一有源区中形成有第一源区和第一漏区；传输晶体管包括位于第二有源区上的传输栅极结构，传输晶体管与对应的下拉晶体管连接；上拉晶体管包括位于第三有源区上的上拉栅极结构，上拉晶体管与对应的下拉晶体管连接；第一应变区和第二应变区分别位于第一源区和第一漏区与下拉晶体管的沟道区之间，且第一应变区和第二应变区沿远离衬底表面的方向相向倾斜，下拉晶体管的沟道区具有拉应力。本发明通过第一有源区和第二有源区的宽度相等，避免在第二有源区中形成凸部，能够降低静态随机存取存储器的失配，而使第一有源区和第二有源区的宽度相等，即增加了传输晶体管对应的第二有源区的宽度，提高了传输晶体管的饱和电流；进一步利用第一应变区和第二应变区，使得下拉晶体管的沟道区具有拉应力，下拉晶体管和传输晶体管的沟道应力不同，下拉晶体管的沟道区的拉应力能够提高下拉晶体管的饱和电流，而β比率为下拉晶体管的饱和电流与传输晶体管的饱和电流的比值，因此提高了下拉晶体管的饱和电流，能够获得较高的β比率，从而获得足够高的静态噪声容限，以提高静态随机存取存储器的性能。
附图说明
图1为现有技术中静态随机存取存储器单元的俯视图。
图2为本发明一实施例提供的静态随机存取存储器单元的俯视图。
图3为本发明一实施例提供的静态随机存取存储器单元的制备方法的流程图。
图4为本发明一实施例提供的静态随机存取存储器单元的制备方法中在第一有源区和第二有源区中形成源区和漏区后的剖面示意图。
图5为本发明一实施例提供的静态随机存取存储器单元的制备方法中在第三有源区中形成源区和漏区后的剖面示意图。
图6为本发明一实施例提供的静态随机存取存储器单元的制备方法中在第一有源区中形成掺杂区后的剖面示意图。
图7为本发明一实施例提供的静态随机存取存储器单元的制备方法中在第一有源区和第二有源区上形成拉应力层后的剖面示意图。
图8为本发明一实施例提供的静态随机存取存储器单元的制备方法中在第三有源区上形成拉应力层后的剖面示意图。
图9为本发明一实施例提供的静态随机存取存储器单元的制备方法中形成图形化的拉应力层后的剖面示意图。
图10为本发明一实施例提供的静态随机存取存储器单元的制备方法中刻蚀去除第三有源区上的拉应力层后的剖面示意图。
图11为本发明一实施例提供的静态随机存取存储器单元的制备方法中执行退火工艺后的剖面示意图。
图12为本发明一实施例提供的静态随机存取存储器单元的制备方法中去除第一有源区上的图形化的拉应力层后的剖面示意图。
图13为本发明一实施例提供的静态随机存取存储器单元的制备方法中在第一有源区和第二有源区上形成钝化层、源极插塞和漏极插塞后的剖面示意图。
图14为本发明一实施例提供的静态随机存取存储器单元的制备方法中在第三有源区上形成钝化层后的剖面示意图。
图1中的附图标记为：
11-第一有源区；12-第二有源区；13-第三有源区；20-插塞；
图2~图14中的附图标记为：
100-衬底；110-第一有源区；120-第二有源区；130-第三有源区；210-下拉栅极结构；220-传输栅极结构；230-上拉栅极结构；411-第一源区；412-第一漏区；421-第二源区；422-第二漏区；431-第三源区；432-第三漏区；500-掺杂区；510-第一应变区；520-第二应变区；600-拉应力层；610-图形化的拉应力层；700-钝化层；810-源极插塞；820-漏极插塞。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本实施例提供的静态随机存取存储器单元的俯视图；图13为本实施例提供的静态随机存取存储器单元的制备方法中在第一有源区和第二有源区上形成钝化层、源极插塞和漏极插塞后的剖面示意图；图14为本实施例提供的静态随机存取存储器单元的制备方法中在第三有源区上形成钝化层后的剖面示意图，其中图13为图2中沿A1A2方向的剖面示意图，图14为图2中沿B1B2方向的剖面示意图，且为了清楚示意剖面图，图13和图14的尺寸比图2的尺寸大（仅为示意，非精准比例）。
本实施例提供了一种静态随机存取存储器单元，包括衬底、两个上拉晶体管（PU管）、两个下拉晶体管（PD管）、两个传输晶体管（PG管）、第一应变区和第二应变区。请参考图2、图13和图14，衬底100的材质包括硅、锗、镓、氮或碳中的一种或多种，衬底100中形成有两个第一有源区110、两个第二有源区120和两个第三有源区130，其中第一有源区110的宽度和第二有源区120的宽度相等，第一有源区110的宽度和第二有源区120的宽度为第一有源区110和第二有源区120沿图2中左右方向的宽度d；一个第一有源区110和一个第二有源区120连接，第三有源区130与第一有源区110和第二有源区120之间均具有间隙。在本实施例中，第一有源区110和第二有源区120的导电类型相同，第三有源区130和第一有源区110的导电类型相反。
在本实施例中，两个上拉晶体管、两个下拉晶体管和两个传输晶体管构成6T结构，其中上拉晶体管为PMOS管，下拉晶体管和传输晶体管均为NMOS管。上拉晶体管包括位于第三有源区130上的上拉栅极结构230，上拉栅极结构230两侧的第三有源区130中形成有第三源区431和第三漏区432；传输晶体管包括位于第二有源区120上的传输栅极结构220，传输栅极结构220两侧的第二有源区120中形成有第二源区421和第二漏区422；下拉晶体管包括位于第一有源区110上的下拉栅极结构210，下拉栅极结构210两侧的第一有源区110中形成有第一源区411和第一漏区412，且第二漏区422和第一漏区412连接。在图2中未示意第一源区411、第一漏区412、第二源区421、第二漏区422、第三源区431和第三漏区432，参见图13和图14。在本实施例中，下拉栅极结构210、传输栅极结构220和上拉栅极结构230均包括栅极多晶硅层、栅氧化层和侧墙（图中未标出）。
进一步地，在下拉栅极结构210和传输栅极结构220两侧的第一有源区110和第二有源区120中形成有第一轻掺杂区（图中未示出），至少部分的第一源区411、第一漏区412、第二源区421和第二漏区422均位于第一轻掺杂区中；在上拉栅极结构230两侧的第三有源区130中形成有第二轻掺杂区（图中未示出），至少部分的第三源区431和第三漏区432位于第二轻掺杂区中。在本实施例中，第一源区411、第一漏区412、第二源区421和第二漏区422的导电类型相同，且第一源区411和第一有源区110的导电类型相反；第三源区431和第三漏区432的导电类型相同，且第三源区431和第一源区411的导电类型相反，第三源区431和第三有源区130的导电类型相反；第一轻掺杂区和第二轻掺杂区的导电类型相反，且第一轻掺杂区和第一源区411的导电类型相同，第二轻掺杂区和第三源区431的导电类型相同。
上拉晶体管、传输晶体管和下拉晶体管的连接关系是：下拉晶体管与对应的上拉晶体管连接，具体是一个下拉晶体管的下拉栅极结构210与其中一个上拉晶体管的上拉栅极结构230连接，且此下拉晶体管的下拉栅极结构210还与另一个上拉晶体管的第三漏区432连接；传输晶体管与对应的下拉晶体管连接，具体是一个传输晶体管的第二漏区422与其中一个下拉晶体管的第一漏区412连接（传输晶体管和对应的下拉晶体管共用一个漏区）。
进一步地，在第一有源区110中还形成有两个掺杂区500，两个掺杂区500分别位于下拉栅极结构210两侧（也位于下拉晶体管的沟道区的两侧），第一源区411和第一漏区412位于对应的掺杂区500中，且部分掺杂区500延伸位于下拉栅极结构210的侧墙的下方，下拉晶体管的沟道区位于两个掺杂区500之间的第一有源区110中。在本实施例中，掺杂区500的掺杂离子包括磷、锗或碳，不限于此掺杂离子。
第一应变区510位于第一源区411与下拉晶体管的沟道区之间，第二应变区520位于第一漏区412与下拉晶体管的沟道区之间，且第一应变区510和第二应变区520沿远离衬底100表面的方向相向倾斜，第一应变区510和第二应变区520相向倾斜的一端延伸至对应的掺杂区500的边沿，使得下拉晶体管的沟道区具有拉应力。在本实施例中，第一应变区510和第二应变区520均具有朝向衬底100表面（第一有源区110的表面）的第一原子面，第一应变区510的第一原子面a与衬底100表面的夹角优选为30度~60度，第二应变区520的第一原子面b与衬底100表面的夹角同样优选为30度~60度，不限于此夹角。
进一步地，还包括钝化层700，钝化层700覆盖第一有源区110、第二有源区120、第三有源区130、下拉栅极结构210、传输栅极结构220和上拉栅极结构230。在钝化层700中形成有源极插塞810和漏极插塞820，源极插塞810贯穿钝化层700与第一源区411和第二源区421电性连接，漏极插塞820贯穿钝化层700与第一漏区412和第二漏区422电性连接。
进一步地，传输晶体管的沟道区具有压应力，可以在沿第二有源区120的宽度方向的两侧设置沟槽结构（图中未示出）以使传输晶体管的沟道区产生压应力，或者可以在传输栅极结构220上形成压应力薄膜以使传输晶体管的沟道区产生压应力，其中第二有源区120的宽度方向为沿图2的左右方向。并且，传输晶体管的沟道区也可具有压应力，传输晶体管的沟道区的压应力的产生与传输晶体管的沟道区的压应力的产生方式相同。
在本实施例中，若干静态随机存取存储器单元排列构成静态随机存取存储器，在本实施例中不对静态随机存取存储器单元的排列做限定，根据实际情况而定。
在本实施例中，通过第一有源区110和第二有源区120的宽度相等，避免在第二有源区120中形成凸部，能够降低静态随机存取存储器的失配，而使第一有源区110和第二有源区120的宽度相等，即增加了传输晶体管对应的第二有源区120的宽度，提高了传输晶体管的饱和电流；进一步利用第一应变区510和第二应变区520，使得下拉晶体管的沟道区具有拉应力，下拉晶体管和传输晶体管的沟道应力不同，下拉晶体管的沟道区的拉应力能够提高下拉晶体管的饱和电流，而β比率为下拉晶体管的饱和电流与传输晶体管的饱和电流的比值，因此提高了下拉晶体管的饱和电流，能够获得较高的β比率，从而获得足够高的静态噪声容限，以提高静态随机存取存储器的性能。
图3为本实施例提供的静态随机存取存储器单元的制备方法的流程图。请参考图3，本实施例还提供了一种静态随机存取存储器单元的制备方法，用于制备上述的静态随机存取存储器单元，其中包括：
步骤S1：提供衬底，衬底中形成有两个第一有源区、两个第二有源区和两个第三有源区，其中第一有源区和第二有源区的宽度相等且第一有源区和第二有源区连接；
步骤S2：形成两个下拉晶体管、两个传输晶体管和两个上拉晶体管，其中，下拉晶体管包括位于第一有源区上的下拉栅极结构，下拉栅极结构两侧的第一有源区中形成有第一源区和第一漏区，传输晶体管包括位于第二有源区上的传输栅极结构，传输晶体管与对应的下拉晶体管连接，上拉晶体管包括位于第三有源区上的上拉栅极结构，上拉晶体管与对应的下拉晶体管连接；
步骤S3：形成第一应变区和第二应变区分别位于第一源区和第一漏区与下拉晶体管的沟道区之间，且第一应变区和第二应变区沿远离衬底表面的方向相向倾斜，下拉晶体管的沟道区具有拉应力。
下面结合图4~图14对本实施例提供的静态随机存取存储器单元的制备方法进行详细说明，其中图4、图6、图7、图9、图11~图13为图2中沿A1A2方向的剖面示意图，图5、图8、图10和图14为图2中沿B1B2方向的剖面示意图。
请参考图4和图5，执行步骤S1：衬底100的材质包括硅、锗、镓、氮或碳中的一种或多种，在衬底100中形成第一有源区110、第二有源区120和第三有源区130，其中第一有源区110的宽度和第二有源区120的宽度相等（参考图2）；第一有源区110和第二有源区120连接，第三有源区130与第一有源区110和第二有源区120之间均具有间隙。在本实施例中，第一有源区110和第二有源区120的导电类型相同，第三有源区130和第一有源区110的导电类型相反。在本实施例中，可以在形成第二有源区120和第三有源区130之前，在沿第二有源区120的宽度方向的两侧设置沟槽结构（图中未示出）以使传输晶体管的沟道区产生压应力；并且也可以在沿第三有源区130的宽度方向的两侧设置沟槽结构（图中未示出）以使上拉晶体管的沟道区产生压应力；其中，第二有源区120和第三有源区130的宽度方向为沿图2的左右方向。
请继续参考图4和图5，执行步骤S2：先在第一有源区110、第二有源区120和第三有源区130上分别形成下拉栅极结构210、传输栅极结构220和上拉栅极结构230，下拉栅极结构210、传输栅极结构220和上拉栅极结构230均包括栅极多晶硅层、栅氧化层和侧墙（图中未标出），形成栅氧化层和栅极多晶硅层后，在栅氧化层和栅极多晶硅层的侧面形成侧墙。以及，在形成下拉栅极结构210、传输栅极结构220和上拉栅极结构230中的侧墙之前，先在第一有源区110和第二有源区120中形成有第一轻掺杂区，并且在第三有源区130中形成第二轻掺杂区，然后形成侧墙以构成下拉栅极结构210、传输栅极结构220和上拉栅极结构230。进而，在下拉栅极结构210两侧的第一有源区110中形成第一源区411和第一漏区412，在传输栅极结构220两侧的第二有源区120中形成第二源区421和第二漏区422，在上拉栅极结构230两侧的第三有源区130中形成第三源区431和第三漏区432，且第二漏区422和第一漏区412连接，至少部分的第一源区411、第一漏区412、第二源区421和第二漏区422均位于第一轻掺杂区中，至少部分的第三源区431和第三漏区432位于第二轻掺杂区中。
在本实施例中，第一源区411、第一漏区412、第二源区421和第二漏区422的导电类型相同，且第一源区411和第一有源区110的导电类型相反；第三源区431和第三漏区432的导电类型相同，且第三源区431和第一源区411的导电类型相反，第三源区431和第三有源区130的导电类型相反；第一轻掺杂区和第二轻掺杂区的导电类型相反，且第一轻掺杂区和第一源区411的导电类型相同，第二轻掺杂区和第三源区431的导电类型相同。
执行步骤S3：形成第一应变区和第二应变区的步骤包括：
请参考图6，对第一有源区110执行离子注入工艺，以在第一有源区110中形成两个掺杂区500，第一源区411和第一漏区412位于对应的掺杂区500中，且两个掺杂区500位于下拉晶体管的沟道区的两侧，即下拉晶体管的沟道区位于两个掺杂区500之间的第一有源区110中。具体是采用倾斜离子注入工艺以使掺杂区500位于下拉栅极结构210的两侧，且掺杂区500延伸至下拉栅极结构210的侧墙的下方（图中的掺杂区500的剖面形状仅为示意，实际掺杂区500的剖面形状有差异）。本实施例中，离子注入工艺的掺杂离子包括磷、锗或碳，离子注入工艺的注入能量可为20 KeV，离子注入工艺的注入剂量可为5x1015cm−2，不限于上述工艺参数。
请参考图7和图8，形成拉应力层600覆盖第一有源区110、第二有源区120、第三有源区130、下拉栅极结构210、传输栅极结构220和上拉栅极结构230，在本实施例中，拉应力层600的材质优选为氮化硅，可不限于此材质；拉应力层600的拉应力优选为3GPa~5GPa，可不限于此拉应力范围。
请参考图9和图10，刻蚀去除第二有源区120、第三有源区130、传输栅极结构220和上拉栅极结构230上的拉应力层600，保留第一有源区110和下拉栅极结构210上的拉应力层600形成图形化的拉应力层610，图形化的拉应力层610的材质同样为氮化硅，图形化的拉应力层610的拉应力同样优选为3GPa~5GPa。
请参考图11，执行热退火工艺，形成第一应变区510位于第一源区411与下拉晶体管的沟道区之间，形成第二应变区520位于第一漏区412与下拉晶体管的沟道区之间，第一应变区510和第二应变区520沿远离衬底100表面的方向相向倾斜，第一应变区510和第二应变区520相向倾斜的一端延伸至对应的掺杂区500的边沿，使得下拉晶体管的沟道区具有拉应力。在本实施例中，第一应变区510和第二应变区520均具有朝向衬底100表面（第一有源区110的表面）的第一原子面，第一应变区510的第一原子面a与衬底100表面的夹角优选为30度~60度，第二应变区520的第一原子面b与衬底100表面的夹角同样优选为30度~60度，不限于此夹角。在本实施例中，热退火工艺的工艺温度为700摄氏度~1200摄氏度，优选工艺温度为900摄氏度；热退火工艺的工艺时间为20秒~40秒，优选工艺时间为30秒，可不限于上述温度范围和时间范围。
在离子注入形成两个掺杂区500后，两个掺杂区500与下拉晶体管的沟道区交界；在执行热退火工艺时，掺杂区500中的晶格原子会重新排列，由于第一有源区110上形成有图形化的拉应力层610，图形化的拉应力层610会给第一有源区110相应的拉应力，在拉应力下，掺杂区500中的部分晶格原子将产生位移（掺杂区500中的晶格原子自右向左发生位移），而掺杂区500越远离图形化的拉应力层610的位置受拉应力越小，位移较慢；掺杂区500越靠近图形化的拉应力层610的位置受拉应力越大，位移较快，当热退火工艺结束且去除图形化的拉应力层610之后，掺杂区500中的部分晶格原子的位移停止，掺杂区500中的晶格的周期性遭到破坏，掺杂区500中的部分晶格原子未产生位移（掺杂区500中的左部的晶格原子未发生位移），从而在两个掺杂区500中形成两个多余的位错，位错即为第一应变区510和第二应变区520，第一应变区510和第二应变区520会使下拉晶体管的沟道区具有拉应力，即下拉晶体管具有拉应力沟道。
在本实施例中，利用第一应变区510和第二应变区520，使得下拉晶体管的沟道区具有拉应力，下拉晶体管和传输晶体管的沟道应力不同，下拉晶体管的沟道区的拉应力能够提高下拉晶体管的饱和电流，而β比率为下拉晶体管的饱和电流与传输晶体管的饱和电流的比值，因此提高了下拉晶体管的饱和电流，能够获得较高的β比率，从而获得足够高的静态噪声容限，以提高静态随机存取存储器的性能。
请参考图12，在执行热退火工艺后，刻蚀去除图形化的拉应力层610，由于形成了第一应变区510和第二应变区520，在去除图形化的拉应力层610之后，下拉晶体管的沟道区具有拉应力。
请参考图13和图14，形成钝化层700覆盖第一有源区110、第二有源区120、第三有源区130、下拉栅极结构210、传输栅极结构220和上拉栅极结构230。在钝化层700中形成有源极插塞810和漏极插塞820，源极插塞810贯穿钝化层700与第一源区411和第二源区421电性连接，漏极插塞820贯穿钝化层700与第一漏区412和第二漏区422电性连接。在本实施例中，在形成钝化层700之前，可以在传输栅极结构220上形成压应力薄膜以使传输晶体管的沟道区产生压应力；也可以在上拉栅极结构230上形成压应力薄膜以使上拉晶体管的沟道区产生压应力。
综上，在本发明提供的静态随机存取存储器单元及其制备方法中，衬底中形成有两个第一有源区、两个第二有源区和两个第三有源区，其中第一有源区和第二有源区的宽度相等且第一有源区和第二有源区连接；下拉晶体管包括位于第一有源区上的下拉栅极结构，下拉栅极结构两侧的第一有源区中形成有第一源区和第一漏区；传输晶体管包括位于第二有源区上的传输栅极结构，传输晶体管与对应的下拉晶体管连接；上拉晶体管包括位于第三有源区上的上拉栅极结构，上拉晶体管与对应的下拉晶体管连接；第一应变区和第二应变区分别位于第一源区和第一漏区的下方，且第一应变区和第二应变区沿远离衬底表面的方向相向倾斜，下拉晶体管的沟道区具有拉应力。本发明通过第一有源区和第二有源区的宽度相等，避免在第二有源区中形成凸部，能够降低静态随机存取存储器的失配，而使第一有源区和第二有源区的宽度相等，即增加了传输晶体管对应的第二有源区的宽度，提高了传输晶体管的饱和电流；进一步利用第一应变区和第二应变区，使得下拉晶体管的沟道区具有拉应力，下拉晶体管和传输晶体管的沟道应力不同，下拉晶体管的沟道区的拉应力能够提高下拉晶体管的饱和电流，而β比率为下拉晶体管的饱和电流与传输晶体管的饱和电流的比值，因此提高了下拉晶体管的饱和电流，能够获得较高的β比率，从而获得足够高的静态噪声容限，以提高静态随机存取存储器的性能。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (10)
1.一种静态随机存取存储器单元，其特征在于，包括：
衬底，所述衬底中形成有两个第一有源区、两个第二有源区和两个第三有源区，其中所述第一有源区和所述第二有源区的宽度相等且所述第一有源区和所述第二有源区连接；
两个下拉晶体管，所述下拉晶体管包括位于所述第一有源区上的下拉栅极结构，所述下拉栅极结构两侧的所述第一有源区中形成有第一源区和第一漏区；
两个传输晶体管，所述传输晶体管包括位于所述第二有源区上的传输栅极结构，所述传输晶体管与对应的所述下拉晶体管连接；
两个上拉晶体管，所述上拉晶体管包括位于所述第三有源区上的上拉栅极结构，所述上拉晶体管与对应的所述下拉晶体管连接；
第一应变区和第二应变区，分别位于所述第一源区和所述第一漏区与所述下拉晶体管的沟道区之间，且所述第一应变区和所述第二应变区沿远离所述衬底表面的方向相向倾斜，以使所述下拉晶体管的沟道区具有拉应力。
2.如权利要求1所述的静态随机存取存储器单元，其特征在于，还包括两个掺杂区，均位于所述第一有源区中，所述第一应变区和所述第二应变区分别位于对应的所述掺杂区中。
3.如权利要求2所述的静态随机存取存储器单元，其特征在于，所述掺杂区的掺杂离子包括磷、锗或碳。
4.如权利要求1所述的静态随机存取存储器单元，其特征在于，所述第一应变区和所述第二应变区均具有朝向所述衬底表面的第一原子面，所述第一原子面与所述衬底表面的夹角为30度~60度。
5.如权利要求1所述的静态随机存取存储器单元，其特征在于，所述传输晶体管的沟道区具有压应力。
6.一种静态随机存取存储器单元的制备方法，其特征在于，包括：
提供衬底，所述衬底中形成有两个第一有源区、两个第二有源区和两个第三有源区，其中所述第一有源区和所述第二有源区的宽度相等且所述第一有源区和所述第二有源区连接；
形成两个下拉晶体管、两个传输晶体管和两个上拉晶体管，其中，所述下拉晶体管包括位于所述第一有源区上的下拉栅极结构，所述下拉栅极结构两侧的所述第一有源区中形成有第一源区和第一漏区，所述传输晶体管包括位于所述第二有源区上的传输栅极结构，所述传输晶体管与对应的所述下拉晶体管连接，所述上拉晶体管包括位于所述第三有源区上的上拉栅极结构，所述上拉晶体管与对应的所述下拉晶体管连接；以及，
形成第一应变区和第二应变区分别位于所述第一源区和所述第一漏区与所述下拉晶体管的沟道区之间，且所述第一应变区和所述第二应变区沿远离所述衬底表面的方向相向倾斜，以使所述下拉晶体管的沟道区具有拉应力。
7.如权利要求6所述的静态随机存取存储器单元的制备方法，其特征在于，形成所述第一应变区和所述第二应变区的步骤包括：
对所述第一有源区执行离子注入工艺，以在所述第一有源区中形成两个掺杂区，且两个所述掺杂区位于所述下拉晶体管的沟道区的两侧；
形成图形化的拉应力层覆盖所述第一有源区和所述下拉栅极结构；以及，
执行热退火工艺，形成所述第一应变区和所述第二应变区分别位于对应的所述掺杂区中。
8.如权利要求7所述的静态随机存取存储器单元的制备方法，其特征在于，所述图形化的拉应力层的材质包括氮化硅。
9.如权利要求7或8所述的静态随机存取存储器单元的制备方法，其特征在于，所述图形化的拉应力层的拉应力为3GPa~5GPa。
10.如权利要求7所述的静态随机存取存储器单元的制备方法，其特征在于，所述热退火工艺的工艺温度为700摄氏度~1200摄氏度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202310208479.7A CN116075150B (zh) | 2023-03-07 | 2023-03-07 | 静态随机存取存储器单元及其制备方法 |
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| CN202310208479.7A CN116075150B (zh) | 2023-03-07 | 2023-03-07 | 静态随机存取存储器单元及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
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| CN116075150A true CN116075150A (zh) | 2023-05-05 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202310208479.7A Active CN116075150B (zh) | 2023-03-07 | 2023-03-07 | 静态随机存取存储器单元及其制备方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN116075150B (zh) |
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |