CN111354682B - 制造半导体器件的方法 - Google Patents

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Abstract

一种制造半导体器件的方法，包括：接收基板，所述基板具有在其上限定的第一、第二区域以及在它们之间形成的绝缘结构；形成栅极堆叠，所述栅极堆叠横跨所述第一、第二区域延伸，且包括介电层和在其上形成的栅极多晶硅层；形成覆盖所述第二区域的第一阱掩模，其中，所述第一阱掩模限定第一开口，所述第一开口暴露所述第一区域上的所述栅极多晶硅层的一部分；通过所述第一阱掩模的第一开口并穿过所述栅极堆叠，进行第一掺杂工艺，以在所述基板中第一开口下形成第一阱；通过所述第一阱掩模对所述栅极多晶硅层进行第二掺杂工艺，以形成第一栅极导体。

Description

制造半导体器件的方法
技术领域
本公开总体上涉及集成电路制造，更具体地涉及用于定义互补金属氧化物半导体晶体管中的有源区的工艺。
本申请要求于2018年12月20日提交的美国临时专利申请号62/782,366，在此通过引用将其并入，并作为其一部分。
背景技术
现代集成电路（IC）设计为包含数百万个具有高器件密度的组件，例如晶体管，电容器，电阻器。IC是根据一系列复杂的制造步骤生产的，这些步骤包括沉积，掩膜，蚀刻和掺杂工艺。例如，对于诸如动态随机存取存储器（DRAM），静态随机存取存储器（SRAM）和铁电（FE）存储器之类的存储器电路或设备，围绕外围的CMOS逻辑的制造传统上包括许多相对耗时且昂贵的遮罩步骤。
发明内容
根据一实施例，本公开的一个方面提供了一种制造半导体器件的方法，该方法包括：接收基板，所述基板具有在其上限定的第一区域和第二区域以及在它们之间形成的绝缘结构；形成栅极堆叠，所述栅极堆叠横跨所述第一区域和所述第二区域延伸，所述栅极堆叠包括介电层和在其上形成的栅极多晶硅层；形成覆盖所述第二区域的第一阱掩模，其中，所述第一阱掩模限定第一开口，所述第一开口暴露所述第一区域上的所述栅极多晶硅层的一部分；通过所述第一阱掩模的第一开口并穿过所述栅极堆叠，进行第一掺杂工艺，以在所述基板中第一开口下形成第一阱；通过所述第一阱掩模对所述栅极多晶硅层进行第二掺杂工艺，以形成第一栅极导体。
根据一实施例，本公开的一个方面提供了一种制造半导体器件的方法，该方法包括：接收基板，所述基板具有在其上限定的第一区域和第二区域以及在它们之间形成的绝缘结构；设置栅极堆叠，所述栅极堆叠包括介电层和形成在其上的栅极多晶硅层，所述栅极堆叠横跨所述第一区域和所述第二区域延伸；图案化所述栅极堆叠以形成第一栅极特征和第二栅极特征，所述第一栅极特征和所述第二栅极特征分别部分地覆盖所述基板的第一区域和第二区域；在所述基板上形成限定第一开口的第一掩模层，其中至少所述第一栅极特征从第一掩模层暴露；执行第一掺杂工艺，经由所述第一阱掩模穿透所述第一栅极特征穿透到所述基板的第一区域，以在所述第一栅极特征下形成第一阱，其中所述第一阱的横截面的横向跨度比所述第一区域窄；通过所述第一阱掩模的第一开口进行第二掺杂工艺，以在所述第一栅极特征上形成第一栅极导体。
根据一实施例，本公开的一个方面提供了一种装置，所述装置包括:基板，所述基板包括限定第一区域和第二区域的多个绝缘结构；在所述第一区域上方的第一栅极结构，所述第一栅极结构包括第一栅极堆叠，所述第一栅极堆叠包括栅极介电质，在所述栅极介电质上形成的栅极导体；及在所述第一栅极堆叠下的第一阱特征，其中所述第一栅极堆叠和所述第一阱特征均包括第一类杂质; 分别与所述第一栅极堆叠的相对边缘相邻的第一源极特征和第一漏极特征;以及在第二区域上的第二栅极结构，所述第二栅极结构包括第二栅极堆叠，所述第二栅极堆叠包括栅极介电质和在其上形成的栅极导体；在第二栅极堆叠结构下的第二阱特征，其中所述第二栅极堆叠和第二阱特征均包括第二类杂质；以及分别邻近第二栅极堆叠的相对边缘的第二源极特征和第二漏极特征。
附图说明
为可仔细理解本案以上记载之特征，参照实施态样可提供简述如上之本案的更特定描述，一些实施态样系说明于随附图式中。然而，要注意的是，随附图式仅说明本案的典型实施态样并且因此不被视为限制本案的范围，因为本案可承认其他等效实施态样。
图1A至图1L示出了根据本公开的一些实施例的制造示例性半导体器件的中间阶段的截面图。
图2A至图2G示出了根据本公开的一些实施例的制造示例性半导体器件的中间阶段的截面图。
图3A至图3D示出了根据本公开的一些实施例的制造示例性半导体器件的中间阶段的截面图。
然而，应当注意，附图仅示出了本公开的示例性实施例，并且因此不应被认为是对其范围的限制，因为本公开可以允许其他等效的实施例。
应该注意的是，这些附图旨在说明在某些示例实施例中使用的方法，结构和/或材料的一般特性，并补充下面提供的书面描述。然而，这些附图不是按比例绘制的，并且可能不能精确地反映任何给定实施例的精确的结构或性能特征，并且不应被解释为定义或限制示例实施例所涵盖的值或特性的范围。例如，为了清楚起见，可以减小或放大层，区域和/或结构元件的相对厚度和位置。在各个附图中使用相似或相同的附图标记旨在指示相似或相同的元件或特征的存在。
主要元件符号说明
110, 210, 310:基板
110a, 210a, 310a:单元区域
110b, 210b, 310b:外围区域
111b, 211b, 311b:第一区域
112b, 212b, 312b:第二区域
115, 215, 315:绝缘结构
120, 220:栅极堆叠
121, 221:介电层
122, 222:栅极多晶硅层
130, 230:层间电介质层
140:第一阱掩模
142:第一阱
143:第一栅极导体
150:第二阱掩模
151:第二开口
152:第二阱
153:第二栅极导体
180:导电层
190:硬掩模层
160:栅极图案化掩模
190a:第一掩模特征
190b:第二掩模特征
161:第一栅极特征
162:第二栅极特征
121a:栅极介电质
143:第一栅极导体
180a:栅极金属
121b:栅极介电质
153:第二栅极导体
180b:栅极金属
191:第一源极和漏极掩模
192:第二源极和漏极掩模
S1:第一源极特征
D1:第一漏极特征
S2:第二源极特征
D2:第二漏极特征
193:衬层
194:间隔结构
240:光致抗蚀剂层
250:第一栅极特征
260:第二栅极特征
270:第一掩模层
271:第一开口
272:第一阱
273:第一栅极导体
221a:栅极介电质
280:第一源极和漏极掩模
281:光致抗蚀剂层
290:第二掩模层
291:第二开口
292:第二阱
293:第一栅极导体
221b:栅极介电质
295:第二源极和漏极掩模
350:第一栅极特征
360:第二栅极特征
370:第一掩模层
371:第一开口
372:第一阱
372a:侧部
372b:中间部分
373:第一栅极导体
321a:栅极介电质
393:第二栅极导体
321b:栅极介电质
392:第二阱
具体实施方式
如下具体实施方式将结合上述附图进一步说明本发明。
现在将在下文中参考附图更全面地描述本公开，在附图中示出了本公开的示例性实施例。然而，本公开可以以许多不同的形式来实施，并且不应被解释为限于本文阐述的示例性实施例。相反，提供这些示例性实施例使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本公开的范围。贯穿全文，相似的参考标号指代相似的元件。
本文使用的术语仅用于描述特定示例性实施例的目的，而不意图限制本公开。如本文所使用的，除非上下文另外清楚地指出，否则单数形式“一”，“一个”和“所述”旨在也包括复数形式。此外，当在本文中使用时，“包括”和/或“包含”或“包括”和/或“包括”或“具有”和/或“具有”，整数，步骤，操作，组件和/或组件，但不排除存在或添加一个或多个其它特征，区域，整数，步骤，操作，组件，组件和/或其群组。
除非另外定义，否则本文使用的所有术语（包括技术和科学术语）具有与本公开所属领域的普通技术人员通常理解的相同的含义。此外，除非文中明确定义，诸如在通用字典中定义的那些术语应所述被解释为具有与其在相关技术和本公开内容中的含义一致的含义，并且将不被解释为理想化或过于正式的含义。
以下将结合图1A至图3D对示例性实施例进行描述。具体实施方式将参考附图来详细描述本公开，其中所描绘的元件不一定按比例示出。相同或类似的元件将被赋予相同或相似的附图标记表示或类似的技术用语。
图1A-图1L示出了根据本公开的半导体器件的制造的中间阶段的区域截面图。为了说明简单和清楚起见，示例性设备的一些细节/子组件在本图中未明确标记。在一些实施例中，半导体器件可以是CMOS。
当制造半导体器件时，容纳半导体基板以形成多层集成电路器件及其上形成的特征。根据设计要求，基板可以包括用于掺杂以形成各种掺杂区域的晶体硅（例如，p型基板或n型基板）。在一些替代实施例中，基板可以由其他合适的元素半导体制成，例如金刚石或锗；例如金刚石或锗。合适的化合物半导体材料，例如碳化硅，砷化镓，磷化镓，磷化铟，砷化铟和锑化铟；合金半导体，包括SiGe，SiGeSn，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP和GaInAsP。其他合适的材料；或其组合。此外，尽管在本说明性示例中利用了块状基板，但是在一些实施例中，基板可以包括外延层（外延层）和/或可以包括绝缘体上硅（SOI）结构，例如硅。绝缘体上的绝缘体（SOI）结构，绝缘体上的SiGe（SiGeOI），绝缘体上的Ge（GeOI）等。
几个功能区域可以在基板上方横向布置（例如，如图1A所示在整个页面上水平布置）。举例来说，图1A示出了示例性装置的基板110，其包括在其上限定的两个共面布置的功能区域，例如，单元区域110a和外围区域110b。
可以在外围区域110b中限定几个区域。例如，外围区域110b中的第一区域111b和第二区域112b由绝缘结构115限定。在所示的实施例中，绝缘结构115通过硅的局部氧化（LOCOS）工艺或沟槽隔离工艺形成。
在所示的实施例中，栅极堆叠120设置在基板上方。栅极堆叠120在第一区域111b和第二区域112b上延伸。栅极堆叠120从下到上包括介电层121和栅极多晶硅层(gatepolylayer) 122。
在示出的实施例中，在形成栅极堆叠120之前，可以可选地形成覆盖单元区域110a层间电介质层130。
参照图1B，形成第一阱掩模140以覆盖第二区域112b，同时限定第一开口141。栅极多晶硅层122的一部分（投影地与第一区域111b重叠）通过第一开口141暴露。
参照图1C，通过第一开口141执行第一掺杂工艺以形成第一阱142。可以使用离子注入技术来执行第一掺杂工艺。在所示的实施例中，在第一掺杂工艺期间，第一掺杂剂（在一些实施例中，也称为第一类杂质）穿过栅极堆叠120并到达基板110以形成第一阱142。
当每个注入的离子（掺杂剂）穿透靶（例如，栅极堆叠120和基板110）时，由于其行进路径中的障碍而使其能量损失，直到其最终停止在某个深度为止。由于随机能量损失，注入的离子可能会在靶内的不同深度处停止，从而导致注入的离子分布在靶的不同深度。在所示实施例中，其中设置用于第一掺杂工艺的注入功率以加速第一掺杂剂以通过第一开口141穿透栅极堆叠120，第一掺杂剂分布在介电层121的一部分中,且分布在栅极多晶硅层122的与第一开口141重叠的一部分（例如，图1D中所示的第一栅极导体143）中。在一些情况下，第一掺杂剂在第一阱142中的浓度大于在栅极堆叠120中的浓度。
第一掺杂剂可以是p型掺杂剂，例如硼或BF 2；或n型掺杂剂，例如磷或砷。
在所示的实施例中，由第一阱掩模140限定的第一开口141窄于第一区域111b，第一阱142的横向跨度W1窄于第一区域111b（的宽度W2）。在一些实施例中，第一开口的宽度可以被限定为基本上等于第一区域111b的宽度，从而横向跨度W1与宽度W2大约相同。
参照图1D，经由第一阱掩模140执行第二掺杂工艺以形成第一栅极导体143。可以使用离子注入技术来执行第二掺杂工艺。在所示的实施例中，在第二掺杂工艺期间，第二掺杂剂到达栅极堆叠120的栅极多晶硅层122。在所示的实施例中，第一栅极导体143不仅可以包括第二掺杂剂，而且可以包括来自先前描述的第一掺杂工艺的第一掺杂剂。当第一掺杂剂不同于第二掺杂剂时，第一栅极导体143包括两种不同掺杂剂。
第二种的掺杂剂可以是p型掺杂剂，例如硼或BF2;或n型掺杂剂，例如磷或砷。
在示出的实施例中，在第二掺杂工艺之前执行第一掺杂工艺。在一些实施例中，可以在第二掺杂工艺之后执行第一掺杂工艺。
在一些情况中，不同于通过沉积工艺，基板110上的介电层可以通过氧化基板110的顶表面而形成，该介电层可能会由于被用于半导体的掺杂剂渗透而劣化。从而在进行第一掺杂工艺中对器件性能产生不利影响。在一些实施例中，为了替换劣化的介电层，可能需要将其去除，此外，也可能需要同时去除栅极多晶硅层(gatepolylayer) 122及第一阱掩模。如此，可以再次形成形成栅极堆叠及用于第二掺杂工艺的掩模。在这样的情况中，执行第一和第二掺杂工艺需要两个掩模。
值得一提的是，在所示的实施例中，第一和第二掺杂工艺都通过相同的掩模（即第一阱掩模140）执行。因此，可以显著降低过程的成本和复杂性。可以相对于第一掺杂工艺来相应地选择和设计介电层121的材料和厚度，从而减轻介电层121被穿透时的劣化。另外，可以执行退火工艺以修复介电层121。
在所示的实施例中，由于经由第一阱掩模140执行第一和第二掺杂工艺，所以第一栅极导体143可以与第一阱142的横向跨度大致一样宽。
参照图1E，第二阱掩模150覆盖第一区域111b且限定了第二开口151，该第二开口151与第二区域112b投影地重叠，以部分地暴露栅极多晶硅层122。
参照图1F，通过第二开口151执行第三掺杂工艺以形成第二阱152。可以通过离子注入执行第三掺杂工艺。在所示的实施例中，在第三掺杂工艺期间，第三掺杂剂（在一些实施例中，也称为第一类杂质）穿过栅极堆叠120并到达基板110以形成第二阱152。
在所示的实施例中，在设置第三掺杂工艺以加速第三掺杂剂以通过第二开口151穿透栅极堆叠120的情况下，第三掺杂剂分布在介电层121与第二开口151重叠的一部分中，及栅极多晶硅层122与第二开口151重叠的一部分中（例如，图1F所示的第二栅极导体153）。在一些情况下，第三掺杂剂在第二阱152中浓度大于在栅极叠120中。
在所示的实施例中，由第二阱掩模150限定的第二开口151比第二区域112b窄，第二阱152的横向跨度W3比第二区域112b（的宽度W4）窄。在一些实施例中，第二开口的宽度可以被限定为基本上等于第二区域112b的宽度，从而横向跨度W3与宽度W4大约相同。
第三掺杂剂可以是p型掺杂剂，例如硼或BF2;或n型掺杂剂，例如磷或砷。
在示出的实施例中，经由第二阱掩模150执行第四掺杂工艺以形成第二栅极导体153。可以使用离子注入技术来执行第四掺杂工艺。在所示的实施例中，在第四掺杂工艺期间，第四掺杂剂到达栅极堆叠120的栅极多晶硅层122。在所示的实施例中，第二栅极导体153不仅可以包括第四掺杂剂，而且可以包括来自先前描述的第三掺杂工艺的第三掺杂剂。当第三掺杂剂不同于第四掺杂剂时，第二栅极导体153包括两种不同掺杂剂。
在示出的实施例中，在第三掺杂工艺之前执行第四掺杂工艺。在一些实施例中，可以在第四掺杂工艺之后执行第三掺杂工艺。
第四掺杂剂可以是p型掺杂剂，例如硼或BF2；或n型掺杂剂，例如磷或砷。
在一些实施例中，第一掺杂剂与第二掺杂剂相同，并且第三掺杂剂与第四掺杂剂相同。例如，第一和第二掺杂剂均是诸如硼的p型掺杂剂。第三和第四掺杂剂都为n型掺杂剂，例如磷。
在一些实施例中，第一掺杂剂不同于第二掺杂剂，并且第三掺杂剂不同于第四掺杂剂。例如，第一和第四掺杂剂都是p型掺杂剂，例如硼等。第二和第三掺杂剂都为n型掺杂剂，例如磷等。
参照图1G，去除第二阱掩模150（示于图1F）。导电层180和硬掩模层190依序地设置在栅极堆叠120上方。随后在硬掩模层190上方形成栅极图案化掩模160，并且覆盖导电层180与第一栅极导体143和第二栅极导体153投影重叠的部分。
在一些实施例中，导电层180可以是非必须的。例如，硬掩模层可以与栅极堆叠120的顶表面直接接触。
参照图1H，硬掩模层190经由栅极图案化掩模160蚀刻以形成第一掩模特征190a和第二掩模特征190b。在所示的实施例中，藉由第一掩模特征190a和第二掩模特征190b对栅极堆叠120进行图案化形成第一栅极特征161和第二栅极特征162。在所示的实施例中，第一栅极特征161也被称为第一栅极堆叠，其从底部到顶部包括栅极介电质121a，栅极导体143和栅极金属180a。在所示的实施例中，第二栅极特征162也称为第二栅极堆叠，其从底部到顶部包括栅极介电质121b，第二栅极导体153和栅极金属180b。
参照图1I，形成第一源极和漏极掩模191以覆盖第二区域112b，同时暴露第一区域111b。经由第一源极和漏极掩模191执行第五掺杂工艺，其利用第五掺杂剂，并在第一栅极特征161的侧边处形成第一源极特征S1和第一漏极特征D1。在所示的实施例中，第一掩模特征190a被定义为与第一阱142一样宽，从而第一源极特征S1和第一漏极特征D1可以形成在第一阱142的横向跨度之外并且与第一阱142相邻。可以将第一掩模特征限定为比第一阱142窄，从而可以在第一阱142的横向跨度内形成第一源极特征和第一漏极特征。
在所示的实施例中，第一栅极导体143被第一掩模特征190a和栅极金属180a覆盖，从而在第五掺杂工艺期间被保护免受杂质的影响。在一些实施例中，可以在第五掺杂工艺之前去除第一掩模特征190a（即，图案化的硬掩模），从而在第五掺杂工艺期间暴露栅金属180a并用作保护层。
在一些实施例中，当省略前述导电层180时，硬掩模层（例如，硬掩模层190）可以直接形成在栅极堆叠120上。这样，第一掩模特征（例如，第一掩模特征190a）可以直接在第一栅极导体（例如，第一栅极导体143）上形成第一栅极导体）并在第五掺杂工艺期间用作保护层。
在一些实施例中，栅极金属180a，第一栅极导体143，栅极介电质121a，第一阱142，第一源极特征S1和第一漏极特征D1统称为第一栅极结构。根据本公开的一些实施例，所有第一栅极导体143，栅极介电质121a和第一阱142均包括第一掺杂剂（在一些实施例中，也称为第一类杂质）。
之后，去除第一源极和漏极掩模191。
参照图1J，在基板110上形成第二源极和漏极掩模192。第二源极和漏极掩模192覆盖第一区域111b同时暴露第二区域112b。经由第二源极和漏极掩模192执行利用第六掺杂剂的第六掺杂工艺，以形成第二源极特征S2和第二漏极特征D2。第二源极特征S2和第二漏极特征D2位于第二栅极特征162的侧边。在所示实施例中，第二源极特征S2和第二漏极特征D2与第二阱152相邻。例如，第二源极特征S2和第一漏极特征D2可以不在第二阱152内。
在一些实施例中，栅极金属180b，第二栅极导体153，栅极介电质121b，第二阱152，第二源极特征S2和第二漏极特征D2被统称为第二栅极结构。根据本公开的一些实施例，所有第二栅极导体153，栅极介电质121b和第二阱152均包括第三掺杂剂（也称为第二类杂质）。
在一些实施例中，图1I至图1J描述的过程统称为源极和漏极形成工艺。
参照图1K，在第一栅极特征161和第二栅极特征162上设置衬层193。
参照图1L，去除第一栅极特征161和第二栅极特征162上方和之间的水平部分以形成多对间隔结构(spacer)194，其中，成对的间隔结构194分别覆盖第一栅极特征161的两个侧壁和第二栅极特征162的两个侧壁。
图2A至图2G示出了根据本公开的半导体器件的制造的一些实施例的中间阶段的区域截面图。为了说明简单和清楚起见，示例性设备的一些细节/子组件在本图中未明确标记。
参照图2A，示例性装置的基板210包括在其上限定的两个共面布置的功能区域，例如，单元区域210a和外围区域210b。可以在外围区域210b中限定几个区域。例如，外围区域210b中的第一区域211b和第二区域212b由绝缘结构215限定。
在所示的实施例中，栅极堆叠220设置在基板210上。栅极堆叠220在第一区域211b和第二区域212b上延伸。栅极堆叠220从下到上包括电介质层221和栅极多晶硅层222。
在示出的实施例中，在形成栅极堆叠220之前，可选地形成覆盖单元区域210a的层间电介质层230。
参照图2B，在栅极堆叠220上方形成光致抗蚀剂层(photoresist)240。接着，经由光致抗蚀剂层240对栅极堆叠220进行图案化，以形成第一栅极特征250和第二栅极特征260，第一栅极特征250和第二栅极特征260分别部分地覆盖基板210的第一区域211b和第二区域。
参照图2C，去除光致抗蚀剂层240，从而暴露出第一栅极特征250和第二栅极特征260。随后，在基板210上方形成限定第一开口的第一掩模层270。至少第一栅极特征250从第一掩模层暴露。例如，在所示的实施例中，第一栅极特征250通过第一开口271从第一掩模层270暴露。在一些实施例中，第一栅极特征250和第一区域211b的相邻顶表面都从第一掩模层暴露。
之后，经由第一掩模层270执行第一掺杂工艺以在第一栅极特征250下方形成第一阱272。可以经由离子注入执行第一掺杂工艺。在所示的实施例中，在第一掺杂工艺期间，第一掺杂剂穿透第一栅极特征250并到达基板210以形成第一阱272。在所示的实施例中，第一开口271比第一区域窄。因此，第一阱272的横向跨度在横截面中比第一区域211b窄。在所示的实施例中，由第一掩模层270限定的开口271的宽度基本上等于第一栅极特征250的宽度，因此，第一阱272的横向跨度基本上等于第一栅极特征250的横向跨度。第一掺杂剂可以是p型掺杂剂，例如硼或BF 2；或n型掺杂剂，例如磷或砷。
随后，通过第一掩模层270的第一开口271执行第二掺杂工艺，以在第一栅极特征250处形成第一栅极导体273。随后，去除第一掩模层270。
在所示的实施例中，第一栅极特征250也被称为第一栅极堆叠，其包括栅极导体273和栅极介电质221a。
参照图2D，随后在基板210上方形成第一源极和漏极掩模280。第一源极和漏极掩模280覆盖第二区域212b和第一栅极特征250，同时使第一区域211b的顶表面的邻接第一栅极特征250侧边一部分暴露。可以形成光致抗蚀剂层281以图案化第一源极和漏极掩模280。
参照图2E，经由第一源极和漏极掩模层280执行第三掺杂工艺，以在第一区域211b中第一阱272的侧边形成第一源极特征S1和第一漏极特征D1。
在一些实施例中，第一栅极导体273，栅极介电质221a，第一阱272，第一源极特征S1和第一漏极特征D1被统称为第一栅极结构。根据本公开的一些实施例，由于先前描述的第一掺杂剂的能量损失，第一栅极导体273，栅极介电质221a和第一阱272都包括第一掺杂剂（在一些实施例中，也称为第一类杂质）。然而，第一掺杂剂在第一阱272中的浓度可以大于在第一栅极导体273和栅极介电质221a的浓度。当第一种类不同于第二种类时，第一栅极导体273包括两种不同掺杂剂。
之后，去除第一源极和漏极掩模280。
参照图2F，在基板210上方形成第二掩模层290。第二掩模层290限定比第二区域112b窄的第二开口291。至少第二栅极特征260从第二掩模层暴露。例如，在所示的实施例中，第二栅极特征260从第二掩模层290暴露。在一些实施例中，第二栅极特征260和第二区域212b的相邻第二栅极特征260的顶表面均从第二掩模层(290)暴露。
之后，经由第二掩模层290执行第四掺杂工艺以在第二栅极特征260下方形成第二阱292。第四掺杂工艺可以经由离子注入执行。在所示的实施例中，在第四掺杂工艺期间，第四掺杂剂穿透第二栅极特征260并到达衬底210以形成第二阱292。在横截面中，第二阱292的横向跨度比第二区域212b窄。在所示的实施例中，由第二掩模层290限定的开口291的宽度基本上等于第二栅极特征260的宽度，因此第二阱292的横向跨度基本上等同于第二栅极特征260的横向跨度。第四掺杂剂可以是p型掺杂剂，例如硼或BF 2。或n型掺杂剂，例如磷或砷。
随后，通过第二掩模层290的开口291进行第五掺杂工艺，以在第一栅极特征273处形成第一栅极导体293。随后，去除第二掩模层290。
在所示的实施例中，第二栅极特征260也被称为第二栅极堆叠，其包括栅极导体293和栅极介电质221b。
参照图2G，随后在基板210上方形成第二源极和漏极掩模295。第二源极和漏极掩模295覆盖第一区域211b和第二栅极特征260，同时使第二区域212b的顶表面邻接第二栅极特征260侧边的一部分暴露。可以在第二源极和漏极掩模上形成光致抗蚀剂层，以图案化第二源极和漏极掩模。经由第二源极和漏极掩模层295执行第六掺杂工艺，以在第二阱292的侧边的第二区域212b中形成第二源极特征S2和第二漏极特征D2。
在一些实施例中，第二栅极导体293，栅极介电质221b，第二阱292，第二源极特征S2和第二漏极特征D2被统称为第二栅极结构。根据本公开的一些实施例，由于第四掺杂剂的能量损失，第二栅极导体293，栅极介电质221b和第二阱292均包括第四掺杂剂（在一些实施例中，也称为第二类杂质）。然而，第四掺杂剂在第二阱292中的浓度可以大于其在第二栅极导体293和栅极介电质221a的浓度。当第四掺杂剂不同于第五杂剂时，第二栅极导体293包括两种不同掺杂剂。
随后，可以利用根据前述实施例描述的示例性制造工艺来形成覆盖第一栅极特征250和第二栅极特征260的两个侧壁的成对的间隔结构。（例如，结合图1K-图1L所述的过程）。
图3A至图3D示出了根据本公开的半导体器件的制造的中间阶段的区域截面图。为了说明简单和清楚起见，示例性设备的一些细节/子组件在本图中未明确标记。
参照图3A，示例性装置的基板310包括在其上限定的两个共面布置的功能区域，例如，单元区域和外围区域310b。可以在外围区域310b中限定几个区域。例如，外围区域310b中的第一区域311b和第二区域312b由绝缘结构315限定。
第一栅极特征350和第二栅极特征360形成在基板310上方。第一栅极特征350和第二栅极特征360分别部分地覆盖基板310的第一区域311b和第二区域312b。
在所示的实施例中，可以利用根据前述实施例描述的示例性制造工艺来形成基板310，绝缘结构315，第一区域311b，第二区域312b，第一栅极特征350和第二栅极特征360。（例如，结合图2A-图2B所述的过程）
第一掩模层370在基板310上形成且限定第一开口371。在所示的实施例中，第一开口371暴露第一栅极特征350和第一区域311b的顶表面的与第一栅极特征350邻接的部分。
在所示的实施例中，第一开口371比第一区域311b窄。这样，第一区域311b的顶表面的与绝缘结构315邻接的部分被第一掩模层370覆盖。
在一些实施例中，在第一区域311b的顶表面可以没有第一掩模层覆盖。例如，由第一掩模层限定的第一开口可以具有基本上等于第一区域311b的宽度的宽度。
参照图3B，经由第一掩模层370执行第一掺杂工艺以在第一栅极特征350下方形成第一阱372。可以使用离子注入技术执行第一掺杂工艺。在所示的实施例中，在第一掺杂工艺期间，第一掺杂剂(在一些实施例中，也称第一类杂质)穿透第一栅极特征350并到达基板310以形成第一阱372。在所示的实施例中，第一阱372的横截面的横向跨度较第一区域311b窄。
在所示的实施例中，第一阱372的截面轮廓包括中间部分372b及两个比其的深侧部372a。中间部分372b位于两个深侧部372a之间。在穿透第一栅极特征350期间第一掺杂剂的能量损失可以导致相对较浅的中间部分372b的形成。中间部分372b可以与第一栅极特征350一样宽。
第一掺杂剂可以是p型掺杂剂，例如硼或BF2；或n型掺杂剂，例如磷或砷。
参照图3C，随后，通过第一阱掩模370的第一开口371执行第二掺杂工艺以在第一栅极特征350处形成第一栅极导体373。在所示的实施例中，可以通过第一掩模层370执行第三掺杂工艺，以分别在第一阱372的两侧部分形成第一源极特征S1和第一漏极特征D1。
在一些实施例中，在第二掺杂工艺中使用的第二掺杂剂与在第三掺杂工艺中使用的第三掺杂剂相同。第二掺杂工艺和第三掺杂工艺可以同时执行。
在所示的实施例中，第一栅极特征350也被称为第一栅极堆叠，其包括栅极导体373和栅极介电质321a。根据本公开的一些实施例，由于第一掺杂剂的能量损失，第一栅极导体373，栅极介电质321a和第一阱372都包括第一掺杂剂（在一些实施例中，也称为第一类杂质）。然而，第一掺杂剂在第一阱372中的浓度可以大于第一掺杂剂在第一栅极导体373和栅极介电质321a的掺杂剂浓度。当第一掺杂剂不同于第二掺杂剂时，第一栅极导体373包括两种不同掺杂剂。
在一些实施例中，第一栅极导体373，栅极介电质321a，第一阱372，第一源极特征S1和第一漏极特征D1统称为第一栅极结构。
参照图3D，利用根据上述实施例描述的示例性制造工艺来形成包括第二栅极导体393，栅极介电质321b，第二阱392，第二源极特征S2和第二漏极特征D2的第二栅极结构（例如，结合图3A-图3B描述的过程）。根据本公开的一些实施例，第二栅极导体373，栅极介电质321b和第二阱392均包括用来形成第二阱392的第四参染剂(在一些实施例中，也称为第二类杂质)。然而，第二类杂质在第二阱392中的浓度可以大于第二类杂质在第二栅极导体393和栅极介电质321b的浓度。第二栅极导体393可以包括两种不同掺杂剂。
随后，可以利用根据前述实施例描述的示例性制造工艺来形成横向地覆盖第一栅极部件350和第二栅极部件360的两个侧壁的成对的间隔结构。（例如，结合图1K-图1L所述的过程）。
在所示的实施例中，第二栅极特征360也被称为第二栅极堆叠，其包括第二栅极导体393和栅极介电质321b。
因此，本公开的一个方面提供了一种制造半导体器件的方法，该方法包括：接收基板，所述基板具有在其上限定的第一区域和第二区域以及在它们之间形成的绝缘结构；形成栅极堆叠，所述栅极堆叠横跨所述第一区域和所述第二区域延伸，所述栅极堆叠包括介电层和在其上形成的栅极多晶硅层；形成覆盖所述第二区域的第一阱掩模，其中，所述第一阱掩模限定第一开口，所述第一开口暴露所述第一区域上的所述栅极多晶硅层的一部分；通过所述第一阱掩模的第一开口并穿过所述栅极堆叠，进行第一掺杂工艺，以在所述基板中第一开口下形成第一阱；通过所述第一阱掩模对所述栅极多晶硅层进行第二掺杂工艺，以形成第一栅极导体。
在本公开的一些实施例中，该方法还包括形成覆盖所述第一区域的第二阱掩模，所述第二阱掩模限定第二开口，所述第二开口暴露所述第二区域上的栅极多晶硅层的一部分；通过所述第二阱掩模的第二开口并穿过所述栅极堆叠进行第三掺杂工艺，以在所述基板中第二开口下形成第二阱；通过所述第二阱掩模对所述栅极多晶硅层进行第四掺杂工艺，以形成第二栅极导体。
在本公开的一些实施例中，在所述第一掺杂工艺中使用的第一掺杂剂与在所述第二掺杂工艺中使用的第二掺杂剂相同；并且在所述第三掺杂工艺中使用的第三掺杂剂与在所述第四掺杂工艺中使用的第四掺杂剂相同。
在本公开的一些实施例中，由所述第一阱掩模限定的第一开口在其横截面中比所述第一区域窄；所述第一阱的横向跨度在其横截面中比所述第一区域窄。
在本公开的一些实施例中，该方法还包括形成覆盖所述第一栅极导体和所述第二栅极导体的栅极图案化掩模；通过所述栅极图案化掩模蚀刻栅极堆叠以形成第一栅极特征和第二栅极特征；进行源极和漏极形成工艺，以在第一栅极特征的侧边形成第一源极特征和第一漏极特征，并在第二栅极特征的侧边形成第二源极特征和第二漏极特征。
在本公开的一些实施例中，该方法还包括在形成所述栅极图案化掩模之前在所述栅极堆叠上方设置导电层；其中，所述栅极图案化掩模覆盖所述导电层的与所述第一栅极导体和所述第二栅极导体投影重叠的部分。
在本公开的一些实施例中，该方法还包括在所述第一栅极特征和所述第二栅极特征上方设置衬层；去除所述衬层在所述第一栅极特征和所述第二栅极特征之上和之间的水平部分，以形成多对间隔结构(spacer)，其中，所述成对的间隔结构分别覆盖所述第一栅极特征的两个侧壁和所述第二栅极特征的两个侧壁。
在本公开的一些实施例中，在所述基板的横截面中，由所述第一阱掩模限定的第一开口比所述第一区域窄；在所述基板的横截面中，第一阱的横向跨度比第一区域窄；其中所述源极和漏极形成工艺包括：形成第一源极和漏极掩模，所述第一源极和漏极掩模暴露所述第一区域且覆盖所述第二区域；经由所述第一源极和漏极掩模执行第五掺杂工艺，以形成邻近第一阱的所述第一源极特征和所述第一漏极特征;去除所述第一源极和漏极掩模；形成第二源极和漏极掩模，所述第二源极和漏极掩模覆盖所述第一区域且暴露所述第二区域；通过所述第二源极和漏极掩模执行第六掺杂工艺以形成邻近所述第二阱的所述第二源极特征和所述第二漏极特征。
因此，本公开的一个方面提供了一种制造半导体器件的方法，该方法包括：接收基板，所述基板具有在其上限定的第一区域和第二区域以及在它们之间形成的绝缘结构；设置栅极堆叠，所述栅极堆叠包括介电层和形成在其上的栅极多晶硅层，所述栅极堆叠横跨所述第一区域和所述第二区域延伸；图案化所述栅极堆叠以形成第一栅极特征和第二栅极特征，所述第一栅极特征和所述第二栅极特征分别部分地覆盖所述基板的第一区域和第二区域；在所述基板上形成限定第一开口的第一掩模层，其中至少所述第一栅极特征从第一掩模层暴露；执行第一掺杂工艺，经由所述第一阱掩模穿透所述第一栅极特征穿透到所述基板的第一区域，以在所述第一栅极特征下形成第一阱，其中所述第一阱的横截面的横向跨度比所述第一区域窄；通过所述第一阱掩模的第一开口进行第二掺杂工艺，以在所述第一栅极特征上形成第一栅极导体。
在本公开的一些实施例中，由所述第一掩模层限定的第一开口的宽度基本上等于所述第一栅极特征的宽度；该方法还包括在所述基板上形成第一源极和漏极掩模，所述第一源极和漏极掩模覆盖第二区域和第一栅极特征，并且暴露所述第一区域的顶表面的邻接第一栅极特征的侧边的一部分；经由所述第一源极和漏极掩模层执行第三掺杂工艺，以在所述第一区域中所述第一阱的侧边形成第一源极特征和第一漏极特征。
在本公开的一些实施例中，由所述第一掩模层限定的第一开口比所述第一栅极特征宽；所述第一阱的横截面轮廓包括形成为比其间的中间部分深的两个侧部。
在本公开的一些实施例中，所述方法还包括经由所述第一掩模层执行第三掺杂工艺，以分别在所述第一阱的所述两个侧部中形成第一源极特征和第一漏极特征。
在本公开的一些实施例中，所述第二掺杂工艺中使用的第二掺杂剂与所述第三掺杂工艺中使用的第三掺杂剂相同；同时进行第二掺杂工艺和第三掺杂工艺。
因此，本公开的一个方面提供了一种装置，所述装置包括:基板，所述基板包括限定第一区域和第二区域的多个绝缘结构；在所述第一区域上的第一栅极结构，所述第一栅极结构包括第一栅极堆叠，所述第一栅极堆叠包括栅极介电质，在所述栅极介电质上形成的栅极导体；及在所述第一栅极堆叠下的第一阱特征，其中所述第一栅极堆叠和所述第一阱特征均包括第一类杂质;分别与所述第一栅极堆叠的相对边缘相邻的第一源极特征和第一漏极特征;以及在第二区域上的第二栅极结构，所述第二栅极结构包括第二栅极堆叠，所述第二栅极堆叠包括栅极介电质和在其上形成的栅极导体；在第二栅极堆叠结构下的第二阱特征，其中所述第二栅极堆叠和第二阱特征均包括第二类杂质；以及分别邻近第二栅极堆叠的相对边缘的第二源极特征和第二漏极特征。
在本公开的一些实施例中，所述第一阱特征包括两个侧部和在它们之间的相对较浅的中间部分。
在本公开的一些实施例中，所述第一阱特征的中间部分的宽度基本上等于所述第一栅堆叠的宽度。
在本公开的一些实施例中，所述第一源极特征和第一漏极特征分别形成在第一阱所述的两个侧部中。
在本公开的一些实施例中，所述第一源极特征和第一漏极特征邻近于所述第一阱特征。
在本公开的一些实施例中，所述第一阱特征的横向跨度比所述第一区域窄。
以上示出和描述的实施例仅是示例。在本领域中经常发现许多细节，例如辐射测量面板和设备的其他特征。因此，没有示出或描述许多这样的细节。即使在前面的描述中已经陈述了本技术的许多特征和优点以及结构和功能的细节，但是本公开仅是说明性的，并且可以在细节上进行改变，尤其是在形状，尺寸方面。以及在原则范围内的各个部分的排列，直至并包括由权利要求书中所用术语的广义含义所确定的全部范围。因此，将理解，可以在权利要求的范围内修改上述实施例。

Claims (10)

1.一种制造半导体器件的方法，其特征在于，包括
接收基板，所述基板具有在其上限定的第一区域和第二区域以及在它们之间形成的绝缘结构；
形成栅极堆叠，所述栅极堆叠横跨所述第一区域和所述第二区域延伸，所述栅极堆叠包括介电层和在所述介电层上形成的栅极多晶硅层；
形成第一阱掩模，所述第一阱掩模覆盖所述第二区域并限定第一开口，所述第一开口暴露所述栅极多晶硅层在所述第一区域上的一部分；
通过所述第一阱掩模的第一开口并穿过所述栅极堆叠，进行第一掺杂工艺，以在所述基板中第一开口下形成第一阱；及
通过所述第一阱掩模对所述栅极多晶硅层进行第二掺杂工艺，以形成第一栅极导体。
2.如权利要求1所述的方法，其特征在于，该方法还包括
形成覆盖所述第一区域的第二阱掩模，所述第二阱掩模限定第二开口，所述第二开口暴露所述栅极多晶硅层在所述第二区域上的一部分；
通过所述第二阱掩模的第二开口并穿过所述栅极堆叠，进行第三掺杂工艺，以在所述基板中第二开口下形成第二阱；及
通过所述第二阱掩模对所述栅极多晶硅层进行第四掺杂工艺，以形成第二栅极导体。
3.如权利要求2所述的方法，其特征在于，
在所述第一掺杂工艺中使用的第一掺杂剂与在所述第二掺杂工艺中使用的第二掺杂剂相同；及
在所述第三掺杂工艺中使用的第三掺杂剂与在所述第四掺杂工艺中使用的第四掺杂剂相同。
4.如权利要求1所述的方法，其特征在于，
由所述第一阱掩模限定的第一开口在其横截面中比所述第一区域窄；及
所述第一阱的横向跨度在其横截面中比所述第一区域窄。
5.如权利要求2所述的方法，其特征在于，
该方法还包括形成覆盖所述第一栅极导体和所述第二栅极导体的栅极图案化掩模；
通过所述栅极图案化掩模蚀刻栅极堆叠以形成第一栅极特征和第二栅极特征；及
进行源极和漏极形成工艺，以在第一栅极特征的侧边形成第一源极特征和第一漏极特征，并在第二栅极特征的侧边形成第二源极特征和第二漏极特征。
6.如权利要求5所述的方法，其特征在于，
该方法还包括在形成所述栅极图案化掩模之前在所述栅极堆叠上方设置导电层；及
其中，所述栅极图案化掩模覆盖所述导电层的与所述第一栅极导体和所述第二栅极导体投影重叠的部分。
7.如权利要求5所述的方法，其特征在于，该方法还包括
在所述第一栅极特征和所述第二栅极特征上方设置衬层；及
去除所述衬层在所述第一栅极特征和所述第二栅极特征之上和之间的水平部分，以形成多对间隔结构(spacer)，其中，所述多对间隔结构分别覆盖所述第一栅极特征的两个侧壁和所述第二栅极特征的两个侧壁。
8.如权利要求5所述的方法，其特征在于，
在所述基板的横截面中，由所述第一阱掩模限定的第一开口比所述第一区域窄；
在所述基板的横截面中，第一阱的横向跨度比第一区域窄；及
其中所述源极和漏极形成工艺包括：
形成第一源极和漏极掩模，所述第一源极和漏极掩模暴露所述第一区域且覆盖所述第二区域；
经由所述第一源极和漏极掩模执行第五掺杂工艺，以形成邻近第一阱的所述第一源极特征和所述第一漏极特征;
去除所述第一源极和漏极掩模；
形成第二源极和漏极掩模，所述第二源极和漏极掩模覆盖所述第一区域且暴露所述第二区域；及
通过所述第二源极和漏极掩模执行第六掺杂工艺以形成邻近所述第二阱的所述第二源极特征和所述第二漏极特征。
9.一种制造半导体器件的方法，其特征在于，包括
接收基板，所述基板具有在其上限定的第一区域和第二区域以及在它们之间形成的绝缘结构；
设置栅极堆叠，所述栅极堆叠包括介电层和形成在其上的栅极多晶硅层，所述栅极堆叠横跨所述第一区域和所述第二区域延伸；
图案化所述栅极堆叠以形成第一栅极特征和第二栅极特征，所述第一栅极特征和所述第二栅极特征分别部分地覆盖所述基板的第一区域和第二区域；
在所述基板上形成限定第一开口的第一掩模层，其中至少所述第一栅极特征从所述第一掩模层暴露；及
执行第一掺杂工艺，经由所述第一掩模层穿透所述第一栅极特征穿透到所述基板的第一区域，以在所述第一栅极特征下形成第一阱，其中所述第一阱的横截面的横向跨度比所述第一区域窄；通过所述第一掩模层的第一开口进行第二掺杂工艺，以在所述第一栅极特征上形成第一栅极导体。
10.如权利要求9所述的方法，其特征在于，
由所述第一掩模层限定的第一开口的宽度等于所述第一栅极特征的宽度；及
该方法还包括
在所述基板上形成第一源极和漏极掩模，所述第一源极和漏极掩模覆盖第二区域和第一栅极特征，并且暴露所述第一区域的顶表面的邻接第一栅极特征的侧边的一部分；及
经由所述第一源极和漏极掩模层执行第三掺杂工艺，以在所述第一区域中所述第一阱的侧边形成第一源极特征和第一漏极特征。
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