JP4782821B2 - 自己整合損傷層を有するデバイス構造体 - Google Patents

自己整合損傷層を有するデバイス構造体 Download PDF

Info

Publication number
JP4782821B2
JP4782821B2 JP2008287315A JP2008287315A JP4782821B2 JP 4782821 B2 JP4782821 B2 JP 4782821B2 JP 2008287315 A JP2008287315 A JP 2008287315A JP 2008287315 A JP2008287315 A JP 2008287315A JP 4782821 B2 JP4782821 B2 JP 4782821B2
Authority
JP
Japan
Prior art keywords
doped region
substrate
crystal damage
layer
semiconductor material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008287315A
Other languages
English (en)
Other versions
JP2010034488A (ja
Inventor
イーサン・エイチ・キャノン
フェン・チェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2010034488A publication Critical patent/JP2010034488A/ja
Application granted granted Critical
Publication of JP4782821B2 publication Critical patent/JP4782821B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、一般に半導体デバイス製造に関し、より具体的には、改善されたソフト・エラー率抑制を有し、性能向上のための歪みが組み込まれたデバイス構造体、及びそのようなデバイス構造体の形成方法に関する。
半導体産業は、デバイス性能を向上させ、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスにより製造される電界効果トランジスタ及び他のバルク・デバイス構造体の電力を節約するための割安で効果的な方法として歪み含有シリコンを採用している。具体的には、電界効果トランジスタのチャネル領域に機械的応力を加えることでキャリア移動度を変化させることができる。一つの従来の手法は、チャネル領域の結晶格子に歪みを加えることができるいわゆる埋込みストレッサをデバイス構造体内に直接導入することである。例えば、シリコン・ゲルマニウム材料から構成される埋込みストレッサは、電界効果トランジスタのソース及びドレイン領域の下に直接形成することができる。シリコン・ゲルマニウム材料の格子定数はシリコンと比べて相対的に大きく、このことが電界効果トランジスタの介在するチャネル領域に圧縮歪みを加える。
普通、これらの埋込みストレッサ内のゲルマニム含有量は最大で１５原子パーセント又はそれ以下に制限される。このレベルを超えてゲルマニム含有量を増加させると、欠陥の導入及び歪みの緩和が始まる。さらに、デバイス製造プロセス中の熱処理もまた、埋込みストレッサにより付与される歪みを緩和させ易い。従って、これら及び他の制約が最終的に、バルクＣＭＯＳ電界効果トランジスタ内のキャリア移動度を変化させるための埋込みシリコン・ゲルマニウム・ストレッサの有用性を制限する。
宇宙用途に用いられる高性能集積回路並びに軍用又は他の高信頼性用途に用いられる高性能集積回路に対して、高エネルギー・イオン化放射によって引き起されるラッチアップに対する高耐性を有するバルクＣＭＯＳ電界効果トランジスタを設計することが、益々重要になっている。高エネルギー・イオン化放射（例えば宇宙線、中性子、プロトン、アルファ線）の衝突は、その軌跡にそったホスト材料の原子のイオン化による電子・ホール対を生成し、これがラッチアップ及びシングル・イベント・アップセット（single event upset）を引き起す。宇宙用途においては集積回路を簡単に交換することができないので、ラッチアップを受け易いバルクＣＭＯＳデバイスによるチップ故障は破局的なものとなり得る。
通常、ブランケット埋込み再結合層が放射耐性を強くするために用いられてきた。連続的なブランケット再結合層は、宇宙線などのイオン化放射により引き起される事象からの電荷収集を減少させ、ラッチアップ及びシングル・イベント・アップセットに対するデバイスの感受性を減少させる。しかし、ブランケット埋込み再結合層は、電界効果トランジスタのチャネル領域を損傷させ、デバイス性能を劇的に劣化させる可能性がある。
要約すると、従来のデバイス構造体及びその製造方法のこれら及び他の欠陥を、デバイス構造体に付与される歪みの増加とソフト・エラー率の抑制を同時に可能にすることによって克服する、バルクＣＭＯＳデバイスの改善されたデバイス構造体及び製造方法が必要である。
本発明の一実施形態において、デバイス構造体は、基板の半導体材料内に画定された、第１の導電型の第１及び第２のドープ領域を含む。第３のドープ領域が、基板の半導体材料内において、第１及び第２ドープ領域の横方向の間に配置される。第３ドープ領域の半導体材料は、第１導電型とは逆の第２の導電型を有する。基板の上表面に配置されるゲート構造部は第３ドープ領域に対して垂直方向に積み重なる関係を有する。デバイス構造体は、基板の半導体材料内の第１の結晶損傷層をさらに含む。この第１結晶損傷層は、基板の半導体材料で取り囲まれた第１の複数のボイドを有する。第１ドープ領域の少なくとも一部分は、垂直方向で第１結晶損傷層と基板の上表面との間に配置される。第１結晶損傷層は、ゲート構造部の下方で横方向に有意な距離は延びない。第１及び第２ドープ領域は、電界効果トランジスタのソース及びドレインとすることができ、ゲート構造部は電界効果トランジスタのゲート電極及びゲート誘電体とすることができる。
本発明の別の実施形態において、半導体材料で構成される基板内にデバイス構造体を製造する方法が提供される。本方法は、基板の半導体材料の内部に第１導電型の第１及び第２ドープ領域を形成するステップを含み、その際、第２ドープ領域は、第１導電型とは逆の第２導電型を有する第３ドープ領域によって、第１ドープ領域から横方向に分離される。ゲート構造部は、基板の上表面に形成され、第３ドープ領域に対して垂直方向に積み重なる関係を有する。本方法は、基板の半導体材料に取り囲まれた第１の複数のボイドを形成して、第１ドープ領域の少なくとも一部分により基板の上表面から分離され且つゲート構造部の下方を横方向に有意な距離は延びない第１結晶損傷層を画定するステップをさらに含む。
添付の図面は、本明細書に組み入れられその部分を構成するものであり、本発明の種々の実施形態を示し、本発明の上記の一般的記述及び下記の実施形態の詳細な記述と共に、本発明の実施形態を説明するのに役立つ。
図１を参照すると、本発明の一実施形態によれば、浅いトレンチ分離領域１０、１２を典型とする浅いトレンチ分離領域が基板１４の内部に形成される。浅いトレンチ分離領域１０、１２は、基板１４のデバイス領域の周囲を取り囲むように接続する。浅いトレンチ分離領域１０、１２は協同して、基板１４の取り囲まれた領域内に製造される１つ又は複数のデバイスを隣接するデバイスから電気的に絶縁する。
浅いトレンチ分離領域１０、１２に含まれる誘電体材料は二酸化シリコン（ＳｉＯ２）から構成することができ、標準的な技術を用いて形成することができる。例えば、トレンチは、標準的なリソグラフィ及び異方性乾式エッチングを用いて基板１４の内部に画定し、誘電体材料、例えば熱化学気相堆積（ＣＶＤ）により堆積させた緻密化テトラエチルオルトシリケート（ＴＥＯＳ）のような酸化物又は高密度プラズマ（ＨＤＰ）酸化物で充填し、通常の化学機械研磨（ＣＭＰ）プロセスにより平坦化することができる。平坦化は、基板１４の上表面から余分な誘電体材料を除去する。
基板１４は、当業者が集積回路の形成に適すると認識する半導体材料を含む任意の適切なバルク基板とすることができる。例えば、基板１４は、（１００）結晶格子配向を有する単結晶シリコンのような、単結晶シリコン含有材料で構成されたものとすることができる。基板１４を構成する半導体材料は不純物で軽度にドープしてその電気的特性を変えることができる。具体的には、基板１４はｎ型不純物種で軽度にドープして最初にｎ型にすることができ、或いはｐ型不純物で軽度にドープして最初にｐ型にすることができる。浅いトレンチ分離領域１０、１２により取り囲まれたデバイス領域は井戸（ウェル）１５の中に画定され、その井戸は形成されるデバイス構造体がp型チャネル・デバイス構造体であるか又はｎ型チャネル・デバイス構造体であるかに応じてｎ型井戸又はｐ型井戸とすることができる。井戸１５は、ＣＭＯＳバルク・デバイス構造の分野の当業者には既知の、イオン注入のような技術により形成される。
ゲート誘電体層１６、ゲート導電体層１８、及びハードマスク層２０を含む層状スタックが基板１４の上表面２２に付着される。ゲート誘電体層１６は、上表面２２に直接接触し、基板１４とゲート導電体層１８の間に配置される。ゲート導電体層１８は、ゲート誘電体層に直接接触し、ハードマスク層２０とゲート誘電体層１６の間に配置される。
ゲート誘電体層１６は、それらに限定されないが、ＳｉＯ２、酸窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（Ｓｉ３Ｎ４）、例えば酸化ハフニウム（ＨｆＯ２）、酸窒化ハフニウム（ＨｆＯＮ）、又は比較的高い誘電率により特徴付けられる酸化ジリコニウム（ＺｒＯ２）のような高k誘電体、若しくはこれら及び他の誘電体材料の層状スタックを含む、任意の適切な誘電体又は絶縁材料で構成することができる。ゲート誘電体層１６は、約１ｎｍから約１０ｎｍまでの範囲の物理的な層厚を有することができる。ゲート誘電体層１６を構成する誘電体材料は、基板１４の半導体材料と反応物の熱反応、原子層堆積（ＡＬＤ）、ＣＶＤプロセス、物理気相堆積（ＰＶＤ）プロセス、又はこれら異なる堆積プロセスの組合せによって形成することができる。
ゲート導電体層１８は、金属、ドープ・ポリシリコン、金属シリサイド、又はこれらの導電性材料の層状スタックのような、ゲート誘電体層１６よりも顕著に高い導電率により特徴付けられる材料で構成される。ハードマスク層２０は、ＣＶＤプロセスのような通常の堆積プロセスにより形成されるＳｉ３Ｎ４のような誘電体材料で構成される。ハードマスク層２０を形成する誘電体材料は、基板１４を構成する材料に対して選択的にエッチングされるように選択される。異なる誘電体材料の比較的薄いパッド層（図示せず）を基板１４とハードマスク層２０の間に設けることができる。この随意のパッド層は、基板１４の上表面２２の湿式又は乾式熱酸化により成長させたＳｉＯ２で構成されることが多いが、ハードマスク層２０の内部の応力によって誘起される基板１４の半導体材料内の転位を防止するバッファ層として機能することができる。
ハードマスク層２０は、有機材料で構成されるレジスト層２４によって覆われる。レジスト層２４は、通常の塗布方法により塗布され、通常のフォトリソグラフィ及びエッチング・プロセスによってパターン付けされる。フォトリソグラフィ・プロセスは、レジスト層２４を、フォトマスクを用いて画像化放射に露光し、上表面２２にわたって分布するゲート構造部の潜像パターンを付与するステップと、露光されたレジスト内の潜像パターンを現像して、ハードマスク層２０の部分を覆うレジスト層２４の残留領域を画定するステップとを含む。パターン付けされたレジスト層２４は、続いてエッチング・プロセスによりハードマスク層２０、ゲート導電体層１８、及びゲート誘電体層１６をパターン付けするためのエッチング・マスクを画定する。
同じ参照符号が図１及びその後の製造段階におけるのと同じ構造部を示す図２を参照すると、次にゲート構造部のパターンが、異方性乾式エッチング・プロセス、例えば反応性イオン・エッチング（ＲＩＥ）プロセス又はプラズマ・エッチング・プロセスを用い、そしてパターン付けされたレジスト層２４により画定されたエッチング・マスクを用いて、レジスト層２４（図１）からハードマスク層２０に転写される。レジスト層２４がアッシング（灰化）又は溶媒剥離により除去された後、ゲート構造部のパターンは次に、別の異方性乾式エッチング・プロセス及び物理的エッチング・マスクとしてパターン付けされたハードマスク層２０を用いて、ハードマスク層２０からゲート導電体層１８及びゲート誘電体層１６（図１）に転写される。ハードマスク層２０によって覆われた関心のある領域内で、ゲート導電体層１８及びゲート誘電体層１６が無傷で残される。ハードマスク層２０がない場所ではゲート導電体層１８及びゲート誘電体層１６はエッチング除去される。
各々のゲート構造部、例えば典型的なゲート構造部３０の、結果として得られたゲート電極２６及びゲート誘電体２８は、浅いトレンチ分離領域１０、１２により取り囲まれたデバイス領域の境界の内部に位置する。ゲート構造部３０は、誘電体材料で構成される側壁スペーサ３２、３４をさらに含むことができ、これらは通常のスペーサ形成プロセスによりゲート電極２６及びゲート誘電体２８の側壁２５、２７の上に形成される。側壁スペーサ３２、３４は、電気的絶縁材料、例えばＣＶＤにより堆積させる約１０ナノメートルから約５０ナノメートルまでのＳｉ３Ｎ４の共形層を、基板１４にわたって堆積させ、次いで共形層を異方性エッチングして電気絶縁材料を水平面から優先的に除去することによって形成することができる。側壁スペーサ３２、３４内の誘電体材料の導電率は、ゲート電極２６の導電体の導電率よりも十分に小さい。スペーサ３２、３４は、ゲート電極２６の側壁２５、２７の位置を有効に延長する。本発明のある特定の実施形態においては、側壁スペーサ３２、３４は省略することができる。
同じ参照符号が図２及びその後の製造段階におけるのと同じ構造部を示す図３を参照すると、ソース及びドレイン領域、例えば典型的なソース領域３６及びドレイン領域３８が、基板１４の半導体材料をドーピングすることにより、基板１４にわたって形成される。チャネル領域３７がソース領域３６とドレイン領域３８の間に配置される。チャネル領域３７は、井戸１５の一部分であり同じ導電型を有し、ドーピング・プロセス中、上層のゲート電極２６、ゲート誘電体２８、及びハードマスク層２０により、並びに上層の注入マスク４０によって保護される。注入マスク４０はパターン付けされたレジスト層２４（図１）と同じ方法でフォトレジスト層から形成され、基板１４の上表面２２にわたってソース及びドレイン領域３６、３８のための表面領域を露出させるようにパターン付けされる。
ソース及びドレイン領域３６、３８は、一方向矢印４２により図式的に示されるように基板１４の半導体材料内に高エネルギー・イオンを注入するイオン注入プロセスを用いて画定することができる。ソース及びドレイン領域３６、３８の半導体材料の、結果として得られる導電型は、井戸１５を構成する半導体材料の導電型とは逆になる。例えば、ソース及びドレイン領域３６、３８の半導体材料はｎ型導電を有し、井戸１５の半導体材料はｐ型導電を有することができる。シリコン中の適切なｎ型ドーパントは、それらに限定されないが砒素及びリンを含む周期表のＶ族元素である。或いは、ソース及びドレイン領域３６、３８は、周期表のＩＩＩ族元素から選択される適切なｐ型不純物、例えばホウ素でドープすることができ、井戸１５の半導体材料はｎ型導電を有することができる。
イオン４２のドーズ量は、ソース及びドレイン領域３６、３８を構成する半導体材料を、デバイス設計に対して選択された適切な不純物濃度でドープするように選択される。イオン４２の運動エネルギー、並びにハードマスク層２０及び注入マスク４０の厚さは、ハードマスク層２０及び注入マスク４０内のイオン４２の深さ方向のプロファイルが、ゲート電極２６の上表面４４よりも浅くなるように選択される。ソース／ドレイン延長領域及びハロ領域（図示せず）は、傾斜イオン注入により、ゲート電極２６の側壁２５、２７の下方の基板１４の半導体材料内に設けることができる。
基板１４は、ソース及びドレイン領域３６、３８内の注入不純物を電気的に活性化し拡散するため、及び、注入によるソース及びドレイン領域３６、３８内の最初の注入損傷を修復するためにアニールすることができる。ソース及びドレイン領域３６、３８が結晶損傷層４６ａ、４６ｂの後に形成される場合には、随意にこのアニールを用いて、後述のように点欠陥と不活性気体原子を一体化して結晶損傷層４６ａ、４６ｂを形成することができる。
異なる導電型の間の正味のドーピング遷移は、ｐ−ｎ接合部、又はソース領域３６と逆ドープ井戸１５の界面３５に沿って起り、そしてｐ−ｎ接合部、又はドレイン領域３８と逆ドープ井戸１５の界面３９に沿って起る。ソース領域３６は、界面３５の横方向縁部に沿ってチャネル領域３７と交わる。ドレイン領域３８は、界面３９の横方向縁部に沿ってチャネル領域３７と交わる。ゲート電極２６のスペーサ３２及びそれぞれの側壁２５は、基板１４の上表面２２に垂直な方向において、ソース領域３６とチャネル領域３７の間の界面３５の横方向縁部に対して実質的に位置合せされる。同様にゲート電極２６のスペーサ３４及びそれぞれの対向する側壁２７は、基板１４の上表面２２に垂直な方向において、ドレイン領域３８とチャネル領域３７の間の界面３９の横方向縁部に対して実質的に位置合せされる。界面３５の水平縁部は、上表面２２に関して界面３９の水平縁部と凡そ同じ深さにあり、浅いトレンチ分離領域１０から界面３５の横方向縁部に連結する角まで延びる。界面３９の水平縁部は、浅いトレンチ分離領域１２から界面３９の横方向縁部に連結する角まで延びる。界面３５、３９の水平縁部は、ソース及びドレイン領域３６、３８と井戸１５の間のそれぞれの交差部分を定める。
同じ参照符号が図３及びその後の製造段階におけるのと同じ構造部を示す図４を参照すると、結晶損傷層４６ａ及び４６ｂが、一方向矢印４８により図式的に示されるように、基板１４内に不活性気体の高エネルギー・イオンを注入することによって形成される。高エネルギー・イオン４８を生成するのに用いられる不活性気体は、基板１４の半導体材料内に中性の不純物をもたらすように選択される。ある特定の実施形態において、イオン４８の及びそれゆえにボイド５０内の不活性気体は、例えばヘリウム又はネオンとすることができる。イオン４８の注入ドーズ量は、結晶損傷層４６ａ、４６ｂの形成を促進するように選択される。
結晶損傷層４６ａ、４６ｂは上表面２２の下方に凡そ同じ深さに配置される。結晶損傷層４６ａは浅いトレンチ領域１０から水平に延びて、界面３５の垂直縁部直前の明確な端部４７で終る。同様に、結晶損傷層４６ｂは浅いトレンチ領域１２から水平に延びて、界面３９の垂直縁部直前の明確な端部４９で終る。従って、結晶損傷層４６ａ、４６ｂは、ゲート電極２６の下方で連続性を有さず、結晶損傷層４６ａの端部４７と結晶損傷層４６ｂの端部４９との間に配置されるチャネル領域３７により、互いに分離される。
典型的な実施形態において、イオン４８の運動エネルギーは、結晶損傷層４６ａの深さがソース領域３６とチャネル領域３７の間の界面３５の水平縁部よりも浅くなるように、そして結晶損傷層４６ｂの深さがドレイン領域３８とチャネル領域３７の間の界面３９の水平縁部より浅くなるように選択される。イオン４８の運動エネルギーの選択に関連して、ハードマスク層２０及び注入マスク４０の合計の厚さは、ハードマスク層２０及び注入マスク４０内におけるイオン４８の深さプロファイルがゲート電極２６の上表面４４よりも浅くなるように選択される。
高エネルギー・イオン４８は、基板１４の上表面２２に垂直又は近垂直入射で衝突するように向けられるが、本発明はそれに限定されない。特定の実施形態において、イオン４８の軌道は、上表面２２の法線に対して意図的に傾ける又は角度を付けることができ、これが横方向に不均一なボイド分布を生ずることができる。ソース及びドレイン領域３６、３８内において、チャネル領域３７の近くに局在する、垂直に分布したボイド５０の不均一な割当てを有する領域は、チャネル領域３７内へのドーパントの横方向の拡散を遮断するように機能することができる。
高エネルギー・イオン４８は、基板１４に浸透するとき、半導体材料の組成物中の原子及び電子との散乱事象によりエネルギーを失う。電子によるエネルギー損失は比較的高エネルギーで基板１４内の浅い深さにおいて支配的であり、原子核によるエネルギー損失は比較的低エネルギーで投射された領域の近くにおいて支配的である。電子的相互作用においてイオン４８が失うエネルギーは、次にフォノンに転化し、これが半導体材料を加熱するが基板１４に恒久的な結晶損傷を殆ど又は全く生じない。核の衝突により失われたエネルギーは基板１４の標的原子をその元の格子位置から動かし、これが基板１４の格子構造に損傷を与え点欠陥を生じる。
点欠陥及び停止イオン４８からの不活性気体を含むバンドは、基板１４の上表面２２に実質的に平行な平面内で水平に延びる。この点欠陥及び停止イオン４８からの不活性気体は、それぞれ投射された領域の周りの散在範囲（range straggle）に分布する、類似の深さプロファィルを有し、これが最大イオン濃度及び最大点欠陥ピークの上表面２２からの垂直距離として計測される。本質的に全ての注入されたイオン４８は投射された領域からの散在範囲の３倍の距離内で停止するが、これは点欠陥の深さプロファィルが不活性気体原子の深さプロファィルと空間的に類似することを意味する。
次の高温での熱アニールは、別々の点欠陥及び停止イオン４８の不活性気体原子を凝集させて、結晶損傷層４６ａ、４６ｂの幅又は厚さにわたって分布するボイド５０を形成する。アニール温度及び時間によりボイド５０のサイズ及びサイズ分布を制御することができる。典型的なアニール温度は、約８００℃から約１０００℃までの範囲である。熱アニールはアルゴン（Ａｒ）又は窒素（Ｎ２）雰囲気のような非反応性環境で実施することができる。
理論により拘束されることは望まないが、固溶体中でのボイド５０の形成は、オストワルド熟成として知られる、熱力学的に駆動された自発的プロセスによって起ると考えられる。停止イオン４８からの不活性気体原子が基板１４の半導体材料から凝結（precipitate）するとき、エネルギー要因により、大きな凝結体が、そのサイズが収縮するより小さな凝結体からの点欠陥及び気体原子を引き寄せて成長する。凝集を促進する高温アニールは、ボイド５０から不活性気体を漏れ出させてボイド５０が不活性気体で満たされないようにする可能性がある。勿論、結晶損傷層４６ａ、４６ｂ内のボイド５０の一部は不活性気体で満たされない可能性があり、ボイド５０の残りの部分は不活性気体で少なくとも部分的に満たされる可能性がある。
イオンのドーズ量、運動エネルギー、及び注入角度、並びに熱処理条件の選択は、結晶損傷層４６ａ、４６ｂ内のボイド５０の密度及びサイズに対する高度な制御をもたらす。ボイド５０のサイズは、典型的には、平均値又は中央値近くの中心及び標準偏差を有する分布である。ボイド５０は、約１０ナノメートル（ｎｍ）から約５０ｎｍまでの範囲に中央値サイズを有する比較的小さなものにすることができる。或いは、形成条件に依存して、ボイド５０は５００ｎｍ又はそれ以上にも大きな中央値サイズを有する比較的大きなものにすることができる。
結晶損傷層４６ａ、４６ｂは基板１４の結晶構造を崩壊させて実質的に非単結晶又はアモルファスとなる。結晶損傷層４６ａ、４６ｂは基板１４内で深さ的に局在化し、これは注入イオン４８のバルク濃度に関する深さプロファィルを反映する。ソース及びドレイン領域３６、３８は、結晶損傷層４６ａ、４６ｂの深さと基板１４の上表面２２との間では実質的に単結晶半導体材料のままにとどまる。ソース及びドレイン領域３６、３８のこれらの部分は、注入プロセス中に実質的に変化せず、同様にチャネル領域３７及び井戸１５のゲート構造部３０直下の部分はイオン４８の注入中に変化しない。チャネル領域３７及び井戸１５のゲート構造部３０直下の部分はまた、イオン４２の注入の間マスクされる（図３）。
結晶損傷層４６ａ、４６ｂはそれぞれ、結晶損傷層４６ａ、４６ｂの横方向の広がりをソース及びドレイン領域３６、３８に対して概ね垂直に自己整合させる注入マスク４０により、横方向に局所化される。同じ注入マスク４０が、ソース及びドレイン領域３６、３８及び結晶損傷層４６ａ、４６ｂの注入に用いられ、これが自己整合をもたらす。結晶損傷層４６ａ、４６ｂは、ゲート電極２６及びゲート誘電体２８の下にある井戸１５の内部には存在せず、これがボイド５０による結晶損傷の不連続性を生ずる。
ソース及びドレイン領域３６、３８の形成のため、及び結晶損傷層４６ａ、４６ｂの形成のための注入マスク４０が共通であるために、本発明の種々の実施形態は、標準ＣＭＯＳデバイス・プロセスに、最小のプロセス変更により、そして追加のマスキング・ステップなしに容易に組み込むことができる。本発明の代替の実施形態において、イオン４２を注入して基板１４の井戸１５内にソース及びドレイン領域３６、３８を形成する前に、イオン４８を注入して結晶損傷層４６ａ、４６ｂを形成することができる。
理論により限定されることは望まないが、結晶損傷層４６ａ、４６ｂを、ソース及びドレイン領域３６、３８の内部で上表面２２と界面３５、３９の水平縁部との間の深さに配置することは、基板１４内の結晶損傷層４６ａ、４６ｂがソース及びドレイン領域３６、３８の外部で基板１４内のより深い位置にある場合に比べて、ソース及びドレイン領域内の歪みを最適化するのに効果的であり得る。結晶損傷層４６ａ、４６ｂを界面３５、３９の水平縁部と一致する深さに配置することは、接合部漏れ(リーク)が増加する可能性があるのでデバイス構造体６５に対して最適ではない。
一実施形態において、結晶損傷層４６ａ、４６ｂは、デバイス構造体６５の動作中にゲート電極２６に制御電圧が印加されるときに現れる空乏層の外部に配置される。通常ドレイン領域の近くで最大となる空乏層の断面積、及び空乏層の幾何学的形状は、ゲート電極２６に印加される制御電圧の大きさによって調節され、これがデバイス構造体６５の出力電流を操作する。結晶損傷層４６ａ、４６ｂと空乏層の間のこの深さ関係は、デバイス構造体６５の漏れ電流に対する結晶損傷層４６ａ、４６ｂの影響を制限することができる。
同じ参照符号が図４におけると同じ構造部を示す図５に示すように、代替の実施形態によれば、イオン４８の運動エネルギーは、結晶損傷層４６ａ、４６ｂが、基板１４の上表面２２に対して、図４におけるよりも深い位置に配置されるように選択することができる。より具体的には、イオンの運動エネルギーの適切な選択により、結晶損傷層４６ａはソース領域３６の界面３５の水平縁部よりも深い位置に配置することができる。結晶損傷層４６ｂもまた、ドレイン領域３８の界面３９の水平縁部よりも深い位置に配置することができる。図示した実施形態において、結晶損傷層４６ａ、４６ｂは井戸１５の内部で界面３５、３９の水平縁部よりも深い位置に配置される。しかし、結晶損傷層４６ａ、４６ｂは、井戸１５の半導体材料の介在部分により、依然として相互に分離されるので、結晶損傷層４６ａ、４６ｂは不連続である。
理論により限定されることは望まないが、結晶損傷層４６ａ、４６ｂを、基板１４内で、ソース及びドレイン領域３６、３８の界面３５、３９の水平縁部よりも深い位置に配置することは、イオン化放射によるソフト・エラー率（ＳＥＲ）の抑制を最適化するのに効果的であり得る。具体的には、結晶損傷層４６ａ、４６ｂを構成するボイド５０が強力な再結合中心として機能し、これが集合的に動作して、デバイス構造体６５を通り抜ける宇宙線のようなイオン化放射の軌跡に沿って形成される電子・ホール対から生じる電荷のドレイン領域３８による収集を減少させる。
同じ参照符号が図４におけると同じ構造部を示す図６に示すように、代替の実施形態によれば、付加的な結晶損傷層５２ａ、５２ｂ及び結晶損傷層５４ａ、５４ｂを基板１４内の異なる深さに形成することができる。結晶損傷層５２ａ、５２ｂ及び結晶損傷層５４ａ、５４ｂのそれぞれの組みは、結晶損傷層４６ａ、４６ｂに類似するが異なる深さに配置される。典型的な別の実施形態において、結晶損傷層５２ａ、５４ａは結晶損傷層４６ａよりも深く、ソース領域３６の下方に配置され、結晶損傷層５２ａは結晶損傷層５４ａよりも浅い位置に配置される。同様に、結晶損傷層５２ｂ、５４ｂは結晶損傷層４６ｂよりも深く、ドレイン領域３８の下方に配置され、結晶損傷層５２ｂは結晶損傷層５４ｂと結晶損傷層４６ｂの間に配置される。
別の代替の実施形態において、結晶損傷層５４ａ、５４ｂをデバイス構造から削除して、ソース及びドレイン領域３６、３８内に含まれる結晶損傷層４６ａ、４６ｂと、上表面２２からソース及びドレイン領域３６、３８により分離される結晶損傷層５２ａ、５２ｂとだけが存在するようにすることができる。或いは、結晶損傷層の付加的な組み（図示せず）を、結晶損傷層４６ａ、４６ｂ、５２ａ、５２ｂ、５４ａ、５４ｂを含むデバイス構造に加えることができる。
結晶損傷層５２ａ、５２ｂ及び結晶損傷層５４ａ、５４ｂ、並びに結晶損傷層４６ａ、４６ｂ対する、基板１４の上表面２２からの異なる深さは、異なるイオン注入プロセスの各々に対する独自のイオン運動エネルギーを選択することによって生ずることができる。結晶損傷層４６ａ、４６ｂ、結晶損傷層５２ａ、５２ｂ、及び結晶損傷層５４ａ、５４ｂの異なる組みに対するイオン・ドーズ量及びアニール温度は、密度及びサイズのようなボイド５０、５３、５５の特性を設計するように選択することもできる。典型的な実施形態において、結晶損傷層５４ａ、５４ｂ内のボイド５５のサイズは、結晶損傷層５２ａ、５２ｂ内のボイド５３のサイズよりも小さく、このボイド５３のサイズは結晶損傷層４６ａ、４６ｂ内のボイド５０のサイズよりも小さい。結晶損傷層５２ａ、５２ｂは、井戸１５の半導体材料の介在部分により連続せず互いに分離される。同様に、結晶損傷層５４ａ、５４ｂは、井戸１５の半導体材料の別の介在部分により連続性を欠いて互いに隔てられる。
これらの図５、図６の代替の実施形態においても、ソース及びドレイン領域３６、３８の形成のため、及び結晶損傷層４６ａ、４６ｂ、５２ａ、５２ｂ、５４ａ、５４ｂの形成のための注入マスク４０の共通性は、異なる運動エネルギーにおける多数の連続的自己整合注入を標準的ＣＭＯＳデバイス・プロセスに容易に組み込むことを可能にする。この組み込みは最小のプロセス変更により、そして付加的なマスキング・ステップなしに可能である。理論により限定されることは望まないが、結晶損傷層４６ａ、４６ｂをソース及びドレイン領域３６、３８内で比較的浅い位置に配置すること、並びに、結晶損傷層５２ａ、５２ｂ、及び結晶損傷層５４ａ、５４ｂを基板１４内でソース及びドレイン領域３６、３８よりも深い位置に配置することは、ソース及びドレイン領域３６、３８内の歪み及びＳＥＲ抑制を同時に最適化するのに効果的であり得る。
同じ参照符号が図４及びその後の製造段階におけると同じ構造部を示す図７を参照すると、注入マスク４０及びハードマスク層２０（図４）は、それぞれ、例えば溶媒及び湿式化学エッチングにより基板１４の上表面２２から除去される。ゲート電極２６、ゲート誘電体２８、ソース及びドレイン領域３６、３８、及びチャネル領域３７がデバイス構造体６５を構成し、この構造体はさらに結晶損傷層４６ａ、４６ｂを含む。ゲート誘電体２８はゲート電極２６をチャネル領域３７から分離させ、その結果ゲート電極２６は基板１４と直接電気的に接触しない。チャネル領域３７は、ソース及びドレイン領域３６、３８が形成される際に保護される井戸１５の部分を構成するが、一方の側面にソース領域３６が横に並び、反対の側面にドレイン領域３８が横に並ぶ。典型的な実施形態において、チャネル領域３７はソース及びドレイン領域３６、３８と接する。
一実施形態において、デバイス構造体６５は、井戸１５がｐ型井戸であり、チャネル領域３７がｐ型井戸内に画定され、ソース及びドレイン領域３６、３８がｎ型にドープされた基板１４の半導体材料からなる、ｎ型チャネル電界効果トランジスタとすることができる。或いは、デバイス構造体６５は、井戸１５がｎ型井戸であり、チャネル領域３７がｎ型井戸内に画定され、ソース及びドレイン領域３６、３８がｐ型にドープされた基板１４の半導体材料からなる、ｐ型チャネル電界効果トランジスタとすることができる。一実施形態において、ｐ型チャネル電界効果トランジスタのデバイス構造体６５、及びｎ型チャネル電界効果トランジスタのデバイス構造体６５を基板１４の上に製造して当業者には既知であるようにＣＭＯＳペアを形成することができる。
結晶損傷層４６ａ内のボイド５０により引き起こされるソース領域３６の体積膨張、及び結晶損傷層４６ｂ内のボイド５０により引き起こされるドレイン領域３８の体積膨張は、ソース及びドレイン領域３６、３８内の半導体材料に力を加え、これがチャネル領域に伝達される。圧縮性応力がデバイス構造体６５のソース及びドレイン領域３６、３８からチャネル領域３７に伝達される。デバイス構造体６５がｐ型チャネル電界効果トランジスタである場合、圧縮応力は数メガパスカルにもなる可能性があり、チャネル領域３７に加えられてホール移動度を向上させるように作用し、従って、デバイスの速度及び性能を向上させるように作用する。ボイド５０の特性は、結晶損傷層４６ａ、４６ｂからチャネル領域３７に伝達される圧縮性応力の大きさを調整するように設計することができる。
自己整合プロセスは、結晶損傷層４６ａ、４６ｂをソース及びドレイン領域３６、３８の下方にだけ、そしてゲート構造部３０の下方の井戸１５への実質的な横方向の侵食なしに形成する。その結果、デバイス構造体６５のチャネル領域３７への結晶損傷の影響は、基板１４に埋め込まれた連続的な損傷層を設ける従来の手法に比べると、最小になる。勿論、横方向の散在範囲及び他の物理的現象が、チャネル領域３７又はより一般的にはゲート構造部３０の直下の井戸１５の部分内に結晶損傷層４６ａ、４６ｂを短距離だけ浸透させる。いずれにしても、結晶損傷層４６ａ、４６ｂは、ゲート電極２６及びゲート誘電体２８によって定められるゲート構造部の下方で横方向に有意な距離(significant distance)を延長することはなく、その結果、結晶損傷層４６ａ、４６ｂはゲート構造部３０の下方で如何なる型の連続性も有しない。
結晶損傷層４６ａ、４６ｂを構成するボイド５０はまた、金属ゲッタリング及び局所的なキャリア寿命制御に効果的な中間バンド・ギャップ・トラップを有益に与えることができる。さらに、結晶損傷層４６ａ、４６ｂは、限定的なドービング濃度を有する浅い接合部により特徴付けられるデバイス構造体６５に深刻な問題を起す可能性のある、ソース及びドレイン領域３６、３８からのドーパントの拡散流出を削減又は防止するのに有効であり得る。結晶損傷層４６ａ、４６ｂの存在により軽減されなければ、ドーパントの拡散流出は、実際に浅い接合部を形成する機能に下限を定める。イオン４８の斜め注入は、ボイド５０に横方向に不均一な分布をもたせることができる。ソース及びドレイン領域３６、３８の内部の全体的なドーピング濃度を維持することにより、拡散を防ぎドーパント損失を軽減するための結晶損傷層４６ａ、４６ｂが存在するので、浅い接合部のデバイス構造体においてデバイス性能を向上させることができる。
導電層５６、５８は、それぞれ、基板１４の上表面２２の近くでソース及びドレイン領域３６、３８の内部に形成される。導電層５６、５８は、当業者には周知の従来のシリサイド化プロセスにより形成されるシリサイド材料で構成することができる。局所相互接続（Ｍ１）メタライゼーション層のための誘電体層６０が基板１４の上表面２２の上に加えられる。誘電体層６０の内部に形成されるコンタクト６２、６４、６６は、ゲート電極２６に、並びにソース及びドレイン領域３６、３８の上の導電層５６、５８に電気的に結合される。次に、標準的な加工プロセスが続くが、それには層間誘電体層及び導電性ビアの形成、並びに、コンタクト６２、６４、６６及び付加的なデバイス構造体６５に対する他の類似のコンタクトと結合された後工程（ＢＥＯＬ）配線構造部の上部メタライゼーション・レベル（Ｍ２レベル、Ｍ３レベルなど）に含まれるメタライゼーションの形成が含まれる。
本明細書において、「垂直」、「水平」などの用語は、例証として、しかし限定的にではなく、基準フレームを確立するために用いられる。本明細書で用いられる用語「水平」は、実際の３次元空間的配向とは無関係に、半導体基板の通常の平面に平行な平面として定義される。用語「垂直」は今定義した水平に垂直な方向を指す。「の上に」、「上方に」、「下方に」、「側に」（「側壁」におけるような）、「上部に」、「下部に」、「の上方に」「真下に」、及び「下に」のような用語は水平平面に対して定義される。種々の他の基準フレームを用いて、本発明の趣旨及び範囲から逸脱せずに本発明を説明することができることを理解されたい。また本発明の構造部は図面中で必ずしも一定の尺度で示されてはいないことを理解されたい。さらに、用語「含む」、「有している」、「有する」、「伴う」又はそれらの変形体が詳細な説明又は請求項において用いられる範囲において、それらの用語は用語「含んでいる（comprising）」と同様に包括的であることが意図されている。
層、領域又は基板のような要素が別の要素の「上に」又は「上方に」あると記述される場合、その要素は他の要素の直接上に又は上方にあることができ、或いは介在要素があっても良いことを理解されたい。反対に、要素が他の要素の「直接上に」又は「直接上方に」あると記述される場合は、介在要素は存在しない。また要素が別の要素に「接続される」又は「結合される」と記述される場合、その要素は他の要素に直接接続又は直接結合されることができ、或いは介在要素が存在しても良いことを理解されたい。反対に、要素が別の要素に「直接接続される」又は「直接結合される」と記述される場合は、介在要素は存在しない。
本明細書において構造体の製造は、製造段階及びステップの特定の順序によって説明された。しかし、順序は説明されたのとは異なっても良いことを理解されたい。例えば、２つ又はそれ以上の製造ステップの順序は、示した順序に関して交換することができる。さらに２つ又はそれ以上の製造ステップは、同時に又は部分的に同時に実施することができる。さらに、種々の製造ステップを削除することができ、他の製造ステップを加えることができる。全てのそのような変形体は本発明の範囲に入ることを理解されたい。また本発明の構造部は、図面中で必ずしも一定の尺度で示されてはいないことを理解されたい。
本明細書で用いられる用語は、特定の実施形態を説明するためだけのものであり、本発明を限定することを意図したものではない。本明細書で用いられる単数形「１つの（a）」、「１つの（an）」、及び「その（the）」は、そうでないことを文脈が明確に示さない限り、同様に複数形を含むことが意図されている。さらに、用語「含む（comprises）」及び／又は「含んでいる（comprising）」は本明細書で用いられるとき、記述された構造部、完全体、ステップ、操作、要素、及び／又はコンポーネントの存在を指定するが、１つ又は複数の他の構造部、完全体、ステップ、操作、要素、コンポーネント、及び／又はそれらの群を除外しないことを理解されたい。
添付の特許請求の範囲における、対応する構造体、材料、動作、及び全ての手段又はステップ及び機能要素の等価物は、具体的に請求された他の請求要素と組み合せてその機能を実施するための任意の構造体、材料、又は動作を含むことが意図されている。本発明の説明は、例証及び説明のために示されたものであり、網羅的であること又は本発明を開示された形態に限定することを意図したものではない。当業者には、本発明の範囲及び趣旨から逸脱することなしに多くの修正及び改変が明白となるであろう。実施形態は、本発明の原理及びその実際的な用途を最も良く説明するため、及び、当業者が特定の企図された用途に適するように種々の修正を加えた種々の実施形態に関して本発明を理解することを可能にするために選択され記述された。
本発明の一実施形態によるデバイス構造体に関する製造プロセスの連続的な段階における、基板の一部分の概略的断面図である。 本発明の一実施形態によるデバイス構造体に関する製造プロセスの連続的な段階における、基板の一部分の概略的断面図である。 本発明の一実施形態によるデバイス構造体に関する製造プロセスの連続的な段階における、基板の一部分の概略的断面図である。 本発明の一実施形態によるデバイス構造体に関する製造プロセスの連続的な段階における、基板の一部分の概略的断面図である。 本発明の別の実施形態によるデバイス構造体の図４に類似した概略的断面図である。 本発明の別の実施形態によるデバイス構造体の図４に類似した概略的断面図である。 本発明の一実施形態によるデバイス構造体に関する製造プロセスの連続的な段階における、基板の一部分の概略的断面図である。
符号の説明
１０、１２：浅いトレンチ分離領域
１４：基板
１５：井戸（ウェル）
１６：ゲート誘電体層
１８：ゲート導電体層
２０：ハードマスク層
２２：基板１４の上表面
２４：レジスト層
２５、２７：ゲート電極２６の側壁
２６：ゲート電極
２８：ゲート誘電体
３０：ゲート構造部
３２、３４：側壁スペーサ
３５、３９：接合部（界面）
３６：ソース領域
３７：チャネル領域
３８：ドレイン領域
４０：注入マスク
４２、４８：イオン（一方向矢印）
４４：ゲート電極２６の上表面
４６ａ、４６ｂ、５２ａ、５２ｂ、５４ａ、５４ｂ：結晶損傷層
４７、４９：結晶損傷層の端部
５０、５３、５５：ボイド
５６、５８：導電層
６０：誘電体層
６２、６４、６６：コンタクト
６５：デバイス構造体

Claims (5)

  1. 上表面を有する半導体材料の基板の内部に形成されるデバイス構造体であって、
    前記基板の前記半導体材料内に画定された、第１導電型の第１ドープ領域と、
    前記基板の前記半導体材料内に画定された、前記第１導電型の第２ドープ領域と、
    前記第１ドープ領域および前記第２ドープ領域は、前記基板の前記半導体材料内に画定された前記第１導電型とは逆の第２導電型を有する第３ドープ領域内に配置されており、
    前記基板の前記上表面の上にあり、前記第１ドープ領域と前記第２ドープ領域の間に形成された前記第３ドープ領域のチャネル領域と垂直方向に重なる関係にあるゲート構造部と、
    前記基板の前記半導体材料の内部にあり、前記上表面と平行に延び、前記基板の前記半導体材料によって取り囲まれた不活性気体を含む複数のボイドを含んだ第１および第２結晶損傷層と、を備え、
    前記第１結晶損傷層は、前記第１ドープ領域および前記第２ドープ領域の内部に配置され、前記第２結晶損傷層は、前記第１ドープ領域および前記第２ドープ領域よりも深い前記第１ドープ領域および前記第２ドープ領域下部の位置に配置され、
    前記第１および第２結晶損傷層は前記ゲート構造部の下方を横方向に有意な距離は延びず、かつ前記ゲート構造の下方で連続性を有しておらず、
    前記第２導電型はｐ型の導電性であり、従って前記第３ドープ領域内の前記半導体材料はｐ型導電性を有し、前記第１結晶損傷層は圧縮性応力を前記第３ドープ領域の前記チャネル領域に効果的に伝達し、かつ前記第２結晶損傷層は、前記基板を通り抜けるイオン化放射により生成する電荷キャリアを収集し、それにより前記第１ドープ領域への前記電荷キャリアの移動を効果的に防ぐ再結合中心を含み、前記第２結晶損傷層により、ソフト・エラー率を抑制する、デバイス構造体。
  2. 前記第１および第２結晶損傷層の前記チャネル領域側の端部は、前記第１ドープ領域および第２ドープ領域の前記チャネル領域側の端部と概ね一致した関係を有する、請求項１に記載のデバイス構造体。
  3. 前記第１ドープ領域は電界効果トランジスタのドレインであり、前記第２ドープ領域は前記電界効果トランジスタのソースであり、前記ゲート構造部は、ゲート電極と、該ゲート電極を前記基板の前記上表面から分離するゲート誘電体層とを含む、請求項１に記載のデバイス構造体。
  4. 前記第１結晶損傷層は、前記基板を通り抜けるイオン化放射により生成する電荷キャリアを収集し、それにより前記第１ドープ領域への前記電荷キャリアの移動を効果的に防ぐ再結合中心を含む、請求項１に記載のデバイス構造体。
  5. 前記第１ドープ領域と前記第３ドープ領域はｐ−ｎ接合部で界面を形成し、前記第１結晶損傷層の前記チャネル領域側の終端部は前記ｐ−ｎ接合部と概ね横方向で一致している、請求項１に記載のデバイス構造体。
JP2008287315A 2008-07-24 2008-11-10 自己整合損傷層を有するデバイス構造体 Expired - Fee Related JP4782821B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/178,766 US7795679B2 (en) 2008-07-24 2008-07-24 Device structures with a self-aligned damage layer and methods for forming such device structures
US12/178766 2008-07-24

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011001856A Division JP5385926B2 (ja) 2008-07-24 2011-01-07 自己整合損傷層を有するデバイス構造体の形成方法

Publications (2)

Publication Number Publication Date
JP2010034488A JP2010034488A (ja) 2010-02-12
JP4782821B2 true JP4782821B2 (ja) 2011-09-28

Family

ID=40578806

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2008287315A Expired - Fee Related JP4782821B2 (ja) 2008-07-24 2008-11-10 自己整合損傷層を有するデバイス構造体
JP2011001856A Expired - Fee Related JP5385926B2 (ja) 2008-07-24 2011-01-07 自己整合損傷層を有するデバイス構造体の形成方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2011001856A Expired - Fee Related JP5385926B2 (ja) 2008-07-24 2011-01-07 自己整合損傷層を有するデバイス構造体の形成方法

Country Status (5)

Country Link
US (1) US7795679B2 (ja)
EP (1) EP2148372B1 (ja)
JP (2) JP4782821B2 (ja)
CN (1) CN101635312B (ja)
AT (1) ATE514189T1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102005414B (zh) * 2009-08-28 2012-12-12 中芯国际集成电路制造(上海)有限公司 Cmos图像传感器像素、制造方法及图像捕获设备
US10128115B2 (en) * 2010-02-26 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming ultra-shallow junctions in semiconductor devices
CN102468164B (zh) * 2010-10-29 2014-10-08 中国科学院微电子研究所 晶体管及其制造方法
JP2014056881A (ja) * 2012-09-11 2014-03-27 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US9721853B2 (en) * 2013-03-13 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for forming a semiconductor device
CN105448913A (zh) * 2014-06-23 2016-03-30 中芯国际集成电路制造(上海)有限公司 Cmos器件及其形成方法
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
CN106486376A (zh) * 2015-08-31 2017-03-08 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其制作方法
JP6611532B2 (ja) * 2015-09-17 2019-11-27 ローム株式会社 半導体装置および半導体装置の製造方法
CN107492487B (zh) * 2016-06-13 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US11133227B2 (en) * 2018-12-20 2021-09-28 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Semiconductor device having active region and method for fabricating the same
US11164867B2 (en) * 2019-08-07 2021-11-02 Globalfoundries U.S. Inc. Fin-type field-effect transistors over one or more buried polycrystalline layers
US11315825B2 (en) 2019-08-28 2022-04-26 Globalfoundries U.S. Inc. Semiconductor structures including stacked depleted and high resistivity regions
US11860417B2 (en) * 2019-09-09 2024-01-02 Cisco Technology, Inc. Precision spacing control for optical waveguides

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4766482A (en) 1986-12-09 1988-08-23 General Electric Company Semiconductor device and method of making the same
EP0694960B1 (en) 1994-07-25 2002-07-03 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Process for the localized reduction of the lifetime of charge carriers
JPH1167682A (ja) 1997-08-08 1999-03-09 Mitsubishi Electric Corp 半導体装置の製造方法
JP3211773B2 (ja) 1998-06-26 2001-09-25 日本電気株式会社 半導体装置およびその製造方法
US6228694B1 (en) * 1999-06-28 2001-05-08 Intel Corporation Method of increasing the mobility of MOS transistors by use of localized stress regions
US6362082B1 (en) 1999-06-28 2002-03-26 Intel Corporation Methodology for control of short channel effects in MOS transistors
KR20040007025A (ko) * 2002-07-16 2004-01-24 주식회사 하이닉스반도체 반도체 웨이퍼 제조 방법
US6828632B2 (en) 2002-07-18 2004-12-07 Micron Technology, Inc. Stable PD-SOI devices and methods
US7022544B2 (en) 2002-12-18 2006-04-04 International Business Machines Corporation High speed photodiode with a barrier layer for blocking or eliminating slow photonic carriers and method for forming same
US6803270B2 (en) * 2003-02-21 2004-10-12 International Business Machines Corporation CMOS performance enhancement using localized voids and extended defects
TWI239105B (en) * 2004-05-18 2005-09-01 Ind Tech Res Inst Method of fabricating compressive strained silicon by ion implantation and transistor fabricated thereby
JP2008518476A (ja) 2004-10-29 2008-05-29 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 異なるように歪ませた歪みチャネル領域を有する半導体領域を含む、半導体デバイスおよびその製造方法
US7432553B2 (en) * 2005-01-19 2008-10-07 International Business Machines Corporation Structure and method to optimize strain in CMOSFETs
US20070158779A1 (en) 2006-01-12 2007-07-12 International Business Machines Corporation Methods and semiconductor structures for latch-up suppression using a buried damage layer

Also Published As

Publication number Publication date
CN101635312B (zh) 2012-05-16
US7795679B2 (en) 2010-09-14
ATE514189T1 (de) 2011-07-15
EP2148372A1 (en) 2010-01-27
JP2011097082A (ja) 2011-05-12
EP2148372B1 (en) 2011-06-22
JP5385926B2 (ja) 2014-01-08
CN101635312A (zh) 2010-01-27
US20100019330A1 (en) 2010-01-28
JP2010034488A (ja) 2010-02-12

Similar Documents

Publication Publication Date Title
JP4782821B2 (ja) 自己整合損傷層を有するデバイス構造体
US8557692B2 (en) FinFET LDD and source drain implant technique
US8513106B2 (en) Pseudo butted junction structure for back plane connection
TWI382536B (zh) 低雜訊電晶體及其製法
US7265011B2 (en) Method of manufacturing a transistor
JP2012079746A (ja) 半導体装置及びその製造方法
US8466030B2 (en) Semiconductor device and fabricating method thereof
KR100596444B1 (ko) 반도체 소자 및 그의 제조방법
CN108573873B (zh) 半导体器件的制造方法
WO2013139063A1 (zh) 一种半导体结构及其制造方法
US7402478B2 (en) Method of fabricating dual gate electrode of CMOS semiconductor device
US20140021552A1 (en) Strain Adjustment in the Formation of MOS Devices
JP2012028562A (ja) 半導体装置の製造方法
JP5205779B2 (ja) 半導体装置の製造方法および半導体装置
JP2005026661A (ja) リフレッシュタイムを改善させた半導体素子の製造方法
US20050153498A1 (en) Method of manufacturing p-channel MOS transistor and CMOS transistor
JP2012038749A (ja) 半導体装置およびその製造方法
KR100247816B1 (ko) 반도체장치의 제조방법
CN111354682B (zh) 制造半导体器件的方法
WO2016168994A1 (zh) 隧穿晶体管及隧穿晶体管的制备方法
JP2004214440A (ja) 半導体装置の製造方法
KR100546124B1 (ko) 반도체소자의 트랜지스터 형성방법
CN107919368A (zh) 一种半导体器件及其制造方法、电子装置
WO2010029681A1 (ja) 半導体装置及びその製造方法
KR100572210B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100406

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100616

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100914

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110107

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110601

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110621

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20110621

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110707

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140715

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees