CN105448913A - Cmos器件及其形成方法 - Google Patents

Abstract

本申请公开了一种CMOS器件及其形成方法。该CMOS器件包括STI结构和位于相邻STI结构之间的阱区结构，其中阱区结构包括掺杂区和防扩散区，掺杂区设置在衬底中，防扩散区设置在掺杂区与衬底的非掺杂区之间，将掺杂区和非掺杂区至少部分地隔离开。上述CMOS器件的阱区结构中，在掺杂区的下方增加了防扩散区。在后续的掺杂过程及器件的通电使用过程中，这层预先形成的防扩散区能够阻碍掺杂离子的运动，防止掺杂离子由预定的阱区区域向衬底扩散移动。基于掺杂离子由阱区向衬底的扩散移动受到限制，掺杂离子向衬底的泄漏量就会相应减少。而在后期的使用过程中，较少的泄漏量就有利于避免阱区与衬底间、甚至是不同的阱区间出现隧穿效应，进而减少CMOS器件中的漏电流，使器件具有较高的使用性能。

Description

CMOS器件及其形成方法

技术领域

本发明涉及半导体制造领域，具体而言，涉及一种CMOS器件及其形成方法。

背景技术

随着半导体技术的发展，要求CMOS器件的尺寸不断缩小，相应地，对高密度、高性能大规模集成电路的需求也越来越多。在众多的CMOS器件中，互补金属氧化物(CMOS)器件作为先进的逻辑集成电路，已成为集成电路发展的主流。

CMOS器件的综合性能受多种因素的影响，其中，阱区的质量和性能是这些影响因素的其中之一。现有的CMOS器件的阱区主要通过高能离子注入形成，且离子注入时，经常采用垂直注入的方式(即0°倾斜角/0°扭转角)。然而，这种高能垂直注入的方式很容易引起阱区不均衡的问题，使阱区中心的掺杂深度高于阱区外缘的掺杂深度。同时，因注入(掺杂)离子具有较高能量，且通电使用的过程中会给予这些离子一定的热运动能力，使得注入离子容易向衬底中扩散，超出预定的阱区区域。这就使得阱区底部容易出现隧穿效应，产生漏电流，从而降低整个CMOS器件的使用性能。

发明内容

本发明旨在提供一种CMOS器件及其形成方法，以解决现有技术中CMOS器件中阱区结构易产生漏电流的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种CMOS器件，包括STI结构和位于相邻STI结构之间的阱区结构，该阱区结构包括掺杂区和防扩散区，掺杂区设置在衬底中，防扩散区设置在掺杂区与衬底的非掺杂区之间，将掺杂区和非掺杂区至少部分地隔离开。

进一步地，上述防扩散区位于阱区结构的底部。

进一步地，上述防扩散区的厚度为

进一步地，上述防扩散区是通过向衬底中引入防扩散离子形成。

进一步地，上述防扩散离子的半径大于衬底的原子的半径。

进一步地，上述防扩散离子为惰性元素的离子。

进一步地，上述防扩散离子为氩离子、氪离子或氙离子，优选为氙离子。

进一步地，上述掺杂区是通过向衬底中掺杂N型元素或P型元素形成的。

进一步地，上述N型元素为磷或砷，P型元素为硼或铟。

根据本申请的另一方面，还提供了一种CMOS器件的形成方法，包括在相邻的STI结构之间形成阱区结构的步骤，该步骤包括：

向衬底上相邻STI结构之间的区域与衬底的非掺杂区之间的至少部分区域引入防扩散离子，形成将掺杂区和非掺杂区至少部分隔离的防扩散区；掺杂防扩散区上方的区域，形成掺杂区，进而形成阱区结构。

进一步地，形成防扩散区的步骤中，向衬底上欲形成阱区的区域的底部引入防扩散离子，以形成防扩散区。

进一步地，形成防扩散区的步骤包括：采用离子注入的方式，向衬底上欲形成阱区的区域中与衬底相接触的部分边缘处注入防扩散离子，形成防扩散区。

进一步地，采用离子注入的方法形成防扩散区时，防扩散离子的注入能量为500～50000ev，注入剂量为2×10¹²～1×10¹³cm^-2。

进一步地，形成掺杂区的步骤中，采用离子注入的方式掺杂防扩散区上方的区域。

进一步地，形成掺杂区的步骤中，采用垂直离子注入的方式掺杂形成掺杂区。

应用本发明的CMOS器件及其形成方法，该CMOS器件中，在阱区结构的掺杂区的下方增加了一层防扩散区。在后续的掺杂过程及器件的通电使用过程中，这层预先形成的防扩散区能够阻碍掺杂离子的运动，防止掺杂离子由预定的阱区区域向衬底扩散移动。基于掺杂离子由阱区向衬底的扩散移动受到限制，掺杂离子向衬底的泄漏量就会相应减少。而在后期的使用过程中，较少的泄漏量就有利于避免阱区结构与衬底间、甚至是不同的阱区结构间出现隧穿效应，进而减少CMOS器件中的漏电流，使器件具有较高的使用性能。

附图说明

构成本申请的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了本申请一种实施方式中CMOS器件阱区结构的结构示意图；

图2示出了本申请一种实施方式中CMOS器件阱区结构的微观结构示意图；

图3示出了本申请一种实施方式中形成CMOS器件时，在相邻的STI结构之间形成阱区结构的方法的工艺流程示意图；

图4至图6示出了一种实施方式中CMOS器件阱区结构的制作方法各步骤所形成的基体剖面示意图；

图4示出了形成有STI结构的衬底的剖面示意图；

图5示出了在图4所示的衬底上形成防扩散区后的基体的剖面示意图；

图6示出了在图5所示的防扩散区上方形成掺杂区后的基体的剖面示意图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

正如背景技术部分所介绍的，现有的CMOS器件的阱区中，掺杂离子易向衬底扩散，使得阱区易存在隧穿效应，产生漏电流的问题。为解决这一问题，本申请申请人提供了一种CMOS器件，包括STI结构110和位于相邻STI结构110之间的阱区结构，如图1所示，阱区结构120包括掺杂区122和防扩散区121，掺杂区122设置在衬底100中，防扩散区121设置在掺杂区122与衬底100的非掺杂区之间，将掺杂区122和非掺杂区至少部分地隔离开。

本申请上述阱区结构120中，在阱区结构120的掺杂区122的下方增加了一层防扩散区121。在后续的掺杂过程及器件的通电使用过程中，即使掺杂区122中的掺杂离子因电场的作用具备了一定的扩散活性，由于这层预先形成的防扩散区121中的防扩散离子占据了衬底原子之间的空隙，也能够阻碍掺杂离子向下运动，从而有利于防止掺杂离子由阱区结构120区域向衬底扩散移动。基于掺杂离子由阱区结构120向衬底100的扩散移动受到限制，掺杂离子向衬底100的泄漏量就会相应减少。而在后期的使用过程中，较少的泄漏量就有利于避免阱区结构120与衬底100间、甚至是不同的阱区结构120间出现隧穿效应，进而减少CMOS器件中的漏电流，使器件具有较高的使用性能。

本申请上述阱区结构120中，只要在阱区结构120中掺杂区122与衬底100的部分相接处设置防扩散区122即能在一定程度上阻碍掺杂离子的扩散移动。一种优选的实施方式中，出于简化工序和增加防扩散效果的考虑，上述防扩散区121位于阱区结构120的底部。此处的“底部”是指阱区结构中沿垂直方向的最下方的区域。在整个阱区结构的底部整体设置防扩散区121，有利于最大化地抑制掺杂区122中的掺杂离子向衬底100的扩散移动，从而能够进一步减少CMOS器件在使用过程中产生的漏电流，提高器件的使用性能。且根据阱区结构的尺寸和所需掺杂区122的掺杂浓度的变化，防扩散区121的厚度可以调整。出于平衡制作成本、工艺复杂度和防扩散效果的考虑，优选该防扩散区的厚度为

一种更优选的实施方式中，防扩散区121是通过向衬底100中引入防扩散离子形成的。采用的防扩散离子只要能够阻碍掺杂离子的运动即可。例如，采用的防扩散离子的半径大于衬底100的原子的半径。防扩散离子进入防扩散区121后，会进入衬底原子之间的间隙中，以阻碍后期掺杂离子向衬底100的扩散移动。而使用离子半径较大的防扩散离子，能够尽量地“占据”这些间隙，使得防扩散区121的结构更加致密。从而使防扩散区121的阻碍能力更强，进而进一步减少CMOS器件使用时阱区结构120产生的漏电流，保证器件的使用性能。为了更形象地体现本申请中防扩散区的作用原理，本申请申请人提供了如图2所示的阱区结构120的微观结构示意图。由该图可知，当离子半径较大的防扩散离子121”“占据”阱区结构预定区底部的衬底原子100”之间的间隙后，形成了一道较为致密的“防护屏障”(防扩散区121)。经后期掺杂进入的掺杂离子在这道“防护屏障”的阻碍作用下，即使掺杂离子122”因通电使用时在电场的作用下具备一定热运动能力，其向阱区结构120之外的衬底100泄漏的几率也会下降。同时，采用离子半径较大的防扩散离子，经过最初的高能离子注入进入衬底原子之间后，在后期的使用过程中也较难发生再次移动，这就更有利于提高阱区结构防扩散区121的稳定性。

本申请上述阱区结构120，只要采用离子半径较大的防扩散离子，就能在一定程度上增大防扩散区121对掺杂离子的阻碍作用。一种优选的实施方式中，引入的防扩散离子为惰性元素的离子。惰性元素的离子本身具有得失电子困难的特点，其对电信号的响应较迟钝。以惰性元素的离子作为防扩散离子使用，有利于降低防扩散离子本身在电场的作用下的扩散移动，进一步减少因防扩散离子的移动产生的漏电流。从而进一步保证器件中阱区结构121的电性能。优选地，引入的防扩散离子为氩离子、氪离子或氙离子，更优选为氙离子。

本申请上述阱区结构120，位于阱区结构120上部的掺杂区122可以通过向衬底100中掺杂N型元素或P型元素形成。其中N型元素和P型元素可以是本领域技术人员所熟知的元素，例如，N型元素为磷或砷，P型元素为硼或铟。

另外，本申请申请人还提供了一种CMOS器件的形成方法，包括在相邻的STI结构之间形成阱区结构的步骤，如图3所示，在相邻的STI结构之间形成阱区结构的步骤包括：向衬底100上欲形成阱区的区域与衬底100的非掺杂区之间的至少部分区域引入防扩散离子，形成将掺杂区122和非掺杂区至少部分隔离的防扩散区121；掺杂防扩散区121上方的区域，形成掺杂区122，进而形成阱区结构120。

采用本申请上述的制造方法形成的阱区结构120中，在阱区结构掺杂区122的下方增加了一层防扩散区121。在后续的掺杂过程及器件的通电使用过程中，这层预先形成的防扩散区121能够阻碍掺杂离子的运动，防止掺杂离子由预定的阱区区域向衬底100扩散移动。基于掺杂离子由阱区结构120向衬底100的扩散移动受到限制，掺杂离子向衬底100的泄漏量就会相应减少。而在后期的使用过程中，较少的泄漏量就有利于避免阱区结构120与衬底100间、甚至是不同的阱区结构120间出现隧穿效应，进而减少器件中漏电流，使器件具有较高的使用性能。

下面将更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。

图4至图6示出了按照本申请一实施例所提供的CMOS器件阱区结构的形成方法，经过各个步骤后得到的基体的剖面结构示意图。下面将结合图4至图6，进一步说明本申请所提供的阱区结构的形成方法。

在阱区结构的制备过程中，往往将形成阱区结构的区域设定在相邻的STI结构之间，用以将不同电性能的阱区结构隔离开来，共同组成CMOS器件的功能区。以下将具体说明在形成STI结构区(STI)的衬底上形成阱区结构的方法：

首先，提供如图4所示的衬底100，其中可以预先形成有STI结构110。其中，衬底100可以为单晶硅、绝缘体上硅(SOI)或锗硅(SiGe)等。作为示例，在本实施例中，衬底100选用单晶硅材料构成。

完成在衬底100上形成STI结构110的步骤之后，向衬底100上欲形成阱区结构120的区域(即STI结构之间的区域)中与衬底相接触的部分边缘处引入防扩散离子，形成防扩散区121。优选地，出于简化工序和增强防扩散效果的考虑，向衬底100上欲形成阱区结构120的区域的底部引入防扩散离子，以形成防扩散区121，进而形成如图5所示的基体结构。引入防扩散离子的方法采用本领域技术人员所惯用的方法即可。一种优选的实施方式中，采用离子注入的方式，向衬底100上欲形成阱区结构120的区域中与衬底相接触的部分边缘处注入防扩散离子，形成防扩散区121。具体的离子注入的操作工艺也是本领域技术人员有能力选择的。例如，防扩散离子的注入能量为500～50000ev，注入剂量为2×10¹²～1×10¹³cm^-2。当然，根据阱区结构120预定区域的尺寸的不同，这些参数都可以进行调整。

完成了在衬底100上形成防扩散区121的步骤之后，掺杂阱区结构中防扩散区121上方的区域，形成掺杂区122，进而形成如图6所示的基体结构。在上述形成掺杂区122的步骤中，根据所欲形成的阱区类型(N阱或P阱)，采用的掺杂元素为N型元素或P型元素，其中优选N型元素为磷或砷，P型元素为硼或铟。同时，形成上述掺杂区122的方法采用本领域技术人员所惯用的方法即可。一种优选的实施方式中，采用离子注入的方式掺杂防扩散区121上方的区域。采用这种离子注入的方式时，具体的注入工艺可以根据所欲形成的阱区尺寸和掺杂浓度进行选择。其中优选注入能量为200～20000ev，注入剂量为2×10¹²～1×10¹³cm^-2。

在实际操作中，出于简化工序考虑，优选将防扩散层121设置在掺杂区122的下方，此时防扩散层121能够更好地阻挡向下运动的掺杂离子。与这种设置在掺杂区122的下方的防扩散层121相适应的，为了增加防扩散效果，优选在以离子注入进行掺杂时，采用垂直离子注入的方式，即0°倾斜角/0°扭转角的注入方式。此外，正是由于防扩散层121的阻挡作用，除了垂直离子注入的方式外，采用具有一定倾斜角和扭转角的注入方式也同样适用，比如当倾斜角为1°、2°等时，上述防扩散层121也能够对掺杂区的掺杂离子起到阻挡作用。

以下结合具体实施例对本申请作进一步详细描述，这些实施例不能理解为限制本申请所要求保护的范围。

实施例1

本实施例提供了一种CMOS器件的制作方法，包括以下步骤：

在单晶硅衬底上形成STI；

采用离子注入的方式将氙离子(Xe⁺)注入部分STI之间的衬底中，其中，注入能量为500ev，注入剂量为1×10¹³cm^-2，形成深度为500nm，厚度为的阱区防扩散区；

采用0°倾斜角/0°扭转角的离子注入方式，向阱区防扩散区上方的衬底中掺入磷元素，其中，注入能量为200ev，注入剂量为1×10¹³cm^-2，形成N型掺杂区；

以上述相同的方式制作P阱，P型元素为硼；

以上述形成N阱和P阱的衬底制作CMOS器件。

实施例2

本实施例提供了一种CMOS器件的制作方法，包括以下步骤：

在单晶硅衬底上形成STI；

采用离子注入的方式将氙离子(Xe⁺)注入部分STI之间的衬底中，其中，注入能量为50000ev，注入剂量为2×10¹²cm^-2，形成深度为500nm，厚度为的阱区防扩散区；

采用0°倾斜角/0°扭转角的离子注入方式，向阱区防扩散区上方的衬底中掺入磷元素，其中，注入能量为20000ev，注入剂量为2×10¹²cm^-2，形成N型掺杂区；

以上述相同的方式制作P阱，P型元素为硼；

以上述形成N阱和P阱的衬底制作CMOS器件。

实施例3

本实施例提供了一种CMOS器件的制作方法，包括以下步骤：

在单晶硅衬底上形成STI；

采用离子注入的方式将氙离子(Xe⁺)注入部分STI之间的衬底中，其中，注入能量为5000ev，注入剂量为5×10¹²cm^-2，形成深度为500nm，厚度为的阱区防扩散区；

采用0°倾斜角/0°扭转角的离子注入方式，向阱区防扩散区上方的衬底中掺入磷元素，其中，注入能量为2000ev，注入剂量为5×10¹²cm^-2，形成N型掺杂区；

以上述相同的方式制作P阱，P型元素为硼；

以上述形成N阱和P阱的衬底制作CMOS器件。

实施例4

本实施例提供了一种CMOS器件的制作方法，包括以下步骤：

在单晶硅衬底上形成STI；

采用离子注入的方式将氩离子(Ar⁺)注入部分STI之间的衬底中，其中，注入能量为500ev，注入剂量为1×10¹³cm^-2，形成深度为500nm，厚度为的阱区防扩散区；

采用0°倾斜角/0°扭转角的离子注入方式，向阱区防扩散区上方的衬底中掺入磷元素，其中，注入能量为200ev，注入剂量为1×10¹³cm^-2，形成N型掺杂区；

以上述相同的方式制作P阱，P型元素为硼；

以上述形成N阱和P阱的衬底制作CMOS器件。

对比例1

本实施例提供了一种CMOS器件的制作方法，包括以下步骤：

在单晶硅衬底上形成STI；

采用0°倾斜角/0°扭转角的离子注入方式，向部分STI之间的衬底中掺入磷元素，其中，注入能量为2000ev，注入剂量为5×10¹²cm^-2，形成N型掺杂区；

以上述相同的方式制作P阱，P型元素为硼；

以上述形成N阱和P阱的衬底制作CMOS器件。

对上述实施例1至3和对比例1中的CMOS器件进行漏电流测试，以表征CMOS器件的电性能。

漏电流测试方法为：在CMOS器件的引线和金属互连结构上施加测试电压，测试电压从0V至30V，每次增加1V；同时测量阱区和衬底之间的漏电流，并取平均值；测试结果如表1所示；

表1

	漏电流(平均值/A)
		实施例1	2.8×10-9
实施例2	2.5×10-9
		实施例3	2.2×10-9
实施例4	4.5×10-9
		对比例1	4.3×10-8

由表1中数据可以看出，相比于对比例1，实施例1至4中所制作的CMOS器件的漏电流均较小，表明器件的电性能更优。特别地，相比于比采用氩离子作为防扩散离子形成的CMOS器件(实施例4)，采用氙离子作为防扩散离子(实施例1至3)作为防扩散离子形成的CMOS器件具有更小的漏电流，电性能也更稳定。

从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：通过在阱区底部形成阱区防扩散区，能够有效阻碍掺杂区中掺杂离子在电场作用下向衬底中的扩散移动，从而能够有效减少CMOS器件的漏电流，提高器件的使用性能。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种CMOS器件，包括STI结构和位于相邻STI结构之间的阱区结构，其特征在于，所述阱区结构包括：

掺杂区，设置在衬底中；

防扩散区，设置在所述掺杂区与所述衬底的非掺杂区之间，将所述掺杂区和所述非掺杂区至少部分隔离开。

2.根据权利要求1所述的CMOS器件，其特征在于，所述防扩散区位于所述阱区的底部。

3.根据权利要求2所述的CMOS器件，其特征在于，所述防扩散区的厚度为

4.根据权利要求1至3中任一项所述的CMOS器件，其特征在于，所述防扩散区是通过向所述衬底中引入防扩散离子形成。

5.根据权利要求4所述的CMOS器件，其特征在于，所述防扩散离子的半径大于所述衬底的原子的半径。

6.根据权利要求4或5所述的CMOS器件，其特征在于，所述防扩散离子为惰性元素的离子。

7.根据权利要求6所述的CMOS器件，其特征在于，所述防扩散离子为氩离子、氪离子或氙离子，优选为氙离子。

8.根据权利要求1所述的CMOS器件，其特征在于，所述掺杂区是通过向所述衬底中掺杂N型元素或P型元素形成的。

9.根据权利要求8所述的CMOS器件，其特征在于，所述N型元素为磷或砷，所述P型元素为硼或铟。

10.一种权利要求1至9中任一项所述的CMOS器件的形成方法，包括在相邻的STI结构之间形成阱区结构的步骤，其特征在于，所述在相邻的STI结构之间形成阱区结构的步骤包括：

向衬底上相邻的STI结构之间的区域与所述衬底的非掺杂区之间的至少部分区域引入防扩散离子，形成将掺杂区和所述非掺杂区至少部分隔离的防扩散区；

掺杂所述防扩散区上方的区域，形成所述掺杂区，进而形成所述阱区结构。

11.根据权利要求10所述的形成方法，其特征在于，形成所述防扩散区的步骤中，向所述衬底上欲形成阱区的区域的底部引入所述防扩散离子，以形成所述防扩散区。

12.根据权利要求10或11所述的形成方法，其特征在于，形成所述防扩散区的步骤包括：采用离子注入的方式，向所述衬底上欲形成阱区的区域中与所述衬底相接触的部分边缘处注入所述防扩散离子，形成所述防扩散区。

13.根据权利要求12所述的形成方法，其特征在于，采用离子注入的方法形成所述防扩散区时，所述防扩散离子的注入能量为500～50000ev，注入剂量为2×10¹²～1×10¹³cm^-2。

14.根据权利要求10所述的形成方法，其特征在于，形成所述掺杂区的步骤中，采用离子注入的方式掺杂所述防扩散区上方的区域。

15.根据权利要求14所述的形成方法，其特征在于，形成所述掺杂区的步骤中，采用垂直离子注入的方式掺杂形成所述掺杂区。