CN101635312A - 具有自对准损伤层的器件结构以及该器件结构的形成方法 - Google Patents

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Abstract

具有自对准损伤层的器件结构和形成这样的器件结构的方法。所述器件结构包括在衬底的所述半导体材料中界定的第一导电类型的第一和第二掺杂区。相反导电类型的第三掺杂区横向分离第一掺杂区和第二掺杂区。栅极结构设置于衬底的顶表面上并且具有与第三掺杂区的垂直堆叠关系。第一晶体损伤层在衬底的半导体材料内被界定。所述第一晶体损伤层具有被衬底的半导体材料包围的第一多个空腔。第一掺杂区被垂直设置于第一晶体损伤层和衬底的顶表面之间。第一晶体损伤层不横向延伸进入第三掺杂区。

Description

具有自对准损伤层的器件结构以及该器件结构的形成方法
技术领域
本发明总体涉及半导体器件制造，并且具体地，涉及具有改善的软故障率抑制并且具有增强性能的集成应变的器件结构，以及这样的器件结构的形成方法。
背景技术
半导体工业已经接受应变硅作为改善场效应晶体管和通过互补金属氧化物半导体(CMOS)工艺制造的其他体器件结构的器件性能和节省电源的廉价和有效的方式。具体地，对于场效应晶体管的沟道区施加机械应力可以改进载流子迁移率。一个传统的方案是将所谓的嵌入应力因子直接引入器件结构，其能够应变沟道区的晶格。例如，由硅-锗材料构成的嵌入应力因子可以直接形成于场效应晶体管的源极和漏极区下面。硅-锗材料的晶格常数与硅相比相对大，这对于场效应晶体管的居间的沟道区施加了压应变。
典型地，在这些嵌入应力因子中的锗含量被限制为最大15原子百分比或更小。增加锗含量高于该水平开始引起缺陷并且引起应变松弛。此外，在器件制造工艺期间的热处理也趋向于松弛由嵌入应力因子所给予的应变。结果，这些和其他限制最终限制了利用嵌入的硅-锗应力因子来改变在体COMS场效应晶体管中的载流子迁移率。
设计对于由高能离子化辐射引起的闭锁具有高容忍的体CMOS场效应晶体管在空间应用中的高性能集成电路，以及在军事和其他高可靠性应用的陆地环境中使用的高性能集成电路具有日益增加的重要性。撞击高能离子化辐射(例如宇宙射线、中子、质子、阿尔法)通过离子化宿主材料的原子而沿其轨迹产生电子-空穴对，这导致闭锁和单事件扰动。因为在空间应用中集成电路不能够被容易地替换，所以易受闭锁影响的体CMOS器件所引起的芯片故障可以证明是灾难性的。
传统上，毯式掩埋复合层已经被用于辐射硬化的用途。连续的毯式复合层减小了从由离子化辐射，例如宇宙射线促成的事件的电荷收集，这减小了对于闭锁还有单事件扰动的器件灵敏度。但是，毯式掩埋复合层潜在地损伤场效应晶体管的沟道区，这可以急剧地降低器件性能。
总之，对于体CMOS器件，例如场效应晶体管，需要改善的器件结构和制造方法，通过允许同时改善给予器件结构的应变和软故障率抑制而克服了传统器件结构和制造方法的这些和其他不足。
发明内容
在本发明的一实施例中，器件结构包括在衬底的半导体材料中所界定的第一导电类型的第一和第二掺杂区。第三掺杂区被横向设置于第一和第二掺杂区之间的衬底的半导体材料中。第三掺杂区的半导体材料具有与第一导电类型相反的第二导电类型。栅极结构设置于衬底的顶表面上，与第三掺杂区具有垂直堆叠的关系。器件结构还包括衬底的半导体材料内的第一晶体损伤层。第一晶体损伤层具有被衬底的半导体材料所包围的第一多个空腔。至少部分第一掺杂区被垂直设置于第一晶体损伤层和衬底的顶表面之间。第一晶体损伤层不在栅极结构下面横向延伸显著的距离。第一和第二掺杂区可以是场效应晶体管的源极和漏极并且栅极结构可以是场效应晶体管的栅极和栅极电介质。
在本发明的另一实施例中，提供了半导体材料构成的衬底中器件结构的制造方法。所述方法包括在衬底的半导体材料中形成第一导电类型的第一和第二掺杂区，其中第二掺杂区通过具有与第一导电类型相反的第二导电类型的第三掺杂区与第一掺杂区横向分离。栅极结构形成于与第三掺杂区为垂直堆叠关系的衬底的顶表面上。所述方法还包括形成被衬底的半导体材料所包围的第一多个空腔，以便界定第一晶体损伤层，该第一晶体损伤层通过至少部分第一掺杂区与衬底的顶表面隔离并且不在栅极结构下面横向延伸显著的距离。
附图说明
附图被并入本说明书并且构成本说明书的一部分，其示出了本发明的各种实施例，并且与上面给出的本发明的总体描述和下面给出的实施例的详细描述一起用于解释本发明的实施例。
图1-5是根据本发明实施例的器件结构的制造工艺的连续阶段的部分衬底的概略截面图。
图4A是根据本发明替代实施例的相似于图4的器件结构的概略截面图。
图4B是根据本发明替代实施例的相似于图4的器件结构的概略截面图。
具体实施方式
参考图1并且根据本发明的实施例，以浅沟槽隔离区10、12为其代表的浅沟槽隔离区形成于衬底14中。浅沟槽隔离区10、12连接，以便周边环绕衬底14的器件区。浅沟槽隔离区10、12合作，以便电隔离在衬底14的被环绕的区中制造的一或更多的器件和相邻的器件。
在浅沟槽隔离区10、12中包含的电介质材料可以包括氧化硅(SiO2)，并且可以使用标准技术形成。例如，可以使用标准光刻和各向异性干法蚀刻，在衬底14中界定沟槽，该沟槽用电介质材料填充，电介质材料例如像通过热化学气相沉积(CVD)的致密化的四乙基原硅酸盐(TEOS)的氧化物或高密度等离子体(HDP)氧化物，并且通过传统化学机械抛光(CMP)工艺平坦化。平坦化从衬底14的顶表面去除多余的电介质材料。
衬底14可以是包含本领域中普通技术的人员认为适于形成集成电路的半导体材料的任何合适的体衬底。例如，衬底14可以由包含例如具有(100)晶格取向的单一晶体硅的材料的单晶硅硅构成。构成衬底14的半导体材料可以用杂质轻度掺杂以便改变其电特性。具体地，衬底14可以用n型杂质核素轻微掺杂以将其改变为初始n型，或者用p型杂质核素轻度掺杂以将其改变为初始p型。由浅沟槽隔离区10、12所环绕的器件区在阱15中被界定，阱15根据形成的器件结构是p沟道器件结构还是n沟道器件结构而可以是n阱或者是p阱。阱15通过例如在CMOS体器件构造的领域中普通技术人员所理解的离子注入的技术形成。
包括栅极电介质层16、栅极导体层18、和硬掩模层20的叠层被施加于衬底14的顶表面22。直接接触顶表面22的栅极电介质层16设置于衬底14和栅极导电层18之间。直接接触栅极电介质层的栅极导电层18设置于硬掩模层20和栅极电介质层16之间。
栅极电介质层16可以由任何合适的电介质或绝缘材料构成，其包括但不局限于，SiO2、氮氧化硅(SiOxNy)、氮化硅(Si3N4)、类似氧化铪(HfO2)、氧氮化铪(HfSiON)的高k电介质、或特征为相对高的介电常数的氧化锆(ZrO2)、或这些或其他电介质材料的层叠。栅极电介质层16可以具有从大约1nm至大约10nm的范围的物理层厚度。构成栅极电介质层16的电介质材料可以通过衬底14的半导体材料与反应物的热反应、原子层沉积(ALD)，CVD工艺，物理气相沉积(PVD)工艺，或者这些不同的沉积工艺的组合而被形成。
栅极导体层18由例如金属、掺杂的多晶硅、金属硅化物、或这些导电材料的层叠的材料构成，其特征为比栅极电介质层16显著高的电导率。硬掩模层20由例如通过传统沉积工艺，例如CVD工艺形成的例如Si3N4的电介质材料构成。形成硬掩模层20的电介质材料被选择，以便对于构成衬底14的材料选择性地蚀刻。不同电介质材料的相对薄的衬垫层(未示出)可以设置于衬底14和硬掩模层20之间。该选择性的衬垫层通常由衬底14的顶表面22的湿法或干法热氧化生长的SiO2构成，其可以作为缓冲层，以避免由在硬掩模层20中的应力所引起的衬底14的半导体材料中的位错。
硬掩模层20被涂覆以由有机材料构成的抗蚀剂层24。抗蚀剂层24通过传统施加方法被施加，且通过传统光刻和蚀刻工艺被构图。光刻工艺意味着使用光掩模将抗蚀剂层24曝光于辐照而成像，以便赋予横过顶表面22分布的栅极结构的潜在图案并且显影被曝光的抗蚀剂中的潜在图案，以便界定覆盖硬掩模层20多个部分的抗蚀剂层24的剩余的区。构图的抗蚀剂层24界定随后用蚀刻工艺构图硬掩模层20、栅极导体层18、和栅极电介质层16的蚀刻掩模。
参考图2，其中相似的编号指示图1和后续的制造阶段中相似的特征，栅极结构图案随后从抗蚀剂层24(图1)而被转移到硬掩模层，通过各向异性干法蚀刻工艺，例如反应离子蚀刻(RIE)或等离子体蚀刻工艺，并且使用通过构图的抗蚀剂层24界定的蚀刻掩模。在抗蚀剂层24通过灰化或溶剂剥离去除之后，栅极结构图案使用另一各向异性干法蚀刻工艺且将构图的掩模层作为物理蚀刻掩模被随后从硬掩模层20转移至栅极导体层18和栅极电介质层16(图1)。在被硬掩模20所覆盖的关注的区中，栅极导体层18和栅极电介质层16被保留未动。在没有硬掩模层20之处，栅极导体层18和栅极电介质层16被蚀刻掉。
例如代表性的栅极结构30的各栅极结构的所得的栅极26和栅极电介质28，坐落在由浅沟槽隔离区10、12环绕的器件区的周边内部。栅极结构30可以还包括由电介质材料构成的侧壁隔离体32、34，它们通过传统隔离体形成工艺而形成于栅极26和栅极电介质28的侧壁25、27上。侧壁隔离体32、34可以通过沉积电绝缘材料的共形层而形成，例如通过CVD沉积横过衬底14的大约10纳米至大约50纳米的Si3N4，并且各向异性蚀刻共形层以便从水平表面优先去除电绝缘材料。侧壁隔离体32、34中的电介质材料的电导率显著地小于栅极26中导体的电导率。隔离体32、34有效地延伸栅极26的侧壁25、27的位置。在本发明的某些实施例中，侧壁隔离体32、34可以被省略。
参考图3，其中相似的编号指示图2和后续的制造阶段中相似的特征，源极和漏极区，例如代表性的源极区36和漏极区38，横过衬底14通过掺杂衬底14的半导体材料而形成。沟道区37设置于源极区36和漏极区38之间。沟道区37是阱15的一部分并且具有相同的导电类型，其在掺杂工艺期间通过覆盖的栅极26、栅极电介质28，和硬掩模层20以及通过覆盖的注入掩模40而被保护。注入掩模40从光抗蚀剂层以相似于构图的抗蚀剂层24(图1)的方式形成，并且被构图以暴露衬底14的顶表面上的用于源极和漏极区36、38的表面区。
源极和漏极区36、38可以使用离子注入工艺而被界定，如通过单头箭头42所概略地指示的高能离子被注入衬底14的半导体材料。所得的源极和漏极区36、38的半导体材料的导电类型与构成阱15的半导体材料的导电类型相反。例如，源极和漏极区36、38的半导体材料可以具有n型导电类型并且阱15的半导体材料可以具有p型导电类型。在硅中合适的n型掺杂剂是周期表中的V族元素，包括但不局限于砷和磷。作为替代，源极和漏极区36、38可以被掺杂以从周期表中的III族元素中所选择的合适的p型杂质，例如硼，并且阱1 5的半导体材料可以具有n型导电类型。
离子42的剂量被选择，以便以对于器件设计所选择的合适的杂质浓度掺杂构成源极和漏极区36、38的半导体材料。离子42的动能和硬掩模层20和注入掩模40的厚度被选择，使得在硬掩模层20和注入掩模40中离子42的深度分布比栅极26的顶表面44浅。源极/漏极延伸区和晕区(未示出)可以通过在栅极26的侧壁25、27下面的衬底14的半导体材料中的有角度的离子注入而被提供。
衬底14可以被退火，以便电激活和扩散源极和漏极区36、38中注入的杂质，并且修复源极和漏极区36、38内来自于注入的主要注入损伤。选择性地，该退火可以用于聚合点缺陷和惰性气体原子，以形成晶体损伤层46a、46b，如下面所讨论的，如果源极和漏极区36、38在晶体损伤层46a、46b之后形成。
不同的导电类型之间的净掺杂转变沿p-n结或源极区36与相反掺杂的阱15的界面35出现，并且沿p-n结或漏极区与相反掺杂的阱15的界面出现。源极区36沿界面35的横向边交叉沟道区37。漏极区38沿界面39的横向边交叉沟道区37。隔离体32和栅极26的相应侧壁25在垂直于衬底14的顶表面22的方向与源极区36和沟道区37之间的界面35的横向边基本对准。相似地，隔离体34和栅极26的相应的相对侧壁27在垂直于衬底14的顶表面22的方向与漏极区38和沟道区37之间的界面39的横向边基本对准。界面35的水平边近似地与界面39的水平边关于顶表面22处于相同的深度，其从浅沟槽隔离区10延伸至连接界面35的横向边的角。界面39的水平边从浅沟槽隔离区12延伸至连接界面39的横向边的角。界面35、39的水平边界定源极和漏极区36、38和阱15之间的对应的交叉点。
参考图4，其中相似的参考编号指示图3和后续的制造阶段中的相似的特征，晶体损伤层46a、46b通过将惰性气体的高能离子注入衬底14而被形成，如通过单头箭头48所概略地指示的。用于产生高能离子48的惰性气体被选择，以提供在衬底14的半导体材料中的中性杂质。在某些实施例中，在离子48中且因而在空腔50中的惰性气体可以是，例如，氦或氖。离子48的注入剂量被选择，以促进晶体损伤层46a、46b的形成。
晶体损伤层46a、46b设置于顶表面22下面近似相同的深度。晶体损伤层46a从浅沟槽隔离区10水平延伸并且在最接近于界面35的垂直边的明确端部47终止。相似地，晶体损伤层46b从浅沟槽隔离区10水平延伸并且在最接近于界面35的垂直边的明确端部49终止。这样，晶体损伤层46a、46b在栅极26下面缺少连续性并且设置于晶体损伤层46a的端部47和晶体损伤层46b的端部49之间的沟道区37所相互隔离。
在代表性的实施例中，离子48的动能被选择，使得晶体损伤层46a的深度浅于源极区36和沟道区37之间的界面35的水平边，并且使得晶体损伤层46b的深度浅于漏极区38和沟道区37之间的界面39的水平边。结合离子48的动能的选择，硬掩模层20和注入掩模40的复合厚度被选择，使得硬掩模层20和注入掩模40中的离子48的深度分布浅于栅极26的顶表面44。
高能离子48被定向，以便以垂直或者接近垂直的入射撞击衬底14的顶表面22，尽管本发明不被如此限制。在某些实施例中，离子48的轨迹可以被故意地相对顶表面22的表面法线倾斜或成角度，这可以引起横向非均匀空腔分布。在源极和漏极区36、38内且具有接近沟道区37局部化的垂直分布的空腔50的不成比例的份额的区可以被用于阻挡掺杂剂横向扩散进入沟道区37。
高能离子48，随着其穿透进入衬底14，通过与构成的半导体材料中的原子和电子的散射事件而丧失能量。电子能量丧失在相对高的能量和衬底14中的浅的深度占主要，而核能丧失在相对低的能量和接近投射范围占优势。离子48在电子相互反应中所丧失的能量随后被转变为声子，所述声子加热半导体材料但对于衬底14产生极少或不产生永久的晶体损伤。在核碰撞中丧失的能量使得衬底14的目标原子从其原始晶格点位移，这损伤衬底14的晶格结构并且引起点缺陷。
包含点缺陷和来自被停止的离子48的惰性气体原子的带在基本平行于衬底14的顶表面22的平面中水平延伸。点缺陷和来自被停止的离子48的惰性气体原子具有相似的深度分布，各自以关于投射范围散开的范围分布，投射范围被测量为从顶表面22的最大离子浓度和最大点缺陷峰的垂直距离。基本上所有被注入的离子48停止于投射范围3倍的散开范围的距离内，这意味着点缺陷的深度分布空间相似于惰性气体原子的深度分布。
在高温下的后续的热退火引起未结合的点缺陷和停止的离子48的惰性气体原子聚结并且形成横过晶体损伤层46a、46b的宽度或厚度分布的空腔50。退火温度和持续时间可以被用于控制空腔50的尺寸和尺寸分布。代表性的退火温度在大约800℃至大约1000℃的范围中。热退火可以在非反应环境中执行，例如在氩(Ar)或氮(N2)气氛中。
尽管不希望被理论所束缚，在固溶体中的空腔50的形成被相信通过热动力学驱动和被称作奥斯特瓦尔德熟化(Ostwarld ripening)的自发工艺而出现。当来自被停止的离子48的惰性气体原子沉淀出衬底14的半导体材料之外时，高能因素将引起大的沉淀生长，通过从较小的沉淀拖曳点缺陷和气体原子，较小的沉淀尺寸收缩。高温退火促进聚结可以引起惰性气体从空腔50逃逸，使得空腔50未被惰性气体填充。当然，在晶体损伤层46a、46b中的部分空腔50可以未被惰性气体填充并且空腔50的剩下部分可以至少部分被惰性气体填充。
离子剂量、动能、和注入角度，以及热处理条件的选择，提供了对于晶体损伤层46a、46b中的空腔50的密度和尺寸的高度控制。空腔50的尺寸典型地是以平均和中值为中心和标准偏差的分布。空腔50可以相对小，具有在大约10纳米(nm)至大约50nm范围的中值尺寸。作为替代，根据形成条件，空腔50可以相对大，具有大至500nm或更大的中值尺寸。
晶体损伤层46a、46b破坏了衬底14的晶体结构并且是基本非单晶或非晶的。晶体损伤层46a、46b在衬底14内在深度上被局部化，这反映了对于注入的离子48的体浓度的深度分布的范围。源极和漏极区36、38在晶体损伤层46a、46b的深度和衬底14的顶表面22之间保留基本单个晶体的半导体材料。源极和漏极区36、38的这些部分通过注入工艺基本未变，在离子48的注入期间栅极结构30下面的沟道区37和部分阱15也是如此。栅极结构30下面的沟道区37和部分阱15在离子42的注入期间(图3)也被遮掩。
晶体损伤层46a、46也通过注入掩模40均被横向地局部化，这引起晶体损伤层46a、46b的横向范围近似地与源极和漏极区36、38垂直自对准。相同的注入掩模被用于注入源极和漏极区36、28和晶体损伤层46a、46b，这导致自对准。晶体损伤层46a、46b没有出现在栅极26和栅极电介质28下面的阱1 5中的位置，这产生来自于空腔50的晶体损伤中断。
因为注入掩模对于形成源极和漏极区36、38和形成晶体损伤层46a、46b的共同性，本发明的各实施例可以容易地被结合入标准CMOS器件工艺，而具有最小的工艺改变且没有添加的掩模步骤。在本发明的替代实施例中，离子48可以被注入，以在离子42被注入以在衬底14的阱15中形成源极和漏极区36、38之前形成晶体损伤层46a、46b。
尽管不希望被理论限制，但是在源极和漏极区36、38内的深度以及顶表面22和界面35、39的水平边之间放置晶体损伤层46a、46b对于优化源极和漏极区36、38内的应变是有效的，与对于源极和漏极区36、38之外的衬底14中的层46a、46b的更大深度且在衬底14中更深的情况相比而言。在与界面35、39的水平边一致的深度放置晶体损伤层46a、46b可能对于器件结构65不是最优的，由于结泄漏困难被增加。
在一实施例中，晶体损伤层46a、46b设置于在器件结构65的工作期间当控制电压被施加于栅极26时存在的耗尽层的外侧。耗尽层的截面面积通常在接近漏极区38最大化，耗尽层的截面面积和耗尽层的几何形状通过对于栅极26所施加的控制电压的大小所调制，这操纵了来自器件结构65的输出电流。该晶体损伤层46a、46b和耗尽层之间的深度关系可以限制晶体损伤层46a、46b对于器件结构65的泄漏电流的影响。
如在图4A中所示出的，其中相似的参考编号指称在图4和根据替代实施例中的相似特征，离子48的动能可以被选择，使得晶体损伤层46a、46b设置于相关于衬底12的顶表面22的比在图4中所示出的更大的深度。更具体地，通过离子动能的恰当选择，晶体损伤层46a可以位于比源极区36的界面35的水平边更大的深度。晶体损伤层46b也可以位于比漏极区38的界面39的水平边更大的深度。在示出的实施例中，晶体损伤层46a、46b位于阱15内并且位于比界面35、39的水平边更大的深度。但是，晶体损伤层46a、46b仍然被阱15的半导体材料的居间部分相互隔离，使得晶体损伤层46a、46b是不连续的。
尽管不希望被理论所限制，但是放置晶体损伤层46a、46b于源极和漏极区36、38的界面35、39的水平边更大深度的衬底14中，可以有效地优化来自于离子辐射的软故障率(SER)的抑制。具体地，构成晶体损伤层46a、46b的空腔50起强复合中心的作用，其集体地作用于减小从沿穿越器件结构65的离子辐射例如宇宙射线的轨迹形成的电子-空穴对产生的通过漏极区38的电荷收集。
如在图4B中所示出的，其中相似的参考编号指称在图4和根据替代实施例中相似的特征，附加的晶体损伤层52a、52b和晶体损伤层54a、54b可以在衬底14中在不同的深度形成。各组晶体损伤层52a、52b和晶体损伤层54a、54b相似于晶体损伤层46a、46b但是位于不同的深度。在代表性的替代实施例中，晶体损伤层52a、54a位于源极区36下面比晶体损伤层46a更大的深度，并且晶体损伤层52a在比晶体损伤层54a更浅的深度。相似地，晶体损伤层52b、54b位于漏极区38下面比晶体损伤层46b更大的深度，而晶体损伤层52b在晶体损伤层54b和晶体损伤层46b之间。
在另一替代实施例中，晶体损伤层54a、54b可以从器件构造中被省略，使得仅存在被包含在源极和漏极区36、38内的晶体损伤层46a、46b和与顶表面22通过源极和漏极区36、38分离的晶体损伤层52a、52b。作为替代，另一组晶体损伤层(未示出)可以被添加至包括晶体损伤层46a、46b、52a、52b、54a、54b的器件构造。
晶体损伤层52a、52b和晶体损伤层54a、54b，以及晶体损伤层46a、46b相对于衬底14的顶表面22的不同深度，通过对于各不同的离子注入工艺选择独特的离子动能而被产生。对于不同组的晶体损伤层46a、46b、晶体损伤层52a、52b和晶体损伤层54a、54b的离子剂量，也可以被选择以设计空腔50、53、55的特性，例如密度和尺寸。在代表性的实施例中，晶体损伤层54a、54b中的空腔55的尺寸小于晶体损伤层52a、52b中的空腔53的尺寸，晶体损伤层52a、52b中的空腔53的尺寸小于晶体损伤层46a、46b的空腔50尺寸的尺寸。晶体损伤层52a、52b是不连续的并且通过阱15的半导体材料的居间部分相互分离。相似地，晶体损伤层54a、54b缺少连续性并且被阱15的半导体材料的另一居间部分隔开。
既便在图4A、4B的这些替代实施例中，形成源极和漏极区36、38和形成晶体损伤层46a、46b、52a、52b、54a、54b的注入掩模40的共同性允许不同动能的多级进行、自对准注入被容易地结合入标准CMOS器件工艺中。所述结合被允许而具有最小的工艺改变且没有附加的掩模步骤。尽管不希望被理论限制，但是在源极和漏极区36、38内在相对浅的深度放置晶体损伤层46a、46b并且在衬底14中以比源极和漏极区36、38更大的深度放置晶体损伤层52a、52b和晶体损伤层54a、54b对于同时优化源极和漏极区36、38内的应力和SER抑制可以是有效的。
参考图5，其中相似的参考编号在图4和后续的制造阶段中指称相似的特征，注入掩模40和硬掩模层20(图4)通过例如，溶剂和湿法化学蚀刻从衬底14的顶表面22被分别去除。栅极26、栅极电介质28、源极和漏极区36、38以及沟道区37构成器件结构65，它还包括晶体损伤层46a、46b。栅极电介质28分离栅极26与沟道区37，使得栅极26不直接与衬底14电接触。沟道区37构成当源极和漏极区36、38形成时保护的阱15的一部分，沟道区37在一侧上与源极区36并且在对侧上与漏极区38横向并置。在代表性的实施例中，沟道区37与源极和漏极区36、38是连续的。
在一实施例中，器件结构65可以是n沟道场效应晶体管，其中阱15是p阱，沟道区37在p阱中被界定，并且源极和漏极区36、38组成为掺杂以n型的衬底14的半导体材料。作为替代，器件结构65可以是p沟道场效应晶体管，其中阱15是n阱，沟道区37在n阱中被界定，并且源极和漏极区36、38组成为掺杂以p型的衬底14的半导体材料。在一实施例中，为p沟道的器件结构65和为n沟道场效应晶体管的器件结构可以被制造于衬底14上，以便形成本领域的普通技术的人员所理解的CMOS对。
在晶体损伤层46a中由空腔50所引起的源极区36的体积膨胀和由在晶体损伤层46b中的空腔50所引起的漏极区38的体积膨胀施加力至源极和漏极区36、38中的半导体材料，其被转移至沟道区。压应力从源极和漏极区36、38被转移至器件结构65的沟道区37。如果器件结构65是p沟道场效应晶体管，则可以高至几兆帕压应力被施加至沟道区37，作用于改善空穴迁移率，并且因而，作用于提高器件速度和性能。空腔50的特性可以被设计以调整从晶体损伤层46a、46b转移至沟道区37的压应力的大小。
自对准工艺仅在源极和漏极区36、38下面形成晶体损伤层46a、46b并且没有显著的横向侵蚀进入在栅极结构30下面的阱15。结果，与提供掩埋在衬底14中的连续损伤层的传统方案相比，晶体损伤对于器件结构65的沟道区的影响被最小化。当然，横向范围散开和其他物理现象可以引起晶体损伤层46a、46b以短距离横向穿透入沟道区37，或者，更为普遍的，穿透入垂直地在栅极结构30下面的阱15的部分。在任何事件中，晶体损伤层46a、46b不在有栅极26和栅极电介质28所界定的栅极结构30下面横向延伸显著的距离，并且结果，晶体损伤层46a、46b在栅极结构30下面缺少任何类型的连续性。
构成晶体损伤层46a、46b的空腔50也可以有益地提供金属吸气，以及对于局部载流子寿命控制有效的中带带隙陷阱。另外，晶体损伤层46a、46b可以对于减小和避免掺杂剂扩散至源极和漏极区36、38之外有效，掺杂剂扩散至源极和漏极区36、38之外对于特征为具有有限掺杂水平的浅结的器件结构65可能带来了显著的问题。如果没有通过晶体损伤层46a、46b的存在而被减轻，则掺杂剂的向外扩散实际上对于制造浅结设置下限。离子48的有角度注入可以引起空腔50具有横向非均匀分布。通过在源极和漏极区36、38中保持整体掺杂水平，因为晶体损伤层46a、46b的存在而阻挡扩散和减轻掺杂剂的损失，器件性能可以在浅结器件结构中被改善。
导电层56、58被分别形成于源极和漏极区36、38中，接近衬底14的顶表面22。导电层56、58可以由硅化物材料构成，通过本领域普通技术人员所熟悉的传统硅化工艺形成。用于局部互连(MI)金属化层级的电介质层60被施加于衬底14的顶表面22上。接触62、64、66形成于电介质层60中，且与栅极26和在源极和漏极区36、38上的导电层56、58电耦合。标准工艺跟随着，其包括层间电介质层、导电通路、和包括在与接触62、64、66和附加的器件结构65的其他相似的接触耦合的线后端(BEOL)布线结构中的上金属化层级(M2-层级、M3-层级等)中的金属化的形成。
在此，对于例如“垂直”、“水平”等的术语的参考以示例的方式进行，并且不通过限制的方式进行，以便建立参考的框架。如在此所使用的术语“水平”被界定为平行于半导体衬底的传统平面的平面，与其实际三维空间取向无关。术语，例如“上(on)”、“上方(above)”、“下(below)”、“侧(side)”(如在“侧壁”中)，“上部(upper)”，“下部(lower)”、“之上(over)”，“之下(beneath)”、和“下(under)”，对于所述水平面被界定。应当理解各种其他参考的框架可以被用于描述本发明而不偏离本发明的精神和范围。还应当理解本发明的特征在附图中不必按比例示出。此外，对于术语“包括”，“具有”，“有”，或其变形在详细描述或者权利要求中使用的范围，这样的术语旨在是包括性的，以相似于术语“包括”的方式。
应当理解当作为层、区或衬底的元件被描述为在另一元件“上”或者“上方”时，它可以在另一元件直接上或上方，或者也可以存在居间的元件。相反，当元件被描述为在另一元件的“直接上”或者“直接上方”时，则不存在居间的元件。还应当理解当元件被描述为“连接”或者“耦合”至另一元件时，它可以被直接连接或者耦合至另一元件，或者可以存在居间的元件。相反，当元件被描述为“直接连接”或者“直接耦合”至另一元件时，则不存在居间的元件。
在此结构的制造通过制造阶段和步骤的特定顺序已经被描述。但是，应当理解顺序可以与所描述的不同。例如，两个或者更多的制造步骤的顺序可以相对于所示的顺序交换。此外，两个或者更多的制造步骤可以被同时进行或者部分同时进行。另外，各种制造步骤可以被省略并且其他制造步骤可以被添加。应当理解所有这样的变更都在本发明的范围之内。还应当理解本发明的特征在附图中不必按比例示出。
在此所使用的术语仅用于描述具体的实施例并且不旨在限制本发明。如在此所使用的，单数形式也旨在包括复数形式，除非上下文清楚地另外指出。还应当理解术语“包括”和/或“包含”，当在本说明书中被使用时，规定所陈述的特征、整数、步骤、操作、元件、和/或部件的存在，但不排除一或更多的其他特征、整数、步骤、操作、元件、部件和/或其组的存在或附加。
所附权利要求中的对应的结构、材料、动作、和所有装置或步骤加功能元件的等同旨在包括与具体要求的其他要求的元件组合执行该功能的任何的结构、材料、或动作。本发明的说明书已经以说明和描述的目的被提出，但是不旨在是详尽无遗的，或限制本发明于所公开的形式。对于本领域的普通技术人员许多改进和变更是显见的而不偏离本发明的范围和精神。实施例被选择并且描述，以便最佳解释本发明的原理和实际应用，并且对于具有各种改进的各种实施例，使得其他本领域的普通技术人员理解本发明，因为具有各种改进的各种实施例适于所考虑的具体应用。

Claims (24)

1.一种在具有顶表面的半导体材料的衬底中形成的器件结构，所述器件结构包括：
在所述衬底的半导体材料中界定的第一导电类型的第一掺杂区；
在所述衬底的半导体材料中界定的第一导电类型的第二掺杂区；
横向设置于在所述第一掺杂区和第二掺杂区之间的所述衬底的半导体材料中的第三掺杂区，所述第三掺杂区的半导体材料具有与所述第一导电类型相反的第二导电类型；
所述衬底的顶表面上的栅极结构，所述栅极结构具有与所述第三掺杂区垂直堆叠的关系；和
所述衬底的半导体材料内的第一晶体损伤层，所述第一晶体损伤层包括被所述衬底的半导体材料所包围的第一多个空腔，
其中至少部分所述第一掺杂区垂直设置于所述第一晶体损伤层和所述衬底的顶表面之间，并且所述第一晶体损伤层不在所述栅极结构下面横向延伸显著的距离。
2.根据权利要求1的器件结构，其中至少一部分所述第一多个空腔包含惰性气体。
3.根据权利要求1的器件结构，其中所述第二导电类型是p型导电类型，使得在所述第三掺杂区中的半导体材料具有p型导电类型，并且所述第一晶体损伤层对于传递压应力至所述第三掺杂区是有效的。
4.根据权利要求1的器件结构，其中所述第三掺杂区与所述第一掺杂区并置，以便沿界面交叉所述第一掺杂区，并且所述第一晶体损伤层终止于与所述界面的垂直部分具有近似垂直对准关系的端部。
5.根据权利要求1的器件结构，其中所述第一掺杂区是场效应晶体管的漏极，所述第二掺杂区是所述场效应晶体管的源极，并且所述栅极结构包括栅极和将栅极与所述衬底的顶表面分离的栅极电介质层。
6.根据权利要求1的器件结构，其中所述第一晶体损伤层设置于包含在所述第一掺杂区的边界内的深度，并且还包括：
所述衬底的半导体材料内的第二晶体损伤层，所述第二晶体损伤层包括被所述衬底的半导体材料所包围的第二多个空腔，并且所述第一掺杂区被垂直设置于所述第二晶体损伤层和所述顶表面之间。
7.根据权利要求6的器件结构，其中所述第二晶体损伤层不在所述栅极结构下面横向延伸显著的距离。
8.根据权利要求1的器件结构，其中所述第一掺杂区垂直设置于所述第一晶体损伤层和所述顶表面之间。
9.根据权利要求1的器件结构，还包括：
所述衬底的半导体材料内的第二晶体损伤层，所述第二晶体损伤层包括被所述衬底的半导体材料所包围的第二多个空腔，
其中至少部分所述第二掺杂区垂直设置于所述第二晶体损伤层和所述衬底的顶表面之间。
10.根据权利要求9的器件结构，其中所述第二晶体损伤层通过部分所述第三掺杂区与所述第一晶体损伤层分离，使得所述第一和第二晶体损伤层是不连续的。
11.根据权利要求9的器件结构，其中所述第二晶体损伤层不在所述栅极结构下面横向延伸显著的距离。
12.根据权利要求1的器件结构，其中所述第一晶体损伤层包含对于收集由穿过所述衬底的离子化辐射所产生的电荷载流子有效的复合中心，并且由此避免所述电荷载流子输运至所述第一掺杂区。
13.根据权利要求1的器件结构，其中所述栅极结构包括第一侧壁，并且所述第一晶体损伤层在与所述栅极结构的第一侧壁近似垂直对准设置的端部终止。
14.根据权利要求13的器件结构，其中所述栅极结构具有与所述第一侧壁相对的第二侧壁，并且还包括：
所述衬底的半导体材料内的第二晶体损伤层，所述第二晶体损伤层包括被所述衬底的半导体材料所包围的第二多个空腔，所述第二晶体损伤层垂直设置于至少部分所述第二掺杂区和所述衬底的顶表面之间，并且所述第二晶体损伤层具有与所述栅极结构的所述第二侧壁近似垂直对准设置的终止端部。
15.根据权利要求14的器件结构，其中所述第二晶体损伤层通过部分所述第三掺杂区与所述第一晶体损伤层分离，使得所述第一和第二晶体损伤层是不连续的。
16.根据权利要求13的器件结构，其中所述第一掺杂区和所述第三掺杂区沿p-n结交叉，并且所述第一晶体损伤层的所述端部与所述p-n结近似横向对准。
17.一种在由半导体材料构成的衬底中的器件结构的制造方法，所述方法包括：
在所述衬底的半导体材料中形成第一导电类型的第一掺杂区；
在所述半导体材料中形成所述第一导电类型的第二掺杂区并且通过具有与所述第一导电类型相反的第二导电类型的第三掺杂区与所述第一掺杂区分离；
在与所述第三掺杂区具有垂直堆叠关系的所述衬底的顶表面上形成栅极结构；并且
形成被所述衬底的半导体材料所包围的第一多个空腔，以便界定第一晶体损伤层，所述第一晶体损伤层通过至少部分所述第一掺杂区与所述衬底的顶表面隔离并且不横向延伸显著的距离进入所述第三掺杂区。
18.根据权利要求17的方法，其中形成所述第一多个空腔还包括：
将惰性气体的第一多个离子以第一动能和第一剂量注入所述衬底；并且
退火所述衬底，以便聚结在所述半导体材料中由所述第一多个离子进入所述第一多个空腔而产生的点缺陷。
19.根据权利要求18的方法，其中来自于所述注入的第一多个离子的所述惰性气体的原子与所述点缺陷一起被聚结入所述第一多个空腔中，使得至少一部分所述第一多个空腔包含一或更多的所述惰性气体的原子。
20.根据权利要求18的方法，其中所述栅极结构形成于所述衬底的顶表面上，并且还包括：
施加抗蚀剂层于所述栅极结构和所述顶表面上；
构图所述抗蚀剂层，以便暴露覆盖所述第一掺杂区的所述顶表面的第一区；并且
在所述惰性气体的所述第一多个离子的注入期间，使用所述栅极结构和所述抗蚀剂层作为覆盖所述第三掺杂区的注入掩模，使得所述第一晶体损伤层的终止端部在垂直方向与所述栅极结构的第一侧壁近似对准。
21.根据权利要求20的方法，还包括：
使用所述注入掩模，以与所述第一动能不同的第二动能和第二剂量将所述惰性气体的第二多个离子注入所述衬底，以便形成界定第二晶体损伤层的第二多个空腔，所述第二晶体损伤层具有在垂直方向与所述栅极结构的第一侧壁近似对准的终止端部，并且通过至少部分所述第一掺杂区与所述衬底的顶表面分离。
22.根据权利要求20的方法，其中所述抗蚀剂层被构图，以便暴露覆盖所述第二掺杂区的所述顶表面的第二区，并且还包括：
允许所述惰性气体的所述第一多个离子的一部分穿透所述顶表面的所述第二区进入所述第二掺杂区，并且形成界定第二晶体损伤层的第二多个空腔，所述第二晶体损伤层具有与所述栅极结构的第二侧壁近似对准的终止端部，并且通过所述第三掺杂区与所述第一晶体损伤层横向隔离。
23.根据权利要求20的方法，其中形成所述第一导电类型的第一掺杂区还包括：
使用所述注入掩模，将杂质核素的多个离子注入所述衬底的半导体材料中，以便在所述第一掺杂区中掺杂所述衬底的半导体材料。
24.根据权利要求17的器件结构，其中所述第一掺杂区和所述第三掺杂区沿界面交叉，并且所述第一晶体损伤层具有与所述界面近似对准的终止端部。
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