CN111684581A - 三维集成电路 - Google Patents

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Abstract

注入离子以在半导体装置中形成劈开层会损害诸如高K电介质的敏感材料。在形成劈开层并修复由离子注入引起的损害的过程中，经由基板的电路层注入离子以形成劈开平面。基板在第一温度下暴露于氢气混合物第一时间，以修复由注入的离子引起的损害。然后可以执行劈开工艺，并且可以将劈开的基板堆叠为3DIC结构。通过将裸片结合到第一基板来形成堆叠装置，其中裸片的宽度小于第一基板的宽度，在裸片上沉积平坦化材料，将该平坦化材料平坦化以形成平坦化上表面，并在平坦化上表面上堆叠第三基板。

Description

三维集成电路
相关申请的交叉引用
本申请要求于2018年8月7日提交的第16/057,747号美国申请的优先权，第16/057,747号美国申请是2018年2月20日提交的第15/899,622号美国申请的部分继续申请，第15/899,622号美国申请是2017年12月1日提交的第15/829,442号美国申请的部分继续申请，第15/829,442号美国申请现在是第10,049,915号美国专利。这些申请中的每一个都以其全部内容并入本文中。
背景技术
传统芯片叠层中的半导体基板通常使用机械背面研磨工艺来减薄。背面研磨会对装置施加很大程度的机械应力，并且可能导致很大的厚度变化。因此，期望获得用于分离基板的其他工艺。
在第6,316,333号美国专利(以下称为“Bruel(布鲁尔)”)中描述了一种使基板变薄的方法。Bruel描述了通过栅极结构注入离子以在基板中形成劈开平面并通过沿着劈开平面劈开来去除基板的一部分。Bruel确认了离子注入会对装置结构(例如，通道区域)造成损害，这种损害能够使装置无法工作。Bruel描述了将结构构建在基板的暴露表面上以选择性地阻挡离子注入，从而减少对直接设置在阻挡结构下方的结构的损害。
然而，Bruel的提议有一些局限。Bruel描述的结构相对较大，例如，栅极长度为0.5微米。当前装置使用较小的结构，例如，30纳米以下的栅极长度，这比Bruel描述的栅极长度小一个数量级以上。为了积累充足的氢离子以进行劈开操作，离子必须经由装置表面的很大一部分被注入。此外，现代装置变得越来越复杂，并且包括更大量的敏感结构。这些结构中的一些结构，例如垂直晶体管，其垂直分量比水平分量更长，这提供了由穿过该结构的垂直方向上的离子造成更大损害的可能性。
另外，较大的结构与较小的结构相比通常对于离子损害更稳固。较小的结构将具有较少的原子，并且对结构内的原子的破坏更敏感。例如，特征尺寸为10nm的势垒层可能具有数十个原子的厚度，因此单个原子的破坏可能会对势垒性能产生重大影响。
技术领域
本发明总体上涉及集成电路装置的制造。更具体地，本发明提供一种使用异质且不均匀的层(例如，完全地制造的集成电路)堆叠和互连三维装置的方法和所得装置。举例来说，集成电路可以尤其包括存储装置、处理器装置、数字信号处理装置、专用装置、控制器装置、通信装置等。
发明内容
本发明的实施例涉及包括离子劈开技术的半导体装置。可以采用实施例，通过经由电路层注入离子以形成劈开平面，修复由注入引起的损害并且堆叠半导体基板，来形成三维集成电路(3DIC)。基板可以以晶片级进行处理。
在实施例中，形成3DIC的工艺包括：为第一基板提供包括多个介电结构和导电结构的电路层；经由电路层注入离子并且将离子注入到第一基板中以形成劈开平面；以及在经由电路层注入离子之后，将半导体基板在第一温度下暴露于氢气混合物第一时间以修复由注入的离子引起的损害。通过在劈开平面处劈开，使其上设置有多个介电结构和导电结构的第一基板的第一部分与第一基板的第二部分分离，基板的第一部分被结合到第二基板。第一基板的导电结构的至少一部分可以随后被连接到第二基板的导电结构。第一温度可以为300℃至500℃，并且时间可以至少为半小时。导电结构和介电结构可以包括高K介电结构，所述高K介电结构包括具有10以上的K的至少一种材料。
第一基板和第二基板可以是晶片级基板，并且在注入离子之后并且在使第一部分与第二部分分离之前，第一基板可以不暴露于例如高于300℃、400℃、450℃或500℃的温度。
在实施例中，氢气混合物具有至少1％的氢气，并且气体混合物的剩余物为一种或多种惰性气体。例如，气体混合物可以是形成的气体。
可以在小于100℃的温度下在足以施加大部分反冲(recoil)损害且劈开平面比工作晶体管的耗尽层厚度更深的质子能量下注入离子。
在实施例中，在通过半导体基板的导电结构和介电结构注入离子之后，通过将半导体基板在第一温度下暴露于氢气混合物第一时间，来执行用于修复由将离子经由包括导电结构和介电结构的电路层注入到半导体基板中所引起的损害的工艺。导电结构和介电结构可以包括高K介电结构，该高K介电结构包括氧化铪(HfO2)、氧化铪硅(HfSiO2)、硅酸铪(HfSiO4)、氧化钽(TaO5)、氧化钨(WO3)、氧化铈(CeO2)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、铝酸镧(LaAlO3)、五氧化铌(NiO5)、硅酸锆(ZrSiO4)和氧化锆(ZrO2)中的至少一种。
氢气混合物可以具有至少1％的氢气以及一种或多种惰性气体的剩余物(例如，形成的气体)。暴露时间可以为至少30分钟，并且第一温度例如可以为300℃至500℃或350℃至450℃。在实施例中，第一时间为半小时至五个小时，并且第一温度为350℃至450℃。
在一个实施例中，介电结构可以包括K为20以上的至少一种介电材料，第一温度为300℃至500℃，氢气混合物包括至少1％的氢气，并且第一时间为至少30分钟，并且注入离子以在电路层下方形成劈开平面。
形成装置的方法包括：提供第一基板；在第一基板的第一表面上沉积厚度的范围补偿材料；将离子注入到第一基板中；离子行进穿过范围补偿材料以在第一基板中限定劈开轮廓，劈开轮廓包括与吸收剂材料的厚度相对应的至少一个轮廓；去除吸收剂材料；以及在劈开轮廓处劈开第一基板，从而暴露该至少一个轮廓。在实施例中，该至少一个轮廓是冷却剂通道。范围补偿材料可以是光致抗蚀剂材料。
形成装置的方法可以包括在劈开第一基板之后，用涂层涂覆冷却剂通道的暴露表面。涂覆材料可以是防止冷却剂流体与第一基板材料之间的化学反应的材料。例如，涂覆材料可以是氮化物材料或氧化物材料。涂覆材料的热导率可以高于第一基板的块状材料的热导率。在一些实施例中，第一基板在25摄氏度的温度下具有大于130W/m-K的热导率。例如，在第一基板是金刚石或石墨材料的实施例中，第一基板可以包括碳。
劈开之后，第一基板的劈开表面可以被结合到具有电路层的第二基板。在这种实施例中，这种结合可以由沉积在第二基板的表面上的氧化物层形成。当去除范围补偿层时，结合层可以沉积在第一基板的第一表面上，并且用于将包括电路层的第三基板结合到第一基板的第一表面上的结合层。第一基板、第二基板和第三基板可以是晶片级基板。
在一些实施例中，氢离子通过包括高K介电元件和导电元件的一个或多个电路层而注入。在这种实施例中，离子注入可能损害介电元件和导电元件。这种损害可以通过将基板在350摄氏度至500摄氏度的温度下暴露于包括氢气和惰性气体的气氛中至少30分钟以修复对介电结构的损害来进行修复。
在实施例中，一种用于形成堆叠的半导体装置的方法，包括：通过第一基板的介电结构和导电结构注入离子以在第一基板中限定劈开平面；在劈开平面处劈开第一基板以获得包括介电结构和导电结构的劈开层；将至少一个裸片(die)结合到第一基板，该至少一个裸片的宽度小于第一基板的宽度；将平坦化材料沉积在该至少一个裸片上；将平坦化材料平坦化以在该至少一个裸片上形成平坦化上表面；以及在平坦化上表面上堆叠第三基板。
可以在100摄氏度以下的温度下注入离子。在实施例中，离子在室温下被注入。
在一些实施例中，从基板中劈开的材料的总厚度变化(TTV)为4％以下、2％以下或1％以下。第一基板、第二基板和第三基板可以是晶片级基板。此外，在劈开第一基板之后，可以对第一基板进行退火以修复由离子引起的对介电结构和导电结构的损害。
在实施例中，在包括氢气的环境中在350摄氏度以上的温度下执行修复对介电结构和导电结构的损害的退火工艺。修复工艺中的条件应足以使氢渗透装置表面并结合到被注入工艺损害的分子上。在一个具体的实施例中，修复退火在400摄氏度的温度下在包含2％至5％的氢气并且剩余物为一种或多种惰性气体的气氛中进行。在实施例中，修复退火进行足以使氢气扩散通过装置中的电路结构并占据损害的介电结合处的钝化部位的时间段，其中，装置中的电路结构可以包括金属和低介电常数介电材料的互连的网。在实施例中，退火在400摄氏度的温度下进行一小时。
实施例可以包括在将至少一个裸片结合到第一基板之后并且在将第三基板结合在至少一个裸片上之前，将介电材料沉积在至少一个裸片上。
在注入离子之前，可以在第一基板上形成范围补偿层。
在劈开第一基板之后，可以将第一基板结合到第二基板。在实施例中，第二基板具有第二介电结构和导电结构，并且第二基板通过将离子经由第二介电结构和导电结构注入而形成。第一基板、第二基板和第三基板可以是晶片。
小的裸片可以是包括放大器、RF调谐器、无线电调谐器、发光二极管和光学传感器的几种装置中的一种。
多个导电结构可以是各自具有多个导电栅极的多个晶体管，所述多个导电栅极通过栅极电介质与相应的通道区域分离。
在实施例中，一种形成三维集成电路的方法包括：提供具有包括导电金属和介电材料的第一电路层的第一半导体基板；通过第一电路层的多个导电金属和介电材料注入离子以在第一基板中创建第一劈开平面；在第一劈开平面处劈开第一基板；提供具有包括导电金属和介电材料的第二电路层的第二半导体基板；经由第二电路层的导电金属和介电材料注入离子以在第二基板中创建第二劈开平面；在第二劈开平面处劈开第二基板；将第一基板结合到第二基板；将至少一个裸片堆叠在第二基板上，该裸片的宽度小于第一多个电路结构的宽度；在该至少一个裸片上沉积平坦化材料；将平坦化材料平坦化以在该至少一个裸片上形成平坦化上表面；以及在平坦化上表面上堆叠第三基板。
在实施例中，一种形成半导体装置的方法，包括：在第一基板的表面上形成离子范围补偿层；经由离子范围补偿层以及第一基板的介电结构和导电结构注入离子以在第一基板中限定劈开平面；在劈开平面处劈开第一基板以获得包括介电结构和导电结构的劈开层；将至少一个裸片结合到第一基板，该至少一个裸片的宽度小于第一基板的宽度；在该至少一个裸片上沉积平坦化材料；将平坦化材料平坦化以在该至少一个裸片上形成平坦化上表面；以及在平坦化上表面上堆叠第三基板。
根据本公开，提供总体上与集成电路装置的制造有关的技术。更具体地，本发明提供一种使用异质且不均匀的层(例如，完全制造的集成电路)堆叠和互连三维(3-D)装置的方法和所得装置。举例来说，集成电路可以尤其包括存储装置、处理器装置、专用装置、控制器装置、通信装置等。
一种方法包括提供具有介电结构和导电结构的第一基板。将离子注入到第一基板中，离子行进穿过介电结构和导电结构以在第一基板中限定劈开平面。第一基板在劈开平面处被劈开以获得具有介电结构和导电结构的劈开层。劈开层用于形成具有多个堆叠的集成电路(IC)的三维集成电路装置，劈开层为堆叠的IC层中的一个。
提供异质且不均匀的层(例如，完全制造的集成电路)的三维堆叠和互连。与使用中介层和硅通孔(TSV)的现有的芯片堆叠方法相比，包括用于大幅减少层间分离和增加可用层间连接密度的技术，使得信号带宽和系统功能性提高。本技术通过对异质层的层传递的适当修改和对装置结构中的损害效应的考虑，扩展了用于为同质材料而开发的分裂和层传递(例如，绝缘体上硅(SOI)的晶片的制造)的高能质子注入的应用。
在示例中，本发明提供包括用于制造集成电路的方法的技术。尽管可以存在变化，该方法包括提供：包括表面区域的半导体基板；叠加在该表面区域上形成的多个晶体管装置；包括结构化金属层和结构化介电层以及叠加在多个晶体管装置上的层间连接的层间互连区域；以及叠加在互连区域上以提供结合界面的介电材料。该方法包括形成叠加在由介电材料提供的结合界面上的未图案化的光致抗蚀剂材料。在示例中，未图案化的光致抗蚀剂材料被配置为屏蔽多个晶体管中的一个以上晶体管免受400nm以下波长范围内的电磁辐射，并且选择性地调整后续注入工序的深度。该方法使未图案化的光致抗蚀剂材料被进行注入工序，以将多个氢粒子经由未图案化的光致抗蚀剂材料引入到半导体基板的表面区域下的劈开区域至选定深度，从而在劈开区域与介电材料的表面之间限定传递装置以形成多个互连的导电金属层和绝缘电介质的具有厚度的多层，该多层具有3至5微米以下的总金属厚度。该方法在氢注入步骤之后将未图案化的光致抗蚀剂材料去除。该方法将叠加在传递装置上的介电材料的表面结合到传递基板，以将半导体基板暂时结合到传递基板。
在示例中，该方法在使用传递基板来保持半导体基板的上部使得该上部包括氢损害的区域的同时，对劈开区域的一部分施加足够的能量以从下部块状基板材料中去除半导体基板的上部。可以如在通过引用将全部内容并入本文中的第6,013,563号美国专利(‘563专利)中所描述的那样，在空间上或整体上提供能量。在示例中，该方法使叠加在传递装置上方的氢损害的区域被进行平滑处理，以去除氢损害区域的一部分或全部并且形成背面。在示例中，该方法形成叠加在该背面上的具有厚度的介电材料。
在示例中，该背面配置有用于形成层间导电路径的一个或多个装置，该层间导电路径与传递装置的结构化金属层中的底部接合焊盘以及通向相邻装置层的结合导电路径用的接合焊盘连接。
在示例中，该方法还包括在结构化金属层上沉积介电层以形成合适的结合界面，该结构化金属层包括形成在密集图案化的金属互连多层上的5至10微米厚的导电层以提供装置电源信号、接地信号和频率同步信号，并且该介电层具有穿过介电层的多个导电路径以与上部传递的装置层中的层间导体结合。
在示例中，该方法还包括使传递的装置层与半导体基板对齐，以永久地结合层间导电路径。在示例中，该方法还包括从传递装置中去除暂时结合的半导体基板。在示例中，该方法还包括形成内部流路，以允许冷却剂流过其中来冷却传递装置。层间冷却剂通道可以通过使用在未图案化光致抗蚀剂层上添加的图案化光致抗蚀剂层来形成。可以选择图案化光致抗蚀剂层的厚度和/或位置，以调整质子束的局部穿透深度，从而在包含冷却剂通道顶表面的基板中形成非平面的劈开表面，其中冷却剂通道的底表面由下部结合平面提供。
在示例中，多个晶体管装置选自CMOS装置、双极型晶体管、逻辑装置、存储装置、数字信号处理装置、模拟装置、光吸收装置和成像装置、光伏电池或微电子机械结构(MEMS)及它们的任意组合中的至少一种。
在示例中，在注入工序中，质子能量在500千瓦到2MeV的范围。在示例中，劈开区域位于距介电材料的顶表面1至10微米的位置。在示例中，选择具有波长小于400nm的电磁辐射的高吸收率的未图案化的光致抗蚀剂材料。在示例中，半导体基板包括硅或其他合适的材料，以形成电气装置、光学装置或机电装置。
在示例中，以5E16至5E17粒子/厘米2的范围的剂量进行注入工序。在示例中，使用束线注入机进行注入工序。在示例中，通过线性加速器(LINAC)或其他变型来进行注入工序。
在示例中，劈开区域在注入范围的边缘具有峰值浓度。在示例中，劈开区域包括多个充满氢气的微片(platelets)。在示例中，劈开区域的特征在于，足以引起近似平面的劈开区域的蔓延的应力。在示例中，劈开区域被配置为均匀的注入区域或图案化的注入区域。在示例中，劈开区域被图案化或分级以有利于被控制的劈开动作。
在示例中，该方法包括在背面与多个晶体管或互连区域之间形成多个互连结构。在示例中，该方法还包括：提供包括多个第二晶体管装置和叠加的第二介电材料的第二半导体基板；以及将配置有第二半导体基板的第二介电材料结合以形成堆叠的半导体结构。在示例中，该方法还包括在未图案化的光致抗蚀剂材料上形成图案化的光致抗蚀剂材料。
在示例中，多个晶体管装置和互连区域的特征在于厚度为三微米以下；其中，注入工序的特征在于5微米至10微米的范围，使得多个晶体管装置和互连区域的特征尺寸不影响注入工序。在示例中，多个晶体管装置和互连区域的特征在于3微米以下的厚度；其中，注入工序的特征在于5微米至10微米的范围，使得注入范围的特征空间尺寸不被多个晶体管装置和互连区域的厚度干扰。在示例中，对存储器阵列或逻辑阵列提供多个晶体管装置。
在示例中，能量选自热、机械、化学、电或它们的组合，以提供劈开引起能量。在示例中，提供能量以引起被控制的劈开动作，被控制的劈开动作包括劈开的开始和劈开的蔓延。在示例中，提供能量以在劈开区域中形成多个微片泡状物。劈开表面可以将微片泡状物的网连接。
本发明在已知的处理技术的背景下实现了这些益处和其他益处。然而，通过参考说明书的后面部分和附图，可以实现对本发明的本质和优点的进一步理解。
附图说明
图1是本发明的实施例的示意图。
图2示出示例中的异质结构，该异质结构包括晶体管装置层以及金属和低介电常数材料的上部网，其中，层间冷却剂通道的设置是通过经由附加的图案化光致抗蚀剂层的注入而提供的。
图2A至图2B是示出使用图案化的氧化物作为吸收剂的简化剖视图。
图3是示例中在去除PR层并附接暂时结合的传递保持部之后观察到的、在质子经由图案化的双层光致抗蚀剂(PR)层注入之后，在不均匀的表面劈开的点处观察到的传递的装置层的示意图。
图4描绘了示例中在高剂量质子注入点处的待传递的IC装置，其中均匀的PR层位于装置金属互连层上。
图5是示例中在质子注入、去除暂时结合的传递保持部的PR层附接以及完成晶片级劈开工序之后的传递的装置层的简化视图。
图6示出示例中应用于传递的装置层底部区域的主要步骤，该主要步骤包括在去除注入损害层并最终调整装置层基板层厚度之后形成适合于结合的氧化层、以及形成层间金属连接和结合焊盘的密集阵列。
图7示出示例中在与开发中的3D装置叠层中的下部装置层的上表面上的匹配互连结构精确对齐的点处的劈开并准备好的传递的装置层。
图8示出示例中结合到下部装置层的传递IC装置的完整的紧密3D叠层，其中对齐的层间金属线在适当的位置并且沿着氧化物层结合界面被结合在接合焊盘处。
图9示出示例中堆叠有厚金属互连层的两个装置层的示意性示例。
图10示出根据实施例的用于制备可分离基板的工艺流程的一个示例。
图10A示出在图10中所示的工艺流程的下游执行的IC处理和/或减薄步骤。
图11示出根据实施例的一般IC工艺流程的简化图。
图12至图15示出根据各种替代实施例的简化处理流程。
图16是示出组入冷却剂通道的位于适当位置的图案化高K层的简化剖视图。
图17A是示出在薄基板层上在其制造后的净压缩应力下分离的、未被支撑的装置层的示例的简化剖视图，该装置层使其薄基板层变形为凹形。
图17B是向在顶面上包含有应力的装置层的薄基板的背面追加应力补偿层的效果的简化剖视图。
图18是将高纯度单晶传递层结合到基板上的化学或机械“弱”分离层上的简化视图。
图19A示出高能量、高剂量质子注入以形成置于CMOS晶体管层下方几微米处的富氢层的简化剖视图。
图19B是在最终的栅极叠层和金属互连结构的形成完成之后的CMOS装置层的简化剖视图，其中富氢层通过紧接“置换栅极”制造步骤之前执行的高能量、大剂量质子注入形成。
图20示出3DIC叠层中的传递的装置层和下部装置层的“顶部到顶部”金属层结合的简化剖视图。
图21示出用于形成具有不同裸片尺寸的3DIC结构的工艺。
图22是示出下部装置结构的示例的简化剖视图。
图23是示出堆叠的装置结构的示例的简化剖视图。
图24是示出结合在3DIC上的较小裸片尺寸的装置的示例的简化剖视图。
图25是示出沉积在被结合在3DIC上的较小裸片尺寸的装置上的材料的示例的简化剖视图。
图26是示出具有不同裸片尺寸的3DIC结构的示例的简化剖视图。
图27是示出具有不同裸片尺寸的3DIC结构的另一个示例的简化剖视图。
图28是示出质子注入的示例的简化剖视图。
图29是示出经由范围补偿层的质子注入的示例的简化剖视图。
图30示出在各种磷掺杂剂浓度和温度下硅基板的热导率。
图31示出在各种硼掺杂剂浓度和温度下硅基板的热导率。
图32示出在各种温度和掺杂剂浓度下6H-SiC的根据温度的热导率。
图33示出各种碳材料的热导率。
图34示出传递层的结合步骤。
图35示出在部分完成的装置层的下方形成掩埋的氢轮廓。
图36示出氢轮廓上的完整的装置层。
图37示出1MeV质子注入到3μm厚的多层中，该多层在Si基板上包含Cu金属和SiO2介电层，其中CMOS装置层位于金属/氧化物多层的正下方。
图38A和38B分别示出图37的注入用的反冲轮廓和离子化轮廓。
具体实施方式
根据本发明，提供了总体上与集成电路装置的制造有关的技术。更具体地，本发明提供了一种使用异质且不均匀的层(例如，完全制造的集成电路)来堆叠和互连三维(3-D)装置的方法和所得装置。举例来说，集成电路可以尤其包括存储装置、处理器装置、数字信号处理装置、专用装置、控制器装置、通信装置等。
实施例建立并扩展了两大技术领域的能力，即用于形成均质层的结合叠层(例如，形成绝缘体上硅(SOI)晶片)的层传递方法以及当前使用和开发的各种方法，以通过复杂的中介层和装置间连接用的金属通孔的稀疏阵列的使用来形成3-D电子装置叠层。
实施例提供了方法，所述方法利用简化的结合和互连结构(其物理尺度比目前可用的中介层/TSV方法小十倍以上)堆叠和互连各种电气层和机电层，并且形成大幅增加的数量的装置间电连接路径，从而大幅扩展了数据传递带宽和3-D装置功能性。本发明还提供了：保护敏感的装置层免受与使用高能质子束线有关的有害紫外线辐射，并且构建冷却剂流动通道的层间网络以从功能3-D装置叠层的空间中去除热量。在整个说明书中，尤其是在下文中，可以发现本公开的更多细节。
实施例可以结合利用诸如H-切割分离和等离子体活化结合的技术来实现室温传递工序的绝缘体上硅(SOI)晶片形成方法，并与利用MeV质子技术的Si分离结合，来实现全-CMOS的3D堆叠。
应用于3D晶片级封装(WSP)的这种层传递(LT)由于其高并行连接性和使用不同工艺的能力，能够带来实质性的利益。嵌入的RAM/缓存层是自然的应用。
常规的WSP方法可能在以下各个领域中的一个或多个中遇到挑战：结合、层对齐、层减薄和层分层互连。例如，减薄到小于10μm的层能够理想地引起具有较小纵横比的通孔。
等离子体熔合的使用能够实现有利的对齐。并且，本文描述的实施例可以使层对齐和互连成为实践上可实现的目标。
利用涉及冷处理的LT技术的实施例能够实现利用层间介电(ILD)/金属互连来处理晶片。等离子体活化熔合赋予结合强度、超薄结合、无胶的层。如下所述，快速减薄操作是可能的，而不必要求化学机械抛光(CMP)、抛光或研磨操作。
实施例可以可与多种IC工艺兼容，多种IC工艺包括用于制造互补金属氧化物半导体(CMOS)和随机存取存储器(RAM)装置的那些IC工艺等。
使用在MeV能量下的注入可以使经由整个装置层(10μm)的注入更厚。因此，可以传递整个CMOS装置层而不是部分层。
可以使用注入扫描技术。示例可以包括通过“抖动(dithering)”获得信道改善。
实施例将MeV质子用于整个CMOS堆叠可以提供某些益处。实施例可以避免由于包括晶体管、电介质和/或金属层结构的CMOS层引起的阴影。
1MeV质子束足以通过8个Cu金属互连层和具有约10μmSi穿透的整个深度CMOS微处理器单元(MPU)执行H-切割注入。
对于穿过模型8层Cu互连阵列和连接的CMOS晶体管层的1MeV质子束，Si中的这种10μm深度对于将损害峰从CMOS装置区域中分离出来已经足够了。质子损害区域的CMOS晶体管层和传递层基板层的结合氧化物表面下方所需的最小分隔的品质因数是偏置的、通电的块状CMOS阵列的基板材料中的耗尽深度，对于1V的电源电压和10Ohm-cm的基板材料，其量级为1微米。根据装置设计和电源电压，包括块状“finFET”和“完全耗尽的SOI”装置的CMOS晶体管层能够具有一定程度的较薄的基板耗尽厚度。1MeV质子分布的相对精度(散度/范围)比标准SOI晶片制造注入(在约为40keV处)更锋锐。
还应注意，可以通过旋涂抗蚀剂吸收层来减小H峰深度。结合下面稍后讨论的图1至图9进一步描述了该方面。
图10示出了根据实施例的用于制备可分离基板的工艺流程1000的一个示例。这里，例如，通过氢离子的注入，施主基板(donor substrate)1002被进行劈开平面形成1004。
然后，例如，通过等离子体活化的结合工艺1008，将包括劈开平面的施主基板结合到处理基板1006。接下来，通过执行室温受控的劈开工艺(rT-CCPTM)而发生LT，使得施主的一部分保留有处理基板。可替代地，如果该层要再次被传递到永久性处理基板(例如，用于背面照明CMOS图像传感器)，则施主的一部分可以保留有暂时性载流子基板。
执行施主基板的剩余部分的回收1011以进一步使用。包括传递层1010的操作可以被进行进一步处理，例如外延(EPI)平滑和增厚1012，以产生可分离的基板1014。
图10A示出了简化的工艺流程1050，其示出了图10的对由基板制造者提供的基板执行的下游步骤。这些步骤可以包括IC处理1052(例如，参见下面的图11)和/或减薄1054(例如，参见下面的图12至图15)。
具体地，图11示出了根据实施例的一般IC工艺流程1100的简化图。这里，IC制造者接收到“特殊晶片”1102并处理IC层“n+1”1104，而无需任何修改。
然后，将IC层结合到晶片级处理(WSP)叠层(1至n)1106上。结合之后，晶片1102可以被剥离。
最后在图11中示出的是执行诸如互连处理、化学机械抛光(CMP)等步骤以完成层1108。可以对层“n+2”重复该步骤。
至少四个层传递(LT)封装变体是可能的。图12至图15描述了用于减薄的LT的四个选择。
图12示出了IC处理之后的LT的实施例。该图中示出的简化工艺流程1200涉及在基板1203内放置劈开平面1202，然后在IC处理1206之后劈开1204。其需要更多的侵入式IC后处理步骤。
图13示出了对可蚀刻基板上利用劈开的实施例。根据本实施例的简化工艺流程1300与SOI结合研磨回工艺相比，使得基板1302更容易地被蚀刻1304。
在这样的实施例中，可蚀刻基板可以是薄的。可以使用静电(ES)卡盘来帮助猛烈劈开并处理薄基板。透明基板可以帮助进行层对齐。
图14示出了工艺流程1400的实施例，其中基板1402包括附接到可剥离基础基板的“薄”基板。薄基板可在最终的3D产品中利用。可剥离基板仅在IC工艺期间用于处理。
图15示出了根据另一实施例的简化工艺流程1500。这里，硅膜1502被安装到可剥离基板1504。可剥离基板仅在IC工艺1506期间用于处理，从而得到处理后的层1508。在LT之后使用内部剥离层。剥离层放置在结合平面内。LT用于释放处理后的Si层，然后根据需要进行增厚。
一个或多个实施例可以具有某些特征和益处。例如，通过具体应用完全制造的集成电路(包括晶体管层和多层互连网络)的紧密堆叠，H-切割分割和层传递技术可以扩展到均匀成分层的堆叠之外，从而能够实现异质和不均匀的单个层的晶片级堆叠。
实施例可以通过使用具有H-切割和层传递技术的“紧密结合”将薄装置堆叠，来实现具有高密度的裸片间互连的大的数据传递带宽。
实施例可以通过在整个堆叠过程中使用室温至适中温度的过程来提高可制造性和装置产率。
一些实施方式可以概述用H-切割和等离子体结合操作(使用高对齐精度结合工具)进行的装置层堆叠。
特定实施例可以利用具有对应的互连深度和位置的前-后堆叠和前-前堆叠结合的变化。
一些实施例可以使整个装置层元件变薄(不需要中介层)，其中即使对于高密度装置间通孔连接，RC损耗也减小。
某些实施例可以实现用于分离后的损害层去除和基板厚度减小(选择性蚀刻)的方法，该方法适于结合和传热要求(不如SOI晶片层堆叠严格)。
现在还描述特定实施例的某些附加因素。一些这样的因素可能与各种IC设计中的不均匀的总的铜互连厚度有关。
例如，可以使用计量学。不均匀的Cu密度的扫描效应从面对IC金属表面的大角度收集电极中收集反向散射的质子电流，其中对于MeV质子束的孔径约为1×1um2。用于孔径下IC运动的精密工作台扫描仪通过反向散射电流绘制出净Cu密度。
设计规则可以用于解决不均匀性。这些设计规则可以规定整个IC装置区域中的总的Cu厚度的可允许的变化。晶片级分离可以通过大面积的棋盘格H分布来实现。
制造工艺可以用来解决不均匀性。例如，“虚拟”Cu或其他类似的材料层可以被添加在低的Cu厚度的位置(例如，层间金属通道)处。其他材料的示例包括诸如CVD沉积的氧化物和氮化物电介质、聚合物和其他金属的材料。通常，该材料应具有足够的离子阻止能力和厚度，以使深质子峰的位置在裂开平面上进入近似相似的深度。
实施例可以通过在诸如分级的Si-Ge薄层的高应力外延层上构建IC装置来设定不被质子能量或总的Cu层密度的变化直接影响的劈开平面深度，以沿高应力界面定位阻止后的H浓度。劈开平面将由内置的高应力界面处累积的高浓度H分布的位置来设定。
通过降低质子注入过程中的晶片温度来增加质子晶格损害累积(经由核阻止事件)，从而可以减少总质子剂量和由电子阻止事件引起的介电结合损害(在低k互连和高k栅极电介质中)的相关风险。
图1是在完成两个装置的3D堆叠工艺时的实施例的示意图。上部装置层包含形成在半导体材料(通常为Si)中的晶体管、以及金属(通常为Cu)与用于衬层和通孔的各种其他金属的密集网络的异质层，这些异质层被低介电常数电绝缘体材料间隔开，并且上部装置层在通过氢注入进行的形成处理和相关的劈开工序之后与半导体晶片分离。在质子注入期间，传递装置结构被具有足够的厚度和特性的均匀的光致抗蚀剂层覆盖，以保护装置层免受暴露于来自质子束线等离子体中的复合过程引起的紫外线辐射的损害。对于图1所示的情况，传递的装置层还涂覆有第二光致抗蚀剂层，该第二光致抗蚀剂层被图案化以沿着冷却剂流动通道的网络的路径调节质子束和所得的劈开表面的深度，该冷却剂流动通道被设计为从完整的3-D装置叠层中去除热量。导电结构包括基板中的晶体管结以及与晶体管层接触的金属互连网络。
在将上部装置层安装到暂时性结合处理晶片上之后，对传递装置的劈开的下表面进行处理以去除劈开表面的区域中的注入损害并调节传递装置基板层的厚度。然后，在下表面上沉积CVD氧化物层，以提供有效的结合表面并为冷却剂流动通道(如果存在的话)提供电绝缘和钝化表面。然后蚀刻下部装置表面，并用金属填充，以通过数量级为1微米以上的厚度的基板和沉积的氧化物层来形成与传递装置互连层的层间电连接。上部传递的装置层中的层间金属线终止于金属结合焊盘，该金属结合焊盘的结合表面与沉积的氧化物结合层在同一平面上。
在下部装置的顶表面上形成类似的沉积氧化物以提供有效的结合，蚀刻通孔的网络并用金属填充以提供与下部装置互连层的电连接。下部金属线终止于金属结合焊盘，该金属结合焊盘在与下部沉积的氧化物表面相同的平面。
将两组金属结合焊盘在精密结合设备中对齐并进行结合退火处理，从而完成图1所示的2级堆叠(带有冷却剂通道)。
图2示出了在层传递到下部装置层之后的图案化的PR和装置层的视图。在图2中，异质结构包含晶体管装置、以及金属的上部网络、以及提供集成电路(IC)的互连的低介电常数材料的层，并且该异质结构涂覆有均匀的光致抗蚀剂(PR)层，其中，选择抗蚀剂的性质和厚度以为敏感的IC层和界面提供足够的保护，使其免受暴露于质子加速器束线等离子体中的复合事件引起的紫外线(波长小于400nm)辐射的影响。还选择均匀PR层的厚度和填充料(stopping)，以将质子束的范围调整到IC装置晶体管和耗尽层下方的所需深度。
在图2中，在均匀的PR层上添加第二个图案化的PR层，并选择第二PR层的厚度和填充料以局部调整注入的质子分布的深度，从而提供非平面的材料裂开表面。当传递的装置层结合到下部装置层时，在去除PR层并暂时结合到保持层之后，非平面的裂开表面提供反映上部PR层的图案化的网络路径，用于使冷却剂在最终的IC装置叠层中流动，以在装置操作期间移除热。
图2中还示出了层间金属通孔、结合接合焊盘和氧化物结合界面，它们在被结合到下部装置层之前被添加到上部转移装置层的下部，稍后将更详细地描述。
顶部吸收剂层可用于：(1)局部控制传递装置基板中质子损害轮廓的峰的深度，从而控制分离时劈开表面的位置；(2)限定由劈开表面的深度变化形成的冷却剂通道的横向位置和深度；和/或(3)提供保护层以吸收由电子捕获和随后由加速器束线中的质子离子产生的辐射过程引起的紫外线辐射。
该工艺的某些实施例使用未图案化的、交联的光致抗蚀剂(PR)层(其上沉积有第二PR层)，光刻曝光并显影，以在层上留下图案化的PR。
该工艺的其他实施例可以使用CVD沉积的介电膜。在某些实施例中，未图案化的CVD氧化物层沉积在装置层的金属互连网络的顶表面上，以被传递到3DIC叠层。可以选择该第一CVD氧化物层的厚度，以使CVD氧化物、装置金属互连网络和装置基板的组合的阻止能量效应将质子峰和损害峰置于传递装置晶体管层下方的主劈开平面的所需深度处。
然后，CVD氮化物层被沉积在第一CVD氧化物层上而用作蚀刻阻止层，以在顶部CVD氧化物层的蚀刻期间保护下面的氧化物层。
然后在氮化物层上沉积第二CVD氧化物层。可以选择顶部CVD氧化物层的厚度，以使入射质子束的峰的位置局部偏移以比主劈开表面的位置浅，传递的装置层随后与3DIC叠层中的基底装置层顶部上的平面结合表面的结合而形成的冷却剂流动通道的所需高度。
然后可以将PR层沉积在顶部氧化物上，进行光刻曝光并显影以留下图案化的PR覆盖层。该图案化的PR层在将在随后的氧化物蚀刻步骤的期间形成冷却剂通道的位置中保护顶部CVD氧化物层，其中氮化物层保护下部氧化物层。
图2A是质子注入处的传递的装置层的简化剖视图，示出了未图案化的顶部CVD层，该层的厚度被选择为将质子分布的峰移至劈开表面的所需位置的深度处。图案化的第二CVD氧化物层，其厚度被选择为将质子束峰移至要在随后的与3DIC装置叠层结合的步骤中形成的(可选的)冷却剂通道的高度。沉积在两个氧化物层之间的CVD氮化物层用作顶部氧化物图案化蚀刻的蚀刻阻止层。
图2B是在沉积未图案化的CVD氧化物和氮化物层，沉积顶部CVD氧化物和PR层之后的传递装置的上层的简化视图。在光刻曝光和PR图案显影后，蚀刻掉暴露的顶部CVD层材料。氮化物层保护下部CVD层免受蚀刻移除。在质子注入之前去除PR层。
使用CVD介电层来形成顶部吸收层可以提供制造的益处，即避免通过聚合物PR膜进行高能注入所伴随的工艺复杂性，例如由于与通过的质子束发生碰撞所导致PR材料中的结合断裂所引起的氢气和其他挥发性物质的放气。
通过使用图案化的CVD顶层和未图案化的CVD顶层对质子注入轮廓进入装置和基板层的局部控制可以用于补偿金属互连网络中的局部变化图案密度和总层厚度，所述金属互连网络在整个复杂的芯片裸片上并且处理加工中的大面积晶片上的各种芯片设计。这种对质子分布深度和分离时劈开表面的位置进行局部控制的能力，使得能够使用恒定能量的质子束来处理各种装置类型，提高在线晶片制造效率。
图3是在去除PR层并附接暂时结合的传递保持部之后观察到的、在质子经由图案化的双层PR层注入之后，在不均匀的表面劈开的点处观察到的传递的装置层的示意图。在不均匀的表面裂开之后，包含H填充的薄片和相邻的晶格损害区域的包围劈开平面的受损材料被去除，并且额外的底层材料被去除，留下包含IC装置晶体管和耗尽区域的期望深度的基板材料。
另外，然后用沉积的氧化物膜处理非平面的裂开表面，以形成用于冷却剂通道的钝化表面壁，并且形成用于附接到相邻的装置层的有效结合表面。传递的装置层的下部区域也被处理以在装置层之间形成层间金属连接路径，这将在后面的附图和说明中进行描述。
图4至图9示出了使用均匀的顶部PR层的一组通用IC层的3D堆叠工序，为了简化，未对组入的冷却剂通道进行规定。这些附图的更多细节可以在整个本说明书中并且更具体地在下文中找到。
图4描绘了在大剂量质子注入点处的待传递的IC装置，其中均匀的PR层位于装置金属互连层上。金属互连层通常是密集图案化的多层结构，对于高级逻辑装置，包括10至15层Cu金属，而对于存储装置，包括的Cu金属较少。铜金属层和通孔通过低介电常数绝缘材料的交错层而电隔离。在现代实践中，净铜层的厚度通常为3微米以下，而无需用于装置同步的精确分配、或“时钟”、信号、电源和接地的5到8微米厚的金属层。作为层间堆叠工艺的一部分，提供对附加的厚金属互连的规定。
选择PR的密度、光学性质和厚度来提供基底装置层的充足的保护使其免于暴露于来自质子加速器束线等离子体的UV-波长复合辐射，并调整晶体管掺杂和耗尽层下方的质子峰和劈开平面的深度。
图5示出了在质子注入、去除暂时粘合的传递保持部的PR层附接以及完成晶片级劈开工序之后的传递的装置层的视图。劈开动作可被机械、化学、激光或其他热暴露形式的能量的局部施加或整体能量或其的任意组合影响。劈开可以使用通过引用已并入本文中的‘563专利中公开的技术、起泡技术或其他技术中的任意技术而发生。
图6示出了应用于传递的装置层的底部区域的主要步骤，该主要步骤包括去除劈开平面邻近的质子损害的材料以及任何附加材料，以获得期望的传递基板厚度，通过平面结合界面的化学气相沉积(CVD)进行形成，以及形成层间金属线，该层间金属线在沉积的结合氧化物界面的平面处将传递的装置金属互连网络与下部结合焊盘连接。示出了层间通孔的形成。
图7示出了在与开发中的3D装置叠层中的下部装置层的上表面上的匹配互连结构精确对齐的点处的劈开并准备好的传递的装置层。实施例利用先进的对齐和结合设备的能力，该对齐和结合设备对于300mm晶片，晶片级的对齐公差在150nm的范围内。示出了通孔和通孔接合焊盘。
图8示出了结合到下部装置层的传递的IC装置的完整的紧密3D叠层，其中对齐的层间金属线在适当的位置并且沿着氧化物层结合界面被结合在接合焊盘处。图8中还示出了顶部沉积的氧化物层，其在结合界面层具有金属通孔和接合焊盘用以随后在本传递的装置层的顶部上堆叠附加的装置层。
对于大面积、高性能逻辑IC装置的3D堆叠，电力、时钟和信号脉冲的精确传递需要由几微米厚的金属线提供的低电阻路径。这些金属层太厚以至于适中的(1或2MeV)能量质子束无法经由其注入，但是可以在需要时作为层间处理的一部分，在注入和劈开之后以及在堆叠后续装置层之前提供。图9示出了堆叠有厚金属互连层的两个装置层的示意图，具有已完成的金属层的电源装置位于适当的位置，如果其为底部装置层，以及具有在装置传递和永久结合之后以及在沉积结合氧化物和形成层间金属线和结合接合焊盘之前添加的厚金属互连层的上部传递的装置。双装置叠层已经组入了厚金属时钟和电力分配层。
这里的讨论是针对通用CMOS装置的叠层。一个有用的示例是与数据传递层连接以进行高带宽信号处理和计算的扩展存储元件的叠层，例如当前使用中介层和金属连接线(称为硅通孔(TSV))形成的存储叠层，其长度为30至50微米的数量级，比实施例中构建的层间连接长10倍以上。
可以利用实施例的效用来提供用于各种电气和机电装置的紧密3-D叠层的制造方法，所述电气和机电装置组入了用于感测视觉图像、化学环境和各种物理条件的异质装置层，该异质装置层与堆叠的集成电路组合以在集成的和稳定的3-D装置中提供信号处理、存储和数据传递。
尽管以上描述是针对硅晶片的，但是也可以使用其他基板。例如，基板可以是几乎任何的单晶、多晶甚至非晶类型的基板。另外，基板可以由III/V材料(例如，砷化镓、氮化镓(GaN)等)制成。根据实施例，也可以使用多层基板。多层基板包括绝缘体上硅基板、半导体基板上的各种夹层以及许多其他类型的基板。本领域普通技术人员将容易想到各种替代、修改和变型。
通常，高性能逻辑装置在逻辑核中的高切换活动的区域中产生热量。这些开关加热源是复杂的芯片上系统(SOC)和中央处理单元(CPU)装置中众所周知的设计问题。随着温度升高，数据在存储装置中的保留通常会降低，因此逻辑和存储层的集成堆叠受到这些散热问题的挑战。随着3D装置叠层的密度和多样性的增加，热控制变得越来越重要。
虽然有利于热结合效率，但是由于SiO2的相对较低的热导率，在结合叠层中使用氧化物层作为热传递层可能受到限制。使用较高热导率的电绝缘材料作为层间结构可以增加从局部装置热源区域进行的热传递。
因此，在某些实施例中，可能希望在热产生装置层之间添加结构化的高热导率层，以便于热散布和从装置叠层中去除热量。具体而言，使用高能量质子注入、低热平衡层劈开、以及传递结合，可以促进从局部装置结构“热点”的散热，并通过使用局部冷却剂流动有效地去除装置热能。
质子劈开和层传递方法，与通过在质子注入步骤中使用光致抗蚀剂(或如下所述的氧化物)的图案化顶层形成的图案化劈开区域结合，被结合到平面装置表面以形成用于堆叠冷却剂流的层间通道，并且使用具有高热导率(和低导电率)的层间结构，为控制复杂3D装置叠层中的热环境提供灵活的设计要素。
比较各种常见的半导体材料的热导率，结果表明，各种材料具有比SiO2高得多的热导率，其中SiC和Al2O3(蓝宝石)包括用于此目的的候选材料。与等效的SiO2层相比，其他的高热导率的材料也可以用于将散热和热传递提高约10至约100倍的目的。
下表1列出了几种常见的半导体和绝缘膜的热导率(单位W/m-K)：
Si:130(W/m-K)
SiO2:1.3(W/m-K)
SiC:120(W/m-K)
Ge:58(W/m-K)
GaAs:52(W/m-K)
Al2O3:30(W/m-K)
为了有效的热流，可以期望约0.5至2μm的层间热扩散层厚度。
图16示出了组入冷却剂通道的包括位于适当位置的高K层的简化的剖视图。
包含半导体、电介质和金属材料的各种层的集成电路装置在制造期间可能产生大量的内部应力。未消除的这些应力可能足够高，以使厚度大于700微米的总厚度Si晶片翘曲成各种凹形、凸形和复杂形状。这些变形可能足够大，而在装置制造期间在细线光刻光学装置中产生问题。
如果将分离的薄(例如，几微米)基板上的包含应力的装置层以无支撑的方式放置在平坦表面上，则晶片级组合体的应力引起的变形可能对结合至平坦基板表面构成挑战。由于这些影响，可以将薄的装置层附接到刚性的结合结构，刚性的结合结构能够在它们从它们的初始基板晶片分离之前，保持与所附接的应力层平面结合界面。
图17A示出了薄基板层上的、在其制造之后在净压缩应力下的分离的、未支撑的装置层的示例的简化视图，该装置层将其薄基板层变形为凹形。实际的装置层变形可以是凹形、凸形和复杂的“马铃薯片”形状。这些变形可能会导致在结合到平面表面时遇到挑战，以及导致由于在附加的制造步骤和在装置操作期间的后续热循环过程中局部应力过大而导致的结合失败和装置劣化。
即使使用刚性的暂时结合保持部来将包含应力的层形成为适于结合的平面形式，复杂结合叠层中的未补偿应力也可能在后续的制造步骤期间以及在装置操作期间因热应力而导致结合失败和IC装置劣化。
因此，实施例可以提供将应力补偿层(多个)追加到应力装置薄传递层的背面，以促进结合工艺(包括改进的层间装置和结合焊盘对齐)，并补偿后续制造和装置操作热循环的有害影响。出于所有目的，通过引用将第7,772,088号美国专利并入本文。
背面应力补偿材料可以选择具有与装置层互补的热膨胀特性并且具有足以抵消装置结构内部应力的变形效应的厚度的材料。
图17B是简化的剖视图，示出了向顶侧上包含应力装置层的薄基板的背面追加应力补偿层的效果。应力补偿背面层的作用是：(1)促进与平坦结合表面的结合；(2)在晶片级结合的期间提高结合焊盘的对齐精度；和/或(3)在随后的制造步骤的期间以及在装置堆叠操作的期间抵消不同的热应力的影响。
应力补偿层可以通过将传递的装置层附接到暂时结合结构的同时层直接传递到传递装置层的背面来形成。在某些情况下，可以通过CVD或其他方法来沉积应力补偿层。
注意，平坦的应力补偿的传递层可以提供期望的几何形状，以在晶片级结合的期间实现高程度的结合焊盘对齐，这是成功进行3DIC制造的晶片级结合的一个考虑因素。
实施例可以采用在化学或机械上“弱”的分离层上的单晶层传递。特别地，可以希望允许将高纯度的单晶材料层附接到暂时支撑层上，暂时支撑层足够稳固以抵抗IC或其他装置制造过程的热、化学和机械应力，但是足够“弱”以在有针对性的化学或机械作用下形成分离路径。
这些弱的暂时分离层的示例可以包括但不限于：(1)通过热生长、CVD沉积或通过直接注入和随后的热处理形成的氧化物层，其可以通过选择性蚀刻剂的化学作用(例如，对下面的SiO2层的HF侵蚀)在叠加层下形成分离路径；以及(2)在选择的化学或机械侵蚀下容易形成分离路径的各种形式的多晶或多孔形式的一般基板材料。有针对性的机械侵蚀的形式可包括但不限于：(1)由在单独的楔形工具上的侧向力引发的应力辅助裂纹形成；以及(2)通过侧向引导的流体射流进入机械上较弱的层(例如，多孔基板材料区域)而产生的动力学侵蚀。
某些形式的化学或机械上较弱的分离层可能缺少用于制造高性能半导体装置的高纯度和高质量晶体上层的外延生长所需的高级晶体界面。
利用高能质子注入来形成富氢层，以沿着良好限定的劈开表面进行机械、室温分离，实施例可用于分离整个装置结构(包括完全完整形成的晶体管层和多层金属互连网络)并将整个装置结构结合到适当选择的暂时分离层上，以用于以后的制造和装置集成处理。其后，可以进行后续的从载流子基板的分离。
根据实施例的方法和设备还可以用于分离并结合均匀的、高纯度的结晶层，以将其形成为电气、机械或光学装置，随后从载流子基板分离。
图18是将高纯度的单晶传递层结合到基板上的化学或机械上“弱”的分离层上的简化视图。通过使用高能质子注入和沿质子分布的峰进行的室温分离，将上部晶体传递层形成为所需厚度。上部传递层可以是均匀的晶体层，或者可以包括IC、机械或光学装置及它们的对应的金属互连网络的组合。
实施例还可以提供可用于高灵敏度CMOS装置结构的分离和层传递堆叠的质子注入。如前所述，实施例利用高能质子注入来形成光致抗蚀剂或CVD电介质的顶层的组合的组合厚度和阻止电力效应以下几微米的富氢劈开表面，以及多层金属互连网络和晶体管层。
高剂量、高能量的质子束穿过金属互连和晶体管层所产生的辐射损害效应可以处于可控制的水平，可通过适度温度下的标准退火循环来恢复。此外，在特别关注特定辐射损害效应的情况下，实施例可以包括绕过对装置介电层中的辐射损害效应的关注的实施方式。
与在高剂量、高能量质子注入CMOS装置层及其相关的金属互连网络层中期间可能的辐射损害有关的一个问题是各种介电层中的结合断裂效应。这可能是由于加速器束线中发生复合事件后，来自高能质子束的通道或来自离子电子弛豫的UV辐射引起的电子阻止事件。
当在CMOS装置制造过程中的特定点执行高剂量、高能量的质子注入时，可以基本上避免质子束的辐射效应。CMOS工艺中的一个点可以被确认发生在与CMOS结中与掺杂剂激活相关的高温(例如，高于500℃)工序完成之后，以及在沉积敏感的栅极叠层氧化物和随后在金属互连网络中引入层间电介质之前。
在CMOS制造过程中的这一点上，装置晶片中的主要材料是掺杂结中的晶体硅，其具有多晶硅填充的横向隔离区和基板晶片。在主要是硅的材料中，唯一实质性的、长期的辐射损害效应与质子减速过程的核停止组成引起的晶格损害有关。
高能质子束的晶格损害事件可以位于质子分布的峰附近。根据实施例，该峰可以放置在晶体管层中的CMOS结下方几微米处，并提供关键的氢捕获位点，以用于在层分离期间劈开表面的定位。CMOS晶体管层与其相关的载流子耗尽层之间的几微米间隔以及随后的层间隔区域中的质子引发的晶格损害可以足以避免质子晶格损害层产生有害的装置效应的风险。
在许多先进的CMOS装置中，栅极叠层区最初是由暂时性膜和结构定义的，在高温热循环完成后，该暂时性膜和结构被包含高介电常数(“高k”)栅极氧化物和多层金属栅极的最终装置结构“替换”。在“替换栅极”制造循环之后，最终栅极和金属间层(“低k”)电介质的材料特性将最终CMOS装置制造工艺的允许热循环限制为小于500℃。
在“替换栅极”制造之前的那个时刻进行的大剂量质子注入将避免损害最终装置栅极和金属间层电介质的风险，并且不会暴露于500℃以上的热循环，该热循环在传递的装置层的制造完成之后，在层分离时的期望的非热分离过程之前可能导致自发的层分离。
图19A示出了高能量、高剂量质子注入的简化剖视图，以形成位于CMOS晶体管层下方几微米处的富氢层。这是在与晶体管结中的掺杂剂激活相关的大于500℃的退火完成之后，以及在制造包括最终装置栅极电介质和金属栅极的“替换栅极”之前进行的。
图19B是完成最终栅极叠层和金属互连结构的形成之后的CMOS装置层的简化剖视图，其中由高能量、高剂量质子注入形成的富氢层正好在“替换栅极”制造步骤之前执行。最终栅极和金属间层电介质的材料特性将制造工艺温度限制在500℃以下，这也避免了在完成整个装置结构后，通过非热方法在所需分离之前导致沿富氢区自发分裂的条件。
根据实施例的方法和装置的利用可以允许通过堆叠顺序和层间厚度来调制层间带宽。具体而言，3DIC堆叠的主要目标是提供一种替代路径，以增加装置之间的信号处理通信的带宽。
带宽是数据信号频率(通常近似于CPU时钟频率)与外部通信通道数的乘积。在其过去的大部分时间里，IC的开发都集中在增加CPU和其他数据处理芯片的周期频率上，这可能是以增加芯片功耗为代价的。通信通道的数量已受到沿平坦装置外围可用的结合焊盘的密度限制。
3DIC堆叠方法的发展已经增加了通过密度层间通信线测量的垂直通道的可能的数量。层间通信信道的密度随着垂直连接信道密度的增加而增加。层间连接的密度的便利的测量是通信引脚间隔或“间距”的平方反比。具体而言，IO密度＝1/(引脚间距)2。
最小金属通道或“引脚”间距取决于各种工艺和装置考虑因素。一个因素是层间金属通道的纵横比(AR)：金属线直径与要填充的通孔长度的比率。常规的“硅通孔”(TSV)结构的AR通常约为5至20。这大幅高于IC装置高密度金属化中通孔的典型设计规则(AR通常小于2)。
影响常规TSV结构的堆积密度的一种装置考虑因素是由微米级Cu圆柱体和Si装置材料的不同热膨胀引起的装置间应力。铜通孔线周围环境中不希望的局部应力会导致设计规则定义微米级的“保留”区域，在该区域中，有源电路元件会通过接合焊盘从铜附近被排除在外。这会影响电路密度、性能和产率。
因此，特定实施例的方法和设备可以提供一种或多种工艺以局部增加层间金属通道密度和相邻装置层之间的对应通信带宽。使用通过基本完成的金属互连网络和完全形成的CMOS晶体管层的高能量、高剂量质子注入，以形成用于非热层分离并结合到3DIC叠层上的富氢区域，从而提供了几微米(对于SOI掩埋氧化物或其他具有最小载流子耗尽层厚度的装置类型的装置的情况，则更小)的层间间距。与当前的TSV和中介层堆叠方法的典型的几十微米相比，这可以大大减少层间间隔。实施例提供的较薄的装置间Si层和消除中介层以及相关的粘合剂层允许制造更短和更薄的装置间金属信号连接，并大幅减少了由目前几微米厚的Cu TSV通道的热应力引起的“死区”效应。
在需要高层间带宽的地方(例如，来自CMOS图像传感器层和信号处理装置的连接)，一些实施例可以采用各种层传递技术来使传递装置的金属网络的顶层对齐并将该传递装置的金属网络的顶层结合到3DIC叠层中较低装置层的金属网络的顶层中的层间连接通道。图12至图15概述了这种层传递方法。
通过该特定过程，可以期望层间通信通道密度与两个装置层中的顶层金属化层中的引脚密度相似，其中引脚间距为几微米以下。与现有的2.5D和3D芯片堆叠技术相比，这种“顶至顶”的层结合可以使层间连接密度提高100到1000倍，并相应增加带宽。
图20示出了3DIC叠层中的传递的装置层和下部装置层的“顶至顶”的金属层结合的简化剖视图。这种方法可以提供层间金属连接通道密度以及相应的增加的带宽，类似于CMOS装置的顶部金属层的通孔密度。
根据实施例的3DIC结构的特定示例的特征可在于，在1.E+02至1.E+04的引脚间距范围(单位nm)内，IO密度(单位：引脚/cm2)在约1.0E+06至1.0E+08之间。在示例中，对于1μm的TSV深度，在大约0.1至1μm的TSV直径范围内，纵横比(深度：直径的最小宽度)可以在10至1的范围内。
如上所述，根据实施例注入质子以形成3DIC结构，可以在大约1MeV的能量下进行，包括大约300keV至5MeV，大约500keV至3MeV，大约700keV至2MeV或大约800keV至1MeV之间的能量。出于所有目的，通过引用并入本文中第2008/0206962号美国专利公布。
注意，在这种较高能量范围内氢离子的注入性质可以在用于SOI晶片制造的层传递工艺的典型的40keV能量之间变化。一阶描述是反映“散乱”(<ΔX>)的质子分布的“半宽度”与“投影范围”轮廓的深度(<X>)之比。
在示例中，这种<ΔX>/<X>结果的比较如下：
·质子注入能量40keV：<ΔX>/<X>＝0.196≈0.2
·质子注入能量1MeV：<ΔX>/<X>＝0.048≈0.05
因此，1MeV的质子分布比40keV的分布“锐利”约4倍。
3DIC结构通常以晶片级进行堆叠。晶片级处理，特别是在与本文所述的用于全金属化CMOS装置的传递方法的直接性相结合时，对于经济高效的处理具有实质性优势。
结合结构的晶片级处理通常假定使用相同尺寸的晶片，并且在接合的晶片上的裸片的放置紧密协调，以在分离成离散系统之后产生垂直堆叠的3DIC结构。对于在大规模生产铸造工艺中在200或300mm Si晶片上制造的大面积逻辑和存储装置，通常满足这些条件。
用于通信链接的许多所需部件，例如RF调谐器、放大器等，其裸片尺寸远小于cm2大小的逻辑和存储装置。这些较小的裸片尺寸的装置可以在各种晶片尺寸(例如100和150mm)上被制造，并且可以使用非块状硅基板，例如，绝缘体上射频硅(RF-SOI)、GaAs等。
与具有不同裸片尺寸的堆叠结构相关联的挑战很多。装置对齐很重要，并且由于用于薄裸片的背面研磨工艺所固有的厚度变化，可能会使装置对齐复杂化。背面研磨工艺的总厚度变化(TTV)通常在5％左右。当堆叠多层时，这种变化会加剧，使得难以执行半导体形成工艺来促进层间连接。其结果，堆叠的装置采用相对较大的焊料凸块和中介层将垂直叠层中的装置连接。另外，许多装置使用结合线将在封装中并排设置的多个层连接。
本公开的实施例包括用于包括异质裸片尺寸的3DIC结构的装置和工艺。由通过包括介电和导电材料的电路结构执行离子注入以劈开基底基板而形成的裸片简化了薄化工艺，并且比背面研磨工艺具有更少的变化。可以通过离子劈开获得的TTV值例如可以小于2％、小于1.5％、小于1.0％。另外，背面研磨会对半导体装置施加大量的机械应力，这可能会破坏装置中的结构，从而导致进一步的对齐和性能问题。
图21示出了用于形成具有不同裸片尺寸的3DIC结构的工序2100的实施例。工序2100的优点在于，它将晶片级处理的经济优势和较小面积裸片的组入层的灵活性相结合，这可以在各种基板材料和晶片尺寸上制造成复合3DIC结构。
在2102中制备基底装置结构。图22示出了使用高能氢注入来制备基底装置结构2202的实施例，其中高剂量氢注入的峰浓度位于金属化层下方的基板区域中，该金属化层例如可以是CMOS或MEMS装置层。
在沿着氢浓度峰的大致位置劈开之后，沿着劈开平面的残余损害被去除，并且，如图23所示，传递的装置层被结合到另一晶片级装置层上。在图23所示的实施例中，基底装置结构2202包括两个晶片级结合半导体层2202A和2202B，这两个半导体层是由通过形成在半导体晶片上的介电结构和导电结构的离子注入而形成的。在一些实施例中，基底装置结构2202可以是多于两个的堆叠半导体层或单个堆叠的半导体层。
图23示出了在装置方向上的晶片级结合，在装置方向上沿着两层的金属化层进行结合，在两层中与面朝上的下部(第一)装置层2202A相比，上部(第二)装置层2202B面朝下。尽管在图23中仅示出了第一装置层和第二装置层的每一个中的单个装置，但是在实施例中，在晶片上的多个装置上执行劈开和结合操作。
在将两个装置层2202A和2202B结合在一起之前，有机会沉积和图案化由金属间电介质材料绝缘的一个或多个中间层2204，中间层2204可以提供垂直(装置到装置)连接和横向连接，以进行信号、定时、定位和接地连接。这种装置间金属连接层2204在功能上类似于现代2.5D多芯片封装方案中的再分布层(RDL)。
在将第一装置层2202A结合到第二装置层2202B之后，在包括中间连接层2204的情况下，垂直通孔2206被蚀刻并填充有金属，以提供装置层与接合信号焊盘的顶表面阵列之间的连接。
在工序2104中，在基底装置结构2202的暴露的上表面上形成互连层2208。互连层2208可以在基底装置结构2202的顶层上包括适当的焊盘，用于直接拾取和放置各种较小的裸片部件，以及与被基底装置结构2202暴露的接触焊盘之间的界面的横向布线连接。
在实施例中，互连层2208的顶部金属层包括用于复合装置的横向通信、电源和接地连接的多层金属网络，另外还包括结合焊盘阵列，该结合焊盘阵列被设计用于以较小的、多样化的裸片类型放置和结合面朝下的金属连接。
如图24所示，在工序2106中，将一个或多个裸片2210放置在互连层2208上。可以使用已知的拾取和放置技术放置一个或多个较小的裸片2210，以将一个或多个较小裸片2210的端子与在互连层2208的上表面上暴露的结合焊盘对齐。离散裸片类型在复合晶片级结合结构2202上的定位和金属与金属结合可以通过自动裸片拾取、放置和结合设备来实现。
在一些实施例中，较小的裸片2210具有彼此不同的尺寸和厚度。较小的裸片2210可以是执行不同功能的一组异质装置，或者一组同质装置。
由于裸片2210可以具有各种厚度，并且在一些实施例中可以比期望的基板厚度(例如，1至10μm的范围内)厚，因此在2108中可以在裸片2210之间和裸片2210上方形成在CMP工艺下具有与添加的较小装置的基板裸片相似的腐蚀速率的沉积材料层。
例如，如图25所示，可以在工序2108中将介电材料2212沉积在包括裸片2210的装置结构的暴露表面上。介电材料2212提供较小裸片2210的电隔离。介电材料2212可以是半导体工业中通常使用的提供与杂散电流的绝缘的多种材料中的一种或多种，包括CVD氧化物或其他合适的绝缘材料。
在一些实施例中，在2110中的介电材料2212上沉积填充材料2214。当裸片2210是Si装置时，沉积的层可以是等离子体沉积的多晶硅或非晶硅。当在2112中将结构平坦化时，例如通过执行CMP，可以选择填充材料2214以具有与较小的裸片装置2210的介电材料2212和基板材料相似的腐蚀速率。
尽管工序2100和相关附图描述了形成单独的介电材料2212和填充材料2214，但是在一些实施例中，仅一种材料或两种以上的材料沉积在裸片2210上。
在2112中执行平坦化工序以将装置的上表面平坦化，直到接触焊盘暴露为止。可以基于介电材料2212和填充材料2214来选择用于CMP工艺的浆料化学，以实现所添加的较小裸片结构2210和所沉积的上覆层材料中的基板的近似等同侵蚀速率。在实施例中，平坦化工序2112将添加的较小的裸片2210的基板减薄至约10μm以下的厚度，以用于稍后形成垂直金属通孔以与随后添加的结构和结合焊盘互连。在实施例中，执行平坦化2112，直到获得10至30μm的总的层厚度。
此外，平坦化工序2112为新扩大的复合装置结构提供了平坦的上表面，用于随后添加用于横向信号、电源和接地连接的多层金属互连、以及结合焊盘，该结合焊盘被设计用于通过晶片级或离散芯片放置方法将添加到复合结构中的附加层连接。在实施例中，可以在顶表面上执行平坦化工序2112，直到表面粗糙度具有5埃以下或3埃以下的RA值为止。
可以执行工序2100的沉积和平坦化元件，使得较小的裸片2110的基板减薄到所需的厚度。另外，介电材料2208和填充材料2210提供机械支撑，并且在一些实施例中，在裸片2110上形成的一个或多个层促进热量从最终的3DIC结构中传递出去。
在一些实施例中，在较小的裸片2210上没有放置额外的层。在这些实施例中，可以在平坦化2112之后封装装置，而无需在较小的裸片2210上放置上部装置结构。
如图26所示，在工序中形成了将一个或多个较小裸片2210中的至少一个电耦接到3DIC的上部装置层2218的互连结构2216。互连结构2216可以在其被放置到较小裸片上之前形成在较小裸片2210的暴露表面上和/或在上部装置结构2218的暴露表面上。在各种实施例中，上部装置结构2218可以是如图23所示的单个基板、两个晶片级结合的基板或两个以上的基板。
工序2100的实施例提供了将离散裸片的层添加到晶片级过程流，以将多层装置结构结合到复合3DIC结构中。根据工序2100制成的装置可以在多芯片层中具有各种添加的裸片的横向电隔离，并且可以包括密集、高带宽网络中的垂直金属连接以及用于包含晶片级和离散的裸片放置的复合材料结构的横向金属连接网络。当提供具有不同厚度的较小的裸片时，工序2100可以通过使复合装置层中的各种基板平坦化和减薄来容纳这些结构。
在使用金属化的晶体管和MEMS装置层的晶片级传递进行3DIC制造的过程中，出现了局部调整氢注入深度是有利的情况，其确定了在进行层传递的工艺步骤中劈开平面的近似局部位置。
使用3DIC叠层阵列操作密集的高性能电路元件(例如，用于图像分析和显示驱动器的微处理器逻辑和图形处理器)的主要挑战是从有源装置内核中去除热。
如上所述，通过添加包括以足够的厚度形成的材料以产生氢深度和随后的劈开表面的局部偏移的图案化“范围调节”层，通过调节氢注入轮廓的局部穿透深度，可以在紧邻发热晶体管层的位置中形成用于冷却剂流体的流动的通道网络。在沿着可变深度的劈开表面劈开装置传递层之后，可以通过将装置传递层结合到平坦表面(例如，另一个装置层的平坦化顶层)，在底表面中形成通道网络，如图1所示。
范围补偿层可包括与未图案化的氮化硅层结合的具有适当厚度的CVD氧化硅的图案化层，其用作在注入步骤之后图案化的氧化物层的移除的蚀刻阻止。在另一个实施例中，范围补偿层是厚的光致抗蚀剂的图案化层。
图27示出了一种装置的实施例，该装置包括设置在下部之间的各种尺寸的裸片2710，该下部具有图26的装置中不存在的多个特征。各种裸片2710形成在基底装置结构2702上，基底装置结构2702包括可以由通过金属和介电结构注入离子以在晶片级上形成劈裂层从而形成的上部和下部，并将上部和下部结合以形成下部装置结构2702。另外，图27的装置示出了多个冷却通道2720，多个冷却通道2720设置在基底装置结构2702的上部与下部之间的界面处以及上部装置结构2718的基板的下表面处。
与图26的装置不同的图27所示的装置的另一个特征是垂直互连结构的位置。尽管图26的实施例具有穿过上部装置结构2218和填充材料2214的垂直通孔2206，但是图27示出了垂直通孔2722，垂直通孔2722穿过小裸片结构2710以提供下部结构2702、小裸片2710和上部结构2718的装置之间的电连通。本领域技术人员将认识到，除了图26和图27所示的特定特征之外，许多变化都是可能的。
根据本公开的方法可以应用于传递装置，该传递装置在传递的装置的局部区域中的总金属层的密度中包含很大的变化。当经由半导体装置的金属和介电结构注入氢离子时，劈开平面的深度可能被电路层中的导电结构和介电结构的排列的影响。例如，如图28所示，表现为劈开平面的峰能量的深度可能在装置的高密度区域中比在低密度或稀疏区域中小。在某些情况下，出于层传递结合中工艺简单的目的，可以希望在电路层下方的相同的平坦位置处具有注入的氢轮廓深度。
氢劈开平面深度可以在高性能微处理器的不同区域之间变化，在高性能微处理器的不同区域中逻辑核上的致密、多层金属化层被存储器(例如，嵌入式SRAM)以及时序和输入/输出电路中更稀疏的金属互连网络包围。其他示例包括光学传感器(手机摄像头等)装置，其中密集金属化的图像处理电路被更稀疏的金属化的光电传感器阵列包围。另外，MEMS装置通常包含多层和各种材料密度的开放空间。这些变化可以转化为氢离子的不同阻止能力，这可以改变劈开平面的深度。在实施例中包括，包含MEMS装置的传递装置。
如图29所示，局部氢分布的偏移可以通过具有适当厚度和氢阻止电力的图案化的范围补偿层2902来补偿，以产生近似平面的氢峰分布深度和劈开平面。因此，本公开的实施例可以包括在半导体装置的顶表面上形成范围补偿层2902，以补偿由于在半导体装置的上表面和劈开平面之间存在的密度和/或材料类型的变化而引起的离子渗透深度的变化。
在诸如图29中所示的示例的一些实施例中，补偿层2902具有均匀的厚度，并且选择性地沉积在装置的比没有补偿层的区域另外具有更高的离子穿透深度的区域上。在其他实施例中，补偿层2902具有厚度上的变化以抵消离子穿透深度的多个变化。例如，可以通过在缺少补偿层的装置上执行离子注入，测量劈开平面中的深度变化，并形成厚度作为深度变化的镜像而变化的补偿层，来形成补偿层2902的形状，例如，更大深度的离子穿透区域将与补偿层的较厚部分相关，反之亦然。
在横向尺寸上近似等于高能氢离子的横向散布的大约1微米以上的紧密分隔阻止电力变化通常不会在氢剖面深度的变化中复制。因此，范围补偿层2902的厚度可以从电路的一个功能区域到另一功能区域变化，这与基于区域内的各个纳米级结构的变化相反。
在实施例中，提供了用于通过沿着由高浓度氢分布限定的劈开表面形成的冷却通道的形成来主动去除体积3D复合多装置层系统中由电路开关产生的热量和电阻功率损失。劈开表面深度由在氢注入之前添加到装置表面的图案化层的厚度、阻止电力和位置来限定。
如图2A所示，本公开的实施例包括冷却通道。在图2A的示例中，通过用当注入氢以形成分裂层时存在的图案化的CVD氧化物叠加层调制注入的氢的深度分布来创建冷却通道。相关的CVD氮化物层用于为CVD氧化物层图案化提供蚀刻停止。在随后的处理中，CVD氮化物层和氧化物层都被去除。
图2示出了通过利用图案化的停止层光致抗蚀剂(PR)层来使质子深度偏移而沿着劈开表面形成的冷却通道的实施例。在其他实施例中，停止层可以是沉积在装置晶片表面上的类似的致密材料。下方的未图案化的PR层的厚度和阻止电力可用于调制传递的装置层下方的基板材料中的劈开表面特征的深度。图2示出了通过将调制的劈开表面结合到下方的装置或基板层的平坦顶表面而形成完整的冷却流体通道的过程。
在实施例中，通过施加表面涂层来增强冷却通道。可以选择表面涂覆材料以改善从有源装置层到冷却通道中的冷却流体的热传递，和/或减少或消除冷却通道中的热传递流体与基板材料之间的化学反应。例如，在一些实施例中，冷却通道设置在具有高热导率的层中，并且高热导率材料与流过冷却剂通道的传热流体反应。在这样的实施例中，冷却剂通道的暴露表面可以涂覆有惰性材料，例如氧化物或氮化物材料，以防止传热流体和高热导率层材料之间的化学反应。例如，惰性材料可以是SiO2或Si3N4。
本领域技术人员将认识到，可以基于实施例中使用的特定导热层材料和传热流体来选择包括材料类型、厚度和沉积技术的涂覆材料的特性。在一些实施例中，涂覆材料有助于热传递，并且比其上形成涂层的基板材料具有更高的热导率。冷却剂通道上的涂层的其他有利特性包括对冷却剂通道壁材料的优异附着力，均匀的保形涂层厚度以实现良好的导热性和冷却剂材料的自由流动，以及在装置工作温度下对冷却剂流体材料呈惰性。
在实施例中，冷却剂通道中的流体可以是具有相对高的热导率的传热流体。在一些实施例中，流体是惰性物质，例如水或高度稀释的溶液。在其他实施例中，传热流体可以是纳米流体，其包括与液相组成相比增强了流体的导热性的纳米颗粒。传热流体可循环通过外部热交换器，以将热量从装置传递出去。
冷却通道的位置可以被选择为如图2所示在传递装置结合层处，或者对于高带宽电路连接，在需要直接结合装置金属层的情况下，被选择为在替代位置中，如图20所示。在图20中，冷却通道位于平坦结合表面的附近，用于随后添加的装置层。
在一些实施例中，一个或多个传热层可以被包括在3DIC装置中。传热层可以是具有比活性层中使用的材料优异的传热特性的材料。传热层可邻近于冷却通道设置，从而行进通过冷却通道的传热流体将热量从装置电路传递到传热层。在其他实施例中，冷却通道直接形成在高热导率的热传递层中。
装置的多层堆叠允许插入高热导率的材料和界面层，以改善热量从局部有源电路区域的横向扩散以及热量向冷却通道中流动的流体网的垂直传递。用于控制材料中的劈开表面的局部深度的提供还允许以与传递的装置层相似的方式在随后堆叠的高热导率层中形成冷却通道。例如，图16示出了具有冷却剂流动通道的高热导率散热层，该冷却剂流动通道通过CVD氧化物结合层在两个电路层之间结合。
如上表1所示，硅(其是当前IC制造的主要基板材料)的室温热导率具有相对高的热导率，仅被碳化硅(SiC)紧密匹配。在实施例中，期望使用具有比Si更高的热导率的材料作为高热导率层。
对高热导率传热材料的材料的考虑因素是在有源电路操作的温度特性下材料的热导率特性，该温度通常在80℃到120℃的范围内。对于室温(25℃，300K)及更高温度下的Si，热导率会随着温度的升高而大幅降低，从而导致被有源电路电源加热的局部区域的“热失控(thermal runaway)”的风险。如图30和图31所示，由于声子-掺杂剂的散射，对于增加的掺杂剂浓度，Si热导率在所有的温度下都会降低。对于常用的Si基板，与图30和图31中所示的较高浓度相比，掺杂剂含量较低(约1015掺杂剂/cm3)，导致相对较高的热导率。
图32示出了Morelli等人(1993)描述的在各种温度和掺杂浓度下的6H-SiC的热导率。在图32中，样品1是非常纯或高度被补偿的样品，其余样品的电子浓度如下：样品2-n＝3.5×1016cm-3；样品3-n＝2.5×1016cm-3；样品4-n＝8.0×1017cm-3；样本5-n＝2.0×1017cm-3；样品6-n＝3.0×1018cm-3。各种形式的碳化硅的热导率值被报道为高于硅，在300K时3C、4H和6H多型体的热导率值是硅的两倍。
如图33所示，某些碳基材料的热导率远高于硅。特别地，尤其是在较高温度下，金刚石、石墨、石墨烯和碳纳米管的热导率值都显著高于硅的热导率。尽管图30和图31示出了在室温以上硅的热导率急剧下降，但是碳基材料的热导率的下降相对较浅，而在非晶碳的情况下，热导率在室温以上会增大。特别地，对金刚石和石墨烯报告的热导率值比300K的硅的热导率大一个数量级。具有与金刚石形式相当的高热导率的另一材料是立方砷化硼。在本公开的实施例中，这些材料中的一种可以用作块状基板材料。
在本公开中，术语“平面”用于描述劈开平面，劈开平面通常被理解为劈开的层与基板分离的位置。然而，如上所述，可以在离子注入之前将范围补偿层施加至基板，这能够产生包括一个或多个轮廓的劈开的表面，所述一个或多个轮廓例如可以限定冷却通道。因此，在本公开中使用术语“劈开平面”不应被解释为将本公开的实施例限制为完全平坦的劈开表面。
在实施例中，在形成任何敏感的或可靠的相关的装置层、结构的界面之前，通过离子注入形成在化学或机械上弱的劈开表面。这样的实施例可以用于包括金属互连和金属间层电介质的完整网络的完整的装置结构的形成，然后在预先形成的劈开表面处开始劈开动作，以传递到3DIC叠层结构。
这样的实施例将减少对装置产率、以及与掩埋的劈开表面的形成有关的可靠性问题的担忧。在基于氢的劈开表面形成的情况下，该实施例允许对注入步骤使用低得多的质子离子能量以获得期望的劈开表面深度。
这样的实施例的益处包括会进行劈开后平面形成装置制造和测试工艺的机械、热和化学条件，以避免劈开动作的过早开始。在使用氢驱动的劈开的实施例中，这涉及将劈开后的表面形成工艺限制为低于约500℃的温度。
许多先进的装置，例如包含高介电常数的装置或包含例如HfO2和相关形式的高K栅极氧化物的装置，在该一般领域中具有热平衡限制。
图34示出了用于传递层的结合步骤。在实施例中，传递层是高纯度的结晶传递层，该高纯度的结晶传递层被结合到包含在化学或机械上弱的分离层的基板层，所述分离层可随后在适当的劈开表面形成条件的开始后被劈开。
图35和图36示出了在形成敏感的装置层、界面或结构之前，形成具有适合于在部分完成的装置层下方的深度处形成劈开表面的、峰浓度的掩埋的氢分布的实施例。图36示出了完全完成的装置结构，其包括在引入用于在掩埋的富氢劈开表面处引发劈开表面的工艺条件之前的完全构建的金属互连层和金属间介电层。
可以执行以下工艺，在该工艺中在形成敏感的装置层、界面或结构之前，在部分完成的装置基板中形成在化学或机械上弱的层。后续装置制造的热、机械和化学处理可被限制于不在劈开表面位置处引发劈开动作的条件。敏感结构可以包括栅极介电层和金属间层介电层。对由氢注入形成的劈开表面的情况的随后的工艺限制的示例包括在等于或低于500℃的温度下进行处理。在实施例中，在劈开表面处开始劈开之后，将完成的完全金属化的装置结构传递到3DIC叠层。
质子注入期间对注入条件的控制对于电子装置的成功的层传递很重要。这种控制的一个方面是与质子穿过电子装置材料并进入下方的基板有关的辐射损害。
当高能离子进入固体靶时，高能离子通过与靶材料的碰撞而在减速过程中传递动能。该停止工艺的细节很重要，因为从通过的质子传递的能量产生多种形式的材料破坏或损害，材料破坏或损害在层传递过程和传递的电子装置的性能中发挥特定作用。
尽管可能发生的碰撞和其他相互作用的复杂性，但离子的阻止由两种主要类型的碰撞支配：(1)高能注入原子与靶原子的核心电子和原子核之间的碰撞，称为核阻止，以及(2)高能原子与靶原子外壳中的松散结合的电子之间的碰撞，这称为电子阻止。
这两种形式的离子-靶原子碰撞引起的影响取决于靶中材料的类型。在本公开的实施例中，靶材料的类型包括电子装置和周围的结构。核停止碰撞导致动能向靶原子的大量传递，经常将靶原子从其原始晶格位点中撞出，并产生间隙靶原子和空晶格位点。这些间隙和空位可以与类似的缺陷结合形成稳定的结构，该结构可以统称为注入损害。
在使用质子注入的层传递过程中，具有残余的注入损害的影响。在执行注入的期间和之后不久，由靶中质子的核阻止积累的反冲损害导致稳定的损害结构的形成，稳定的损害结构为注入的质子提供有效的俘获位点。离子轨迹末端附近的注入损害层中捕获的质子将氢保持在适当位置，而不是迅速扩散开，并允许形成氢填充的薄片，该氢填充的薄片是形成劈开表面的种子，该劈开表面允许传递的装置层与基板分离。
电子材料中的电子阻止导致电子的局部散射，通常称为“电离”。在诸如铜金属线和掺杂的硅材料的导电材料中，电子的局部散射可以通过这些材料中电子的局部运动来快速修复。但是，在例如用于使Cu和Co金属互连层绝缘的低介电常数(低k)层的绝缘材料中，高介电常数(高k)氧化物通常用作CMOS栅极与通道区域之间的栅极电介质以及沿着栅极电极侧壁形成的氧化物或氮化物分隔部，局部电子散射不能被轻易地抵消，导致与介电材料中的断裂的原子键有关的隔离带电区域和陷阱位点。本申请公开了修复这种损害的方法。
电子材料中的电子阻止导致电子的局部散射，通常称为“电离”。在诸如铜金属线和掺杂的硅材料的导电材料中，电子的局部散射可以通过这些材料中电子的局部运动来快速修复。但是，在例如用于使Cu和Co金属互连层绝缘的低介电常数(低k)层的绝缘材料中，高介电常数(高k)氧化物通常用作CMOS栅极与通道区域之间的栅极电介质以及沿着栅极电极侧壁形成的氧化物或氮化物分隔部，局部电子散射不能被轻易地抵消，导致与介电材料中的断裂的原子键有关的隔离带电区域和陷阱位点。本申请公开了修复这种损害的方法。
质子范围和损害效应的关键方面可以通过蒙特卡洛(Monte Carlo)建模，例如使用“物质中离子的阻止和范围”(SRIM)软件进行的建模来说明。图37示出了质子范围和损害效应的SRIM建模的示例。
图37是注入到3μm厚的多层中的1MeV质子的模型计算的图形说明，所述多层在Si基板上包含Cu金属和SiO2介电层，其中CMOS装置层正好位于金属/氧化物多层的正下方。质子轨迹表明，1MeV质子在顶部金属层下方延伸的深度大于10μm。此外，图37示出在晶片表面上的单个点处注入的离子在轮廓的最深部分附近横向扩散几微米，这称为横向散布。金属/氧化物多层表面上的某个点处的质子插入会导致注入的质子在表面下方约15μm以及横向上几微米的扩散。
图38A示出了通过3μm厚的金属和氧化物多层结构、图37中示出的CMOS晶体管区域和硅基板注入的、高剂量质子的1MeV质子和靶原子反冲轮廓，而图38B示出了相应的电离轮廓。在图38A中，所注入质子的深度轮廓在顶表面下方约14μm处(即在CMOS晶体管和耗尽层下方约11μm处)具有峰浓度。
质子和Si反冲分布在注入轮廓的较深部分附近均急剧地达到顶峰。CMOS装置层处的Si反冲浓度约为3μm深，比在层劈开表面的近似深度即14μm处的反冲浓度峰低十倍以上。深度为14μm的深度处的高水平的Si反冲在适当的工艺条件下产生累积损害结构的密集网络，这些结构用于将注入的氢捕获到适当的位置。
质子通过模型装置层的另一影响是通过松散结合的靶电子从高能质子的散射产生的沉积的能量。如图38B所示，沉积的能量(通常称为以eV/埃表示的电离能)在Cu金属和深Si层中具有强峰。通过这两种导电材料中的附近电子的运动，这些影响很快被抵消。尽管在该示例中，从氧化物层中的电子散射产生的沉积能量相对较小，约为4eV/埃，但导致电子移位的任何散射的碰撞都会产生断裂的键，该断裂的键很难被绝缘介电层中的电子运动修复。
虽然这样的损害可能不会对高导电性材料产生强烈影响，但可能对其他结构(例如介电结构)产生实质性的有害影响。在减少的切换时间和泄漏电流不是那么重要的某些相对大型的结构(例如薄膜晶体管(TFT)和某些MOSFETS)中，有害影响可能不那么明显。然而，本发明的发明人已经发现，通过穿过敏感结构的离子注入所引起的损害对诸如现代处理器和存储装置之类的较小规模和高性能装置具有深远的影响，达到由于离子注入使许多高性能装置无法工作的程度。
减少离子注入的损害影响的一种方法是选择适当的注入能量。在实施例中，可以将质子能量设定得足够高，以使质子和反冲损害分布的峰比电子装置晶体管层的位置以及当装置处于工作电位时形成的耗尽层的厚度(例如，在常用的电阻率10Ohm-cm的Si中为1μm)更深。质子损害层与装置耗尽区的任何重叠都可能导致强泄漏电流、载流子重组以及对装置性能的其他有害影响。
由于劈开表面可能随后被结合到另一表面以形成3D堆叠结构，因此晶体管层下方的质子深度和相关的耗尽宽度应允许大部分或全部劈开表面损害区域的去除，以形成充分的平面度和平滑度的结合表面来进行高强度原子结合。
在实施例中，将注入条件设定为有利于在期望的劈开表面的位置处形成密集和稳定的累积损害区域，其中大部分的峰质子分布被捕获。特别地，实施例可以使用高质子离子密度束、较慢的束和晶片扫描速度、以及在反冲损害的原位退火的启动之下在注入期间维持目标温度，对于Si，该目标温度大约为100℃，而对于其他感兴趣的材料(例如III-V化合物)则更低。适用于本申请的实施例的注入设备包括在大约2002年之前生产的更新的离子注入设备。
可以执行在注入之后、沿着富氢层劈开之前的热处理，例如CVD层的沉积、中间结合层的热处理等，以维持氢捕获损害层的完整性。对氢从注入的硅中释放出来以及热退火后对质子损害结构的检查的研究表明，维持稳定的质子捕获的最高允许温度约为400℃。因此，本申请的实施例可以包括将在氢注入之后、劈开之前执行的所有的热处理限制于不超过最高温度的温度，该最高温度例如可以是500℃、450℃或400℃。
本发明的发明人已经发现，包括阻止和反冲损害的由氢注入引起的损害可以在特定条件下得到修复。如果不进行修复，装置的性能可能会受损或完全无法使用。对于使用质子注入工艺技术成功进行3DIC装置堆叠而言，与电子装置的各层中的电子阻止相关的损害的修复非常重要。
在实施例中，在包括氢气的环境中，在350℃以上的温度下执行修复对介电结构和导电结构的损害的热处理。修复工艺中的条件应足以使氢渗透到装置表面并结合到被注入工艺损害的分子。在一个特定的实施例中，修复退火在400℃的温度下在包含2％至5％的氢气并且其余为一种或多种惰性气体的气氛中进行。
在实施例中，修复退火进行一段时间，该时间段足以使氢气扩散通过可包括金属和低介电常数介电材料的互连网络的装置中的电路结构，并且足以在损害的介电结合处占据钝化位点。例如，在具体的实施例中，在400℃的温度下进行退火一小时以修复注入损害。
几个变量影响注入修复的适当时间和温度。特定温度与氢经由金属和介电互连网络以及栅极堆叠结构扩散到损害的结合所位于的区域所花费的时间量有关，损害的结合所位于的区域可能对每个装置而言都是特定的。材料中原子的扩散与(Dt)1/2成正比，其中D是与温度成指数关系的扩散速率，t是扩散时间。
对于许多基于硅的电介质和装置设计而言，使用4％的氢气和96％的氮气混合气在400℃下修复一小时适合于修复注入损害。可以在低至300℃的温度下执行修复工艺。在另一个实施例中，可以使用高达500℃的温度。但是，某些材料对高温敏感。将装置暴露于高温和较长时间下可能会导致高k介电栅极氧化物(例如HfO2、HfSiO2等)中的不利的相变、对低于20nm栅极长度的finFET中掺杂扩散的横向尺寸控制的损失、以及激光掺杂结接触区中的掺杂活化的降低。考虑到这些原理，本领域技术人员将认识到，可以在包含至少1％氢气的气体环境中，在300℃至500℃的温度下和至少30分钟的时间下执行适当的热修复工艺。
因此，本领域技术人员将认识到，由于这些变量是相互关联的，所以在各个实施例中时间、温度和氢浓度的变化可能不同。较低的时间、温度和浓度的组合可能不足以修复注入损害，而较长的时间和温度可能会导致劈开层中积累的氢离子扩散到基板中，或具有与扩散的热分布相关的其他负面影响。较高浓度的氢气具有爆炸危险。在修复工艺中也可以改变温度。
一些实施例可以将合成气体用于离子注入之后的热修复工艺。合成气体是氮气和氢气的混合物，氢气的氢气浓度通常在3％到5％之间。但是，其他实施例可以使用除氮气以外的惰性气体和不同浓度的氢气。例如，实施例可以使用诸如氩的惰性气体，并且实施例可以使用大于1％的氢气浓度。较低浓度的氢气可能需要更长的暴露时间，而较高浓度的氢气则存在爆炸危险。在执行热修复工艺时，氢气会渗透损害的装置的暴露表面，并可能终止断裂的结合以修复损害。
利用合成气体或其他含氢气体的热退火具有适当的时间和温度条件，以允许氢扩散到电子装置的敏感介电层中，该敏感介电层包括金属互连网络中的低k绝缘体、诸如SiO2、SiON的栅极氧化物、诸如HfO2的高k电介质、以及氧化物和氮化物分隔部栅极侧壁绝缘体。K值较高的材料对由注入引起的损害更敏感，因此热修复工艺对于K值较高的材料越来越有效。例如，可以在经由K值为10以上的材料或K值为15、20、25以上的材料注入之后执行热修复工艺。受益于热修复工艺的特定高K材料包括氧化铪(HfO2)、氧化铪硅(HfSiO2)、硅酸铪(HfSiO4)、氧化钽(TaO5)、氧化钨(WO3)、氧化铈(CeO2)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、铝酸镧(LaAlO3)、五氧化铌(NiO5)、硅酸锆(ZrSiO4)、氧化锆(ZrO2)、钛酸钡(BaTiO3)和钛酸铅(PbTiO3)。实验已经确认到，当经由高K材料注入离子以形成劈开层时，取决于高K特性的电路在不执行根据本发明的实施例的热修复工艺的情况下是不起作用的。
在实施例中，用于修复工艺的热循环不超过在预期的劈开表面的区域中的氢捕获注入损害结构的溶解的阈值。如果温度超过溶解阈值，则捕获的氢将扩散到基板中，从而无法执行劈开操作。另外，可以将在热修复工艺之后基板暴露于的温度限制为低于阈值，例如在修复之后和劈开之前为500℃、450℃或400℃，以限制扩散。
期望执行热修复工艺以修复离子损害，其中使环境气体直接进入金属互连网络和晶体管栅极堆叠区域中的介电层。因此，在电子装置表面的密封之前执行热修复工艺。因此，优选在执行可能限制进入损害部位的沉积工序之前执行热修复工艺。在3DIC装置中，热退火在层被结合之前执行。
在本发明的实施例中，冷却流体的流动用的通道的网络是通过在氢注入期间由装置晶片表面处的材料的图案化层对注入的氢深度调节而限定的，其中厚度、阻止电力和位置被选择为在传递装置基板中产生非平坦的劈开表面。可以使用类似的方法来调节劈开平面的深度，以在选择的高热导率材料层中限定冷却通道，以随后插入到堆叠的多层、多个装置3DIC叠层中。在实施例中，冷却流体流动网络的表面区域涂覆有材料，该材料被选择为提高加热的装置层和基板与流动的冷却流体之间的热导率，并防止装置基板与冷却流体之间的化学反应。
实施例并入了晶片级结合工艺的优点，包括冷却流体网络通道的并入，并具有设计灵活性以并入以不同晶片尺寸、不同晶片厚度和不同基板材料制造的裸片。使用本发明中提供的劈开和堆叠技术形成的装置具有优于常规技术的许多优点。通过背面研磨形成的基板在基板表面上经受明显更高水平的机械应力和更高水平的厚度变化。与背面研磨相比，离子劈开可以以更少的工艺步骤被执行，从而简化了工艺并减少了所需的处理量。根据本发明的3DIC结构的层可以通过密集的高带宽竖直和横向金属连接而互连，这可以取代对中介层和焊料凸块结构的需求，形成更小、更紧密集成、更高速的装置，该装置的制造效率更高。
尽管以上是特定实施例的完整描述，但是可以使用各种修改、替代结构和等同形式。因此，以上描述和说明不应被视为限制本发明的范围。

Claims (60)

1.一种三维集成电路3DIC的形成方法，所述方法包括：
提供具有电路层的第一基板，所述电路层包括多个介电结构和多个导电结构；
经由所述电路层将离子注入到所述第一基板中以形成劈开平面；
在经由所述电路层注入所述离子之后，将所述第一基板在第一温度下暴露于氢气混合物第一时间以修复由注入的所述离子引起的损害；
通过在所述劈开平面处劈开，使所述第一基板的第一部分与所述第一基板的第二部分分离，在所述第一基板的所述第一部分上设置有所述多个介电结构和所述多个导电结构；以及
将所述基板的所述第一部分结合到第二基板。
2.根据权利要求1所述的方法，还包括：
将所述第一基板的所述导电结构的至少一部分连接到所述第二基板的导电结构。
3.根据权利要求2所述的方法，其中，所述第一基板和所述第二基板是晶片级基板。
4.根据权利要求1所述的方法，其中，在注入所述离子之后并且在使所述第一部分与所述第二部分分离之前，所述第一基板不暴露于450℃以上的任何温度。
5.根据权利要求1所述的方法，其中，所述氢气混合物具有至少1％的氢气，并且所述气体混合物的剩余物为一种或多种惰性气体。
6.根据权利要求5所述的方法，其中，所述第一温度为300℃至500℃。
7.根据权利要求6所述的方法，其中，所述第一时间为至少30分钟。
8.根据权利要求1所述的方法，其中，所述导电结构和所述介电结构包括高K介电结构，所述高K介电结构包括K为10以上的的至少一种材料。
9.根据权利要求1所述的方法，其中，在小于100℃的温度下并且在足以施加大部分反冲损害并使所述劈开平面比工作晶体管的耗尽层厚度更深的质子能量下，注入所述离子。
10.一种由将离子经由包括导电结构和介电结构的电路层注入到半导体基板引起的损害的修复方法，所述方法包括：
在经由所述半导体基板的所述导电结构和所述介电结构注入离子之后，将所述半导体基板在第一温度下暴露于氢气混合物第一时间。
11.根据权利要求10所述的方法，其中，所述介电结构包括高K介电结构。
12.根据权利要求11所述的方法，其中，所述高K介电结构包括氧化铪(HfO2)、氧化铪硅(HfSiO2)、硅酸铪(HfSiO4)、氧化钽(TaO5)、氧化钨(WO3)、氧化铈(CeO2)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、铝酸镧(LaAlO3)、五氧化铌(NiO5)、硅酸锆(ZrSiO4)和氧化锆(ZrO2)中的至少一种。
13.根据权利要求10所述的方法，其中，所述氢气混合物具有至少1％的氢气，并且所述气体混合物的剩余物为一种或多种惰性气体。
14.根据权利要求13所述的方法，其中，所述氢气混合物是合成气体。
15.根据权利要求10所述的方法，其中，所述第一时间为至少半小时。
16.根据权利要求15所述的方法，其中，所述第一温度为300℃至500℃。
17.根据权利要求10所述的方法，其中，所述第一温度为350℃至450℃。
18.根据权利要求10所述的方法，其中，所述第一时间为半小时至五小时，所述第一温度为350℃至450℃。
19.根据权利要求10所述的方法，其中，所述介电结构包括K为20以上的至少一种介电材料，所述第一温度为300℃至500℃，所述氢气混合物包括至少1％的氢气，并且所述温度为至少30分钟。
20.根据权利要求10所述的方法，其中，注入的所述离子在所述电路层的下方形成劈开平面。
21.一种方法，包括：
经由第一基板的介电结构和导电结构注入离子以在所述第一基板中限定劈开平面；
在所述劈开平面处劈开所述第一基板以获得包括所述介电结构和所述导电结构的劈开层；
将至少一个裸片结合到所述第一基板，所述至少一个裸片的宽度小于所述第一基板的宽度；
在所述至少一个裸片上沉积平坦化材料；
将所述平坦化材料平坦化以在所述至少一个裸片上方形成平坦化上表面；以及
在所述平坦化上表面上堆叠第三基板。
22.根据权利要求21所述的方法，其中，在100摄氏度以下的温度下注入所述离子。
23.根据权利要求21所述的方法，其中，在室温下注入所述离子。
24.根据权利要求21所述的方法，其中，从所述基板劈开的材料的总厚度变化TTV为4％以下。
25.根据权利要求21所述的方法，其中，从所述基板劈开的材料的总厚度变化TTV为2％以下。
26.根据权利要求21所述的方法，其中，从所述基板劈开的材料的总厚度变化TTV为1％以下。
27.根据权利要求21所述的方法，其中，所述第一基板、第二基板以及所述第三基板是晶片级基板。
28.根据权利要求21所述的方法，还包括：
在劈开所述第一基板之后，对所述第一基板进行退火以修复由所述离子引起的对所述介电结构和所述导电结构的损害。
29.根据权利要求28所述的方法，还包括：
在将所述至少一个裸片结合到所述第一基板之后并且在将所述第三基板结合在所述至少一个裸片上方之前，在所述至少一个裸片上方沉积介电材料。
30.根据权利要求21所述的方法，还包括：
在注入所述离子之前，在所述第一基板上方形成范围补偿层。
31.根据权利要求28所述的方法，所述第一基板和所述第三基板是晶片级基板。
32.根据权利要求21所述的方法，还包括：在劈开所述第一基板之后，将所述第一基板结合到第二基板。
33.根据权利要求32所述的方法，其中，所述第二基板具有第二介电结构和第二导电结构，并且通过经由所述第二介电结构和所述第二导电结构注入离子而形成所述第二基板。
34.根据权利要求33所述的方法，其中，所述第一基板、所述第二基板和所述第三基板是晶片。
35.根据权利要求21所述的方法，其中，所述至少一个裸片的装置选自放大器、RF调谐器、无线电调谐器、发光二极管和光学传感器。
36.根据权利要求21所述的方法，其中，所述多个导电结构包括各自具有多个导电栅极的多个晶体管，所述多个导电栅极通过栅极电介质与各自的通道区域分离。
37.一种三维集成电路的形成方法，所述方法包括：
提供具有包括导电金属和介电材料的第一电路层的第一半导体基板；
经由所述第一电路层的多个所述导电金属和所述介电材料注入离子以在第一基板中生成第一劈开平面；
在所述第一劈开平面处劈开所述第一基板；
提供具有包括导电金属和介电材料的第二电路层的第二半导体基板；
经由所述第二电路层的所述导电金属和所述介电材料注入离子以在第二基板中生成第二劈开平面；
在所述第二劈开平面处劈开所述第二基板；
将所述第一基板结合到所述第二基板；
在所述第二基板上堆叠至少一个裸片，所述裸片的宽度小于第一多个电路结构的宽度；
在所述至少一个裸片上方沉积平坦化材料；
将所述平坦化材料平坦化以在所述至少一个裸片上方形成平坦化上表面；以及
在所述平坦化上表面上堆叠第三基板。
38.根据权利要求37所述的方法，其中，所述第一半导体基板、所述第二半导体基板和第三半导体基板是晶片级基板。
39.根据权利要求37所述的方法，其中，在100摄氏度以下的温度下执行所述第一基板的劈开和所述第二基板的劈开。
40.一种方法，包括：
在第一基板的表面上方形成离子范围补偿层；
经由所述离子范围补偿层以及所述第一基板的介电结构和导电结构注入离子，以在所述第一基板中限定劈开平面；
在所述劈开平面处劈开所述第一基板以获得包括所述介电结构和所述导电结构的劈开层；
将至少一个裸片结合到所述第一基板，所述至少一个裸片的宽度小于所述第一基板的宽度；
在所述至少一个裸片上方沉积平坦化材料；
将所述平坦化材料平坦化以在所述至少一个裸片上方形成平坦化上表面；以及
在所述平坦化上表面上堆叠第三基板。
41.一种装置的形成方法，所述方法包括：
提供第一基板；
在所述第一基板的第一表面上沉积具有厚度的范围补偿材料；
将离子注入到所述第一基板中，所述离子行进通过所述范围补偿材料以在所述第一基板中限定劈开轮廓，所述劈开轮廓包括与所述范围补偿材料的所述厚度相对应的至少一个轮廓部；
去除吸收剂材料；以及
在所述劈开轮廓处劈开所述第一基板，从而暴露所述至少一个轮廓部。
42.根据权利要求41所述的方法，其中，所述至少一个轮廓部是冷却剂通道。
43.根据权利要求42所述的方法，还包括：
在劈开所述第一基板之后，用涂层涂覆所述冷却剂通道的暴露表面。
44.根据权利要求43所述的方法，其中，涂覆材料是防止冷却剂流体与所述第一基板的材料之间的化学反应的材料。
45.根据权利要求43所述的方法，其中，所述涂层是氮化物材料或氧化物材料。
46.根据权利要求43所述的方法，其中，涂覆材料的热导率高于所述第一基板的热导率。
47.根据权利要求41所述的方法，其中，所述范围补偿材料是光致抗蚀剂材料。
48.根据权利要求41所述的方法，其中，所述第一基板在25摄氏度的温度下具有至少130W/m-K的热导率。
49.根据权利要求48所述的方法，其中，所述第一基板包括碳。
50.根据权利要求49所述的方法，其中，所述第一基板是金刚石材料或石墨材料。
51.根据权利要求41所述的方法，还包括：将所述第一基板的劈开表面结合到具有电路层的第二基板。
52.根据权利要求51所述的方法，其中，所述第一基板通过沉积在所述第二基板的表面上的氧化物层结合到所述第二基板。
53.根据权利要求52所述的方法，还包括：
在去除所述范围补偿层之后，在所述第一基板的所述第一表面上沉积结合层；以及
将包括电路层的第三基板结合到所述第一基板的所述第一表面上的所述结合层。
54.根据权利要求53所述的方法，其中，所述第一基板、所述第二基板和所述第三基板是晶片级基板。
55.一种三维集成电路的形成方法，所述方法包括：
提供第一基板；
在所述第一基板的第一表面上沉积具有厚度的范围补偿材料；
将离子注入到所述第一基板中，所述离子行进通过所述范围补偿材料以在所述第一基板中限定劈开轮廓，所述劈开轮廓包括与所述范围补偿材料的所述厚度相对应的至少一个轮廓部；
去除所述范围补偿材料；
在所述劈开轮廓处劈开所述第一基板，从而暴露所述至少一个轮廓部；以及
将所述第一基板结合到包括电路层的第二基板。
56.根据权利要求55所述的方法，其中，所述至少一个轮廓部是冷却剂通道。
57.根据权利要求56所述的方法，还包括：
在将所述第一基板结合到所述第二基板之前，沉积覆盖所述至少一个轮廓部的涂层。
58.根据权利要求57所述的方法，其中，所述涂层的热导率大于所述第一基板的热导率。
59.一种半导体装置的形成方法，所述方法包括：
提供具有介电结构和导电结构的第一基板；
在所述第一基板的第一表面上沉积具有厚度的范围补偿材料；
将离子注入到所述第一基板中，所述离子行进通过所述介电结构和所述导电结构以及所述范围补偿材料以在所述第一基板中限定劈开轮廓，所述劈开轮廓包括与所述范围补偿材料的所述厚度相对应的至少一个轮廓部；
去除所述范围补偿材料；以及
在所述劈开轮廓处劈开所述第一基板，从而暴露所述至少一个轮廓部。
60.根据权利要求59所述的方法，还包括：
在注入所述离子之后，将所述第一基板在350摄氏度至500摄氏度的温度下暴露于包括氢气和惰性气体的气氛至少半小时，以修复对所述介电结构和所述导电结构的损害。
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