TWM588362U - 三維積體電路 - Google Patents

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TWM588362U
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TW
Taiwan
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substrate
layer
split
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dielectric
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TW107216360U
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席爾多Ｅ 馮
麥克Ｉ 古倫
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美商矽基因股份有限公司
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Abstract

植入離子以在一半導體裝置中形成一分裂層而對諸如高K介電質之敏感性材料造成損壞。在用於形成一分裂層且修復由離子植入造成之損壞的一程序中，經由一基板之一電路層植入離子以形成一分裂平面。該基板在一第一溫度下曝露於一氫氣混合物達一第一時間以修復由植入之離子造成之損壞。接著可執行一分裂製程，且可將經分裂之基板堆疊於一3DIC結構中。一堆疊之裝置係藉由以下操作形成：將一晶粒結合至一第一基板，該晶粒具有比該第一基板之一寬度小的一寬度；在該晶粒上沈積一平坦化材料；平坦化該平坦化材料以形成一經平坦化上表面；及在該經平坦化上表面上堆疊一第三基板。

Description

三維積體電路
本揭示內容大體涉及積體電路裝置之製造。更特定言之，本揭示內容提供一種用於使用異質且不均勻層(諸如，充分製造之積體電路)堆疊及互連三維裝置之方法及所得裝置。以實例說明，該積體電路可尤其包括記憶體裝置、處理器裝置、數位信號處理裝置、特殊應用裝置、控制器裝置、通信裝置及其他。
通常使用機械背磨製程使習知晶片堆疊中之半導體基板變薄。背磨將一高等級之機械應力賦予至該等裝置，且可導致大的厚度變化。因此，用於分離基板之其他製程係合乎需要的。
基板變薄之一個方法描述於美國專利第6,316,333號(下文，「Bruel」)中。Bruel描述經由閘極結構植入離子以在一基板中形成一分裂平面，及藉由沿著該分裂平面分裂來移除該基板之一部分。Bruel承認離子植入對裝置結構(例如，通道區域)造成損壞，此可致使裝置不可操作。Bruel描述在基板之經曝露表面上的建置結構以選擇性阻擋離子植入，藉此減小對直接安置於阻擋結構下的結構之損壞。
然而，存在若干對Bruel的提議之限制。由Bruel描述之結構相對大，例如，0.5微米之閘極長度。當前裝置使用小得多之結構，例如，30奈米或小於30奈米之閘極長度，其比由Bruel描述之閘極長度小多於一 數量級。為了累積足夠氫離子以執行一分裂操作，必須經由裝置表面之大部分植入離子。此外，現代裝置日益複雜，且包括較高量之敏感性結構。此等結構中之一些(諸如，豎直晶體管)具有比水平組件長之豎直組件，其帶來來自穿過該結構的一經豎直定向離子之損壞之較大機會。
此外，較大結構通常比較小結構對離子損壞穩固。較小結構將具有較少原子，且對結構內的原子之破裂更敏感。舉例而言，具有10nm之一特徵大小的障壁層可具有數十個原子之一厚度，使得一單一原子之破裂可對阻隔性質具有顯著效應。
本揭示內容之實施例係關於包括離子分裂技術之半導體裝置。實施例可用以藉由經由一電路層植入離子以形成一分裂平面、修復由該植入造成之損壞及堆疊半導體基板來形成三維積體電路(3DIC)。該等基板可在晶圓規模下處理。
在一實施例中，形成一3DIC之製程包括提供一第一基板，該第一基板具有包括複數個介電及傳導性結構之一電路層，經由該電路層植入離子且植入至該第一基板內以形成一分裂平面，及在經由該電路層植入該等離子後，在一第一溫度下將該半導體基板曝露至一氫氣混合物達一第一時間以修復由植入之離子造成之損壞。藉由在該分裂平面處之分裂將安置有該複數個介電及傳導性結構之該第一基板之一第一部分與該第一基板之一第二部分分離，該基板之該第一部分結合至一第二基板。該第一基板之該等傳導性結構之至少一部分可隨後連接至該第二基板之傳導性結構。該第一溫度可自300C至500C，且時間可為至少半小時。該等傳導性及介電結構可包括高K介電結構，其包含K值為10或大於10至少一種材料。
該第一基板及該第二基板可為晶圓規模基板，且在植入離子 後且在將第一部分與第二部分分離前，該第一基板可不曝露於高於(例如)300C、400C、450C或500C之溫度。
在一實施例中，該氫氣混合物具有至少1%氫氣，且該氣體混合物之其餘部分為一或多種惰性氣體。舉例而言，該氣體混合物可為合成氣體。
可在低於100C之一溫度及一質子能量下植入離子，該質子能量足以將大多數反沖損壞及分裂平面置放得比操作電晶體之耗盡層厚度深。
在一實施例中，用於修復由經由包括傳導性及介電結構之一電路層將離子植入至一半導體基板造成的損壞之一程序係藉由在經由該半導體基板之該等傳導性及介電結構植入離子後在一第一溫度下將該半導體基板曝露至一氫氣混合物達一第一時間來執行。該等傳導性及介電結構可包括高K介電結構，其包括氧化鉿(HfO2)、氧化鉿矽(HfSiO2)、矽酸鉿(HfSiO4)、氧化鉭(TaO5)、氧化鎢(WO3)、氧化鈰(CeO2)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)、鋁酸鑭(LaAlO3)、五氧化二鈮(NiO5)、矽酸鋯(ZrSiO4)及氧化鋯(ZrO2)中之至少一者。
該氫氣混合物可具有至少1%氫氣，及一或多種惰性氣體之其餘部分，諸如，合成氣體。該曝露時間可為至少30分鐘，且該第一溫度可為(例如)自300C至500C或自350C至450C。在一實施例中，該第一時間為自半小時至五小時，且該第一溫度為自350C至450C。
在一實施例中，該介電結構可包括K值為20或大於20的至少一種介電材料，該第一溫度為自300C至500C，氫氣混合物包括至少1%氫，且該溫度為至少30分鐘，且該等離子經植入以在該電路層下方形成一分裂平面。
一種形成一裝置之方法包括：提供一第一基板；在該第一基板之一第一表面上沈積一厚度之範圍補償材料；將離子植入至該第一基板內，該等離子行進通過該範圍補償材料以在該第一基板中界定一分裂剖面，該分裂剖面包括對應於該厚度之吸收劑材料的至少一個輪廓；移除該吸收劑材料；及在該分裂剖面處分裂該第一基板，藉此曝露該至少一個輪廓。在一實施例中，該至少一個輪廓為一冷卻劑通道。該範圍補償材料可為一光阻材料。
形成一裝置之方法可包括在分裂該第一基板後，用一塗層塗佈該冷卻劑通道之經曝露表面。塗佈材料可為防止一冷卻劑流體與第一基板材料之間的化學反應之材料。舉例而言，該塗佈材料可為一氮化物材料或一氧化物材料。該塗佈材料之該熱導率可高於該第一基板之一散裝材料之一熱導率。在一些實施例中，該第一基板在攝氏25度之一溫度下具有大於130W/m-K的一熱導率。該第一基板可包括碳，例如，在第一基板為金剛石或石墨材料之實施例中。
在分裂後，該第一基板之該經分裂表面可結合至具有一電路層之一第二基板。在此實施例中，該結合可藉由沈積於該第二基板之一表面上的一氧化物層形成。當移除該範圍補償層時，一結合層可沈積於該第一基板之該第一表面上，且用以將包含一電路層之一第三基板結合至在該第一基板之該第一表面上的該結合層。該第一基板、該第二基板及該第三基板可為晶圓規模基板。
在一些實施例中，經由包括高K介電質及傳導性元件之一或多個電路層植入氫離子。在此等實施例中，離子植入可損壞介電及傳導性元件。可藉由在自攝氏350度至攝氏500度之一溫度下將基板曝露至包括氫氣及惰性氣體之氣氛達至少30分鐘以修復對該等介電結構之損壞來修復 損壞。
在一實施例中，一種用於形成一堆疊之半導體裝置之方法包括：經由一第一基板之介電及傳導性結構植入離子以在該第一基板中界定一分裂平面；在該分裂平面處分裂該第一基板以獲得包括該等介電及傳導性結構之一經分裂層；將至少一個晶粒結合至該第一基板，該至少一個晶粒具有比該第一基板之一寬度小的一寬度；在該至少一個晶粒上沈積一平坦化材料；平坦化該平坦化材料以在該至少一個晶粒上形成一經平坦化上表面；及在該經平坦化上表面上堆疊一第三基板。
可在攝氏100度或低於100度之一溫度下植入該等離子。在一實施例中，在室溫下植入該等離子。
在一些實施例中，自基板分裂的材料之總厚度變化(TTV)為4%或小於4%、2%或小於2%或1%或小於1%。該第一基板、該第二基板及該第三基板可為晶圓規模基板。此外，在分裂該第一基板後，該第一基板可經退火以修復由該等離子造成的對該等介電及傳導性結構之損壞。
在一實施例中，在包括氫氣之一環境中，在攝氏350度或大於攝氏350度之一溫度下執行修復該等介電及傳導性結構之損壞之一退火製程。在一修復程序中之條件應足以允許氫穿透該裝置表面且結合至由一植入製程損壞之分子。在一個具體實施例中，在包括自2%至5%氫(其餘為一或多種惰性氣體)之氣氛中在攝氏400度之一溫度下進行修復退火。在一實施例中，進行該修復退火達足以允許氫氣擴散儘管裝置(其可包括金屬及低介電常數介電材料之一互連網路)中之電路結構且佔據損壞之介電性結合處的鈍化位點之一時間週期。在一實施例中，在攝氏400度之一溫度下進行退火達一小時。
一實施例可包括在將該至少一個晶粒結合至該第一基板後 且在將該至少一個晶粒結合於該第三基板上前在該至少一個晶粒上沈積一介電材料。
在植入該等離子前，一範圍補償層可形成於該第一基板上。
在分裂該第一基板後，該第一基板可結合至一第二基板。在一實施例中，該第二基板具有第二介電及傳導性結構，且該第二基板係藉由經由該等第二介電及傳導性結構植入離子來形成。該第一基板、該第二基板及該第三基板可為晶圓。
小晶粒可為若干類型之裝置中之一者，包括放大器、RF調諧器、無線電調諧器、發光二極體及光學感測器。
該複數個傳導性結構可為複數個電晶體，其具有藉由閘極介電質與各別通道區域分離之各別複數個傳導性閘極。
在一實施例中，一種形成一三維積體電路之方法包括：提供一第一半導體基板，該第一半導體基板具有包括傳導性金屬及介電材料之一第一電路層；經由該第一電路層之該複數個傳導性金屬及介電材料植入離子以在該第一基板中建立一第一分裂平面；在該第一分裂平面處分裂該第一基板；提供一第二半導體基板，該第二半導體基板具有包括傳導性金屬及介電材料之一第二電路層；經由該第二電路層之該等傳導性金屬及介電材料植入離子以在該第二基板中建立一第二分裂平面；在該第二分裂平面處分裂該第二基板；將該第一基板結合至該第二基板；在該第二基板上堆疊至少一個晶粒，該晶粒具有小於該第一複數個電路結構之一寬度的一寬度；在該至少一個晶粒上沈積一平坦化材料；平坦化該平坦化材料以在該至少一個晶粒上形成一經平坦化上表面；及在該經平坦化上表面上堆疊一第三基板。
在一實施例中，一種形成一半導體裝置之方法包括：在一第 一基板之一表面上形成一離子範圍補償層；經由該第一基板之該離子範圍補償層以及介電及傳導性結構植入離子以在該第一基板中界定一分裂平面；在該分裂平面處分裂該第一基板以獲得包括該等介電及傳導性結構之一經分裂層；將至少一個晶粒結合至該第一基板，該至少一個晶粒具有比該第一基板之一寬度小的一寬度；在該至少一個晶粒上沈積一平坦化材料；平坦化該平坦化材料以在該至少一個晶粒上形成一經平坦化上表面；及在該經平坦化上表面上堆疊一第三基板。
根據本揭示內容，提供大體與積體電路裝置之製造有關的技術。更特定言之，本揭示內容提供一種用於使用異質且不均勻層(諸如，充分製造之積體電路)堆疊及互連三維(3-D)裝置之方法及所得裝置。以實例說明，該積體電路可包括尤其記憶體裝置、處理器裝置、特殊應用裝置、控制器裝置、通信裝置及其他。
一種方法包含提供具有介電結構及傳導性結構之一第一基板。離子經植入至該第一基板內，該等離子行進通過該等介電結構及該等傳導性結構以在該第一基板中界定一分裂平面。在該分裂平面處分裂該第一基板以獲得具有該等介電結構及該等傳導性結構之一經分裂層。該經分裂層用以形成具有複數個堆疊之積體電路(IC)層之一三維積體電路裝置，該經分裂層為該等堆疊之IC層中之一者。
提供異質且不均勻層(諸如，充分製造之積體電路)之三維堆疊及互連。包括用於與使用插入物及矽穿孔(TSV)之現有晶片堆疊方法相比層間分隔大量減小且可用層間連接密度增大(導致增大之信號頻寬及系統功能性)之技術。本技術擴展用於針對均質材料開發的分割及層轉移的高能質子植入之使用，諸如，絕緣體上矽(SOI)晶圓之製造，其中適合於異質層之層轉移及針對裝置結構中之損壞效應之考慮因素的修改。
在一實例中，本揭示內容提供包括用於製造一積體電路之方法之技術。該方法包括：提供一半導體基板，該半導體基板包含一表面區域、上覆該表面區域形成之複數個電晶體裝置、包含一結構化之金屬層及一結構化之介電層的一間層互連區域及上覆該複數個電晶體裝置之一層間連接，及上覆該互連區域以提供一結合界面之一介電材料，但可存在變化。該方法包括形成上覆自該介電材料提供之該結合界面之一未圖案化之光阻材料。在一實例中，該未圖案化之光阻材料經組態以將該複數個電晶體中之一或多者對在低於400nm之一波長範圍中的電磁輻射屏蔽，及選擇性調整一後續植入製程之一深度。該方法使該未圖案化之光阻材料經受該植入製程以經由該未圖案化之光阻材料將複數個氫粒子引入至至在該半導體基板之該表面區域下伏之一分裂區域的一選定深度以在該分裂區域與該介電材料之一表面之間界定一轉移裝置以形成具有3至5微米或小於3至5微米的一總金屬厚度的複數個互連傳導性金屬層及絕緣介電質之一多層之一厚度。該方法在氫植入步驟後移除該未圖案化之光阻材料。該方法將上覆該轉移裝置的該介電材料之表面結合至一轉移基板以將該半導體基板臨時結合至該轉移基板。
在一實例中該方法使足夠能量至該分裂區域之一部分以自一下部大塊基板材料移除該半導體基板之一上部部分，同時使用該轉移基板固持該半導體基板之該上部部分使得該上部部分包含一氫損壞之區域。可如在此被以引用的方式全部併入之美國專利第6,013,563號('563專利)中所描述在空間上或全域提供能量。在一實例中，該方法使上覆該轉移裝置的該氫損壞之區域經受一平滑化製程以移除該氫損壞之區域之一部分或全部及形成一背側表面。在一實例中，該方法形成上覆該背側表面的介電材料之一厚度。
在一實例中，該背側表面經組態有一或多個佈建，用於形成連結至該轉移裝置之該結構化之金屬層中的一底部著陸墊及用於至一鄰近裝置層之一結合之傳導性路徑的一著陸墊之一層間傳導性路徑。
在一實例中，該方法進一步包含沈積一介電層以在該結構化之金屬層上形成一合適結合界面，該結構化之金屬層包含形成於一密集圖案化之金屬互連多層上的一5至10微米厚傳導層以用於提供一裝置電力信號、一接地信號及一頻率同步信號，且該介電層具有經由該介電層之複數個傳導性路徑用於與在一上部轉移裝置層中之層間導體結合。
在一實例中，該方法進一步包含該轉移裝置層與該半導體基板之對準以永久地結合該層間傳導路徑。在一實例中，該方法進一步包含自該轉移裝置移除該臨時結合之半導體基板。在一實例中，該方法進一步包含形成一內部流徑以允許冷卻劑穿越其以冷卻該轉移裝置。該等層間冷卻劑通道可藉由使用在該未圖案化之光阻層上添加的一經圖案化光阻層來形成。該經圖案化光阻層之厚度及/或位置可經選擇以調整質子束之局部穿透深度以在冷卻劑通道之頂表面的基板中形成一非平坦分裂表面，其中底表面由下部結合平面提供。
在一實例中，該複數個電晶體裝置係選自CMOS裝置、雙極電晶體、邏輯裝置、記憶體裝置、數位信號處理裝置、類比裝置、光吸收及成像裝置、光伏打電池或微機電結構(MEMS)或其任何組合中之至少一者。
在一實例中，該植入製程，質子能量範圍自500千伏至2 MeV。在一實例中，距介電材料之頂表面1至10微米定位分裂區域。在一實例中，選擇具有具小於400nm的一波長的電磁輻射之高吸收率之未圖案化之光阻材料。在一實例中，該半導體基板包含一矽或其他合適材料以用於 電、光學或機電裝置之形成。
在一實例中，以範圍自5E16至5E17個粒子/平方公分的一劑量提供該植入製程。在一實例中，使用一射束線植入機來提供植入製程。在一實例中，該植入製程由一線性加速器(LINAC)或其他變化來提供。
在一實例中，該分裂區域在植入範圍之邊緣具有一峰值濃度。在一實例中，該分裂區域包含複數個氫氣填充之微小板。在一實例中，該分裂區域特性在於足以誘發一大致平坦分裂區域之傳播的一應力。在一實例中，該分裂區域經組態為一均勻植入區域或一經圖案化植入區域。在一實例中，將該分裂區域圖案化或分級以有助於一受控制之分裂動作。
在一實例中，該方法包含在背側表面與複數個電晶體或互連區域之間形成複數個互連結構。在一實例中，該方法進一步包含：提供包含複數個第二電晶體裝置及一上覆第二介電材料之一第二半導體基板；及結合經組態有該第二半導體基板之該第二介電材料以形成一堆疊半導體結構。在一實例中，該方法進一步包含形成上覆該未圖案化之光阻材料的一經圖案化之光阻材料。
在一實例中，該複數個電晶體裝置及該互連區域特性在於三微米及更小之一厚度；其中該植入製程特性在於五微米至十微米的一範圍，使得該複數個電晶體裝置及該互連區域之一特性大小不影響該植入製程。在一實例中，該複數個電晶體裝置及該互連區域特性在於三微米及更小之一厚度；其中該植入製程特性在於五微米至十微米的一範圍，使得該植入之範圍之一特性空間維度不受該複數個電晶體裝置及該互連區域之厚度干擾。在一實例中，針對一記憶體陣列或一邏輯陣列提供該複數個電晶體裝置。
在一實例中，該能量係選自熱、機械、化學、電或其組合以提供一分裂誘發能量。在一實例中，提供該能量以引起一受控制之分裂動作， 包括分裂之起始及分裂之傳播。在一實例中，提供該能量以在該分裂區域中形成複數個微小板氣泡。一分裂表面可連接微小板氣泡之網路。
本揭示內容達成在已知製程技術之情況下的此等益處及其他。然而，可參照本說明書及隨附圖式之後部分來實現對本揭示內容之本質及優勢之進一步理解。
1000‧‧‧程序流程
1002‧‧‧供體基板
1004‧‧‧分裂平面形成
1006‧‧‧處置基板
1008‧‧‧電漿活化結合製程
1010‧‧‧經轉移層
1011‧‧‧回收
1012‧‧‧磊晶(EPI)平滑化及變厚
1014‧‧‧可分離基板
1050‧‧‧簡化程序流程
1052‧‧‧IC處理
1054‧‧‧變薄
1100‧‧‧一般IC程序流程
1102‧‧‧晶圓
1104‧‧‧IC層「n+1」
1106‧‧‧晶圓規模處理(WSP)堆疊(1至n)
1108‧‧‧層
1200‧‧‧簡化程序流程
1202‧‧‧分裂平面
1203‧‧‧基板
1204‧‧‧分裂
1206‧‧‧IC處理
1300‧‧‧簡化程序流程
1302‧‧‧基板
1304‧‧‧蝕刻
1400‧‧‧程序流程
1402‧‧‧基板
1500‧‧‧簡化程序流程
1502‧‧‧矽膜
1504‧‧‧可釋放基板
1506‧‧‧IC製程
1508‧‧‧經處理層
1702‧‧‧裝置層
2100‧‧‧用於形成具有不同晶粒大小之一3DIC結構的程序
2102‧‧‧程序
2104‧‧‧程序
2106‧‧‧程序
2108‧‧‧程序
2110‧‧‧程序
2112‧‧‧平坦化製程
2202‧‧‧基底裝置結構
2202A‧‧‧晶圓級結合半導體層
2202B‧‧‧晶圓級結合半導體層
2204‧‧‧裝置間金屬連接層
2206‧‧‧豎直通孔
2208‧‧‧互連層
2210‧‧‧晶粒
2212‧‧‧介電材料
2214‧‧‧填料材料
2216‧‧‧互連結構
2218‧‧‧上部裝置層
2702‧‧‧基底裝置結構
2710‧‧‧晶粒
2718‧‧‧上部裝置結構
2720‧‧‧冷卻通道
2722‧‧‧豎直通孔
2902‧‧‧經圖案化範圍補償層
圖1為本揭示內容之一實施例之示意圖。
圖2說明在一實例中的含有一電晶體裝置層及金屬與低介電常數材料之一上部網路的一異質結構，其中提供藉由經由一額外經圖案化光阻層之植入提供的層間冷卻劑通道。
圖2A至圖2B為展示將經圖案化氧化物用作一吸收劑之簡化橫截面圖。
圖3為在一實例中的在質子經由經圖案化雙層光阻(PR)層植入後在不均勻表面分裂點檢視之經轉移裝置層之示意圖，其係在移除PR層及附接一臨時結合之轉移座架後檢視。
圖4勾畫在一實例中的在高劑量質子植入點處之待轉移IC裝置，其中一均勻PR層在裝置金屬互連層上之適當位置。
圖5為在一實例中的在質子植入、移除臨時結合之轉移座架之PR層附接且完成晶圓級分裂製程後的轉移裝置層之簡化圖。
圖6展示在一實例中的應用於經轉移裝置層之底部區域的主要步驟，包含在移除植入損壞層及最終調整裝置層基板層厚度後形成適合於結合之一氧化物層，及形成層間金屬連接件及結合墊之密集陣列。
圖7展示在一實例中的在與顯影3D裝置堆疊中之下部裝置層之上表面上的配合互連結構精確對準之點處的經分裂及製備之經轉移裝置層。
圖8展示在一實例中的結合至一下部裝置層的經轉移IC裝置之一完成之緊密3D堆疊，其中對準層級間金屬線在適當位置中且沿著氧化物層結合界面結合於著陸墊處。
圖9展示在一實例中的與厚金屬互連層堆疊之兩個裝置層之示意性實例。
圖10展示根據一實施例的用於製備一可分離基板之程序流程之一個實例。
圖10A展示在圖10中展示之程序流程之下游執行的IC處理及/或變薄步驟。
圖11展示根據一實施例的一般IC程序流程之簡化圖。
圖12至圖15展示根據各種替代性實施例之簡化處理流。
圖16為展示併有冷卻劑通道的在適當位置之一經圖案化高K層之一簡化橫截面圖。
圖17A為展示在一薄基板層上的處於在其製造後之淨壓縮應力下之一經拆卸、未經支撐裝置層使其薄基板層變形成一凹形狀之一實例之簡化橫截面圖。
圖17B為將一應力補償層添加至含有在頂部側上之一受應力裝置層的一薄基板之背側之效應之簡化橫截面圖。
圖18為將高純度、單晶轉移層結合至在一基板上之一化學或機械「弱」分離層之簡化圖。
圖19A展示高能、高劑量質子植入以形成置放於CMOS電晶體層下方若干微米處之一富氫層之簡化橫截面圖。
圖19B為在完成最終閘極堆疊及金屬互連結構之形成後的CMOS裝置層之簡化橫截面圖，其中富氫層由在「替換閘極」製造步驟前執行之一 高能、高劑量質子植入形成。
圖20展示在一3DIC堆疊中的一轉移裝置層及一下部裝置層之「頂至頂」金屬層結合之簡化橫截面圖。
圖21說明用於形成具有不同晶粒大小之一3DIC結構之一程序。
圖22為展示一下部裝置結構之一實例之一簡化橫截面圖。
圖23為展示一堆疊之裝置結構之一實例之簡化橫截面圖。
圖24為展示在一3DIC上結合的較小晶粒大小裝置之一實例之簡化橫截面圖。
圖25為展示沈積於在一3DIC上結合的較小晶粒大小裝置之材料之一實例之簡化橫截面圖。
圖26為展示具有不同晶粒大小的一3DIC結構之一實例之簡化橫截面圖。
圖27為展示具有不同晶粒大小的一3DIC結構之另一實例之簡化橫截面圖。
圖28為展示質子植入之一實例之一簡化橫截面圖。
圖29為展示經由一範圍補償層的質子植入之一實例之簡化橫截面圖。
圖30說明在各種含磷摻雜劑濃度及溫度下的矽基板之熱導率。
圖31說明在各種硼摻雜劑濃度及溫度下的矽基板之熱導率。
圖32說明針對在各種溫度及摻雜劑濃度下之6H-SiC的根據溫度之熱導率。
圖33說明各種碳材料之熱導率。
圖34說明用於一轉移層之一結合步驟。
圖35說明在一部分完成之裝置層下方形成一內埋氫剖面。
圖36說明在氫剖面上之一完整裝置層。
圖37說明植入至3μm厚多層內之1 MeV質子，該多層在一Si基板上含有Cu金屬及SiO2介電層，其中一CMOS裝置層位置緊處於金屬/氧化物多層下方。
圖38A及圖38B分別說明用於圖37之植入之一反沖剖面及一電離剖面。
根據本揭示內容，提供大體與積體電路裝置之製造有關的技術。更特定言之，本揭示內容提供一種用於使用異質且不均勻層(諸如，充分製造之積體電路)堆疊及互連三維(3-D)裝置之方法及所得裝置。以實例說明，該積體電路可尤其包括記憶體裝置、處理器裝置、數位信號處理裝置、特殊應用裝置、控制器裝置、通信裝置及其他。
一實施例建立並擴展兩個大區之技術能力、用於形成均質層之經結合堆疊(諸如，形成絕緣體上矽(SOI)晶圓)之層轉移方法及在目前使用及開發中經由將複雜插入物層及金屬導通體之稀疏陣列用於裝置間連接來形成電裝置之3-D堆疊之多種多樣方法。
一實施例提供藉由簡化結合及具有比目前可用之插入物/TSV方法小10或大於10的一因數之實體尺度之互連結構的多種多樣電及機電層之堆疊及互連並提供極大增加之數目個裝置間電連接路徑(從而導致極大擴大之資料傳送頻寬及3-D裝置功能性)之方法。本揭示內容亦提供保護敏感性裝置層免受與高能質子束線之使用相關聯的有害紫外線幅射，及提供冷卻劑流動通道之層級間網路之構造以用於自功能3-D裝置堆疊之體積移除熱量。本揭示內容之另外細節可貫穿本說明書且更特定言之在下文中發現。
實施例可利用諸如達成室溫轉移程序之H切割分離及電漿 活化結合與利用MeV質子技術之Si分離組合之技術組合絕緣體上矽(SOI)晶圓形成方法，以達成充分CMOS 3D堆疊。
應用於3D晶圓規模封裝(WSP)之此層轉移(LT)可允許大量益處，此係歸因於其高度平行連接性及至不同製程之能力。內嵌RAM/快取層為一天然應用。
習知WSP方法可體驗到各種區中之一或多者中的難題：結合、層對準、層變薄及層互連。舉例而言，層變薄至小於10μm可合乎需要地導致具有較小縱橫比之導通體。
電漿融合結合之使用允許有利對準。並且，如本文中所描述之實施例可使層對準及互連為實際上可達成目標。
利用涉及冷處理之LT技術之實施例允許處理具有層間介電(ILD)/金屬互連之晶圓。電漿活化之融合結合賦予結合強度、超薄結合、否膠水層。如下所述，快速變薄操作係可能的，未必需要化學機械拋光(CMP)、拋光或研磨操作。
實施例可與多種IC製程相容，包括用以製造互補金屬氧化物半導體(CMOS)及隨機存取記憶體(RAM)裝置之製程等。
在MeV能量下的植入之使用允許經由全部裝置層(10μm)之較厚植入。因此，可轉移完全CMOS裝置層，而非部分層。
可使用植入掃描技術。實例可包括經由「抖動」獲得通道作用改良。
按實施例，將MeV質子用於充分CMOS堆疊可提供某些益處。實施例可允許避免歸因於包括電晶體、介電質及/或金屬層結構之CMOS層的陰影。
1 MeV質子束足以執行經由8個Cu金屬互連層及一完全深 度CMOS微處理器(MPU)之H切割植入，具有
Figure TWM588362U_D0001
10μm Si穿透。
對於經由一模型8層Cu互連陣列及連接之CMOS電晶體層的一1 MeV質子束，在Si中之此10μm深度足夠大得用於損壞峰與CMOS裝置區域之分離。在質子損壞區域之CMOS電晶體層及經轉移層基板層之結合氧化物表面下方的所要的最小分離之優值為至一加偏壓、通電之塊狀CMOS陣列的襯底材料內之耗盡深度，對於1V供電電壓及10歐姆-公分基板材料，大約為1微米。取決於裝置設計及供電電壓，包含塊狀「finFET」及「充分耗盡之SOI」裝置的CMOS電晶體層可具有稍微更薄之基板耗盡厚度。1 MeV質子剖面之相對精確度(歧離/範圍)比標準SOI晶圓製造植入(在
Figure TWM588362U_D0002
40 keV下)準得多。
應進一步注意，H峰值深度可因旋塗抗蝕劑吸收層而減小。此態樣進一步結合下文稍後論述之圖1至圖9描述。
圖10展示根據一實施例的用於製備一可分離基板之程序流程1000的一個實例。此處，使供體基板1002經受分裂平面形成1004，例如，藉由氫離子之植入。
接著，將包括分裂平面之供體基板結合至一處置基板1006，例如，藉由一電漿活化結合製程1008。接下來，藉由執行室溫控制之分裂製程(rT-CCPTM)發生LT，使得供體之一部分保持與處置基板在一起。替代地，供體之一部分可保持與一臨時載體基板在一起，其條件為若此層待再次重新轉移至一永久處置基板(例如，對於背側照射CMOS影像感測器)。
回收1011供體基板之其餘部分，供另外使用。包括經轉移層1010之處置可經受進一步處理，例如，磊晶(EPI)平滑化及變厚1012，以生產可分離基板1014。
圖10A展示一簡化程序流程1050，其說明對圖10之由基 板製造商提供的基板執行之下游步驟。彼等步驟可包含IC處理1052(例如見下圖11)及/或變薄1054(例如見下圖12至圖15)。
具體言之，圖11展示根據一實施例的一般IC程序流程1100之簡化圖。此處，IC製作者接收「特殊晶圓」1102，且無任何修改地處理IC層「n+1」1104。
接著，將IC層結合至晶圓規模處理(WSP)堆疊(1至n)1106上。在結合後，可釋放晶圓1102。
圖11中最後所展示為執行諸如互連件處理、化學機械拋光(CMP)等之步驟以將層1108表面處理。可針對層「n+2」重複此步驟。
至少四個層轉移(LT)封裝變體係可能的。圖12至圖15描述用於變薄的LT之四個選項。
圖12展示在IC處理後的LT之一實施例。在此圖中展示之簡化程序流程1200涉及將一分裂平面1202置於基板1203內，且接著在IC處理1206後分裂1204。其需要更侵入性之後IC製程步驟。
圖13展示利用至一可蝕刻基板上之分裂之一實施例。根據此實施例之簡化程序流程1300允許比SOI結合回研磨製程更容易地蝕刻1304基板1302。
在此等實施例中，可蝕刻基板可為薄的。可使用一靜電(ES)夾盤幫助加固分裂及處置薄基板。透明基板可幫助層對準。
圖14展示一程序流程1400的一實施例，其中基板1402包含附接至一可釋放基底基板之一「薄」基板。該薄基板可用於最終3D產品中。可釋放基板僅用於在IC製程期間之處置。
圖15展示根據另一實施例之一簡化程序流程1500。此處，矽膜1502安裝至一可釋放基板1504。該可釋放基板僅用於在IC製程1506 期間之處置，從而導致經處理層1508。在LT後使用一內部釋放層。將該釋放層置於結合平面內。LT用以釋放經處理Si層，接著若必要，為變厚。
在一或多個實施例之情況下，某些特徵及益處可累積。舉例而言，藉由充分製造之積體電路(包括電晶體層及多層互連網路)的緊密堆疊之具體應用，可將H切割分割及層轉移技術擴展至超出均勻組合物層之層壓以實現異質且不均勻個別層之晶圓規模堆疊。
實施例可使用與H切割之「緊密結合」及層轉移技術，藉由具有薄裝置堆疊之高密度晶粒間互連件達成高資料傳送頻寬。
實施例可藉由貫穿堆疊製程使用室溫至適當溫度製程來增大可製造性及裝置良率。
一些實施可藉由H切割及電漿結合操作描畫裝置層層壓(使用高對準準確度結合工具)。
特定實施例可利用關於前-後堆疊及前-前堆疊結合之變化，具有對應的互連件深度及位置。
一些實施例可使全體裝置層元件變薄(無對插入物之需求)，伴有RC損耗之減小，甚至對於高密度裝置間導通體連接。
某些實施例可實施適合於結合及熱轉移要求(比SOI晶圓層層壓不太嚴格得多)的用於後分割損壞層移除及基板厚度減小(選擇性蝕刻)之方法。
現亦描述特定實施例之某些額外因素。在各種IC設計中，一些此等因素可應對不均勻總Cu互連件厚度。
舉例而言，可使用度量衡。不均勻Cu密度之掃描效應收集來自面向IC金屬表面之大角度集電極之反向散射質子電流，對於MeV質子束，具有
Figure TWM588362U_D0003
1×1μm2孔徑。用於在孔徑下之IC運動的一精確度級掃描器 藉由反向散射電流來規劃淨Cu密度。
可使用設計規則來解決不均勻性。此等設計規則可指定跨IC裝置區的總Cu厚度之可允許變化。可藉由大面積棋盤格H分佈來達成晶圓級分割。
可使用一製造製程來解決不均勻性。舉例而言，可在低Cu厚度之位置(諸如，層間金屬導通體通道)處添加「虛設」Cu或其他類似材料層。其他材料之實例包括諸如CVD沈積之氧化物及氮化物介電質、聚合物及其他金屬之材料。一般而言，材料應具有足夠離子自停功率及厚度以使深質子峰之位置至跨一分裂平面的一大致類似深度內。
實施例可藉由在高應力表層(諸如，一分級之Si-Ge薄層)上建構IC裝置來設定分裂平面深度(不直接受質子能量或總Cu層密度之變化影響)，以侷限沿著高應力界面之後自停H濃度。將藉由在堆積高應力界面處累積之高濃度H分佈之位置來設定分裂平面。
藉由以在質子植入期間之降低之晶圓溫度來增加質子格子狀損壞累積(經由核自停事件)，可減小總質子劑量及來自電子自停事件的介電質結合損壞(在低k互連件及高k閘極介電質中)之有關風險。
圖1為在完成兩裝置3D堆疊製程時的一實施例之示意圖。在藉由氫植入之形成處理及相關聯之分裂製程後，將上部裝置層(含有在通常為Si之半導體材料中形成的電晶體之異質層及通常為Cu之金屬與用於內襯及導通體(由低介電常數電絕緣體材料分離之層)之各種其他金屬的密集網路)與一半導體晶圓分離。在質子植入期間，轉移裝置結構覆蓋有足夠厚度及性質之一均勻光阻層以保護裝置層免受至來自質子束線電漿中之重組合製程的紫外線輻射之損傷性曝露。對於圖1中展示之情況，經轉移裝置層亦塗佈有一第二光阻層，該第二光阻層經圖案化以調整質子束之深度， 且沿著冷卻劑流動通道之網路之路徑的所得分裂表面經設計成移除來自完成之3-D裝置堆疊之體積的熱量。傳導性結構包括基板與接觸電晶體層之金屬互連網路中之電晶體接面。
在將上部裝置層安裝至一臨時結合處置波段開關後，處理轉移裝置之經分裂下表面以移除在分裂表面之區域中的植入損壞及調整轉移裝置基板層之厚度。接著將一CVD氧化物層沈積於下表面上以提供高效結合表面，及以提供用於冷卻劑流動通道(若存在)之電絕緣且經鈍化表面。下部裝置表面接著經蝕刻且用金屬填充以經由一基板及大約1或大於1微米的沈積之氧化物層厚度形成至轉移裝置互連層之層級間電連接。在上部轉移裝置層中之層級間金屬線用結合墊封端，其中結合表面處於與沈積之氧化物結合層相同之平面處。
類似沈積之氧化物形成於下部裝置頂表面上以提供高效結合，導通體之網路經蝕刻且用金屬填充以提供與下部裝置互連層之電連接。下部金屬線由在與下部沈積之氧化物表面相同之平面處的金屬結合墊封端。
兩組金屬結合墊在一精確度結合設備中對準且經受結合退火處理，從而完成圖1中展示之2級堆疊(具有冷卻劑通道)。
圖2展示在至下部裝置層之層轉移後的經圖案化PR及裝置層之視圖。在圖2中，含有一電晶體裝置層及提供用於積體電路(IC)之互連件的金屬與低介電常數材料之一上部網路的異質結構塗佈有一均勻光阻(PR)層，其中光阻性質及厚度經選擇以提供對敏感性IC層及界面免受曝露於自質子加速器射束線電漿中之重組合事件引起的紫外線(小於400nm之波長)輻射之充分保護。均勻PR層之厚度及終止亦經選擇以將質子束之範圍調整至在IC裝置電晶體及耗盡層下方之一所要的深度。
在圖2中，在均勻PR層上添加一第二經圖案化PR層，其 中第二PR層之厚度及終止經選擇以局部調整植入之質子分佈之深度以提供一非平坦材料分割表面。當將經轉移裝置層結合至一下部裝置層時，在移除PR層且臨時結合至一座架層後，該非平坦分割表面提供用於完工之IC裝置堆疊中之冷卻劑之流動以在裝置操作期間移除熱量的一網路路徑，該網路路徑反映上部PR層之圖案化。
亦在圖2中所展示為層級間金屬導通體及在結合至下部裝置層前添加至上部轉移之裝置層之下部區段的結合著陸墊及氧化物結合界面，在後圖中更詳細地描述。
頂部吸收層可用以(1)局部控制轉移裝置基板中的質子損壞剖面之峰之深度，藉此控制在分離處的分裂表面之位置；(2)界定藉由分裂表面之深度變化形成的冷卻劑通道之側向位置及深度；及/或(3)提供一保護性層以吸收自電子捕獲及由在加速器射束線中之質子離子進行之後續輻射性製程引起的UV輻射。
此製程之某些實施例使用一未圖案化之交聯光阻(PR)層，其中一第二PR層沈積於上方，經微影曝露及顯影以留下一經圖案化PR上層。
此製程之其他實施例可使用CVD沈積之介電質膜。在某些實施例中，將未圖案化之CVD氧化物層沈積於待轉移至3DIC堆疊的裝置層之金屬互連網路之頂表面上。此第一CVD氧化物層之厚度可經選擇使得CVD氧化物、裝置金屬互連網路及裝置基板之組合停止功率效應將質子及損壞峰置放於在轉移裝置電晶體層下方的主分裂平面表面之所要的深度。
接著將CVD氮化物層沈積於第一CVD氧化物層上以充當一蝕刻終止層以在頂部CVD氧化物層之蝕刻期間保護下伏氧化物層。
接著，將一第二CVD氧化物層沈積於氮化物層上。頂部 CVD氧化層之厚度可經選擇以按冷卻劑流動通道之所要的高度將入射質子束之峰之位置局部移位得比主分裂表面之位置淺，該等冷卻劑流動通道待藉由經轉移裝置層至在3DIC堆疊中之一下伏裝置層之上的一平坦結合表面之後續結合而形成。
一PR層可接著經沈積於頂部氧化物上，經微影曝露及顯影以留下一經圖案化PR上層。此經圖案化PR層保護在於後續氧化物蝕刻步驟期間將形成冷卻劑通道之位置中的頂部CVD氧化物層，其中氮化物層保護下部氧化物層。
圖2A為在質子植入處的轉移裝置層之一簡化橫截面圖，其展示一未圖案化之頂部CVD層，該頂部CVD層具有經選擇以將質子剖面之峰移位至處於分裂表面之所要的位置之一深度之厚度。一經圖案化第二CVD氧化物層，具有經選擇以將質子束峰移位至待在至3DIC裝置堆疊之後續結合步驟期間形成的(可選)冷卻劑通道之高度之厚度。沈積於兩個氧化物層之間的一CVD氮化物層充當用於頂部氧化物圖案化蝕刻之一蝕刻終止層。
圖2B為在未圖案化之CVD氧化物及氮化物層之沈積、頂部CVD氧化物及PR層之沈積後的轉移裝置之上部層之簡化圖。在PR圖案之微影曝露及顯影後，蝕刻掉曝露之頂部CVD層材料。氮化物層保護下部CVD層免受蝕刻移除。在質子植入前移除PR層。
使用CVD介電層形成頂部吸收層可提供避免製程複雜化之製造益處，製程複雜化伴隨著穿過聚合物PR膜之高能植入物，諸如，歸因於因與穿過之質子束的碰撞而在PR材料中之結合破壞的氫及其他揮發性材料之釋氣。
經由使用經圖案化及未圖案化之CVD頂部層進行的對至裝 置及基板層內之質子植入剖面之局部控制可用以補償跨複雜晶片晶粒及用於處理關於製程中大面積晶圓之多種多樣晶片設計的金屬互連網路中之圖案密度及總層厚度之局部變化。用於對質子剖面深度及在分離處之分裂表面之位置的局部控制之此能力實現用於多種多樣裝置類型之處理的恆定能量質子束之使用，從而改良內嵌型晶圓製造效率。
圖3為在質子經由經圖案化雙層PR層植入後在不均勻表面分裂點檢視之經轉移裝置層之示意圖，其係在移除PR層及附接一臨時結合之轉移座架後檢視。在不均勻表面分割後，包圍分裂平面(含有H填充之小板及鄰近格子狀損壞區域)的損壞之材料經移除，且移除額外底層材料，從而留下含有IC裝置電晶體及耗盡區域的基板材料之所要的深度。
此外，接著藉由沈積之氧化物膜處理非平坦分割表面以形成用於冷卻劑通道之經鈍化表面壁，以及形成用於附接至鄰近裝置層之高效結合表面。經轉移裝置層之下部區域亦經處理以形成裝置層之間的層間金屬連接路徑，其在稍後圖及論述中描述。
圖4至圖9說明使用一均勻頂部PR層的針對一組一般性IC層之3D堆疊製程，為簡單起見，未提供併入之冷卻劑通道。此等圖式之另外細節可貫穿本說明書且更特定言之在下文發現。
圖4勾畫在高劑量質子植入點處之待轉移IC裝置，其中一均勻PR層在裝置金屬互連層上之適當位置。金屬互連層通常為用於進階型邏輯裝置(不太用於記憶體裝置)的一密集圖案化之多層結構，包含10至15個Cu金屬層。Cu金屬層與導通體藉由低介電常數絕緣材料之交錯層電隔離。在現代實務中，淨Cu層厚度通常為3微米或小於3微米，無用於裝置同步或「時脈」、信號、功率及接地之準確分佈的5至8微米厚金屬層。將針對厚金屬互連件中之額外者之提供作為層級間堆疊製程之部分提供。
選擇PR之密度、光學性質及厚度以提供下伏裝置層免受對來自質子加速器射束線電漿之UV波長重組合輻射之曝露的充分保護，及調整質子峰及分裂平面在電晶體摻雜及耗盡層下方之深度。
在質子植入、臨時結合之轉移座架之PR層附接之移除及晶圓級分裂製程之完成後的轉移裝置層之視圖展示於圖5中。分裂動作可受到呈機械、化學、雷射或其他熱曝露或全域能量或其任何組合之形式的能量之局部施加影響。分裂可使用在'563專利(其已被以引用的方式併入)中揭示之技術、起泡技術或其他中之任一者發生。
圖6展示應用於經轉移裝置層之底部區域的主要步驟，其包括移除在分裂平面之緊附近處的質子損壞材料以及任何額外材料以便獲得所要的轉移基板厚度、藉由化學氣相沈積(CVD)形成平坦結合界面及形成將經轉移裝置金屬互連網路與在沈積之結合氧化物界面之平面處的下部結合墊連接之層級間金屬線。展示層間導通體形成。
圖7展示在與顯影3D裝置堆疊中之下部裝置層之上表面上的配合互連結構精確對準之點處的經分裂及製備之經轉移裝置層。一實施例採用進階型對準及結合設備之能力，對於300mm晶圓，該設備具有在150nm之範圍中的晶圓級對準容限。展示通孔及導通體著陸墊。
圖8展示結合至一下部裝置層的經轉移IC裝置之一完成之緊密3D堆疊，其中對準層級間金屬線在適當位置中且沿著氧化物層結合界面結合於著陸墊處。亦在圖8中展示的為一頂部沈積之氧化物層，其中金屬導通體及著陸墊在結合界面層級處用於一額外裝置層後續堆疊在目前轉移之裝置層之上。
對於大面積、高效能邏輯IC裝置之3D堆疊，功率、時脈及信號脈衝之準確傳遞需要由若干微米厚金屬線提供之低電阻路徑。此等 金屬層過厚而不能藉由適當(1 MeV或2 MeV)能量質子束被植入，且可在需要之情況下作為層級間處理後植入及分裂之部分且在後續裝置層之堆疊前提供。圖9展示與厚金屬互連層堆疊的兩個裝置層之一示意性實例，功率裝置具有在適當位置之完成之金屬層(若其為底部裝置層)，且上部轉移之裝置具有在裝置轉移及永久性結合後且在結合氧化物之沈積及形成層級間金屬線及結合著陸墊前添加之厚金屬互連件。雙裝置堆疊具有併入之厚金屬時脈及電力分配層。
此處之論述係就一堆疊一般性CMOS裝置而言。一有用實例為用於高頻寬信號處理及計算的連接至一資料傳送層之一堆疊擴展之記憶體元件，諸如，目前藉由使用插入物層及被稱為矽穿孔(TSV)之金屬連接線形成的記憶體堆疊，其中長度為大約30至50微米，為在一實施例中預見的層級間連接之超過10倍長。
實施例之利用可用以提供用於併有異質裝置層(用於感測視覺影像、化學環境及多種多樣實體條件)之多種多樣電及機電裝置結合提供整合式且穩固3-D裝置中之信號處理、記憶體及資料傳輸的堆疊積體電路之緊密3-D堆疊之製造方法。
雖然上述描述係就矽晶圓而言，但亦可使用其他基板。舉例而言，該基板可幾乎為任何單晶、多晶或甚至非晶形型基板。另外，該基板可由諸如砷化鎵、氮化鎵(GaN)及其他者之III/V族材料製成。根據一實施例，亦可使用該多層基板。多層基板包括一絕緣體上矽基板、在一半導體基板上之多種夾層及眾多其他類型之基板。一般熟習此項技術者將易於認識到多種替代、修改及變化。
通常，高效能邏輯裝置在邏輯芯中之高切換活動之區域中產生熱量。此等切換加熱源為複雜系統單晶片(SoC)及中央處理單元(CPU) 裝置中之熟知設計關注。記憶體裝置中的資料之保存通常隨增加之溫度而降級，因此邏輯及記憶體層之整合式堆疊受到此等熱關注問題挑戰。隨著3D裝置堆疊之密度及多種多樣性增大，熱控制變得更重要。
雖然對於熱結合效率有益，但在結合堆疊中的氧化物層之使用可受到SiO2之相對低熱導率限制作為熱轉移層。將較高熱導率、電絕緣材料用作層間結構可增大自局部裝置熱源區域之熱轉移。
因此，在某些實施例中，可能需要在熱量產生裝置層之間添加結構化之高熱導率層，以便有助於熱散佈及自裝置堆疊移除熱量。具體言之，使用高能質子植入、低熱預算層分裂及轉移結合，可有助於自局部裝置結構「熱點」之熱量散佈及經由使用局部冷卻劑流高效地移除裝置熱能。
質子分裂及層轉移方法，與在質子植入步驟藉由使用光阻(或氧化物，如下文所論述)之經圖案化頂層(結合至一平坦裝置表面以形成用於堆疊冷卻劑流之層間通道)形成的經圖案化分裂區域組合，及使用具有高熱導率(及低電導率)之層間結構，提供用於控制在複雜3D裝置堆疊中之熱環境之可撓性設計元件。
多種普通半導體材料之熱導率指示具有實質上比SiO2高之熱導率的多種材料，其中SiC及Al2O3(藍寶石)包含用於此用途之候選者。與等效SiO2層相比，為該目的，亦可使用其他高熱導率材料，從而按
Figure TWM588362U_D0004
10至
Figure TWM588362U_D0005
100之因數增強熱量散佈及輸送。
下表1列出若干普通半導體及絕緣體膜之熱導率(以W/m-K計)：Si：130(W/m-K)
SiO2：1.3(W/m-K)
SiC：120(W/m-K)
Ge：58(W/m-K)
GaAs：52(W/m-K)
Al2O3：30(W/m-K)
對於高效熱流，可預期
Figure TWM588362U_D0006
0.5μM至2μM之層間熱散佈層厚度。
圖16展示併有冷卻劑通道的包括在適當位置之一高K層之一簡化橫截面圖。
含有多種多樣半導體、介電質及金屬材料層之積體電路裝置可在製造期間產生大量內應力。未解決的是，此等應力可足夠高以使充分厚度Si晶圓(其中厚度大於700微米)翹曲成多種凹、凸及複雜形狀。此等變形可足夠大以在裝置製造期間在細線微影光學裝置中產生問題。
若在一經拆卸薄(例如，若干微米)基板上之一含應力裝置層經按一未經支撐方式置放一平坦表面上，則晶圓規模組合的應力誘發之變形可對於結合至平面基板表面造成難題。由於此等效應，薄裝置層在其自其初始基板晶圓拆卸前可附著至剛性結合結構，能夠維持與附著之受應力層之平面結合界面。
圖17A展示在一薄基板層上的處於在其製造後之淨壓縮應力下之一經拆卸、未經支撐裝置層1702使其薄基板層變形成一凹形狀之一實例之簡化圖。實際裝置層1702變形可呈凹、凸及複雜「署片」形狀。此等變形可導致在結合至一平坦表面時之難題，以及歸因於在額外製造步驟期間及裝置操作期間的後續熱循環期間的過多局部應力，導致結合失敗及裝置降級。
甚至藉由使用一剛性臨時結合座架以使一含應力層形成為適合於結合之一平坦形式，複雜結合之堆疊中的未補償之應力可導致因在 後續製造步驟期間及在裝置操作期間之熱應力的結合失敗及IC裝置降級。
因此，實施例可提供將應力補償層添加至受應力之裝置薄轉移層之背側以有助於一結合製程，包括改良之層間裝置及結合墊對準，及補償後續製造及裝置操作熱循環之不利效應。美國專利第7,772,088號在此針對所有目的被以引用的方式併入。
背側應力補償材料可自具有與裝置層之互補熱膨脹性質且具有足以抵消裝置結構內應力之失真效應的厚度之材料選擇。
圖17B為展示將一應力補償層添加至含有在頂部側上之一受應力裝置層1702的一薄基板之背側之效應之簡化橫截面圖。應力補償背側層之作用為：(1)有助於結合至一平坦結合表面，(2)改良晶圓級結合期間之結合墊對準準確度，及/或(3)抵消在後續製造步驟期間及在裝置堆疊操作期間的差分熱應力之效應。
應力補償層可在轉移裝置層附著至臨時結合結構時藉由至轉移裝置層1702背側之直接層轉移形成。在一些情況下，應力補償層可藉由CVD或其他方法沈積。
注意，平坦經應力補償之轉移層可提供一合乎需要之幾何形狀用於達成晶圓級結合期間的高度結合墊對準，此為針對用於3DIC製造之成功晶圓級結合之一個考慮因素。
實施例可使用至化學或機械「弱」分離層之單晶層轉移。詳言之，可能需要允許將一高純度單晶材料層附著至一臨時固持層上，該臨時固持層足夠穩固以在IC或其他裝置製造程序之熱、化學及機械應力下倖存，但足夠「弱」以在引導之化學或機械動作下形成一分離路徑。
此等弱臨時分離層之實例可包括(但不限於)(1)藉由熱生長、CVD沈積可藉由直接植入及後續熱處理形成之氧化物層，其可藉由選 擇性蝕刻劑之化學動作(諸如，在下伏SiO2層上之HF攻擊)在一上覆層下形成一分離路徑，及(2)對在選定化學或機械攻擊下形成一分離路徑敏感的各種形式之多晶或多孔形式之一般基板材料。引導之機械攻擊之形式可包括(但不限於)(1)藉由在分離楔形工具上之側向引導力起始的應力輔助式裂縫形成，及(2)藉由至諸如多孔基板材料區域之機械弱層內之側向引導流體噴射進行之動力攻擊。
一些形式之化學或機械弱分離層可缺乏對於適用於製造高效能半導體裝置的高純度且高品質結晶上部層之磊晶生長所需之高階結晶界面。
使用高能質子植入以形成用於沿著定義明確的分裂表面之機械、室溫分離之富氫層，可使用實施例分離全部裝置結構(包括充分形成之電晶體層及多層金屬互連網路)及將其結合至合適選擇之臨時分離層上供稍後製造及裝置整合處理。此可接著為與載體基板之後續分離。
根據實施例之方法及設備亦可用於分離及結合均勻、高純度且結晶層以形成為電、機械或光學裝置，接著為與載體基板之後續分離。
圖18為將高純度、單晶轉移層結合至在一基板上之一化學或機械「弱」分離層之簡化圖。藉由使用高能質子植入及沿著質子分佈之峰之室溫分離使上部結晶轉移層形成至所要的厚度。上部轉移層可為一均勻結晶層，或包括IC、機械或光學裝置與其對應的金屬互連網路之一組合。
實施例亦可提供適用於高度敏感性CMOS裝置結構之分離及層轉移堆疊之質子植入。如先前所提到，實施例利用高能質子植入以在組合厚度下方若干微米形成富氫分裂表面，並停止光阻或CVD介電質之頂部層與一多層金屬互連網路及電晶體層之一組合的功率效應。
自高劑量、高能質子束穿過金屬互連及電晶體層造成之輻射 損傷效應可處於可由在適當溫度下之標準退火循環恢復之可管理等級下。此外，在特定輻射損傷效應具有特定關注之情況下，實施例可包括繞過針對裝置介電層中之輻射損傷效應之關注的一實施。
關於在至CMOS裝置層及其相關聯之金屬互連網路層內之高劑量、高能質子植入期間的可能輻射損傷之一個問題為各種介電層中之結合破壞效應。此可歸因於來自高能質子束之穿過或來自自離子-電子鬆弛之UV輻射、接著為加速器射束線中之重組合事件的電子自停事件。
當在CMOS裝置製造程序期間之特定點執行高劑量、高能質子植入時，可實質上避免來自質子束之輻射效應。可將CMOS製程中之一個點識別為發生在完成與CMOS接面中的摻雜劑之活化相關聯之高溫(例如，大於500C)製程後且在敏感性閘極堆疊氧化物之沈積及層間介電質在金屬互連網路中之後續合併前發生。
在CMOS製造程序中之此點，裝置晶圓中之主要材料為與多晶矽填充之側向隔離區域之摻雜接面及基板晶圓中之結晶矽。主要矽材料中之僅有的大量、長期輻射損傷效應與自質子變慢程序之核停止組件造成之晶格損壞相關聯。
高能質子束之晶格損壞事件可侷限於質子剖面之峰附近。根據實施例，彼峰可置放於電晶體層中之CMOS接面下方若干微米處，且提供關鍵氫陷落位點用於在層分離期間的分裂表面之局部化。CMOS電晶體層與其相關聯之載體耗盡層之間的若干微米分離及在後續層分離之區域中的質子誘發之晶格損壞可足以避免來自質子晶格損壞層的不利裝置效應之風險。
在許多進階型CMOS裝置中，閘極堆疊區域一開始由臨時膜及在高溫熱循環之完成後由併有高介電常數(「高k」)閘極氧化物及多層 金屬閘極電極之最終裝置結構「替換」之結構界定。在「替換閘極」製造循環後，最終閘極及金屬間層(「低k」)介電質之材料性質將用於最終CMOS裝置製造程序之可允許的熱循環限制為小於500C。
在緊處於「替換閘極」製造前之點執行的高劑量質子植入將避免最終裝置閘極及金屬間層介電質之損壞風險，且將不曝露於500C或於高500C之熱循環，此可導致在完成轉移裝置層之製造後在於層分離時之所要的非熱分離程序前之自發層分離。
圖19A展示高能、高劑量質子植入以形成置放於CMOS電晶體層下方若干微米處之一富氫層之簡化橫截面圖。在與電晶體接面中之摻雜劑活化相關聯的>500C退火之完成後且在包括最終裝置閘極介電質及金屬閘極電極的「替換閘極」之製造前執行此。
圖19B為在完成最終閘極堆疊及金屬互連結構之形成後的CMOS裝置層之簡化橫截面圖，其中富氫層由在「替換閘極」製造步驟前執行之一高能、高劑量質子植入形成。最終閘極及金屬間層介電質之材料性質將製造程序溫度限制為低於500C，此亦避免導致在藉由非熱方法在完成完全裝置結構後之所要的分離前沿著富氫區域之自發分割的狀況。
根據實施例的方法及設備之利用可准許按堆疊次序及層間厚度調變層間頻寬。具體言之，3DIC堆疊之主目標為提供一替代性路徑用於增大用於裝置之間的信號處理通信之頻寬。
頻寬為資料信號頻率(常常藉由CPU時脈頻率來估算)與外部通信通道之數目的乘積。對於其多數歷史，IC發展已聚焦於增大CPU及其他資料處理晶片循環頻率，可能以增大晶片功率使用為代價。通信通道之數目已受到沿著平坦裝置之周邊可用的結合墊之密度限制。
3DIC堆疊方法之發展已增加藉由密度層間通信線量測的豎 直通道之可能數目。層間通信通道之此密度隨著豎直連接通道密度增大而增大。層間連接之密度之方便量測為通信引腳分隔或「間距」之平方反比。具體言之，IO密度=1/(引腳間距)2。
最小金屬通道或「引腳」間距取決於多種製程及裝置考慮因素。一個因素為層間金屬通道之縱橫比(AR)：金屬線直徑對待填充的通孔之長度之比率。習知「矽穿孔」(TSV)結構可通常展現在約5至20之間的AR。此顯著高於針對在對於常具有小於2之AR之IC裝置的高密度金屬化中之通孔之典型設計規則。
影響習知TSV結構之填集密度的一個裝置考慮因素為自微米尺度Cu缸及Si裝置材料之不同熱膨脹引起的裝置間應力。Cu通孔線之近邊環境中的不良局部應力可導致界定微米尺度「禁入」地帶之設計規則，其中自Cu通孔著陸墊之附近排除作用中電路元件。此影響電路密度、效能及良率。
因此，具體實施例之方法及設備可提供局部增大層級間金屬通道密度及鄰近裝置層之間的對應通信頻寬之一或多個程序。將經由一實質上完成之金屬互連網路及充分形成之CMOS電晶體層的高能、高劑量質子植入用於形成用於非熱層分離且結合至一3DIC堆疊上之一富氫區域提供數微米(或對於具有最小載體耗盡層厚度的在SOI內埋式氧化物或其他裝置類型上的裝置層之情況，更小)之層間分隔。此允許實質上比當今TSV及插入物堆疊方法典型之數十微米小的層間分離。由實施例提供的較薄裝置間Si層及消除插入物及相關聯之黏著層允許製造更短且更薄之裝置間金屬信號連接，且極大地減小自當今若干微米厚CuTSV通道之熱應力引起的「零值區」效應。
在需要高層間頻寬(例如，自CMOS影像感測器層及信號 處理裝置之連接)之情況下，一些實施例可使用多種層轉移技術將轉移裝置之金屬互連網路之頂層對準及結合至3DIC堆疊中的下部裝置層之金屬網路之頂層中之層間連接通道。此層轉移方法概述於圖12至圖15中。
藉由此特定程序，可預期層間通信信道密度類似於兩個裝置層中的頂層金屬化層中之引腳密度，具有大約數微米或小於數微米之引腳間距。此「頂至頂」層結合導致比現有2.5D及3D晶片堆疊技術高100至1,000x倍數之層間連接密度，及對應的增大頻寬。
圖20展示在一3DIC堆疊中的一轉移裝置層及一下部裝置層之「頂至頂」金屬層結合之簡化橫截面圖。類似於CMOS裝置之頂部金屬層之通道密度，此方法可提供層級間金屬連接通道密度及對應的增大頻寬。
根據實施例的3DIC結構之具體實例可特性在於在引腳間距範圍(以nm計)為1.E+02至1.E+04上的在約1.0E+06至1.0E+08之間的IO密度(以引腳數/平方公分計)。在一實例中，對於1μm之一TSV深度，在自約0.1μm至1μm之一系列TSV直徑上，縱橫比(深度：直徑之最小寬度)可範圍自10至1之間。
如上所提到，質子植入以形成根據實施例之一3DIC結構可發生在約1 MeV之能量下，包括在約300 keV至5 MeV、約500 keV至3 MeV、約700 keV至2 MeV或約800 keV至1 MeV之間的能量。出於所有目的，美國專利公開第2008/0206962號被以引用的方式併入本文中。
應注意，在此等較高能量範圍下的氫離子之植入性質可隨著在用於SOI晶圓製造的層轉移製程典型之40 keV能量之間而變化。一級描述為反映「歧離」之質子剖面之「半寬」(<ΔX>)對「投射範圍」剖面之深度(<X>)之比率。
一實例中的此等<ΔX>/<X>結果之比較如下：
●質子植入能量40 keV：<ΔX>/<X>=0.196
Figure TWM588362U_D0007
0.2
●質子植入能量1 MeV：<ΔX>/<X>=0.048
Figure TWM588362U_D0008
0.05
因此，1 MeV質子剖面為40 keV剖面之
Figure TWM588362U_D0009
4x「準」。
3DIC結構通常在晶圓級下堆疊。晶圓級處理尤其當與用於本文中描述之充分金屬化之CMOS裝置的轉移方法之直接性組合時具有針對經濟且高效處理之大量優勢。
結合之結構的晶圓級處理通常假定使用相同大小晶圓，且緊密地協調晶粒在接合之晶圓上的置放以導致在分離成離散系統後的豎直堆疊之3DIC結構。對於在大量生產鑄造處理中的200mm或300mm Si晶圓上製造之大面積邏輯及記憶體裝置，通常符合此等條件。
用於通信鏈接之許多合乎需要之組件(諸如，RF調諧器、放大器及類似者)在晶粒大小上比cm2大小之邏輯及記憶體裝置相當小。此等較小晶粒大小之裝置可在諸如100mm及150mm之多種多樣晶圓大小上製造，且可使用諸如射頻絕緣體上矽(RF-SOI)、GaAs等之非塊狀矽基板。
存在與具有多種多樣晶粒大小之堆疊結構相關聯的許多難題。裝置對準係重要的，且可因用以使晶粒變薄之背磨製程固有的厚度差異而複雜化。用於背磨製程之總厚度變化(TTV)通常在約5%之範圍中。當堆疊多層時，此變化可複雜，從而使執行半導體形成製程以有助於層間連接困難。結果，堆疊之裝置使用相對大焊料凸塊及插入物層以連接豎直堆疊中之裝置。此外，許多裝置使用結合線連接並排安置於一封裝中之多個層。
本揭示內容之實施例包括用於包括異質晶粒大小之3DIC結構的裝置及製程。藉由執行經由包括介電質及傳導性材料之電路結構的離 子植入以分裂基底基板而形成之晶粒簡化薄化製程，且具有比背磨製程少的變化。可藉由離子分裂獲得之TTV值可(例如)小於2%、小於1.5%及小於1.0%。此外，背磨將大量機械應力施加至半導體裝置，此可破壞裝置中之結構，從而造成進一步之對準及效能問題。
圖21展示用於形成具有不同晶粒大小之一3DIC結構的一製程2100之一實施例。製程2100之一優勢在於，其組合晶圓級處理之經濟優勢與將可在各種各樣基體材料及晶圓大小上製造的較小面積晶粒之層併入至複合3DIC結構內之靈活性。
在2102製備一基底裝置結構。圖22說明使用高能氫植入製備一基底裝置結構2202之一實施例，其中高劑量氫植入之峰值濃度位於中在可為(例如)CMOS或MEMS裝置層之一金屬化層下方的基板區域中。
在沿著氫濃度峰值之大致位置分裂後，沿著分裂平面之殘餘損壞經移除且轉移之裝置層結合至如圖23中所展示之另一晶圓規模裝置層。在圖23中展示之實施例中，基底裝置結構2202包括兩個晶圓級結合半導體層2202A及2202B，其係藉由經由於形成於半導體晶圓上之介電及傳導性結構植入離子來形成。在一些實施例中，基底裝置結構2202可多於兩個堆疊之半導體層或一單一堆疊之半導體層。
圖23說明在一裝置定向上之晶圓級結合，其中結合沿著兩個層之金屬化層發生，其中與面向上之下部(第一)裝置層2202A相比，上部(第二)裝置層2202B面向下。雖然圖23中僅說明第一及第二裝置層中之每一者之一單一裝置，但在一實施例中，對晶圓上之複數個裝置執行分裂及結合操作。
在兩個裝置層2202A與2202B結合在一起前，存在由金屬間介電材料絕緣之一或多個中間層2204之沈積及圖案化之機會，此可提供 用於信號、時序、插入物及接地連接之豎直(裝置至裝置)及側向連接。此裝置間金屬連接層2204在功能上類似於在現代2.5 D多晶片封裝方案中之重佈層(RDL)。
在將第一裝置層2202A結合至第二裝置層2202B後，包括中間連接層2204，豎直通孔2206經蝕刻且用金屬填充以提供裝置層與結合信號墊之頂表面陣列之間的連接。
在程序2104中，互連層2208形成於基底裝置結構2202之曝露的上表面上。互連層2208可包括在基底裝置結構2202之頂層上的適當結合墊用於各種較小晶粒組件之直接取放添加，以及至由基底裝置結構2202曝露之接觸墊之間的界面之側向佈線連接。
在一實施例中，互連層2208之頂部金屬層包括用於一複合裝置的用於側向通信、電力及接地連接之多層金屬網路，其中添加經設計用於置放及結合具有較小多種多樣晶粒類型之面向下金屬連接件之結合墊陣列。
如圖24中所說明，在程序2106中，將一或多個晶粒2210置放於互連層2208上。可使用已知取放技術置放一或多個較小晶粒2210以將一或多個較小晶粒2210之端子與在互連層2208之上表面上曝露的結合墊對準。可藉由一自動化之晶粒拾取、置放及結合設備來實現離散晶粒類型在複合晶圓級結合結構2202上之位置及金屬至金屬結合。
在一些實施例中，較小晶粒2210具有相互不同之大小及厚度。較小晶粒2210可為執行不同功能的裝置之非均質集合或裝置之均質集合。
由於晶粒2210可具有各種厚度，且在一些實施例中可比所要的基板厚度厚(例如，在1μM至10μM之範圍中)，因此在2108，在 CMP製程下具有與添加之較小裝置之基板晶粒類似的腐蝕速率之經沈積材料之層可形成於晶粒2210之間及其上。
舉例而言，如在圖25中看出，在程序2108中，介電材料2212可沈積於包括晶粒2210的裝置結構之經曝露表面上。介電材料2212提供較小晶粒2210之電隔離。介電材料2212可為在半導體工業中通常使用的多種材料中之一或多者，該等材料提供與雜散電流之絕緣，包括CVD氧化物或其他合適絕緣材料。
在一些實施例中，在2110，填料材料2214沈積於介電材料2212上。當晶粒2210為Si裝置時，經沈積層可為電漿沈積之聚Si或非晶Si。填料材料2214可經選擇以當在2112將結構平坦化(例如，藉由執行CMP)時具有類似於介電材料2212及較小晶粒裝置2210之基板材料的腐蝕速率。
雖然程序2100及相關聯之圖描述形成分離的介電材料2212與填料材料2214，但在一些實施例中，僅一單一材料或多於兩種材料沈積於晶粒2210上。
在2112執行一平坦化製程以將裝置之上表面平坦化，直至曝露接觸墊。可基於介電材料2212及填料材料2214選擇用於CMP製程之漿料化學性質以達成添加之較小晶粒結構2210中之基板與沈積於上之層材料之大致相等腐蝕速率。在一實施例中，平坦化製程2112使添加之較小晶粒2210基板變薄至約10μm或小於10μm之厚度以用於稍後形成豎直金屬通孔用於與以後添加之結構及結合墊之互連。在一實施例中，執行平坦化2112，直至獲得10μm至30μm之一總層厚度。
此外，平坦化製程2112提供用於新擴大之複合裝置結構之一平坦頂表面，用於後續添加用於側向信號、電力及接地連接之多層金屬互 連件以及結合墊，該等結合墊經設計用於藉由晶圓級或離散晶粒置放方法添加至複合結構之額外層之連接。在一實施例中，可對頂表面執行平坦化製程2112，直至表面粗糙度具有為5埃或小於5埃或3埃或小於3埃之一RA值。
可執行程序2100之沈積及平坦化要素，使得較小晶粒2110之基板變薄至一所要的厚度。此外，介電材料2208及填料材料2210提供機械支撐，且在一些實施例中，在晶粒2110上形成的層中之一或多者有助於離開最終3DIC結構之熱轉移。
在一些實施例中，無額外層置放於較小晶粒2210上。在彼等實施例中，在平坦化2112後可封裝裝置，而不將上部裝置結構置放於較小晶粒2210上。
如圖26中所說明，在程序中形成互連結構2216以將一或多個較小晶粒2210中之至少一者電耦接至3DIC之上部裝置層2218。互連結構2216可在其置放至較小晶粒上前形成於較小晶粒2210之經曝露表面上及/或上部裝置結構2218之經曝露表面上。在各種實施例中，上部裝置結構2218可為如圖23中所說明之一單一基板、兩個晶圓級結合之基板或多於兩個基板。
程序2100之實施例提供將離散晶粒之層添加至一晶圓級程序流程以用於多層裝置結構至一複合3DIC結構之結合。根據程序2100製作之裝置可具有在多晶片層中的多種多樣添加之晶粒之側向電隔離，且可包括在用於含有晶圓級及離散晶粒置放之複合裝置結構的密集高頻寬網路以及側向金屬連接網路中之豎直金屬連接。當提供不同厚度之較小晶粒時，程序2100可藉由在複合裝置層中的多種多樣基板之平坦化及變薄來適應此等結構。
在使用金屬化電晶體及MEMS裝置層之晶圓級轉移的3DIC製造之程序中，產生局部調整氫植入之深度有利之情形，其判定在程序中步驟中用於層轉移之分裂平面之大致局部位置。
具有3DIC堆疊陣列之密集高效能電路元件(諸如，用於影像分析之微處理器邏輯及圖形處理器及顯示驅動器)之操作的主要挑戰為自作用中裝置核心移除熱量。
如上所述，藉由調整氫植入剖面之局部穿透深度(藉由添加由按一足夠厚度形成之材料組成的經圖案化「範圍調整」層)以導致氫深度及後續分裂表面中之局部偏移，用於冷卻劑流體之流動的通道之網路可最緊密接近熱量產生電晶體層形成。在沿著可變深度分裂表面的裝置轉移層之分裂後，藉由將轉移裝置層結合至一平坦表面(諸如，另一裝置層之經平坦化頂層，如圖1中所展示)，通道之網路可形成於底表面中。
範圍補償層可包含與一未圖案化之氮化矽層組合的適當厚度之CVD氧化矽之經圖案化層，該未圖案化之氮化矽層充當一蝕刻終止層以用於在植入步驟後移除經圖案化氧化物層。在另一實施例中，該範圍補償層為厚光阻之一經圖案化層。
圖27展示包括安置於具有不存在於圖26之裝置中之若干特徵的下部之間之多種多樣大小之晶粒2710的一裝置之一實施例。多種多樣晶粒2710形成於一基底裝置結構2702上，該基底裝置結構包括可藉由經由金屬及介電結構植入離子以在晶圓級形成一分裂層及結合上部與下部部分以形成下部裝置結構2702來形成上部及下部部分。此外，圖27之裝置展示安置於基底裝置結構2702之上部與下部部分之間的界面處及上部裝置結構2718之基板之下表面處的複數個冷卻通道2720。
圖27中展示的與圖26之裝置不同的裝置之另一特徵為豎 直互連結構之位置。雖然圖26之實施例具有穿透上部裝置結構2218及填料材料2214之豎直通孔2206，但圖27展示穿過小晶粒結構2710以提供下部結構2702之裝置、小晶粒2710與上部結構2718之間的電連通之豎直通孔2722。熟習此項技術者將認識到在圖26及圖27中展示之具體特徵外之眾多變化係可能的。
根據本揭示內容之程序可應用於含有在經轉移裝置之局部區域中的總金屬層之密度之大變化的轉移裝置。當經由半導體裝置之金屬及介電結構植入氫離子時，分裂平面之深度可受到電路層中的傳導性及介電結構之配置影響。舉例而言，如在圖28中看出，表現為分裂平面的峰值能量之深度在裝置之高密度區中可比在低密度或稀疏區中小。在一些情況下，出於層轉移結合中之程序簡單性之目的，可能需要在電路層下方之相同平坦位置處具有植入氫剖面深度。
氫分裂平面深度可在高效能微處理器之不同區間變化，其中在邏輯芯上之一密集型多層金屬化層由記憶體(例如，內嵌之SRAM)及時序及輸入/輸出電路中之更稀疏金屬互連網路包圍。其他實例包括光學感測器(蜂巢式電話相機等)裝置，其中用更稀疏金屬化之光感測器陣列包圍密集金屬化之影像處理電路。此外，MEMS裝置常常含有各種材料密度之多個層及開放空間。此等變化可轉化為氫離子之不同停止功率，其可變化分裂平面之深度。在包括含有MEMS裝置之轉移裝置的一實施例中。
如在圖29中看出，可由適當厚度之經圖案化範圍補償層2902及氫停止功率補償局部氫剖面移位以導致一大致平坦氫峰值剖面深度及分裂平面。因此，本揭示內容之實施例可包括在一半導體裝置之一頂表面上形成一範圍補償層2902以補償自在半導體裝置之上表面與分裂平面之間存在的材料之密度及/或類型之變化產生的離子穿透深度之變化。
在諸如圖29中說明之實例的一些實施例中，補償層2902具有一均勻厚度，且選擇性地沈積於將另外具有比不具有補償層之區高的離子穿透深度之裝置之區上。在其他實施例中，補償層2902具有厚度之變化以說明離子穿透深度之多個變化。舉例而言，可藉由對缺乏一補償層之一裝置執行離子植入，量測分裂平面中之深度變化及形成其厚度隨深度變化之鏡像而變化(例如，較大深度離子穿透區將與補償層之較厚區段相關，且反之亦然)之一補償層來產生補償層2902之形狀。
在氫剖面深度之變化中，通常不複製在大致等於高能氫離子之側向歧離之側向尺度(大約1或多個微米)上的緊密間隔之停止功率變化。因此，範圍補償層2902之厚度可在電路之一個功能區域與另一功能區域之間有變化，如與基於一區域內的個別奈米級結構變化相反。
在一實施例中，藉由形成沿著由高濃度氫剖面界定之分裂表面形成的冷卻通道，提供由在一體積3D複合多裝置層系統中之電路開關及電阻性功率損耗產生的熱量之有效移除。分裂表面深度由厚度、停止功率及在氫植入前添加至裝置表面的經圖案化層之位置界定。
如圖2A中所說明，本揭示內容之實施例包括一冷卻通道。在圖2A之實例中，藉由用當植入氫以形成一分裂層時存在之一經圖案化CVD氧化物上覆層調變植入之氫之深度分佈來建立冷卻通道。使用一相關聯之CVD氮化物層提供用於CVD氧化物層圖案化之蝕刻終止。在稍後處理中移除CVD氮化物及氧化物層兩者。
圖2說明藉由用一經圖案化終止層光阻(PR)層偏移質子深度沿著分裂表面形成的冷卻通道之一實施例。在其他實施例中，終止層可為沈積於裝置晶圓表面上之一類似密集材料。下伏未圖案化之PR層之厚度及停止功率可用以調變在經轉移裝置層下方之基板材料中的分裂表面特徵 之深度。圖2展示藉由將經調製分裂表面結合至下伏裝置或基板層之平坦頂表面進行的完成之冷卻流體通道之形成。
在一實施例中，藉由塗覆一表面塗層來增強冷卻通道。可選擇一表面塗佈材料以改良自作用中裝置層至冷卻通道中之冷卻流體之熱轉移，及/或減小或消除冷卻通道中之熱轉移流體與基板材料之間的化學反應。舉例而言，在一些實施例中，將一冷卻通道安置於具有高熱導率之一層中，且該高熱導率材料與流過冷卻劑通道之一熱轉移流體反應。在此實施例中，冷卻劑通道之經曝露表面可用諸如氧化物或氮化物材料之惰性材料塗佈，該惰性材料防止熱轉移流體與高熱導率層材料之間的化學反應。舉例而言，惰性材料可為SiO2或Si3N4。
熟習此項技術者將認識到，包括材料類型、厚度及沈積技術的塗佈材料之特性可基於在一實施例中使用之特定熱導率層材料及熱轉移流體來選擇。在一些實施例中，塗佈材料輔助熱轉移，且具有比其上形成塗層之基板材料高的熱導率。冷卻劑通道上的塗層之其他有利特性包括至冷卻劑通道壁材料之優異黏著力、用於冷卻劑材料之良好熱導率及自由流動之均勻保形塗層厚度，及對在裝置操作溫度下之冷卻劑流體材料惰性。
在一實施例中，冷卻劑通道中之流體可為具有相對高熱導率之熱轉移流體。在一些實施例中，該流體為諸如水或高度稀釋溶液之惰性物質。在其他實施例中，熱轉移流體可為包含與液相組分相比增強流體之熱導率的奈米粒子之奈米流體。熱轉移流體可經由一外部熱交換器循環以將熱量轉移遠離裝置。
可將冷卻通道之位置選擇為處於如在圖2中看出之一轉移裝置結合層處，或對於需要裝置金屬層之直接接合以用於高頻寬電路連接之情況，在一交替位置中，如在圖20中看出。在圖20中，冷卻通道位於用 於一後續添加之裝置層的一平坦結合表面附近。
在一些實施例中，一或多個熱轉移層可包括於一3DIC裝置中。熱轉移層可為具有比一活性層中使用之材料優越的熱轉移特性之材料。該熱轉移層可鄰近冷卻通道安置，使得行進通過冷卻通道之熱轉移流體將熱量自裝置電路系統轉移至熱轉移層。在其他實施例中，冷卻通道直接形成於高熱導率熱轉移層中。
裝置之多層層壓允許高熱導率材料及界面之層之插入，以改良熱量自局部活性電路區域之側向散佈及至在冷卻通道中流動的流體之網路之豎直熱轉移。用於控制材料中的分裂表面之局部深度之佈建亦允許以與經轉移裝置層類似之方式在隨後層壓之高熱導率層中形成冷卻通道。舉例而言，圖16說明具有由CVD氧化物結合層結合於兩個電路層之間的冷卻劑流動通道之一高熱導率熱量散佈層。
如在以上表1中所指示，矽(用於當前IC製造之主要基板材料)之室溫熱導率具有僅由碳化矽(SiC)密切匹配之一相對高熱導率。在一實施例中，需要使用具有比Si高之熱導率的材料作為高熱導率層。
針對用於高熱導率熱轉移材料之材料的考慮因素為在作用中電路操作之溫度特性(其一般在80C至120C)下的材料之熱導率性質。對於在室溫(25C，300K)及超過室溫下之Si，熱導率隨著增加之溫度強烈減小，從而導致對於由作用中電路功率加熱之局部區域的「熱失控」之風險。如在圖30及圖31中看出，歸因於聲子摻雜劑散射，對於增大之摻雜劑濃度，Si熱導率在所有溫度下減小。對於常用Si基板，摻雜劑含量相對低(
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1015個摻雜劑/立方公分)，從而導致與圖30及圖31中說明之較高濃度相比之相對高熱導率。
圖32說明如由Morelli等人(1993)報告的在各種溫度及摻 雜濃度下之6H-SiC之熱導率。在圖32中，樣本1為很純或高度補償之樣本，且其餘樣本具有如下之電子濃度：樣本2-n=3.5×1016cm-3；樣本3-n=2.5×1016cm-3；樣本4-n=8.0×1017cm-3；樣本5-n=2.0×1017cm-3；且樣本6-n=3.0×1018cm-3。各種形式之碳化矽之熱導率值經報告為高於矽，其中3C、4H及6H多型之傳導率值在300K下為矽之兩倍高。
如圖33中所說明，一些碳基材料之熱導率比矽高得多。詳言之，金剛石、石墨、石墨烯及碳奈米管皆具有實質上比矽之熱導率高(尤其在較高溫度下)之熱導率值。雖然圖30及圖31展示在高於室溫時的矽之熱導率之急劇降低，但碳基材料之熱導率之降低相對較淺，且在非晶碳之情況下，熱導率在高於室溫時增大。詳言之，針對金剛石及石墨烯報告之熱導率值為在300K下的矽之熱導率之一數量級大。具有與金剛石形式相當之一高熱導率的另一材料為立方型砷化硼。在本揭示內容之實施例中，此等材料中之一者可用作大塊基板材料。
在本揭示內容中，術語「平面」用以描述一分裂平面，其通常被理解為一經分裂層與基板分離之一位置。然而，如上所解釋，在離子植入前，可將一範圍補償層塗覆至一基板，此可導致包括可界定(例如)一冷卻通道之一或多個輪廓的原經分裂表面。因此，在本揭示內容中的術語「分裂平面」之使用不應被解釋為將本揭示內容之實施例限於完美平坦之經分裂表面。
在一實施例中，在任何敏感性或可靠性關注裝置層、結構之界面形成前，藉由離子植入形成化學或機械弱分裂表面。此實施例可用於完全裝置結構(包括金屬互連件及金屬間層介電質之完全網路)之形成中，接著為起始在預成形之分裂表面處之分裂動作以用於轉移至一3DIC堆疊結構。
此實施例將減少對與內埋分裂表面之形成有關的裝置良率及可靠性問題之關注。在基於氫之分裂表面形成之情況下，此實施例允許將實質上較低質子離子能量用於針對一所要的分裂表面深度之植入步驟。
此實施例之益處包括應進行針對後分裂平面形成裝置製造及測試程序的機械、熱及化學條件以避免分裂動作之過早起始。在使用氫驅動分裂之一實施例中，此涉及將後分裂表面形成處理限制至低於
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500C之溫度。
許多進階型裝置(例如，含有諸如HfO2及有關形式之高介電常數或高K閘極氧化物的裝置)在此一般區中具有熱預算限制。
圖34說明用於一轉移層之一結合步驟。在一實施例中，該轉移層為一高純度結晶轉移層，其結合至含有機械弱分離層之一化學的一基板層，該分離層可隨後在起始適當分裂表面形成條件後分裂。
圖35及圖36說明形成具有適合於在形成敏感性裝置層、界面或結構前在低於一部分完成之裝置層之一深度處形成一分裂表面之峰值濃度的一內埋氫剖面之一實施例。圖36說明一充分完成之裝置結構，其包括在引入製程條件以用於起始在內埋富氫分裂表面處之一分裂表面前的充分建構之金屬互連及金屬間介電層。
可執行在形成敏感性裝置層、界面或結構前在一部分完成之裝置基板中形成一化學或機械弱層之一程序。後續裝置製造之熱、機械及化學處理可受限於不在分裂表面位置處起始分裂動作之條件。敏感性結構可包括閘極介電及金屬間層介電層。對於氫植入形成之分裂表面之情況的一後續製程限制之一實例包括在處於或低於500C之溫度下的處理。在一實施例中，在於分裂表面處起始之分裂後，將完成的充分金屬化之裝置結構轉移至一3DIC堆疊。
在質子植入期間的植入條件之控制對於電子裝置之成功層轉移係重要的。此控制之一個態樣為與質子穿過電子裝置材料且至一下伏基板內相關聯之輻射損傷。
隨著高能離子進入固體目標，其經由與目標材料之碰撞在放慢程序中轉移動能。此停止程序之細節係重要的，因為自穿過之質子的能量轉移產生若干形式之材料破裂或損壞，此在層轉移程序中及在經轉移電子裝置之效能中起到具體作用。
儘管有可能碰撞及其他交互之複雜性，但離子之停止由兩個主要種類之碰撞控制：(1)高能植入原子與核心電子及目標原子之核之間的碰撞，被稱作核停止，及(2)高能原子與目標原子之外殼中的鬆散束縛之電子之間的碰撞，其被稱作電子自停。
由此等兩個形式之離子-目標原子碰撞造成之效應取決於目標中的材料之類型。在本揭示內容之實施例中，目標材料之類型包括電子裝置及周圍結構。核停止碰撞導致動能至目標原子之大轉移，常常將目標原子趕出其原始晶格位點且建立間隙目標原子及空晶格位點。此等間隙及空位可與類似缺陷組合以形成穩定結構，其可共同地被稱作植入損壞。
在使用質子植入之一層轉移程序中，存在殘餘植入損壞之效應。在執行植入期間及不久後，來自目標中的質子之核停止之累積之反沖損壞導致形成提供用於植入之質子的有效陷落位點之穩定損壞結構。在離子軌之端部附近的植入損壞層中陷落之質子將氫固持在適當位置，而非快速擴散掉，且允許形成氫填充之小板，該等小板為用於形成允許轉移裝置層與基板分離之分裂表面之晶種。
電子材料中之電子自停導致電子之局部散射，常常被稱作「電離」。在諸如Cu金屬線及摻雜之Si材料的傳導性材料中，電子之局部 散射可由電子在此等材料中之局部運動迅速修復。然而，在諸如用以使Cu與Co金屬互連層絕緣之低介電常數(低k)層、常用作CMOS閘極與通道區域之間的閘極介電質之高介電質(高k)氧化物及沿著閘極電極之側壁形成之氧化物或氮化物間隔物的絕緣材料中，不能易於中和局部電子散射，從而導致與介電材料中的破壞之原子結合有關之隔離帶電區域及阱位點。本申請揭示修復此損壞之程序。
質子範圍及損壞效應之關鍵態樣由Monte Carlo模型化來說明，例如，藉由物質中離子之自停及範圍(SRIM)軟體進行之模型化。質子範圍及損壞效應之SRIM模型化之一實例說明於圖37中。
圖37為用於植入至一Si基板上的含有Cu金屬及SiO2介電層之一3μm厚多層內之1 MeV質子之一模型計算之圖形圖示，其中一CMOS裝置層位於金屬/氧化物多層緊下方。質子軌展示1 MeV質子在頂部金屬層下方擴展得超過10μm深。此外，圖37展示在晶圓表面上之一單一點射出之離子側向散佈於該剖面之最深部分附近的若干微米上，此被稱作側向歧離。在金屬/氧化物多層表面上之一點處的質子插入導致植入之質子在表面下方大致15μm及在側向方向上若干μm之散佈。
圖38A說明用於經由圖37中所說明之3μm厚金屬及氧化物多層結構、CMOS電晶體區域及矽基板植入之高劑量質子的1 MeV質子及目標原子反沖剖面，而圖38B說明對應的電離剖面。在圖38A中，植入之質子的深度剖面具有在頂表面下方約14μm處之峰值濃度，頂表面在CMOS電晶體及耗盡層下方約11μm。
質子及Si反沖分佈皆在植入剖面之深部分附近清晰地成峰狀。在CMOS裝置層(其為約3μm深)處之Si反沖濃度比在為14μm的層分裂表面之大致深度處的反沖濃度峰值低超過十倍。在14μm深度之深 度處的Si反沖之高等級在恰當製程條件下產生用以將植入之氫陷落在適當位置的累積之損壞結構之密集型網路。
經由模型裝置層之質子穿過的另一效應為來自由鬆散束縛之目標電子進行的高能質子之散射之經沈積能量。通常被稱作以eV/埃表達之離子化能量之經沈積能量在Cu金屬及深Si層中具有強峰值，如在圖38B中看出。此等效應由在此等兩個傳導性材料中的附近電子之運動快速中和。雖然來自氧化物層中之電子散射的經沈積能量在此實例中在約4eV/埃下相對小，但導致位移之電子的任何散射碰撞建立不易於由絕緣介電層中之電子運動修復的破壞結合。
雖然此損壞對高傳導性材料可不具有強效應，但其可對諸如介電結構之其他結構具有大的不利影響。在諸如薄膜電晶體(TFT)及減少之開關次數及漏電流不太重要之一些MOSFET的某些相對大規模結構中，不利之影響可不太顯著。然而，本揭示內容之創作人已發現，在許多高效能裝置因離子植入而致使不可操作之範圍上，由經由敏感性結構之離子植入造成的損壞對較小尺度及高效能裝置(諸如，現代處理器及記憶體裝置)具有深刻效應。
減小離子植入之損壞效應的一個方式為選擇一適當植入能量。在一實施例中，可將質子能量設定得足夠高，使得質子及反沖損壞分佈之峰比電子裝置電晶體層之位置及當裝置在操作電位下時形成的耗盡層之厚度(例如，在為常用電阻率之10Ohm-cm Si中的1μm)深。質子損壞層與裝置空乏區域之任何重疊可導致強漏電流、載體重組合及對裝置效能之其他不利影響。
由於分裂表面可隨後結合至另一表面以形成一3D堆疊結構，因此在電晶體層下方之質子深度及相關聯之耗盡寬度應允許移除多數 或所有分裂表面損壞區域以形成充分平坦度及平滑度之一結合表面用於高強度原子結合。
在實施例中，將植入條件設定為對在所要的分裂表面之位置形成密集且穩定累積之損壞區域有利，其中陷落峰質子分佈之大部分。詳言之，實施例可使用高質子離子密度束、慢射束及晶圓掃描速度，及將植入期間之目標溫度維持在低於反沖損壞之原位退火開始時，對於Si，該溫度為大致100C，且對於諸如III-V化合物的感興趣之其他材料，更低。適合於本申請之實施例的植入機器包括在約2002前生產之經修整離子植入機。
可執行在植入後及沿著富氫層分裂前之熱處理(諸如，CVD層之沈積、中間結合層之熱處理等)以便維持氫陷落損壞層之完整性。在熱退火後自植入之Si的氫氣釋放之研究及質子損壞結構之檢驗表明，維持維持質子陷落之最大允許溫度為大致400C。因此，本申請之實施例可包括將在氫植入後且在分裂前執行之所有熱製程限制至不超過可為(例如)500C、450C或400C之一最大溫度的溫度。
本揭示內容之創作人已發現，可在具體條件下修復由氫植入造成的損壞，包括自停及反沖損壞。在無修復操作之情況下，裝置可具有損壞之效能或完全不可操作。與電子裝置之多種多樣層中之電子自停相關聯的損壞之恢復對於使用質子植入製程技術的3DIC裝置堆疊之成功很重要。
在一實施例中，在包括氫氣之一環境中，在350C或大於350C之一溫度下執行修復該等介電及傳導性結構之損壞之一熱製程。在一修復程序中之條件應足以允許氫穿透該裝置表面且結合至由一植入製程損壞之分子。在一個具體實施例中，在包括自2%至5%氫(其餘為一或多種惰性氣體)之氣氛中在400C之一溫度下進行修復退火。
在一實施例中，進行該修復退火達足以允許氫氣擴散儘管裝 置(其可包括金屬及低介電常數介電材料之一互連網路)中之電路結構且佔據損壞之介電性結合處的鈍化位點之一時間週期。舉例而言，在一具體實施例中，在400C之一溫度下進行退火達一小時以修復植入損壞。
若干變數影響用於植入修復之適當時間及溫度。具體溫度係關於氫擴散穿過金屬及介電互連網路及閘極堆疊結構至損壞之結合所位於的區域所花之時間量，其可具體針對每一裝置。材料中的原子之擴散與(Dt)1/2成比例，其中D為按指數規律取決於溫度之一擴散率，且t為擴散時間。
對於許多矽基介電質及裝置設計，使用4%氫及96%氮氣摻合物在400C下達一小時適合於修復植入損壞。可在低為300C之一溫度下執行修復程序。在另一實施例中，可使用高達500C之一溫度。然而，某些材料對高溫敏感。將裝置曝露於高溫及更長時間可造成諸如HfO2、HfSiO2等之高k介電質閘極氧化物中的不利相位改變、對子20nm閘極長度finFET中之摻雜劑擴散之側向維度控制之失去及在雷射摻雜接面接觸區域中的摻雜劑活化之降級。牢記此等原理，熟習此項技術者將認識到，可在包含至少1%氫之一氣體環境中在自300C至500C之溫度及至少30分鐘之時間中執行適當熱修復程序。
因此，熟習此項技術者將認識到，在各種實施例中，時間、溫度及氫濃度之變化可不同，因為此等變數相互有關。較低時間、溫度與濃度之一組合可不足以修復植入損壞，而較長時間及溫度可引起在分裂層中累積之氫離子擴散至基板內，或具有與一擴展之熱分佈相關聯的其他負面效應。較高氫濃度具爆炸危險。在一修復程序中，亦可變化溫度。
在離子植入後，一些實施例可將合成氣體用於熱修復程序。合成氣體為具有通常在3%與5%之間的氫濃度之氮氣與氫氣之混合物。然 而，其他實施例可使用不同於氮氣之惰性氣體，及不同氫濃度。舉例而言，實施例可使用諸如氬之惰性氣體，且實施例可使用大於1%之氫濃度。較低氫濃度可需要較長曝露，而較高氫濃度代表爆炸危險。當執行熱修復程序時，氫氣穿透損壞的裝置之經曝露表面，且可終止破壞之結合以便修復損壞。
藉由合成氣體或其他氫承載氣體之熱退火具有適當時間及溫度條件以允許氫擴散至電子裝置之敏感性介電層(包括金屬互連網路中之低k絕緣體、諸如SiO2之閘極氧化物、SiON、諸如HfO2之高k介電質及氧化物與氮化物間隔物閘極側壁絕緣體)內。具有較高K值之材料對來自植入之損壞更敏感，因此熱修復程序對於較高K材料愈加有效。舉例而言，可在經由具有10或大於10之K值之材料或具有15、20、25或大於25之K值之材料植入後執行熱修復程序。受益於熱修復程序之具體高K材料包括氧化鉿(HfO2)、氧化鉿矽(HfSiO2)、矽酸鉿(HfSiO4)、氧化鉭(TaO5)、氧化鎢(WO3)、氧化鈰(CeO2)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)、鋁酸鑭(LaAlO3)、五氧化二鈮(NiO5)、矽酸鋯(ZrSiO4)、氧化鋯(ZrO2)、鈦酸鋇(BaTiO3)及鈦酸鉛(PbTiO3)。實驗已判定當經由高K材料植入離子以形成一分裂層時，取決於高K性質之電路在不執行根據本揭示內容之一實施例的一熱修復程序之情況下無功能。
在一實施例中，修復程序之熱循環不超過在意欲之分裂表面之區域中的氫陷落植入損壞結構之溶解之一臨限值。若溫度超過溶解臨限值，則陷落之氫將分散至基板內，使得不可能執行分裂操作。此外，在修復後且在分裂前，在一修復程序後基板曝露於之溫度可限於低於一臨限值(例如，500C、450C或400C)以限制分散。
需要藉由環境氣體直接接取金屬互連網路及電晶體閘極堆疊區域中之介電層執行熱修復程序以修復離子損壞。因此，在電子裝置表面 之密封前，執行熱修復程序。因此，較佳地，在執行可限制對損壞位點之接取之沈積製程前執行熱修復程序。在一3DIC裝置中，在層經結合前執行熱退火。
在本揭示內容之實施例中，用於冷卻流體之流動的通道之網路係藉由在氫植入期間藉由在裝置晶圓表面處之材料的經圖案化層調變植入之氫深度來界定，其中厚度、停止功率及位置經選擇以在轉移裝置基板中建立一非平坦分裂表面。用於調變分裂平面之深度的類似方法可用以界定選定高熱導率材料層中之冷卻通道，以用於後續插入至層壓多層、多裝置3DIC堆疊內。在一實施例中，冷卻流體流動網路之表面區域塗佈有經選擇以增大加熱之裝置層及基板與流動冷卻流體之間的熱導率及防止裝置基板與冷卻流體之間的化學反應之材料。
實施例併有晶圓級結合製程之優勢，包括冷卻流體網路通道之併入，具有針對在不同晶圓大小、不同晶圓厚度及不同基板材料上製造的晶粒之併入的設計靈活性。使用本揭示內容中提供之分裂及堆疊技術形成的裝置具有較之習知技術之眾多優勢。藉由背磨形成之基板經受基板表面上實質上較高等級之機械應力及較高等級之厚度變化。可藉由比背磨少之製程步驟執行離子分裂，從而簡化製程且減少所需之處置量。根據本揭示內容的3DIC結構之層可經由密集高頻寬豎直及側向金屬連接而互連，此可移位對插入物及焊料凸塊結構之需求，從而導致製造起來更高效之更小、更緊密整合、更高速度裝置。
雖然上文為具體實施例之充分描述，但可使用各種修改、替代構造及等效物。因此，以上描述及說明不應被視為限制本揭示內容之範疇。

Claims (20)

  1. 一種半導體裝置，包含：一第一基板，其中該第一基板具有一上表面及相對於該上表面的一下表面，該下表面擁有具有至少一個輪廓的一三維形狀；在該第一基板之該上表面上沈積一厚度之範圍補償材料；將離子植入至該第一基板內，該等離子行進通過該範圍補償材料以在該第一基板中界定一分裂剖面，該分裂剖面包括對應於該厚度之範圍補償材料的該至少一個輪廓；移除該範圍補償材料；及在該分裂剖面處分裂該第一基板，藉此曝露該至少一個輪廓。
  2. 如請求項1所述之裝置，其中該至少一個輪廓為一冷卻劑通道。
  3. 如請求項2所述之裝置，其該冷卻劑通道之經曝露表面係被一塗層所塗佈。
  4. 如請求項3所述之裝置，其中塗佈材料為防止一冷卻劑流體與第一基板材料之間的一化學反應之一材料。
  5. 如請求項3所述之裝置，其中該塗層為一氮化物材料或一氧化物材料。
  6. 如請求項3所述之裝置，其中塗佈材料之一熱導率高於該第一基板之一熱導率。
  7. 如請求項1所述之裝置，其中該範圍補償材料為一光阻材料。
  8. 如請求項1所述之裝置，其中該第一基板在攝氏25度之一溫度下具有至少130W/m-K的一熱導率。
  9. 如請求項8所述之裝置，其中該第一基板包含碳。
  10. 如請求項9所述之裝置，其中該第一基板為一金剛石材料或一石墨材料。
  11. 如請求項1所述之裝置，其中該第一基板之經分裂表面係被結合至具有一電路層之一第二基板。
  12. 如請求項11所述之裝置，其中該第一基板藉由沈積於該第二基板之一表面上的一氧化物層結合至該第二基板。
  13. 如請求項12所述之裝置，其進一步包含：一結合層，位於該第一基板之該上表面上；及包含一電路層之一第三基板，該第三基板係被結合至在該第一基板之該第一表面上的該結合層。
  14. 如請求項13所述之裝置，其中該第一基板、該第二基板及該第三基板為晶圓規模基板。
  15. 一種三維積體電路，包含：一第一基板，其中該第一基板具有一第一表面及相對於該第一表面的一第二表面，該第二表面具有至少一個輪廓；及一第二基板，結合至該第一基板；其中該至少一個輪廓根據以下操作形成：在該第一基板之一第一表面上沈積一厚度之範圍補償材料；將離子植入至該第一基板內，該等離子行進通過該範圍補償材料以在該第一基板中界定一分裂剖面，該分裂剖面包括對應於該厚度之範圍補償材料的至少一個輪廓；移除該範圍補償材料；及在該分裂剖面處分裂該第一基板，藉此曝露該至少一個輪廓。
  16. 如請求項15所述之三維積體電路，其中該至少一個輪廓為一冷卻劑通道。
  17. 如請求項16所述之三維積體電路，其進一步包含：一塗層，其中該塗層在將該第一基板結合至該第二基板前覆蓋該至少一個輪廓。
  18. 如請求項17所述之三維積體電路，其中該塗層之一熱導率大於該第一基板之一熱導率。
  19. 一種半導體晶圓，包含：一介電及傳導性結構，位於該晶圓的一頂表面；及至少一個輪廓，該輪廓在該晶圓的一下表面中以三維方法延伸，其中該下表面相對於該頂表面；其中該至少一個輪廓由以下方式形成：在一第一基板之一第一表面上沈積一厚度之範圍補償材料；將離子植入至該第一基板內，該等離子行進通過該等介電及傳導性結構及該範圍補償材料以在該第一基板中界定一分裂剖面，該分裂剖面包括對應於該厚度之範圍補償材料的至少一個輪廓；移除該範圍補償材料；及在該分裂剖面處分裂該第一基板，藉此曝露該至少一個輪廓。
  20. 如請求項19所述之半導體晶圓，其進一步包含：在植入該等離子後，在自攝氏350度至攝氏500度之一溫度下將該第一基板曝露於包括一氫氣及一惰性氣體之一氣氛達至少半小時以修復該等介電及傳導性結構之損壞。
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