KR20200099156A - 3차원 집적 회로 - Google Patents

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테오도르 이. 퐁
마이클 아이. 커런트
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Abstract

반도체 디바이스 내에 클리빙 층을 형성하기 위해 이온들을 주입하는 것은 고-K 유전체들과 같은 민감한 재료들에 대한 손상을 초래한다. 클리빙 층을 형성하고 이온 주입에 의해 초래된 손상을 복구하기 위한 프로세스에서, 이온들은 클리빙 평면을 형성하기 위하여 기판의 회로 층을 통해 주입된다. 기판은 주입된 이온들에 의해 초래된 손상을 복구하기 위하여 제 1 온도에서 제 1 시간 동안 수소 가스 혼합물에 노출된다. 그런 다음 클리빙 프로세스가 수행될 수 있으며, 클리빙된 기판은 3DIC 구조체 내에 적층될 수 있다. 적층된 디바이스는, 다이를 제 1 기판에 결합하는 단계로서, 다이는 제 1 기판의 폭보다 더 작은 폭을 갖는, 단계, 다이 위에 평탄화 재료를 증착하는 단계, 평탄화된 상부 표면을 형성하기 위해 평탄화 재료를 평탄화하는 단계, 및 평탄화된 상부 표면 상에 제 3 기판을 적층하는 단계에 의해 형성된다.

Description

3차원 집적 회로
관련 출원들에 대한 상호 참조
본 출원은, 이제 미국 특허 제10,049,915호인 2017년 12월 01일자로 출원된 미국 출원 제15/829,442호의 부분 계속 출원인, 2018년 02월 20일자로 출원된 미국 출원 제15/899,622호의 부분 계속 출원인, 2018년 08월 07일자로 출원된 미국 출원 제16/057,747호에 대한 우선권을 주장한다. 이러한 문석들의 각각이 본원에 그 전체가 통합된다.
기술분야
본 개시는 전반적으로 집적 회로 디바이스들의 제조에 관한 것이다. 보다 더 구체적으로, 본 개시는, 이종 및 비-균일 층들, 예컨대 완전히 제조된 집적 회로들을 사용하여 3차원 디바이스들을 적층하고 상호연결하기 위한 방법 및 결과적인 디바이스들을 제공한다. 예로서, 집적 회로들은, 다른 것들 중에서도, 메모리 디바이스들, 프로세서 디바이스들, 디지털 신호 프로세싱 디바이스들, 애플리케이션 특정 디바이스들, 제어 디바이스들, 통신 디바이스들, 및 다른 것들을 포함할 수 있다.
통상적인 칩 스택(stack)들 내의 반도체 기판들은 전형적으로 기계적인 백그라인딩(backgrinding) 프로세스를 사용하여 박형화(thin)된다. 백그라인딩은 디바이스들에 높은 레벨의 기계적 응력을 가하며, 이는 상당한 두께 편차 야기할 수 있다. 따라서, 기판들을 분리하기 위한 다른 프로세스들이 바람직하다.
기판 박형화에 대한 하나의 접근 방식은 미국 특허 제6,316,333호(이하에서, "Bruel")에서 설명된다. Bruel은 기판 내에 클리빙(cleaving) 평면을 형성하기 위하여 게이트 구조체들을 통해 이온들을 주입하는 것, 및 클리빙 평면을 따라 클리빙함으로써 기판의 일 부분을 제거하는 것을 설명한다. Bruel은, 이온 주입이, 디바이스들을 동작불능으로 만들 수 있는, 디바이스들에 대한, 예를 들어, 채널 영역에 대한 손상을 초래한다는 것을 인식한다. Bruel은 이온 주입을 선택적으로 차단하기 위해 기판의 노출된 표면 상에 구조체들을 구축하고 그럼으로써 차단 구조체들 바로 아래에 배치되는 기판들에 대한 손상을 감소시키는 것을 설명한다.
그러나, Bruel의 제안에 대한 몇몇 한계들이 존재한다. Bruel에 의해 설명되는 구조체들은 상대적으로 크며, 예를 들어, 0.5 마이크론의 게이트 길이를 갖는다. 현재의 디바이스들은 훨씬 더 작은, 예를 들어, 30 나노미터 이하의 게이트 길이의 구조체들을 사용하며, 이는 Bruel에 의해 설명되는 게이트 길이보다 한 자릿수 또는 그 이상만큼 더 작다. 클리빙 동작을 수행하기 위하여 충분한 수소 이온들을 축적하기 위해, 이온들은 디바이스들의 상당한 부분을 통해 주입되어야만 한다. 또한, 최신 디바이스들은 점점 더 복잡해지고, 더 많은 양의 민감한 구조체들을 포함한다. 수직 트랜지스터들과 같은 이러한 구조체들 중 일부는, 구조체를 통과하는 수직으로 배향된 이온으로부터의 손상에 대한 더 큰 기회를 나타내는, 수평 컴포넌트들보다 더 긴 수직 컴포넌트들을 갖는다.
이에 더하여, 더 큰 구조체들이 일반적으로 더 작은 구조체들보다 이온 손상에 대하여 더 견고하다. 더 작은 구조체는 더 적은 원자들을 가질 것이며 구조체 내의 원자의 붕괴에 대해 더 민감할 것이다. 예를 들어, 10 nm의 특징 크기를 갖는 장벽 층은 수십개의 원자들의 두께를 가질 수 있으며, 그 결과 단일 원자의 붕괴가 장벽 속성에 대하여 상당한 영향을 가질 것이다.
본 개시의 실시예들은 이온 클리빙 기술을 포함하는 반도체 디바이스들에 관한 것이다. 실시예들은, 주입 및 반도체 기판들의 적층에 의해 초래되는 손상을 복구하는, 클리빙 평면을 형성하기 위하여 회로 층을 통해 이온들을 주입합으로써 3차원 집적 회로(three-dimensional integrated circuit; 3DIC)를 형성하기 위해 이용될 수 있다. 기판들은 웨이퍼 스케일로 프로세싱될 수 있다.
일 실시예에 있어서, 3DIC를 형성하는 프로세스는, 복수의 유전체 및 전도성 구조체들을 포함하는 회로 층을 갖는 제 1 기판을 제공하는 단계, 클리빙 평면을 형성하기 위하여 회로 층을 통해 제 1 기판 내로 이온들을 주입하는 단계, 및, 회로 층을 통해 이온들을 주입하는 단계 이후에, 주입된 이온들에 의해 초래된 손상을 복구하기 위해 제 1 온도에서 제 1 시간 동안 반도체 기판을 수소 가스 혼합물에 노출시키는 단계를 포함한다. 그 위에 배치된 복수의 유전체 및 전도성 구조체들을 갖는 기판의 일 부분은 클리빙 평면에서의 클리빙에 의해 제 1 기판의 제 2 부분으로부터 분리되며, 기판의 제 1 부분은 제 2 기판에 결합된다. 제 1 기판의 전도성 구조체들의 적어도 일 부분은 그 후에 제 2 기판의 전도성 구조체들에 연결될 수 있다. 제 1 온도는 300C 내지 500C일 수 있으며, 시간은 적어도 30분일 수 있다. 전도성 및 유전체 구조체들은 10 또는 그 이상의 K를 갖는 적어도 하나의 재료를 포함하는 고-K 유전체 구조체들을 포함할 수 있다.
제 1 및 제 2 기판들은 웨이퍼 스케일 기판들일 수 있으며, 제 1 기판은, 이온들을 주입하는 단계 이후에 그리고 제 2 부분으로부터 제 1 부분을 분리하는 단계 이전에, 예를 들어, 300C, 400C, 450C 또는 500C 이상의 온도들에 노출되지 않을 수 있다.
일 실시예에 있어서, 수소 가스 혼합물은 적어도 1%의 수소 가스를 가지며, 가스 혼합물의 나머지는 하나 이상의 비활성 가스이다. 예를 들어, 가스 혼합물은 형성 가스(forming gas)일 수 있다.
이온들은 100C 미만의 온도에서 그리고, 대부분의 리코일(recoil) 손상 및 클리빙 평면을 동작 트랜지스터의 공핍 층 두께보다 더 깊게 위치시키기에 충분한 양성자 에너지로 주입될 수 있다.
일 실시예에 있어서, 전도성 및 유전체 구조체들을 포함하는 회로 층을 통해 반도체 기판 내로 이온들을 주입함으로써 초래된 손상을 복구하기 위한 프로세스는, 반도체 기판의 전도성 및 유전체 구조체들을 포함하는 회로 층을 통해 이온들을 주입하는 단계 이후에 제 1 온도에서 제 1 시간 동안 반도체 기판을 수소 가스 혼합물에 노출시킴으로써 수행된다. 전도성 및 유전체 구조체들은, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO2), 하프늄 실리케이트(HfSiO4), 탄탈륨 산화물(TaO5), 텅스텐 산화물(WO3), 세륨 산화물(CeO2), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 스트론튬 티타네이트(SrTiO3), 란타늄 알루미네이트(LaAlO3), 니오븀 5산화물(NiO5), 지르코늄 실리케이트(ZrSiO4) 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함하는 고-K 유전체 구조체들을 포함할 수 있다.
수소 가스 혼합물은 적어도 1%의 수소 가스 및 나머지는 하나 이상의 비활성 가스, 예컨대 형성 가스를 가질 수 있다. 노출 시간은 적어도 30분일 수 있으며, 제 1 온도는, 예를 들어, 300C 내지 500C 또는 350C 내지 450C일 수 있다. 일 실시예에 있어서, 제 1 시간은 30분 내지 5시간이며, 제 1 온도는 350C 내지 450C이다.
일 실시예에 있어서, 유전체 구조체는 20 이상의 K를 갖는 적어도 하나의 유전체 재료를 포함할 수 있으며, 제 1 온도는 300C 내지 500C이고, 수소 가스 혼합물은 적어도 1%의 수소를 포함하며, 시간은 적어도 30분이고, 이온들은 회로 기판 아래에 클리빙 평면을 형성하도록 주입된다.
디바이스를 형성하는 방법은, 제 1 기판을 제공하는 단계, 제 1 기판의 제 1 표면 상에 범위 보상 재료의 두께를 증착하는 단계, 제 1 기판 내로 이온들을 주입하는 단계로서, 이온들은 제 1 기판 내에 클리빙 프로파일을 획정(define)하기 위해 범위 보상 재료를 통해 이동하며, 클리빙 프로파일은 흡수 재료의 두께에 대응하는 적어도 하나의 윤곽을 포함하는, 단계, 흡수 재료를 제거하는 단계, 및 클리빙 프로파일에서 제 1 기판을 클리빙하여 적어도 하나의 윤곽을 노출시키는 단계를 포함한다. 일 실시예에 있어서, 적어도 하나의 윤곽은 냉각제 채널이다. 범위 보상 재료는 포토레지스트 재료일 수 있다.
디바이스를 형성하는 방법은, 제 1 기판을 클리빙하는 단계 이후에, 냉각제 채널의 노출된 표면을 코팅 층으로 코팅하는 단계를 포함할 수 있다. 코팅 재료는, 냉각제 유체와 제 1 기판 재료 사이의 화학 반응을 방지하는 재료일 수 있다. 예를 들어, 코팅 재료는 질화물 재료 또는 산화물 재료일 수 있다. 코팅 재료의 열 전도율은 제 1 기판의 벌크 재료의 열 전도율보다 더 높을 수 있다. 일부 실시예들에 있어서, 제 1 기판은 섭씨 25도의 온도에서 130 W/m-K보다 더 큰 열 전도율을 갖는다. 제 1 기판은, 예를 들어, 제 1 기판이 다이아몬드 또는 흑연 재료인 실시예들에 있어서, 탄소를 포함할 수 있다.
클리빙하는 단계 이후에, 제 1 기판의 클리빙된 표면은 회로 층을 갖는 제 2 기판에 결합될 수 있다. 이러한 실시예에 있어서, 결합은 제 2 기판의 표면 상에 증착된 산화물 층에 의해 형성될 수 있다. 범위 보상 재료가 제거될 때, 결합 층이 제 1 기판의 제 1 표면 상에 증착되고, 회로 층을 포함하는 제 3 기판을 제 1 기판의 제 1 표면 상의 결합 층에 결합하기 위하여 사용될 수 있다. 제 1, 제 2 및 제 3 기판들은 웨이퍼 스케일 기판들일 수 있다.
일부 실시예들에 있어서, 수소 이온들은, 고-K 유전체 및 전도성 엘리먼트들을 포함하는 하나 이상의 회로 층을 통해 주입된다. 이러한 실시예들에 있어서, 이온 주입은 유전체 및 전도성 엘리먼트들을 손상시킬 수 있다. 손상은, 유전체 구조체들에 대한 손상을 복구하기 위하여 적어도 30분 동안 섭씨 350도 내지 섭씨 500도의 온도에서 비활성 가스 및 수소 가스를 포함하는 분위기에 기판을 노출시킴으로써 복구될 수 있다.
일 실시예에 있어서, 적층된 반도체 디바이스를 형성하는 방법은, 제 1 기판 내에 클리빙 평면을 획정하기 위하여 제 1 기판의 유전체 및 전도성 구조체들을 통해 이온들을 주입하는 단계, 유전체 및 전도성 구조체들을 포함하는 클리빙된 층을 획득하기 위하여 클리빙 평면에서 제 1 기판을 클리빙하는 단계, 적어도 하나의 다이(die)를 제 1 기판에 결합하는 단계로서, 적어도 하나의 다이는 제 1 기판의 폭보다 더 작은 폭을 갖는, 단계, 적어도 하나의 다이 위에 평탄화 재료를 증착하는 단계, 적어도 하나의 다이 위에 평탄화된 상부 표면을 형성하기 위하여 평탄화 재료를 평탄화하는 단계, 및 평탄화된 상부 층 상에 제 3 기판을 적층하는 단계를 포함한다.
이온들은 섭씨 100 도 이하의 온도에서 주입될 수 있다. 일 실시예에 있어서, 이온들은 실온에서 주입된다.
일부 실시예들에 있어서, 기판으로부터 클리빙된 재료의 총 두께 편차(total thickness variation; TTV)는 4% 이하, 2% 이하, 또는 1% 이하이다. 제 1, 제 2 및 제 3 기판들은 웨이퍼 스케일 기판들일 수 있다. 추가로, 제 1 기판을 클리빙하는 단계 이후에, 제 1 기판은 이온들에 의해 초래된 유전체 및 전도성 구조체들에 대한 손상을 복구하기 위하여 어닐링(anneal)될 수 있다.
일 실시예에 있어서, 유전체 및 전도성 구조체들에 대한 손상을 복구하는 어닐링 프로세스는 수소 가스를 포함하는 환경에서 섭씨 350도 이상의 온도에서 수행된다. 복구 프로세스 내의 조건들은, 수소가 디바이스 표면을 관통하여 주입 프로세스에 의해 손상되었던 분자에 결합하는 것을 가능하게 하기에 충분해야만 한다. 특정한 일 실시예에 있어서, 복구 어닐링은, 2 내지 5 퍼센트의 수소 및 나머지는 하나 이상의 비활성 가스를 포함하는 분위기에서 섭씨 400 도의 온도에서 수행된다. 일 실시예에 있어서, 복구 어닐링은, 수소가, 저-유전 상수 유전체 재료 및 금속의 상호연결 네트워크를 포함할 수 있는, 디바이스 내의 회로 구조체들을 통해 확산하는 것 및 손상된 유전체 결합들에서 패시베이팅 사이트(passivating site)를 점유하는 것을 가능하게 하기에 충분한 시간의 기간 동안 수행된다. 일 실시예에 있어서, 어닐링은 1시간 동안 섭씨 400도의 온도에서 수행된다.
일 실시예는, 적어도 하나의 다이를 제 1 기판에 결합하는 단계 이후에 그리고 적어도 하나의 다이 위에 제 3 기판을 결합하는 단계 이전에, 적어도 하나의 다이 위에 유전체 재료를 증착하는 단계를 포함할 수 있다.
이온들을 주입하는 단계 이전에, 범위 보상 층이 제 1 기판 위에 형성될 수 있다.
제 1 기판이 클리빙된 이후에, 제 1 기판은 제 2 기판에 결합될 수 있다. 일 실시예에 있어서, 제 2 기판은 제 2 유전체 및 전도성 구조체들을 가지며, 제 2 기판은 제 2 유전체 및 전도성 구조체들을 통해 이온들을 주입함으로써 형성된다. 제 1, 제 2 및 제 3 기판들은 웨이퍼들일 수 있다.
소형 다이는, 증폭기, RF 튜너, 라디오 튜너, 발광 다이오드, 및 광 센서를 포함하는 몇몇 유형의 디바이스들 중 하나일 수 있다.
복수의 전도성 구조체들 베이(bay)는, 게이트 유전체들에 의해 개별적인 채널 영역들로부터 분리되는 개별적인 복수의 전도성 게이트들을 갖는 복수의 트랜지스터들일 수 있다.
일 실시예에 있어서, 3차원 집적 회로를 형성하는 방법은, 전도성 금속 및 유전체 재료들을 포함하는 제 1 회로 층을 갖는 제 1 반도체 기판을 제공하는 단계, 제 1 기판 내에 제 1 클리빙 평면을 형성하기 위하여 제 1 회로 층의 복수의 전도성 금속 및 유전체 재료들을 통해 이온들을 주입하는 단계, 제 1 클리빙 평면에서 제 1 기판을 클리빙하는 단계, 전도성 금속 및 유전체 재료들을 포함하는 제 2 회로 층을 갖는 제 2 반도체 기판을 제공하는 단계, 제 2 기판 내의 제 2 클리빙 평면을 형성하기 위하여 제 2 회로 층의 전도성 금속 및 유전체 재료들을 통해 이온들을 주입하는 단계, 제 2 클리빙 평면에서 제 2 기판을 클리빙하는 단계, 제 1 기판을 제 2 기판에 결합하는 단계, 제 2 기판 상에 적어도 하나의 다이를 적층하는 단계로서, 다이는 제 1 복수의 회로 구조체들의 폭보다 더 작은 폭을 갖는, 단계, 적어도 하나의 다이 위에 평탄화 재료를 증착하는 단계, 적어도 하나의 다이 위에 평탄화된 상부 표면을 형성하기 위해 평탄화 재료를 평탄화하는 단계, 및 평탄화된 상부 표면 상에 제 3 기판을 적층하는 단계를 포함한다.
일 실시예에 있어서, 반도체 디바이스를 형성하는 방법은, 제 1 기판의 표면 위에 이온 범위 보상 층을 형성하는 단계, 제 1 기판 내에 클리빙 평면을 획정하기 위하여 이온 범위 보상 층 및 제 1 기판의 유전체 및 전도성 구조체들을 통해 이온들을 주입하는 단계, 유전체 및 전도성 구조체들을 포함하는 클리빙된 층을 획득하기 위하여 클리빙 평면에서 제 1 기판을 클리빙하는 단계, 적어도 하나의 다이를 제 1 기판에 결합하는 단계로서, 적어도 하나의 다이는 제 1 기판의 폭보다 더 작은 폭을 갖는, 단계;
적어도 하나의 다이 위에 평탄화 재료를 증착하는 단계, 적어도 하나의 다이 위에 평탄화된 상부 표면을 형성하기 위해 평탄화 재료를 평탄화하는 단계, 및 평탄화된 상부 표면 상에 제 3 기판을 적층하는 단계를 포함한다.
본 개시에 따르면, 전반적으로 집적 회로 디바이스들의 제조에 관한 기술들이 제공된다. 보다 더 구체적으로, 본 개시는, 이종 및 비-균일 층들, 예컨대 완전히 제조된 집적 회로들을 사용하여 3차원(3D) 디바이스들을 적층하고 상호연결하기 위한 방법 및 결과적인 디바이스들을 제공한다. 예로서, 집적 회로들은, 다른 것들 중에서도, 메모리 디바이스들, 프로세서 디바이스들, 애플리케이션 특정 디바이스들, 제어 디바이스들, 통신 디바이스들, 및 다른 것들을 포함할 수 있다.
방법은 유전체 구조체들 및 전도성 구조체들을 갖는 제 1 기판을 제공하는 단계를 포함한다. 이온들이 제 1 기판 내로 주입되며, 이온들은 제 1 기판 내에 클리빙 평면을 획정하도록 유전체 구조체들 및 전도성 구조체들을 통해 이동한다. 제 1 기판은 유전체 구조체 및 전도성 구조체를 갖는 클리빙된 층을 획득하기 위하여 클리빙 평면에서 클리빙된다. 클리빙된 층은 복수의 적층된 집적 회로(IC) 층들을 갖는 3차원 집적 회로 디바이스를 형성하기 위해 사용되며, 클리빙된 층은 적층된 IC 층들 중 하나이다.
완전히 제조된 집적 회로들과 같은 이종 및 비-균일 층들의 3차원 적층 및 상호연결이 제공된다. 인터포저(interposer)들 및 실리콘-관통 비아(through-Silicon via; TSV)들을 사용하는 기존의 칩 적층 방법들에 비하여 증가된 신호 대역폭 및 시스템 기능성으로 이어지는 층-간(inter-layer) 분리에서의 상당한 감소 및 이용가능한 층-간 연결 밀도에서의 증가를 위하여 기술들이 제공된다. 본 기술들은, 디바이스 구조체들 내의 손상 효과들에 대한 고려 사항 및 이종 층들의 층 전사(layer transfer)에 대한 적절한 수정들을 가지고, 실리콘-온-절연체(Silicon-on-Insulator; SOI) 웨이퍼들의 제조와 같은, 이종 재료들에 대하여 개발된 분할 및 층 전사를 위한 고-에너지 양성자 주입들의 사용을 확장한다.
일 예에 있어서, 본 개시는 집적 회로를 제조하기 위한 방법을 포함하는 기술들을 제공한다. 방법은, 표면 영역을 포함하는 반도체 기판, 표면 영역 위에 놓이도록 형성된 복수의 트랜지스터 디바이스들, 구조화된 금속 층 및 구조화된 유전체 층을 포함하는 층간 상호연결 영역, 복수의 트랜지스터 디바이스들 위에 놓이는 층간 연결, 및 결합 인터페이스를 제공하기 위한 상호연결 영역 위에 놓이는 유전체 재료를 제공하는 단계를 포함하지만, 변형예들이 존재할 수 있다. 방법은 유전체 재료로부터 제공되는 결합 인터페이스 위에 놓이는 패턴화되지 않은 포토레지스트 재료를 형성하는 단계를 포함한다. 일 예에 있어서, 패턴화되지 않은 포토레지스트 재료는 400 nm 이하의 파장 범위의 전자기 방사로부터 복수의 트랜지스터들 중 하나 이상을 차폐(shield)하며 후속 주입 프로세스의 깊이를 선택적으로 조정하도록 구성된다. 방법은, 3 내지 5 마이크론 이하의 총 금속 두께를 갖는 절연 유전체 및 복수의 상호연결된 전도성 금속 층들의 다-층의 두께를 형성하기 위하여, 유전체 재료의 표면과 클리빙 영역 사이에 전사 디바이스를 획정하기 위해 반도체 기판의 표면 영역 아래의 클리빙 영역에 대한 선택된 깊이까지 패턴화되지 않은 포토레지스트 재료를 통해 복수의 수소 입자들을 도입하기 위한 주입 프로세스를 패턴화되지 않은 포토레지스트 재료에 적용한다. 방법은 수소 주입 단계 이후에 패턴화되지 않은 포토레지스트 재료를 제거한다. 방법은 반도체 기판을 전사 기판에 일시적으로 결합하기 위하여 전사 디바이스 위에 놓인 유전체 재료의 표면을 전사 기판에 결합한다.
일 예에 있어서, 방법은, 상부 부분이 수소 손상된 영역을 포함하도록 반도체 기판의 상부 부분을 홀딩하기 위해 전사 기판을 사용하는 동안, 하부 벌크 기판 재료로부터 반도체 기판의 상부 부분을 제거하기 위해 클리빙 영역의 일 부분에 충분한 에너지를 적용한다. 에너지는, 이로써 그 전체가 본원에 참조로서 통합되는 미국 특히 제6,013,563호('563 특허)에서 설명되는 바와 같이 공간적으로 또는 전역적으로 제공될 수 있다. 일 예에 있어서, 방법은, 수소 손상된 영역의 전부 또는 일 부분을 제거하고 후면 표면을 형성하기 위한 평활화(smoothing) 프로세스를 전사 디바이스 위에 놓인 수소 손상된 영역에 적용한다. 일 예에 있어서, 방법은 후면 표면 위에 놓이는 유전체 재료의 두께를 형성한다.
일 예에 있어서, 후면 표면은, 인접한 디바이스 층들에 대한 결합된 전도성 경로를 위한 랜딩(landing) 패드 및 전사 디바이스의 구조화된 금속 층 내의 하단 랜딩 패드에 링크된 층-간 전도성 경로의 형성을 위한 하나 이상의 프로비전(provision)들을 가지고 구성된다.
일 예에 있어서, 방법은 추가로 구조화된 금속 층 상에 적절한 결합 인터페이스를 형성하기 위해 유전체 층을 증착하는 단계를 포함하며, 구조화된 금속 층은 디바이스 전력 신호, 접지 신호 및 주파수 동기화 신호의 공급을 위한 조밀하게 패턴화된 금속 상호연결 다-층들 위에 형성된 5 내지 10 마이크로 두께의 전도성 층을 포함하고, 유전체 층은 상부 전사 디바이스 층 내의 층-간 전도체들과의 결합을 위해 유전체 층을 관통하는 복수의 전도성 경로들을 갖는다.
일 예에 있어서, 방법은 층-간 전도성 경로를 영구적으로 결합하기 위하여 전사 디바이스 층을 반도체 기판에 정렬하는 단계를 더 포함한다. 일 예에 있어서, 방법은 전사 디바이스로부터 일시적으로 결합된 반도체 기판을 제거하는 단계를 더 포함한다. 일 예에 있어서, 방법은 냉각제가 전사 디바이스를 냉각시키기 위하여 이를 통해 이동하는 것을 가능하게 하기 위한 내부 흐름 경로를 형성하는 단계를 더 포함한다. 층-간 냉각제 채널들은 패턴화되지 않은 포토레지스트 층 위에 추가된 패턴화된 포토레지스트 층의 사용에 의해 형성될 수 있다. 패턴화된 포토레지스트 층의 두께 및/또는 위치는, 하부 결합 평면에 의해 제공되는 하단 표면을 가지고, 냉각제 채널들의 상단 표면들을 포함하는 기판 내의 비-평평한 클리빙 표면을 형성하기 위해 양성자 빔의 국부적인 침투 깊이를 조정하도록 선택될 수 있다.
일 예에 있어서, 복수의 트랜지스터 디바이스들은, CMOS 디바이스, 바이폴라 트랜지스터들, 로직 디바이스들, 메모리 디바이스들, 디지털 신호 프로세싱 디바이스들, 아날로그 디바이스들, 광 흡수 및 이미징 디바이스들, 광-전지 셀들 또는 마이크로-전기 기계 구조체(micro- electrical mechanical structure; MEMS)들, 또는 이들의 임의의 조합 중 적어도 하나로부터 선택된다.
일 예에 있어서, 주입 프로세스에서, 양성자 에너지는 500 킬로볼트 내지 2 MeV의 범위이다. 일 예에 있어서, 클리빙 영역은 유전체 재료의 상단 표면으로부터 1 내지 10 마이크론에 위치된다. 일 예에 있어서, 패턴화되지 않은 포토레지스트 재료는 400 nm 미만의 파장을 갖는 전자기 방사에 대하여 높은 흡수율을 갖도록 선택된다. 일 예에 있어서, 반도체 기판은 전기적, 광학적 또는 전자기적 디바이스들의 형성을 위한 실리콘 또는 다른 적절한 재료를 포함한다.
일 예에 있어서, 주입 프로세스는 5E16 내지 5E17 입자/cm2의 범위의 도우즈(dose)로 제공된다. 일 예에 있어서, 주입 프로세스는 빔 라인 주입기를 사용하여 제공된다. 일 예에 있어서, 주입 프로세스는 선형 가속기(linear accelerator; LINAC) 또는 다른 변형물에 의해 제공된다.
일 예에 있어서, 클리빙 영역은 주입 범위의 에지에서 피크 농도를 갖는다. 일 예에 있어서, 클리빙 영역은 복수의 수소 가스-충전형 마이크로-플레이트렛(micro-platelet)들을 포함한다. 일 예에 있어서, 클리빙 영역은 대략적으로 평평한 클리빙 영역의 전파를 유도하기에 충분한 응력을 특징으로 한다. 일 예에 있어서, 클리빙 영역은 균일한 주입 영역 또는 패턴화된 주입 영역으로서 구성된다. 일 예에 있어서, 클리빙 영역은 제어형 클리빙 액션을 용이하게 하기 위하여 패턴화되거나 또는 단계화(grade)된다.
일 예에 있어서, 방법은 복수의 트랜지스터들 또는 상호-연결(inter-connect) 영역 중 하나와 후면 표면 사이에 복수의 상호연결 구조체들을 형성하는 단계를 포함한다. 일 예에 있어서, 방법은, 복수의 제 2 트랜지스터 디바이스들 및 위에 놓이는 제 2 유전체 재료를 포함하는 제 2 반도체 기판을 제공하는 단계; 및 적층된 반도체 구조체를 형성하기 위해 제 2 반도체 기판을 가지고 구성된 제 2 유전체 재료를 결합하는 단계를 더 포함한다. 일 예에 있어서, 방법은 패턴화되지 않은 포토레지스트 재료 위에 놓이도록 패턴화된 포토레지스트 재료를 형성하는 단계를 더 포함한다.
일 예에 있어서, 복수의 트랜지스터 디바이스들 및 상호연결 영역은 3 마이크론 이하의 두께를 특징으로 하며; 여기에서 주입 프로세스는, 복수의 트랜지스터 디바이스들 및 상호연결 영역의 특징 크기가 주입 프로세스에 영향을 주지 않도록 하는 5 마이크론 내지 10 마이크로의 범위를 특징으로 한다. 일 예에 있어서, 복수의 트랜지스터 디바이스들 및 상호연결 영역은 3 마이크론 이하의 두께를 특징으로 하며; 여기에서 주입 프로세스는, 주입의 범위의 특징 공간 치수가 복수의 트랜지스터 디바이스들 및 상호연결 영역의 두께에 의해 방해를 받지 않도록 하는 5 마이크론 내지 10 마이크론의 범위를 특징으로 한다. 일 예에 있어서, 복수의 트랜지스터 디바이스들은 메모리 어레이 또는 로직 어레이를 위해 제공된다.
일 예에 있어서, 에너지는, 클리빙 유도 에너지를 제공하기 위하여 열적, 기계적, 화학적, 전기적, 또는 이들의 조합들로부터 선택된다. 일 예에 있어서, 클리빙의 개시 및 클리빙의 전파를 포함하는 제어형 클리빙 액션을 초래하기 위한 에너지가 제공된다. 일 예에 있어서, 에너지는 클리빙 영역 내에 복수의 마이크로-플레이트렛 버블(bubble)들을 형성하도록 제공된다. 클리빙 표면은 마이크로-플레이트렛 버블들의 네트워크를 연결할 수 있다.
본 개시는 공지된 프로세시 기술의 맥락에서 이러한 이점들 및 다른 이점들을 달성한다. 그러나, 본 개시의 성질 및 장점들의 추가적인 이해는 첨부된 도면 및 이후의 상세한 설명의 부분들을 참조함으로써 인식될 수 있다.
도 1은 본 개시의 일 실시예의 개략도이다.
도 2는 트랜지스터 디바이스들의 층 및 금속과 저-유전 상수 재료들의 상부 네트워크를 포함하는 이종 구조체를 예시하며, 여기에서 층-간 냉각제 채널들에 대한 프로비전들은 일 예에 있어서 추가적인 패턴화된 포토레지스트 층에 의해 제공된다.
도 2a 내지 도 2b는 흡수기로서 패턴화된 산화물의 사용을 도시하는 간략화된 단면도들이다.
도 3은, 일 예에 있어서, 일시적으로-결합된 전사 홀더의 부착 및 PR 층들의 제거 이후에 보여지는, 패턴화된 이중-층 포토레지스트(photoresist; PR) 층들을 통한 양성자 주입들 이후의 비-균일 표면 클리빙의 포인트에서 보여지는 전사된 디바이스 층의 개략도이다.
도 4는, 일 예에 있어서, 디바이스 금속 상호연결 층 위에서 제 위치에 있는 균일한 PR 층을 갖는 고-도우즈 양성자 주입의 포인트에서의 전사될 IC 디바이스를 스케치한다.
도 5는, 일 예에 있어서, 양성자 주입, 일시적으로 결합된 전사 홀더의 PR 층 부착의 제거 및 웨이퍼 레벨 클리빙 프로세스의 완료 이후의 전사 디바이스 층의 간략화된 도면이다.
도 6은, 일 예에 있어서, 주입 손상 층의 제거, 및 디바이스 층 기판 층 두께의 미세 조정 및 층-간 금속 연결들 및 결합 패드들의 조밀한 어레이의 형성 이후의, 결합을 위해 적절한 산화물 층의 형성을 포함하는 전사된 디바이스 층의 하단 영역에 적용되는 주요 단계들을 도시한다.
도 7은, 일 예에 있어서, 발달 중인 3D 디바이스 스택 내의 하부 디바이스 층의 상부 표면 상의 상호연결 구조체들과 메이팅되는 정밀한 정렬의 포인트에서의 클리빙되고 준비된 전사된 디바이스 층을 도시한다.
도 8은, 일 예에 있어서, 레벨-간 금속 라인들이 제 위치에 정렬되고 산화물 층 결합 인터페이스를 따라 랜딩 패드들에서 결합된 상태의, 하부 디바이스 층에 결합된 전사된 IC 디바이스의 완성된 밀접한(intimate) 3D 스택을 도시한다.
도 9는, 일 예에 있어서, 두꺼운 금속 상호연결 층들을 가지고 적층된 2개의 디바이스 층들의 개략적인 예를 도시한다.
도 10은 일 실시예에 따른 분리가능 기판을 준비하기 위한 프로세스 흐름의 일 예를 도시한다.
도 10a는 도 10에 도시된 프로세스 흐름의 하류측에서 수행되는 IC 프로세싱 및/또는 박형화 단계들을 도시한다.
도 11은 일 실시예에 따른 일반적인 IC 프로세스 흐름의 개략적인 도면을 도시한다.
도 12 내지 도 15는 다양한 대안적인 실시예들에 따른 간략화된 프로세싱 흐름들을 도시한다.
도 16은, 냉각제 채널들을 통합하는, 제 위치의 패턴화된 고-K 층을 도시하는 간략화된 단면도이다.
도 17a는, 그것의 얇은 기판 층을 오목한 형상으로 변형하는, 얇은 기판 층 상의 그것의 제조 이후의 순(net) 압축 응력 하의 분리되고 지지되지 않는 디바이스 층의 일 예를 도시하는 간략화된 단면도이다.
도 17b는, 상단 측면 상에 응력을 받는 디바이스 층을 포함하는 얇은 기판의 후면에 대한 응력-보상 층의 추가의 효과의 간략화된 단면도이다.
도 18은, 기판 상의 화학적으로 또는 기계적으로 "약한" 분리 층 상으로 고-순도의 단일 결정질 전사 층을 결합하는 개략적인 도면이다.
도 19a는 CMOS 트랜지스터 층 아래에 몇 마이크론에 위치되는 수소-풍부 층을 형성하기 위한 고-에너지의 고 도우즈 양성자 주입의 간략화된 단면도를 도시한다.
도 19b는, 최종 게이트 스택 및 금속 상호연결 구조체의 형성의 완료 이후의 CMOS 디바이스 층의 간략화된 단면도를 도시하며, 여기에서 수소-풍부 층은 "교체 게이트(replacement gate)" 제조 단계들 직전에 수행되는 고-에너지의 고-도우즈 양성자 주입에 의해 형성된다.
도 20은 3DIC 스택 내의 전사 디바이스 층 및 하부 디바이스 층의 "상단-대-상단" 금속 층 결합의 간략화된 단면도를 도시한다.
도 21은 상이한 다이 크기들을 갖는 3DIC 구조체를 형성하기 위한 프로세스를 예시한다.
도 22는 하부 디바이스 구조체의 일 예를 도시하는 간략화된 단면도이다.
도 23은 적층된 디바이스 구조체의 일 예를 도시하는 간략화된 단면도이다.
도 24는 3DIC 상에 결합된 더 작은 다이 크기의 디바이스들의 일 예를 도시하는 간략화된 단면도이다.
도 25는 3DIC 상에 결합된 더 작은 다이 크기의 디바이스들 위에 증착된 재료들의 일 예를 도시하는 간략화된 단면도이다.
도 26은 상이한 다이 크기들을 갖는 3DIC 구조체의 일 예를 도시하는 간략화된 단면도이다.
도 27은 상이한 다이 크기들을 갖는 3DIC 구조체의 다른 예를 도시하는 간략화된 단면도이다.
도 28은 양성자 주입의 일 예를 도시하는 간략화된 단면도이다.
도 29는 범위 보상 층을 통한 양성자 주입의 일 예를 도시하는 간략화된 단면도이다.
도 30은 다양한 인 도펀트 농도들 및 온도들에서의 실리콘 기판의 열 전도율을 예시한다.
도 31은 다양한 붕소 도펀트 농도들 및 온도들에서의 실리콘 기판의 열 전도율을 예시한다.
도 32는 다양한 도펀트 농도들 및 온도들에서의 6H-SiC의 온도에 따른 열 전도율을 예시한다.
도 33은 다양한 탄소 재료들의 열 전도율을 예시한다.
도 34는 전사 기판에 대한 결합 단계를 예시한다.
도 35는 부분적으로 완성된 디바이스 층 아래에 매립된(buried) 수소 프로파일을 형성하는 것을 예시한다.
도 36은 수소 프로파일 위의 완성된 디바이스 층을 예시한다.
도 37은 금속/산화물 다층 바로 아래에 위치된 CMOS 디바이스 층을 갖는 Si 기판 상의 Cu 금속 및 SiO2 유전체 층을 포함하는 3 μm 두께의 다층 내로 주입되는 1 MeV 양성자들을 예시한다.
도 38a 및 도 38b는 각기 도 37의 주입에 대한 리코일 프로파일 및 이온화 프로파일을 예시한다.
본 개시에 따르면, 전반적으로 집적 회로 디바이스들의 제조에 관한 기술들이 제공된다. 보다 더 구체적으로, 본 개시는, 이종 및 비-균일 층들, 예컨대 완전히 제조된 집적 회로들을 사용하여 3차원(3D) 디바이스들을 적층하고 상호연결하기 위한 방법 및 결과적인 디바이스들을 제공한다. 예로서, 집적 회로들은, 다른 것들 중에서도, 메모리 디바이스들, 프로세서 디바이스들, 디지털 신호 프로세싱 디바이스들, 애플리케이션 특정 디바이스들, 제어 디바이스들, 통신 디바이스들, 및 다른 것들을 포함할 수 있다.
일 실시예는 2개의 큰 기술 영역들, 실리콘-온-절연체(Silicon-on-Insulator; SOI) 웨이퍼들의 형성과 같은 이종 층들의 결합된 스택들의 형성을 위한 층 전사 방법들, 및 디바이스-간 연결들을 위해 금속 비아들의 희박한 어레이들 및 복잡한 인터포저 층들의 사용을 통한 전기 디바이스들의 3D 스택들을 형성하기 위한 현재 사용 및 개발 중인 다양한 방법들의 능력들을 구축하고 확장한다.
일 실시예는, 현재 이용가능한 인터포저/TSV 방법들보다 약 10배 이상 작은 물리적 스케일들을 가지며 크게 증가된 수의 디바이스-간 전기적 연결 경로들을 제공하여 크게 확장된 데이터 전송 대역폭 및 3D 디바이스 기능성을 제공하는, 단순화된 결합 및 상호연결 구조체들을 갖는 다양한 전기적 및 전자-기계적 층들의 상호 연결 및 적층을 위한 방법을 제공한다. 본 개시는 또한 고-에너지 양성자 빔 라인들의 사용과 연관된 유해한 자외선 방사로부터 민감한 디바이스 층들의 보호 및 기능 3D 디바이스 스택의 체적으로부터의 열의 제거를 위한 냉각제 흐름 채널들의 레벨-간 네트워크들의 구성을 가능하게 한다. 본 개시의 추가적인 세부사항들은 본 명세서 도처에서 그리고 더 구체적으로는 이하에서 발견될 수 있다.
실시예들은, 완전-CMOS 3D 적층을 달성하기 위하여, MeV 양성자 기술을 사용하는 Si 분리와 결합된, 실온 전사 프로세스를 달성하기 위한 H-컷 분리 및 플라즈마-활성화 결합과 같은 기술들을 사용하는 실리콘-온-절연체(Silicon-On-Insulator; SOI) 웨이퍼 형성 접근 방식들을 결합할 수 있다.
3D 웨이퍼-스케일 패키징(Wafer-Scale Packaging; WSP)에 적용되는 이러한 층-전사(Layer-Transfer; LT)는 그것의 높은 병렬 연결성 및 상이한 프로세스들을 사용하기 위한 능력에 기인하여 상당한 이점들을 허용할 수 있다. 내장된 RAM/캐시 층들이 자연스러운 애플리케이션이다.
통상적인 WSP 접근 방식들은 다양한 영역들: 결합, 층 정렬, 층 박형화, 및 층 계층 상호연결 중 하나 이상에서 도전들을 경험할 수 있다. 예를 들어, 10 μm 미만으로 층을 박형화하는 것은 바람직하게는 더 작은 종횡비들을 갖는 비아들로 이어질 수 있다.
플라즈마 융합 결합의 사용은 양호한 정렬을 가능하게 한다. 그리고, 본원에서 설명되는 실시예들은 층 정렬 및 상호연결을 실제적으로 달성가능한 목표들로 만들 수 있다.
콜드(cold) 프로세싱을 수반하는 LT 기술을 사용하는 실시예들은 층간 유전체(Interlayer Dielectric; ILD)/금속 상호연결들을 갖는 웨이퍼들의 프로세싱을 가능하게 한다. 플라즈마-활성화 융합 결합은 접착 층들 없이 결합 강도, 초-박형 결합을 제공한다. 이하에서 설명되는 바와 같이, 화학적 기계적 연마(chemical mechanical polishing; CMP), 연마, 또는 그라인딩 동작들을 필요로 하지 않으면서 고속 박형화 동작이 가능하다.
실시예들은, 상보 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) 및 랜덤 액세스 메모리(Random Access Memory; RAM) 디바이스들 등을 제조하는데 사용되는 것들을 포함하는 다양한 IC 프로세스들과 호환될 수 있다.
MeV 에너지들에서의 주입의 사용은 전체 디바이스 층을 통한 더 두꺼운 주입(10 μm)을 가능하게 한다. 따라서, 부분적인 층들 대신에 완전한 CMOS 디바이스 층이 전사될 수 있다.
주입 스캐닝 기술들이 사용될 수 있다. 예들은 "디더링(dithering)"을 통해 채널링 개선들을 획득하는 것을 포함할 수 있다.
완전 CMOS 적층을 위한 실시예들에 의한 MeV 양성자들의 사용은 특정한 이점들을 제공할 수 있다. 실시예들은, 트랜지스터, 유전체, 및/또는 금속 층 구조체들을 포함하는 CMOS 층들에 기인하는 섀도잉(shadowing)의 회피를 가능하게 할 수 있다.
1 MeV 양성자 빔은,
Figure pct00001
10μm Si 침투를 가지고 8개의 Cu 금속 상호연결 층들 및 완전-깊이 CMOS 마이크로프로세서 유닛(microprocessor unit; MPU)을 통한 H-컷 주입들을 수행하기에 충분하다.
모델 8-층 Cu 상호연결 어레이 및 연결된 CMOS 트랜지스터 층을 통한 1 MeV 양성자 빔에 대하여, Si 내의 이러한 10 μm 깊이는 CMOS 디바이스 영역으로부터의 손상 피크의 분리를 위해 더 적절하다. 전사된 층 기판 층의 결합 산화물 표면 및 양성자 손상 영역의 CMOS 트랜지스터 층 아래의 희망되는 최소 분리에 대한 성능 지수는 1 V 공급 전압 및 10 옴-cm 기판 재료에 대한 대략 1 마이크로미터의, 바이어싱되고 전원이 공급되는 벌크 CMOS 어레이의 기판 재료 내로의 공핍 깊이이다. 벌크 "finFET" 및 "완전-공핍형 SOI" 디바이스들을 포함하는 CMOS 트랜지스터 층들은, 디바이스 설계 및 공급 전압에 따라, 다소 얇은 기판 공핍 두께를 가질 수 있다. 1 MeV 양성자 프로파일들의 상대적인 정밀도(산재(straggling)/범위)는 (
Figure pct00002
40 keV에서의) 표준 SOI 제조 주입들보다 훨씬 더 날카롭다.
H 피크 깊이가 스핀-온(spin-on) 레지스트 흡수 층들에 의해 감소될 수 있다는 것이 추가로 주목되어야 한다. 이러한 측면은 이하에서 논의되는 도 1 내지 도 9와 관련하여 추가로 설명된다.
도 10은 일 실시예에 따른 분리가능 기판을 준비하기 위한 프로세스 흐름(1000)의 일 예를 도시한다. 여기에서, 도너 기판(1002)은, 예를 들어, 수소 이온들의 주입에 의해, 클리빙 평면 형성(1004)을 겪는다.
그런 다음, 클리빙 평면을 포함하는 도너 기판은, 예를 들어, 플라즈마-활성화 결합 프로세스(1008)에 의해 핸들링 기판(1006)에 결합된다. 다음으로, 도너의 일 부분이 핸들링 기판과 함께 남아 있도록, 실온 - 제어형 클리빙 프로세스(room Temperature - Controlled Cleaving Process; rT-CCPTM)의 수행에 의해 LT가 발생한다. 대안적으로, 도너 기판의 일 부분은, 이러한 층이 (예를 들어, 후면 조명 CMOS 이미지 센서들에 대하여) 다시 영구적인 핸들링 기판으로 전사될 예정인 경우에 일시적인 캐리어 기판과 함께 남아 있을 수 있다.
도너 기판의 남아 있는 부분은 추가적인 사용을 위해 리클레임된다(1011). 전사된 층(1010)을 포함하는 핸들링은 분리가능 기판(1014)을 생성하기 위하여, 추가적인 프로세싱 - 예를 들어, 에피택셜(epitaxial; EPI) 평활화 및 비후화(thickening)(1012)를 겪을 수 있다.
도 10a는 도 10의 기판 제조사에 의해 제공되는 기판 상에서 수행되는 하류측 단계들을 예시하는 간략화된 프로세스 흐름(1050)을 도시한다. 이러한 단계들은 IC 프로세싱(1052)(예를 들어, 이하의 도 11 참조) 및/또는 박형화(1054)(예를 들어, 이하의 도 12 내지 도 15 참조)를 포함할 수 있다.
특히, 도 11은 일 실시예에 따른 일반적인 IC 프로세스 흐름(1100)의 개략적인 도면을 도시한다. 여기에서, IC 메이커는 "특수 웨이퍼"(1102)을 수신하였으며, 어떠한 수정들 없이 IC 층 "n+1"(1104)을 프로세싱한다.
그런 다음, IC 층은 웨이퍼 스케일 프로세싱(Wafer Scale Processing; WSP) 스택(1 내지 n)(1106) 상에 결합된다. 결합 이후에, 웨이퍼(1102)가 릴리즈(release)될 수 있다.
도 11의 마지막에 도시된 것은 층(1108)을 마감하기 위한 상호연결 프로세싱, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등과 같은 단계들의 수행이다. 이는 층 "n+2"에 대하여 반복될 수 있다.
적어도 4개의 층 전사(LT) 패키징 변형들이 가능하다. 도 12 내지 도 15는 박형화를 위한 LT의 4개의 옵션들을 설명한다.
도 12는 IC 프로세시 이후의 LT의 일 실시예를 도시한다. 이러한 도면에 도시된 간략화된 프로세스 흐름(1200)은 기판(1203) 내에 클리빙 평면(1202)을 배치하는 단계, 및 그런 다음 IC 프로세싱(1206) 이후에 클리빙하는 단계(1204)를 수반한다. 이는 더 침입적인 IC 프로세스-후 단계들을 필요로 한다.
도 13은 에칭가능 기판 상으로 클리빙을 사용하는 일 실시예를 도시한다. 이러한 실시예에 따른 간략화된 프로세스 흐름(1300)은 기판(1302)이 SOI 결합-그라인딩 백 프로세스들보다 더 용이하게 에칭(1304)되는 것을 가능하게 한다.
이러한 실시예들에 있어서, 에칭가능 기판은 얇을 수 있다. 정전(electrostatic; ES) 척(chuck)이 클리빙을 강화하고 얇은 기판을 핸들링하는 것을 돕기 위해 사용될 수 있다. 투명 기판들이 층 정렬을 도울 수 있다.
도 14는, 기판(1402)이 릴리즈가능 베이스 기판에 부착된 "얇은" 기판을 포함하는 프로세스 흐름(1400)의 일 실시예를 도시한다. 얇은 기판은 최종 3D 제품에서 사용될 수 있다. 릴리즈가능 기판은 오로지 IC 프로세스 동안 핸들링을 위해 사용된다.
도 15는 다른 실시예에 따른 간략화된 프로세스 흐름(1500)을 도시한다. 여기에서, 실리콘 필름(1502)이 릴리즈가능 기판(1504)에 장착된다. 릴리즈가능 기판은 오로지 프로세싱된 층(1508)을 야기하는 IC 프로세스(1506) 동안 핸들링을 위해 사용된다. LT 이후에 내부 릴리즈 층이 사용된다. 릴리즈 층은 결합 평면 내에 놓인다. LT는 프로세싱된 Si-층을 릴리즈하기 위하여 사용되며, 필요한 경우 비후화가 이어진다.
특정 특징들 및 이점들이 하나 이상의 실시예들에서 발생할 수 있다. 예를 들어, H-컷 분할 및 층 전사 기술들은, 트랜지스터 층들 및 다-층 상호연결 네트워크들을 포함하는 완전히-제조된 집적 회로들의 밀접한 적층의 특정 애플리케이션을 가지고, 이종 및 비-균일 개별적인 층들의 웨이퍼-스케일 적층을 가능하게 하기 위하여 균일한 복합 층들의 라미네이션(lamination)을 넘어 확장될 수 있다.
실시예들은 H-컷 및 층 전사 기술들을 가지고 "밀접한 결합"을 사용하여 얇은 디바이스 적층을 갖는 고-밀도 다이-간 상호연결을 갖는 고 데이터 전송 대역폭을 달성할 수 있다.
실시예들은 적층 프로세스 전체에 걸쳐 실온 내지 적당-온도 프로세스의 사용에 의해 제조가능성 및 디바이스 수율을 증가시킬 수 있다.
일부 구현예들은 (고-정렬 정확도 결합 툴들을 사용하는) H-컷 및 플라즈마-결합 동작들을 가지고 디바이스 층 라미네이션을 개괄(outline)할 수 있다.
특정 실시예들은, 대응하는 상호연결 깊이들 및 위치들을 갖는, 전방-후방 스택 및 전방-전방 스택 결합에 대한 변형들을 사용할 수 있다.
일부 실시예들은, 고-밀도 디바이스-간 비아 연결들의 경우에도 RC 손실들에서의 감소들을 갖는, 전체 디바이스 층 엘리먼트를 박형화할 수 있다(인터포저들을 필요로 하지 않음).
특정 실시예들은, (SOI 웨이퍼 층 라미네이션보다 훨씬 덜 엄격한) 결합 및 열 전달 요건들에 적절한 - 분할-후 손상 층 제거 및 기판 두께 감소(선택적 에칭)를 위한 방법들을 구현할 수 있다.
특정 실시예들의 특정한 추가적인 인자들이 이제 설명된다. 일부 이러한 인자들은 다양한 IC 설계들에서 비-균일 총 Cu-상호연결 두께를 다룰 수 있다.
예를 들어, 계측이 사용될 수 있다. 비-균일 Cu 밀도의 스캔 효과는 MeV 양성자 빔에 대한
Figure pct00003
1x1 um2 개구를 가지고 IC 금속 표면을 향한 큰-각도(large-angle)의 수집 전극으로부터 후방산란된 양성자 전류를 수집한다. 개구 아래의 IC 모션에 대한 정밀 스테이지 스캐너가 후방산란 전류에 의한 순 Cu 밀도를 매핑한다.
비-균일성을 처리하기 위한 설계 규칙들이 사용될 수 있다. 이러한 설계 규칙들은 IC 디바이스 영역들에 걸친 총 Cu 두께에서의 허용가능 편차들을 지정할 수 있다. 웨이퍼-레벨 분할은 대면적 체커보드 H 분포들을 가지고 달성될 수 있다.
비-균일성을 처리하기 위한 제조 프로세스가 사용될 수 있다. 예를 들어, "더미(dummy)" Cu 또는 다른 유사한 재료 층이 층-간 금속 비아 채널들과 같은 저-Cu 두께의 위치들에 추가될 수 있다. 다른 재료들의 예들은 CVD-증착형 산화물 및 질화물 유전체들, 폴리머들, 및 다른 금속들과 같은 재료들을 포함한다. 일반적으로, 재료는 깊은 양성자 피크들의 위치를 클리빙 평면에 걸쳐 대략적으로 유사한 깊이로 가져가기에 충분한 이온 스퍼터링 파워 및 두께를 가져야만 한다.
실시예들은, 고-응력 인터페이스들을 따라 정지-후 H 농도를 국부화하기 위하여, 단계화된 Si-Ge 얇은 층과 같은 고-응력 에피 층 위에 IC 디바이스들을 구성함으로써, 양성자 에너지 또는 총 Cu-층 밀도들에서의 편차에 의해 직접적으로 영향을 받지는 않는, 클리빙 평면 깊이를 설정할 수 있다. 클리빙 평면은 내장된 고-응력 인터페이스에서 축적되는 고-농도 H 분포의 위치에 의해 설정될 것이다.
총 양성자 도우즈 및 전자 정지 이벤트로부터의 (저-K 상호연결 및 고-K 게이트 유전체들 내의) 유전체 결합 손상의 관련된 위험은, 양성자 주입 동안 하강된 웨이퍼 온도에 의해 (핵 정지 이벤트들을 통한) 양성자 격자 손상 축적을 증가시킴으로써 감소될 수 있다.
도 1은 2-디바이스 3D 적층 프로세스의 완성 시의 일 실시예의 개략도이다. 일반적으로 Si인 반도체 재료로 형성된 트랜지스터들의 이종 층들, 및 저-유전 상수 전기 절연체 재료에 의해 분리된 라이너들 및 비아들, 층들에 대한 다양한 다른 금속들을 갖는 일반적으로 Cu인 금속의 조밀한 네트워크를 포함하는 상부 디바이스 층은, 수소 주입 및 연관된 클리빙 프로세스에 의해 형성 프로세싱 이후에 반도체 웨이퍼로부터 분리된다. 양성자 주입 동안, 전사 디바이스 구조체는, 양성자 빔 라인 플라즈마 내에서 재결합 프로세스들로부터의 자외선 방사에 대한 손상 노출로부터 디바이스 층들을 보호하기에 충분한 두께 및 속성들의 균일한 포토레지스트 층을 가지고 커버된다. 도 1에 도시된 경우에 대하여, 전사된 디바이스 층이 또한 완성된 3D 디바이스 스택의 체적으로부터 열을 제거하도록 설계된 냉각제 흐름 채널들의 네트워크의 경로들을 따른 결과적인 클리빙 표면 및 양성자 빔의 깊이를 조정하도록 패턴화된 제 2 포토레지스트 층으로 코팅된다. 전도성 구조체들은 기판 내의 트랜지스터 접합들 및 트랜지스터 층에 접촉되는 금속 상호연결 네트워크를 포함한다.
상부 디바이스 층을 일시적인 결합 핸들링 웨이퍼들에 장착한 이후에, 전사 디바이스의 클리빙된 하부 표면은 클리빙 표면의 영역 내의 주입 손상을 제거하고 전사 디바이스 기판 층의 두께를 조정하기 위해 프로세싱된다. 그런 다음, 존재하는 경우, 냉각제 흐름 채널들에 대한 전기적으로 절연성의 패시베이팅된 표면을 제공하기 위하여 그리고 효율적인 결합 표면을 제공하기 위하여 CVD 산화물 층이 하부 표면 상에 증착된다. 그런 다음, 하부 디바이스 표면은, 약 1 마이크론 이상의 증착된 산화물 층 두께 및 기판을 통한, 전사 디바이스 상호연결 층들에 대한 레벨-간 전기적 연결을 형성하기 위해 에칭되고 금속으로 충전된다. 상부 전사 디바이스 층들 내의 레벨-간 금속 라인들은 증착된 산화물 결합 층과 동일한 평면에서 결합 표면들을 갖는 금속 결합 패드들을 가지고 종결된다.
효율적인 결합을 제공하기 위하여 유사한 증착된 산화물이 하부 디바이스 상단 표면 상에 형성되며, 비아들의 네트워크는 하부 디바이스 상호연결 층들과의 전기적 연결들을 제공하기 위해 에칭되고 금속으로 충전된다. 하부 금속 라인들은 하부 증착된 산화물 표면과 동일한 평면에서 금속 결합 패드들을 가지고 종결된다.
금속 결합 패드들의 2개의 세트들은 정밀 결합 장치에서 정렬되고 결합 어닐링 프로세싱을 겪으며, 이는 (냉각제 채널들을 갖는) 도 1에 도시된 2-레벨 스택을 완성한다.
도 2는, 하부 디바이스 층으로의 층 전사 이후의 패턴화된 PR 및 디바이스 층의 도면을 도시한다. 도 2에서, 집적 회로(IC)에 대한 상호연결들을 제공하는 저-유전 상수 재료들 및 금속의 상부 네트워크 및 트랜지스터 디바이스들의 층을 포함하는 이종 구조체가 균일한 포토레지스트(PR) 층으로 코팅되며, 여기에서 레지스트 속성들 및 두께는, 양성자 가속기 빔 라인 플라즈마 내에서의 재결합 이벤트들로부터 발생하는 (400 nm 미만의 파장의) 자외선 방사에 대한 노출로부터 민감한 IC 층들 및 인터페이스들에 대한 적절한 보호를 제공하도록 선택된다. 균일한 PR 층의 두께 및 정지가 또한 IC 디바이스 트랜지스터 및 공핍 층들 아래의 희망되는 깊이까지의 양성자 빔의 범위를 조정하도록 선택된다.
도 2에서, 제 2 패턴화된 PR 층이 균일한 PR 층 위에 추가되며, 여기에서 제 2 PR 층의 두께 및 정지(stopping)는 비-평평한 재료 분할 표면을 제공하기 위해 주입된 양성자 분포의 깊이를 국부적으로 조정하도록 선택된다. 전사된 디바이스가 하부 디바이스 층에 결합될 때, PR 층들의 제거 및 홀더 층에 대한 일시적인 결합 이후에, 비-평평한 분할 표면은, 디바이스 동작 동안 열의 제거를 위한 완성된 IC 디바이스 스택 내의 냉각제의 흐름을 위한, 상부 PR 층의 패턴화를 반영하는 네트워크 경로를 제공한다.
하부 디바이스 층들에 대한 결합 이전에 상부 전사된 디바이스 층의 하부 섹션에 추가되는 레벨-간 금속 비아들 및 결합 랜딩 패드들 및 산화물 결합 인터페이스들이 도 2에 또한 도시되며, 이들은 다음의 도면들에서 더 상세하게 설명된다.
상단 흡수 층들은 (1) 전사 디바이스 기판 내의 양성자 손상 프로파일의 피크의 깊이를 국부적으로 제어하여 분리 시에 클리빙 표면의 위치를 제어하기 위하여; (2) 클리빙 표면 내의 깊이 편차들에 의해 형성되는 냉각제 채널들의 측방 위치 및 깊이를 정의하기 위하여; 및/또는 (3) 전자 캡처(capture) 및 가속기 빔 라인 내의 양성자 이온들에 의한 후속 방사성 프로세스들에 기인하는 UV-방사를 흡수하기 위한 보호 층을 제공하기 위하여 사용될 수 있다.
이러한 프로세스의 특정 실시예들은, 층 위에 패턴화된 PR을 남기기 위하여 리소그래피적으로 노출되고 현상되는, 패턴화되지 않은 위에 증착된 제 2 PR 층과 크로스-링크된 포토-레지스트(PR) 층을 사용할 수 있다.
이러한 프로세스의 다른 실시예들은 CVD 증착형 유전체 필름들을 사용할 수 있다. 특정 실시예들에 있어서, 패턴화되지 않은 CVD 산화물 층이 3DIC 스택으로 전사될 디바이스 층의 금속 상호연결 네트워크의 상단 표면 상에 증착된다. 이러한 제 1 CVD 산화물 층의 두께는, CVD 산화물, 디바이스 금속 상호연결 네트워크 및 디바이스 기판의 결합된 정지력(stopping power) 효과들이 양성자 및 손상 피크들을 전사 디바이스 트랜지스터 층 아래의 메인 클리빙 평면 표면의 희망되는 깊이에 위치시키도록 선택될 수 있다.
그런 다음, CVD 질화물 층이 제 1 CVD 산화물 층 상에 증착되며, 이는 상단 CVD 산화물 층의 에칭 동안 아래의 산화물 층을 보호하기 위한 에칭 정지부로서 역할한다.
그런 다음, 제 2 CVD 산화물 층이 질화물 층 상에 증착된다. CVD 산화물 층의 두께는, 3DIC 스택 내의 아래의 디바이스 층의 상단 상의 평평한 결합 표면에 대한 전사되는 디바이스 층들의 후속 결합에 의해 형성될 냉각제 흐름 채널들의 희망되는 높이만큼 메인 클리빙 표면의 위치보다 더 얕아지도록 입사 양성자 빔의 피크의 위치를 국부적으로 시프트하기 위해 선택될 수 있다.
그런 다음, PR 층이 상단 산화물 상에 증착될 수 있으며, 패턴화된 PR 오버-층을 남기도록 리소그래피적으로 노출되고 현상될 수 있다. 이러한 패턴화된 PR 층은, 하부 산화물 층을 보호하는 질화물 층을 가지고, 후속 산화물 에칭 단계 동안 냉각제 채널들이 형성될 위치들에서 상단 CVD 산화물 층을 보호한다.
도 2a는, 클리빙 표면의 희망되는 위치의 깊이에 있도록 양성자 프로파일의 피크를 시프트하기 위해 선택된 두께들을 갖는 패턴화되지 않은 상단 CVD 층을 도시하는 양성자 주입에서의 전사 디바이스 층의 간략화된 단면도이다. (선택적인) 냉각제 채널들의 높이로 양성자 빔 피크를 시프트하도록 선택된 두께를 갖는 패턴화된 제 2 CVD 산화물 층이 후속 결합 단계 동안 3DIC 디바이스 스택에 대해 형성될 것이다. 2개의 산화물 층들 사이에 증착된 CVD 질화물 층은 상단 산화물 패턴화 에칭에 대한 에칭 정지부로서 역할한다.
도 2b는, 패턴화되지 않은 CVD 산화물 및 질화물 층들의 증착, 상단 CVD 산화물 및 PR 층들의 증착 이후의 전사 디바이스의 상부 층들의 간략화된 도면이다. PR 패턴의 리소그래픽 노출 및 현상 이후에, 노출된 상단 CVD 층 재료가 에칭된다. 질화물 층은 에칭 제거로부터 하부 CVD 층을 보호한다. PR 층은 양성자 주입 이전에 제거된다.
상단 흡수 층을 형성하기 위한 CVD 유전체 층들의 사용은, 통과하는 양성자 빔과의 충돌들에 의한 PR 재료들 내의 결합-파손에 기인하는 수소 및 다른 휘발성 재료들의 탈기(out-gassing)와 같은 폴리머 PR 필름들을 통한 고-에너지 주입들에 수반되는 프로세스 문제들을 회피하는 제조 이점을 제공할 수 있다.
패턴화된 및 패턴화되지 않은 CVD 상단 층들의 사용을 통한 디바이스 및 기판 층 내로의 양성자 주입 프로파일의 국부적 제어는, 복잡한 칩 다이에 걸쳐 그리고 프로세스 중인 대면적 웨이퍼에 대한 다양한 칩 설계들을 프로세싱하기 위하여 금속 상호연결 네트워크들 내의 총 층 두께 및 국부적인 편차 패턴 밀도를 보상하기 위해 사용될 수 있다. 분리 시의 클리빙 표면의 위치 및 양성자 프로파일 깊이에 대한 이러한 국부적인 제어의 성능은 다양한 디바이스 유형들의 프로세싱을 위한 일정한 에너지의 양성자 빔의 사용을 가능하게 하며, 이는 인-라인(in-line) 웨이퍼 제조 효율을 개선한다.
도 3은, 일시적으로-결합된 전사 홀더의 부착 및 PR 층들의 제거 이후에 보여지는, 패턴화된 이중-층 PR 층들을 통한 양성자 주입들 이후의 비-균일 표면 클리빙의 포인트에서 보여지는 전사된 디바이스 층의 개략도이다. 비-균일 표면 분할 다음에, H-충전된 플레이트렛들 및 인접한 격자 손상 영역들을 포함하는 클리빙 평면들을 둘러싸는 손상된 재료가 제거되고 추가적인 하단 층 재료가 제거되어 IC 디바이스 트랜지스터 및 공핍 영역들을 포함하는 기판 재료의 희망되는 깊이를 남긴다.
이에 더하여, 그런 다음 비-평평한 분할 표면은, 인접한 디바이스 층들에 대한 부착을 위한 효율적인 결합 표면들의 형성뿐만 아니라 냉각제 채널들에 대한 패시베이팅된 표면 벽을 형성하기 위해 증착된 산화물 필름들로 처리된다. 전사된 디바이스 층의 하부 영역이 또한, 다음의 도면들 및 논의들에서 설명되는 디바이스 층들 사이에 층-간 금속 연결 경로들을 형성하기 위해 프로세싱된다.
도 4 내지 도 9는, 단순성을 위하여, 통합된 냉각제 채널들에 대한 어떠한 프로비전들도 없는 상태의, 균일한 상단 PR 층을 사용하는 IC 층들의 포괄적인 세트에 대한 3D 적층 프로세스를 예시한다. 이러한 도면들의 추가적인 세부사항들은 본 명세서 도처에서 그리고 더 구체적으로는 이하에서 발견될 수 있다.
도 4는, 디바이스 금속 상호연결 층 위에서 제 위치에 있는 균일한 PR 층을 갖는, 고-도우즈 양성자 주입의 포인트에서의 전사될 IC 디바이스를 스케치한다. 금속 상호연결 층들은 전형적으로, 예를 들어, 메모리 디바이스들에 대한 것보다는 더 적은, 고급 로직 디바이스들에 대한 10개 내지 15개의 Cu 금속의 층들을 포함하는 조밀하게 패턴화된 다-층 구조체이다. Cu 금속 층들 및 비아들은 저-유전 상수 절연 재료들의 인터리브된(interleaved) 층들에 의해 전기적으로 분리된다. 순 Cu 층 두께는 전형적으로, 디바이스 동기화, 또는 "클럭", 신호들, 전력 및 접지의 정확한 분배를 위해 사용되는 5 내지 8 마이크론 두께의 금속 층들 없이, 최신 실시에서 3 마이크론 이하이다. 두꺼운 금속 상호연결들의 추가에 대한 프로비전들은 레벨-간 적층 프로세스의 부분으로서 제공된다.
PR의 밀도, 광학적 속성들 및 두께는, 양성자 가속기 빔 라인 플라즈마로부터의 UV-파장 재결합 방사에 대한 노출로부터의 아래의 디바이스 층들의 적절한 보호를 제공하기 위하여 그리고 트랜지스터 도핑 및 공핍 층들 아래의 클리빙 평면 및 양성자 피크의 깊이를 조정하기 위하여 선택된다.
양성자 주입, 일시적으로 결합된 전사 홀더의 PR 층 부착의 제거 및 웨이퍼 레벨 클리빙 프로세스의 완료 이후의 전사 디바이스 층의 간략화된 도면이 도 5에 도시된다. 클리빙 액션은, 기계적, 화학적, 레이저 또는 다른 열적 노출 또는 전역 에너지 또는 이들의 임의의 조합의 형태의 에너지의 국부적인 인가에 의해 영향을 받을 수 있다. 클리빙은, 참조로서 통합된 '563 특허에 개시된 기술들, 블리스터(blister) 기술, 또는 다른 것들 중 임의의 기술을 사용하여 발생할 수 있다.
도 6은 전사된 디바이스 층의 하단 영역에 적용되는 주요 단계들을 도시하며, 이들은 희망되는 전사 기판 두께를 획득하기 위하여 임의의 추가적인 재료뿐만 아니라 클리빙 평면 바로 근처의 양성자-손상된 재료의 제거, 평평한 결합 인터페이스의 화학 기상 증착(chemical vapor deposition; CVD)에 의한 형성, 및 증착된 결합 산화물 인터페이스의 평면에서 더 낮은 결합 패드들과 전사된 디바이스 재료 상호연결 네트워크를 연결하는 레벨-간 금속 라인들의 형성을 포함한다. 층-간 비아 형성이 도시된다.
도 7은, 발달 중인 3D 디바이스 스택 내의 하부 디바이스 층의 상부 표면 상의 상호연결 구조체들과 메이팅되는 정밀한 정렬의 포인트에서의 클리빙되고 준비된 전사된 디바이스 층을 도시한다. 일 실시예는 300 mm 웨이퍼들에 대하여 150 nm 범위 내의 웨이퍼 레벨 정렬 허용오차들을 갖는 고급 정렬 및 결합 장치의 성능들을 활용한다. 비아들 및 비아 랜딩 패드들이 도시된다.
도 8은, 레벨-간 금속 라인들이 제 위치에 정렬되고 산화물 층 결합 인터페이스를 따라 랜딩 패드들에서 결합된 상태의, 하부 디바이스 층에 결합된 전사된 IC 디바이스의 완성된 밀접한 3D 스택을 도시한다. 현재 전사된 디바이스 층의 상단 상의 추가적인 디바이스 층의 후속 적층을 위한 결합 인터페이스 레벨에서 금속 비아들 및 랜딩 패드들을 갖는 상단 증착된 산화물 층이 도 8에 또한 도시된다.
대면적의 고성능 로직 IC 디바이스들의 3D 적층을 위하여, 전력, 클럭, 및 신호 펄스들의 정확한 전달은 몇 마이크론 두께의 금속 라인들에 의해 제공되는 저-저항 경로들을 필요로 한다. 이러한 금속 층들은 적당한(1 또는 2 MeV) 에너지의 양성자 빔들을 통해 주입되기에는 너무 두껍지만, 요구되는 경우, 후속 디바이스 층들의 적층 이전에 그리고 레벨-간 프로세싱 후 주입 및 클리빙의 부분으로서 제공될 수 있다. 도 9는 두꺼운 금속 상호연결 층들로 적층된 2개의 디바이스 층들의 개략적인 예를 도시하며, 이것이 하단 디바이스 층인 경우에 제 위치에 있는 완성된 금속 층들을 갖는 전력 디바이스 및 두꺼운 금속 상호연결들을 갖는 상부 전사된 디바이스가 디바이스 전사 및 영구적 결합 이후에 그리고 결합 산화물의 증착 및 레벨-간 금속 라인들 및 결합 랜딩 패드들의 형성 이후에 추가된다. 이중 디바이스 스택은 통합된 두꺼운 금속 클럭 & 전력 분배 층들을 갖는다.
여기에서의 논의는 포괄적인 CMOS 디바이스들에 관한 것이다. 유용한 예는 고-대역폭 신호 프로세싱 및 연산을 위한 데이터 전송 층에 연결된 확장 메모리 엘리먼트들의 스택, 예컨대, 일 실시예에서 구상되는 레벨-간 연결들보다 10배 이상 더 긴 약 30 내지 50 마이크론의 길이를 갖는, 실리콘-관통 비아(TSV)들로서 알려진 금속 연결 라인들 및 인터포저 층들의 사용을 가지고 현재 형성되는 메모리 스택들이다.
실시예들의 유용성은, 집적되고 견고한 3D 디바이스에서 신호 프로세싱, 메모리 및 데이터 전송을 제공하기 위한 적층되고 집적된 회로들과 조합되는 다양한 물리적 조건들, 화학적 환경들, 및 시각적 이미지들을 센싱하기 위한 이종 디바이스 층들을 통합하는 다양한 전기적 및 전자-기계적 디바이스들의 밀접한 3D 스택들을 위한 제조 방법들을 제공하기 위해 활용될 수 있다.
이상의 설명이 실리콘 웨이퍼에 관한 것이지만, 다른 기판들이 또한 사용될 수 있다. 예를 들어, 기판은 거의 임의의 단결정질, 다결정질, 또는 심지어 비정질 유형의 기판일 수 있다. 추가적으로, 기판은 갈륨 비화물, 갈륨 질화물(GaN), 및 다른 것들과 같은 III/V족 재료들로 만들어질 수 있다. 일 실시예에 따르면 다층화된 기판이 또한 사용될 수 있다. 다층화된 기판은 실리콘-온-절연체 기판, 반도체 기판 상의 다양한 샌드위치된 층들, 및 다수의 다른 유형들의 기판들을 포함한다. 당업자는 다양한 대안예들, 수정예들, 및 변형예들을 용이하게 인식할 것이다.
일반적으로, 고-성능 로직 디바이스들은 로직 코어에서의 높은 스위칭 활동의 영역들에서 열을 생성한다. 스위칭 가열의 이러한 소스들은 복잡한 시스템 온 칩(system on a chip; SOC) 및 중앙 프로세싱 유닛(central processing unit; CPU) 디바이스들에서 잘 알려진 설계 고려 사항들이다. 메모리 디바이스들 내의 데이터의 유지는 일반적으로 온도 증가에 따라 열화되며, 따라서 로직 및 메모리 층들의 통합된 적층이 이러한 열적 고려 사항들에 의해 도전이 된다. 3D 디바이스 스택의 밀도 및 다양성(diversity)이 증가함에 따라 열적 제어들이 점점 더 중요하게 된다.
열적 결합 효율에 대한 이점이 있지만, 열 전달 층으로서의 결합 스택 내에서의 산화물 층의 사용은 SiO2의 상대적으로 낮은 열 전도율에 의해 제한될 수 있다. 층-간 구조체들로서 더 높은 열 전도율의 전기적으로 절연성의 재료들의 사용이 국부적인 디바이스 열 소스 영역들로부터의 열 전달을 증가시킬 수 있다.
따라서, 특정 실시예들에 있어서, 디바이스 스택으로부터의 열의 제거 및 열적 확산을 용이하게 하기 위하여, 열 생성 디바이스 층들 사이에 구조화된 높은-열 전도율 층들을 추가하는 것이 바람직할 수 있다. 특히, 고-에너지 양성자 주입을 사용하면, 저-열적 예산 층 클리빙 및 전사 결합이 국부적인 디바이스 구조체 "핫 스팟(hot spot)들"로부터의 열 확산을 용이하게 하고 국부적인 냉각제 흐름들을 통해 디바이스 열 에너지를 효율적으로 제거할 수 있다.
스택 냉각제 흐름들에 대한 층-간 채널들을 형성하기 위한 평평한 디바이스 표면에 결합된, 양성자 주입 단계에서의 포토레지스트(또는 이하에서 논의되는 바와 같은 산화물)의 패턴화된 상단 층의 사용에 의해 형성된 패턴화된 클리빙 영역들과 조합된 양성자 클리빙 및 층 전사 방법들, 및 고-열 전도율(및 낮은 전기 전도율)을 갖는 층-간 구조체들의 사용이 복잡한 3D 디바이스 스택 내에 열적 환경을 제어하기 위한 유연한 설계 엘리먼트들을 제공한다.
다양한 일반적인 반도체 재료들의 열 전도율을 비교하는 것은 SiO2보다 상당히 더 높은 열 전도율을 갖는 다양한 재료들을 나타내며, 여기에서 SiC 및 Al2O3(사파이어)는 이러한 목적을 위한 후보들을 포함한다. 동등한 SiO2 층들에 비하여,
Figure pct00004
10 배 내지
Figure pct00005
100 배만큼 열 확산 및 이송을 향상시키기 위한 목적을 위하여 다른 높은 열 전도성 재료들이 또한 사용될 수 있다.
다음의 표 1은 몇몇 일반적인 반도체 및 절연체 필름들의 열 전도율(W/m-K 단위)을 열거한다:
Si: 130 (W/m-K)
SiO2: 1.3 (W/m-K)
SiC: 120 (W/m-K)
Ge: 58 (W/m-K)
GaAs: 52 (W/m-K)
Al2O3: 30 (W/m-K)
Figure pct00006
0.5 내지 2 um의 층-간 열 확산 층 두께는 효율적인 열 흐름을 기대할 수 있다.
도 16은, 냉각제 채널들을 통합하는, 제 위치의 고-K 층을 포함하는 간략화된 단면도를 도시한다.
반도체, 유전체 및 금속 재료들의 다양한 층들을 포함하는 집적 회로 디바이스들은 제조 동안 상당한 내부 응력을 발생시킬 수 있다. 처리되지 않은 이러한 응력들은, 700 마이크로미터보다 더 큰 두께들을 갖는 완전한 두께의 Si 웨이퍼들을 다양한 오목한, 볼록한, 및 복잡한 형상들로 휘게 하기에 충분히 높을 수 있다. 이러한 변형들은 디바이스 제조 동안 미세-라인 리소그래피 광학부에서 이슈들을 생성하기에 충분히 클 수 있다.
분리된 얇은(예를 들어, 수 마이크로미터의) 기판 상의 응력-포함 디바이스 층이 평평한 표면 상에 지지되지 않는 방식으로 위치된 경우, 웨이퍼-스케일 조합의 응력-유도 변형이 평평한 기판 표면에 대한 결합에 대하여 도전을 부여할 수 있다. 이러한 효과들 때문에, 얇은 디바이스 층들은, 이들이 그들의 초기 기판 웨이퍼들로부터 분리되기 이전에, 부착된 응력을 받는 층과의 평평한 결합 인터페이스를 유지할 수 있는 딱딱한 결합 구조체들에 부착될 수 있다.
도 17a는, 그것의 얇은 기판 층을 오목한 형상으로 변형하는, 얇은 기판 층 상의 그것의 제조 이후의 순 압축 응력 하의 분리되고 지지되지 않는 디바이스 층의 일 예의 간략화된 도면을 도시한다. 실제 디바이스 층 변형들은 오목한, 볼록한, 및 복잡한 "감자 칩" 형상들일 수 있다. 이러한 변형들은, 디바이스 동작 동안 그리고 추가적인 제조 단계들 동안의 후속 열 사이클들 동안 과도한 국부적인 응력들에 기인하는 디바이스 품질 저하 및 결합 실패들뿐만 아니라 평평한 표면에 결합할 때의 도전들을 야기할 수 있다.
심지어 응력-포함 층을 결합에 적절한 평평한 형태로 형성하기 위하여 딱딱한 일시적인 결합 홀더를 사용하는 경우에도, 복잡한 결합된 스택 내의 보상되지 않은 응력들은 후속 제조 단계들 동안 그리고 디바이스 동작 동안 열적 응력으로부터의 결합 실패들 및 IC 품질 저하를 야기할 수 있다.
따라서, 실시예들은, 개선된 층-간 디바이스 및 결합 패드 정렬을 포함하여, 결합 프로세스를 용이하게 하기 위하여 그리고 후속 제조 및 디바이스 동작 열 사이클들의 유해한 효과들을 보상하기 위하여 응력을 받는 디바이스의 얇은 전달 층들의 후면에 응력-보상 층(들)의 추가를 제공할 수 있다. 이로써 미국 특허 제7,772,088호가 모든 목적들을 위하여 참조로서 통합된다.
후면 응력 보상 재료들은 디바이스 층에 대한 상보적인 열 팽창 속성들을 가지며 디바이스 구조체 내부 응력의 뒤틀림 효과를 상쇄하기에 충분한 두께를 갖는 재료들의 선택일 수 있다.
도 17b는, 상단 측면 상에 응력을 받는 디바이스 층을 포함하는 얇은 기판의 후면에 대한 응력-보상 층의 추가의 효과를 도시하는 간략화된 단면도이다. 응력-보상 후면 층들의 역할은, (1) 평평한 결합 표면에 대한 결합을 용이하게 하는 것, (2) 웨이퍼-레벨 결합 동안 결합 패드 정렬 정확도를 개선하는 것, 및/또는 (3) 후속 제조 단계들 동안 그리고 디바이스 스택 동작 동안 상이한 열적 응력의 효과를 상쇄시키는 것이다.
응력 보상 층들은, 전사 디바이스 층이 일시적인 결합 구조체에 부착되어 있는 동안 전사 디바이스 층 후면으로의 직접적인 층 전사에 의해 형성될 수 있다. 일부 경우들에 있어서, 응력 보상 층은 CVD 또는 다른 접근 방식들에 의해 증착될 수 있다.
평평하고 응력이 보상된 전사 층은 웨이퍼 레벨 결합 동안 높은 정도의 결합 패드 정렬을 달성하기 위한 바람직한 기하구조를 제공할 수 있으며, 이는 3DIC 제조를 위한 성공적인 웨이퍼-레벨 결합에 대한 하나의 고려 사항임을 주목해야 한다.
실시예들은 화학적으로 또는 기계적으로 "약한" 분리 층들 상으로의 단일 결정 층 전사를 이용할 수 있다. 특히, 고-순도의 단일 결정질 재료 층을, IC의 열적, 화학적 및 기계적 응력들 또는 다른 디바이스 제조 프로세스들을 견디기에 충분히 강건하지만 방향성의 화학적 또는 기계적 액션 하에서 분리 경로를 형성하기에 충분히 "약한" 일시적인 홀딩 층 상에 부착하는 것을 가능하게 하는 것이 바람직할 수 있다.
이러한 약하고 일시적인 분리 층들의 예들은 비제한적으로, (1) 아래의 SiO2 층 상의 HF 공격과 같은 선택적 에칭제의 화학적 액션에 의해 위에 놓인 층 아래에 분리 경로를 형성할 수 있는, 열 성장, CVD 증착에 의해 또는 직접 주입 및 후속 열 프로세승에 의해 형성된 산화물 층들, 및 (2) 선택된 화학적 또는 기계적 공격 하에서 분리 경로를 형성하기 쉬운 일반적인 기판 재료의 다양한 형태들의 다-결정질 또는 다공성 형태들을 포함할 수 있다. 방향성 기계적 공격의 형태들은 비제한적으로, (1) 분리 쐐기-형 툴 상의 측방으로의 방향성 힘에 의해 개시되는 응력-보조 크랙 형성, 및 (2) 다공성 기판 재료 영역과 같은, 기계적으로 약한 층 내로의 측방으로의 방향성 유체 제트들에 의한 운동 공격을 포함할 수 있다.
화학적으로 또는 기계적으로 약한 분리 층들의 일부 형태들은 고 성능 반도체 디바이스들의 제조에 유용한 고-순도 및 고-품질 결정질 상부 층들의 에피택셜 성장에 필요한 고-레벨 결정질 인터페이스를 결여할 수 있다.
잘-획정된 클리빙 표면들을 따른 기계적인 실온 분리를 위한 수소-풍부 층들을 형성하기 위해 고-에너지 양성자 주입들을 이용하면, 실시예들은, 이후의 제조 및 디바이스 집적 프로세싱을 위하여 적절하게 선택된 일시적인 분리 층들 상에 완전히-형성된 트랜지스터 층들 및 다중-레벨 금속 상호연결 네트워크들을 포함하는, 전체 디바이스 구조체들을 분리하고 결합하기 위해 사용될 수 있다. 이 다음에 캐리어 기판으로부터의 후속 분리가 이어질 수 있다.
실시예들에 따른 방법들 및 장치들은 또한, 그 다음에 캐리어 기판으로부터의 후속 분리가 이어지는 전기적, 기계적 또는 광학적 디바이스들 내로 형성될 균일한 고-순도의 결정질 층들을 분리하고 결합하기 위해 사용될 수 있다.
도 18은, 기판 상의 화학적으로 또는 기계적으로 "약한" 분리 층 상으로 고-순도의 단일 결정질 전사 층을 결합하는 개략적인 도면이다. 상부 결정질 전사 층은 고-에너지 양성자 주입 및 양성자 분포의 피크를 따른 실온 분리의 사용에 의해 희망되는 두께로 형성된다. 상부 전사 층은 균일한 결정질 층일 수 있거나 또는 IC, 기계적 또는 광학적 디바이스들 및 그들의 대응하는 금속 상호연결 네트워크들의 조합을 포함할 수 있다.
실시예들은 또한 매우-민감한 CMOS 디바이스 구조체들의 분리 및 층 전사 적층을 위하여 유용한 양성자 주입들을 제공할 수 있다. 이상에서 언급된 바와 같이, 실시예들은 고-에너지 양성자 주입들을 사용하여 결합된 두께 아래의 수 마이크론에 수소-풍부 클리빙 표면을 형성하고 포트-레지스트 또는 CVD 유전체들의 상단 층들 및 다-층 금속 상호연결 네트워크 및 트랜지스터 층들의 조합의 정지력 효과들을 형성한다.
금속 상호연결 및 트랜지스터 층들을 통한 고-도우즈의 고-에너지 양성자 빔의 통과로부터 발생하는 방사 손상 효과들은 - 적당한 온도들에서의 표준 어닐링 사이클들에 의해 복구가능한 - 관리가능한 레벨들일 수 있다. 또한, 특정 방사 손상 효과들이 특히 우려되는 경우, 실시예들은 디바이스 유전체 층들 내에 방사 손상 효과들에 대한 우려를 바이패스하는 구현을 포함할 수 있다.
CMOS 디바이스 층들 및 그들의 연관된 기계적 상호연결 네트워크 층들 내로의 고-도우즈의 고-에너지 양성자 주입들 동안의 가능한 방사 손상에 관한 하나의 이슈는 다양한 유전체 층들 내의 결합-파손 효과들이다. 이는, 활성 양성자 빔의 통과로부터의 또는 가속기 빔 라인 내의 재결합 이벤트 다음의 이온-전자 이완으로부터의 UV-방사로부터의 전자 정지 이벤트들에 기인할 수 있다.
CMOS 디바이스 제조 프로세스 동안 특정 포인트들에서 고-도우즈의 고-에너지 양성자 주입이 수행될 때, 양성자 빔으로부터의 방사 효과들이 실질적으로 회피될 수 있다. CMOS 프로세스의 하나의 포인트는, CMOS 접합들 내의 도펀트들의 활성화와 연관된 (예를 들어, 500 ℃보다 더 큰) 고온 프로세스들 이후에, 그리고 민감한 게이트 스택 산화물들의 증착 및 금속 상호연결 네트워크 내의 층-간 유전체들의 후속 통합 이전에 발생하는 것으로서 식별될 수 있다.
CMOS 제조 프로세스의 이러한 포인트에서, 디바이스 웨이퍼 내의 주요 재료는, 폴리-실리콘으로 충전된 측방 분리 영역들 및 기판 웨이퍼를 갖는, 도핑된 접합들 내의 결정질 실리콘이다. 우세한 실리콘 재료 내의 실질적인 장기 방사 손상 효과들만이 양성자 감속 프로세스의 핵 정지 컴포넌트들로부터 발생하는 격자 손상과 연관된다.
고-에너지 양성자 빔에 대한 격자 손상 이벤트들은 양성자 프로파일의 피크 근처에서 국부화될 수 있다. 실시예들에 따르면, 그 피크는 트랜지스터 층 내의 CMOS 접합들 아래에 수 마이크론들에 위치될 수 있으며, 층 분리 동안 클리빙 표면의 국부화를 위한 주요 수소-트래핑 사이트들을 제공할 수 있다. CMOS 트랜지스터 층 및 그것의 연관된 캐리어 공핍 층들 사이의 수 마이크론 분리 및 후속 층 분리의 영역 내의 양성자-유도형 격자 손상은 양성자 격자 손상 층으로부터의 유해한 디바이스 효과들에 대한 위험을 회피하기에 충분할 수 있다.
다수의 고급 CMOS 디바이스들에 있어서, 게이트 스택 영역들은 처음에 일시적인 필름들 및 구조체들에 의해 획정되며, 이들은, 고온 열 사이클들의 완료 이후에 고-유전 상수("고-K") 게이트 산화물들 및 다-층 금속 게이트 전극들을 통합하는 최종 디바이스에 의해 "교체"된다. "교체 게이트" 제조 사이클들 다음에, 최종 게이트 및 금속 층-간 ("저-K") 유전체들의 재료 속성들이 최종 CMOS 디바이스 제조 프로세스에 대한 허용가능한 열 사이클들을 500 ℃미만으로 제한한다.
"교체 게이트" 제조 바로 직전의 포인트에서 수행되는 고-도우즈 양성자 주입은, 최종 디바이스 게이트 및 금속 층-간 유전체들에 대한 손상의 위험을 회피할 것이며 500 ℃ 또는 더 높은 열 사이클에 노출되지 않을 것이고, 이는 전사 디바이스 층의 제조가 완료된 이후에 층 분리에서 희망되는 비-열적 분리 프로세스 이전에 자연스러운 층 분리를 야기할 것이다.
도 19a는 CMOS 트랜지스터 층 아래에 몇 마이크론에 위치되는 수소-풍부 층을 형성하기 위한 고-에너지의 고 도우즈 양성자 주입의 간략화된 단면도를 도시한다. 이는, 트랜지스터 접합들 내의 도펀트 활성화와 연관된 >500 ℃ 어닐링들의 완료 이후에 그리고 최종 디바이스 게이트 유전체들 및 금속 게이트 전극들을 포함하는 "교체 게이트들"의 제조 이전에 수행된다.
도 19b는, 최종 게이트 스택 및 금속 상호연결 구조체의 형성의 완료 이후의 CMOS 디바이스 층의 간략화된 단면도를 도시하며, 여기에서 수소-풍부 층은 "교체 게이트(replacement gate)" 제조 단계들 직전에 수행되는 고-에너지의 고-도우즈 양성자 주입에 의해 형성된다. 최종 게이트 및 금속 층-간 유전체들의 재료 속성들은 제조 프로세스 온도를 500 ℃ 아래로 제한하며, 이는 또한, 완전한 디바이스 구조체의 완성 이후에, 비-열적 접근 방식에 의한, 희망되는 분리 이전에 수소-풍부 영역을 따른 자연스러운 분할을 야기하는 조건들을 회피한다.
실시예들에 따른 방법들 및 장치들의 사용은 적층 순서 및 층-간 두께에 의한 층-간 대역폭의 조절을 허용할 수 있다. 특히, 3DIC 적층의 주요 목표는 디바이스들 사이에 신호 프로세싱 통신들을 위한 증가된 대역폭을 위한 대안적인 경로를 제공하는 것이다.
대역폭은 흔히 CPU 클럭 주파수에 의해 근사화되는 데이터 신호 주파수와 외부 통신 채널들의 수의 곱이다. 그것의 역사의 많은 부분에서, IC 개발은, 아마도 칩 전력 사용을 증가시키는 대가로, CPU 및 다른 데이터 프로세싱 칩 사이클 주파수들을 증가시키는데 중점을 두었다. 통신 채널들의 수는 평평한 디바이스의 주변부를 따라 이용가능한 결합 패드들의 밀도에 의해 제한되어 왔다.
3DIC 적층 방법들의 개발은 층-간 통신 라인들의 밀도에 의해 측정되는 수직 채널들의 가능한 수를 증가시켜 왔다. 이러한 층-간 통신 라인들의 밀도는, 수직 연결 채널 밀도가 증가함에 따라 증가한다. 층-간 통신 라인들의 밀도의 편리한 측정은 통신 핀 간격 또는 "피치(pitch)"의 역 제곱이다. 구체적으로 IO 밀도 = 1/(핀 피치)2이다.
최소 금속 채널 또는 "핀" 피치는 다양한 프로세스 및 디바이스 고려 사항들에 의존한다. 하나의 인자는 층-간 금속 채널들의 종횡비(aspect ratio; AR)이다: 금속 라인 직경 대 충전될 비아 홀의 길이의 비율. 통상적인 "실리콘 관통 비아"(TSV) 구조체들은 전형적으로 약 5 내지 20 사이의 AR을 나타낼 수 있다. 이는 - 흔히 2보다 더 작은 AR을 갖는 - IC 디바이스들에 대한 고-밀도 금속화에서 비아들에 대한 전형적인 설계 규칙들보다 상당히 더 높다.
통상적인 TSV 구조체들의 패키징 밀도에 영향을 주는 하나의 디바이스 고려 사항은, 마이크로-스케일의 Cu 실린더들 및 Si 디바이스 재료들의 상이한 열 팽창으로부터 발생하는 디바이스-간 응력이다. Cu 비아 라인의 인접한 주변들에서의 바람직하지 않는 국부적인 응력은, 능동 회로 엘리먼트가 Cu 비아 랜딩 패드들 근처로부터 배제되는 마이크로-스케일 "유지(keep out)" 구역들을 정의하는 설계 규칙들을 야기할 수 있다. 이는 회로 밀도, 성능, 및 수율에 영향을 준다.
따라서, 특정 실시예들의 방법들 및 장치는 레벨-간 금속 채널 밀도 및 인접한 디바이스 층들 사이의 대응하는 통신 대역폭을 국부적으로 증가시키기 위한 하나 이상의 절차들을 제공할 수 있다. 3DIC 스택 상으로의 결합 및 비-열적 분리를 위해 수소-풍부 영역의 형성을 위하여 실질적으로 완성된 금속 상호연결 네트워크 및 완전히 형성된 CMOS 트랜지스터 층들을 통한 고-에너지의 고-도우즈 양성자 주입들의 사용은 수 마이크로미터의(또는, 최소 캐리어 공핍 층 두께들을 갖는 다른 디바이스 유형들 또는 SOI 매립형 산화물들 상의 디바이스 층들의 경우에 대하여 더 적은) 층-간 분리를 제공한다. 이는, 오늘날의 TSV 및 인터포저 적층 방법들에서 전형적인 수십 마이크로미터보다 상당히 더 적은 층-간 분리를 가능하게 한다. 실시예들에 의해 제공되는 더 얇은 디바이스-간 Si 층들과 인터포저 및 연관된 접착 층들의 제거는 더 짧고 더 얇은 디바이스-간 금속 신호 연결들의 제조를 가능하게 하며, 오늘날의 수 마이크론 두께의 Cu TSV 채널들의 열적 응력으로부터 발생하는 "데드 존(dead zone)"을 크게 감소시킨다.
높은 층-간 대여폭이 희망되는 경우(예를 들어, CMOS 이미지 센서 층들 및 신호 프로세싱 디바이스들로부터의 연결들), 일부 실시예들은, 전사 디바이스의 금속 상호연결 네트워크의 상단 층을 3DIC 스택 내의 하부 디바이스 층의 금속 네트워크의 상단 층 내의 층-간 연결 채널들에 정렬시키고 결합하기 위하여 다양한 층 전사 기술들을 이용할 수 있다. 이러한 층 전사 접근 방식들은 도 12 내지 도 15에서 개괄된다.
이러한 특정 절차를 이용하면, 층-간 통신 채널 밀도는, 대략 수 마이크로미터 이하의 핀 피치를 갖는, 2개의 디바이스 층들 내의 상단 층 금속화 층들 내의 핀 밀도와 유사할 것으로 예상될 수 있다. 이러한 "상단-대-상단" 층 결합은, 기존의 2.5D 및 3D 적층 기술들보다 100 배 내지 1,000 배의 더 높은 층-간 연결 밀도, 및 대응하는 증가된 대역폭을 야기한다.
도 20은 3DIC 스택 내의 전사 디바이스 층 및 하부 디바이스 층의 "상단-대-상단" 금속 층 결합의 간략화된 단면도를 도시한다. 이러한 접근 방식은, CMOS 디바이스들의 상단 금속 층들의 비아 밀도들과 유사한, 층-간 금속 연결 채널 밀도들 및 대응하는 증가된 대역폭을 제공할 수 있다.
실시예들에 따른 3DIC 구조체들의 특정 예들은, 1.E+02 - 1.E+04 핀 피치 범위(nm)에 걸쳐 약 1.0E+06 - 1.0E+08 사이의 IO 밀도(핀/cm2)에 의해 특징지어질 수 있다. 일 예에 있어서, 1 μm의 TSV 깊이에 대하여, 종횡비들(직경의 깊이:최소 폭)은 약 0.1 내지 1 μm의 TSV 직경들의 범위에 걸쳐 10 내지 1의 범위일 수 있다.
이상에서 언급된 바와 같이, 실시예들에 따른 3DIC 구조체를 형성하기 위한 양성자 주입은, 약 300 keV-5MeV, 약 500 keV-3 MeV, 약 700keV-2 MeV, 또는 약 800keV-1 MeV 사이의 에너지들을 포함하여, 약 1 MeV 에너지들로 일어날 수 있다. 미국 특허 공개공보 제2008/0206962호가 모든 목적들을 위해 본원에 참조로서 통합된다.
이러한 더 높은 에너지 범위들에서의 수소 이온들의 주입 속성들이 SOI 웨이퍼 제조를 위한 층 전사 프로세스들에서 전형적인 40 keV 에너지들 사이에서와 같이 변화할 수 있음을 주의해야 한다. 제 1 차 설명은, "투사된 범위(projected range)" 프로파일(<X>)에 대한, "산재"를 반영하는 양성자 프로파일의 "반폭(half-width)"(<ΔX>)의 비율이다.
이러한 <ΔX>/<X>의 비교 결과들은 일 예에 있어서 다음과 같다:
● 양성자 주입 에너지 40 keV: <ΔX>/<X> = 0.196
Figure pct00007
0.2
● 양성자 주입 에너지 1 MeV: <ΔX>/<X> = 0.048
Figure pct00008
0.05
따라서, 1 MeV 양성자 프로파일은 40 keV 프로파일보다
Figure pct00009
4x "더 날카롭다".
3DIC 구조체들은 흔히 웨이퍼 레벨로 적층된다. 웨이퍼-레벨 프로세싱은, 특히 본원에서 설명되는 완전히-금속화된 CMOS 디바이스들의 전사 방법들의 단순명쾌함과 조합될 때, 경제적이고 효율적인 프로세싱을 위한 실질적인 장점들을 갖는다.
결합된 구조체들의 웨이퍼-레벨 프로세싱은 전형적으로 동일한 크기의 웨이퍼들의 사용되는 것을 가정하며, 결합된 웨이퍼들 상의 다이들의 배치는 개별적인 시스템들로의 분리 이후에 수직으로 적층된 3DIC 구조체들을 야기하도록 밀접하게 조율된다. 이러한 조건들은 일반적으로 대량 생산 파운더리 프로세싱에서 200 또는 300 mm Si 웨이퍼들 상에 제조되는 대면적 로직 및 메모리 디바이스들에 대하여 충족된다.
RF 튜너들, 증폭기들 및 유사한 것과 같은 통신 링키지를 위한 다수의 바람직한 컴포넌트들은 cm2-크기의 로직 및 메모리 디바이스들보다 다이 크기에서 상당히 더 작다. 이러하 더 작은 다이 크기의 디바이스들은 100 및 150 mm와 같은 다양한 웨이퍼 크기들 상에서 제조될 수 있으며, 라디오-주파수 실리콘 온 절연체(Radio-Frequency Silicon on Insulator; RF-SOI), GaAs, 등과 같은 비-벌크(non-bulk) 실리콘 기판들을 사용할 수 있다.
다양한 다이 크기들을 갖는 적층된 구조체들과 연관된 다수의 도전들이 존재한다. 디바이스 정렬이 중요하며, 이는 얇은 다이들에 대하여 사용되는 백그라인딩 프로세스들에 고유한 두께 편차들에 의해 복잡해질 수 있다. 백그라인딩 프로세스들에 대한 총 두께 편차(Total Thickness Variation; TTV)는 전형적으로 약 5%의 범위 내이다. 이러한 편차는 다수의 층들이 적층될 때 만들어질 수 있으며, 이는 층간 연결을 가능하게 하기 위한 반도체 형성 프로세스들을 수행하기 어렵게 만든다. 결과적으로, 적층된 디바이스들은 수직 스택 내에 디바이스들을 연결하기 위한 상대적으로 큰 솔더 범프(solder bump)들 및 인터포저 층들을 이용한다. 이에 더하여, 다수의 디바이스들은, 패키지 내에 나란히 배치되는 다수의 층들을 연결하기 위한 결합 와이어들을 사용한다.
본 개시의 실시예들은, 이종 다이 크기들을 포함하는 3DIC 구조체들에 대한 디바이스들 및 프로세스들을 포함한다. 베이스 기판들을 클리빙하기 위해 유전체 및 전도성 재료들을 포함하는 회로 구조체들을 통해 이온 주입을 수행함으로써 형성되는 다이들은 박형화 프로세스를 단순화하며, 백그라인딩 프로세스들보다 더 적은 편차를 갖는다. 이온성 클리빙에 의해 획득될 수 있는 TTV 값들은, 예를 들어, 2%미만, 1.5%미만, 및 1.0%미만일 수 있다. 이에 더하여, 백그라인딩은 반도체 디바이스들에 상당한 양의 기계적 응력을 인가하며, 이는 디바이스 내의 구조체들을 붕괴시켜서 추가적인 정렬 및 성능 이슈들을 야기할 수 있다.
도 21은 상이한 다이 크기들을 갖는 3DIC 구조체를 형성하기 위한 프로세스(2100)의 일 실시예를 도시한다. 프로세스(2100)의 장점은, 이것이 복합 3DIC 구조체들로 다양한 기판 재료들 및 웨이퍼 크기들 상에 제조될 수 있는 더 작은 면적의 다이들의 층들을 통합하는 유연성과 웨이퍼-레벨 프로세싱의 경제적 장점을 결합한다는 점이다.
베이스 기판 구조체가 2102에서 준비된다. 도 22는 고-에너지 수소 주입을 사용하여 베이스 기판 구조체(2202)가 준비되는 일 실시예를 예시하며, 여기에서 고-도우즈 수소 주입의 피크 농도는, 예를 들어, CMOS 또는 MEMS 디바이스 층일 수 있는 금속화된 층 아래의 기판 영역 내에 위치된다.
수소 농도 피크의 근사 위치를 따른 클리빙 다음에, 도 23에 도시된 바와 같이, 클리빙 평면을 따른 잔류 손상이 제거되며, 전사된 디바이스 층이 다른 웨이퍼-스케일 층에 결합된다. 도 23에 도시된 실시예에 있어서, 베이스 디바이스 구조체(2202)는, 반도체 웨이퍼들 상에 형성된 유전체 및 전도성 구조체들을 통해 이온들을 주입함으로써 형성되는, 2개의 웨이퍼-레벨 결합된 반도체 층들(2202A 및 2202B)을 포함한다. 일부 실시예들에 있어서, 베이스 디바이스 구조체(2202)는 2개 이상의 적층된 반도체 층들 또는 단일 적층된 반도체 층일 수 있다.
도 23은 2개의 층들의 금속화된 층들을 따라 결합이 발생하는 디바이스 배향에서의 웨이퍼-레벨 결합을 예시하며, 여기에서 상부(제 2) 디바이스 층(2202B)은 페이스 업(face up)되는 하부(제 1) 디바이스 층(2202A)에 비하여 페이스 다운(face down)된다. 단지 제 1 및 제 2 디바이스 층들의 각각의 단일 디바이스가 도 23에 예시되었지만, 일 실시예에 있어서, 클리빙 및 결합 동작들은 웨이퍼 상의 복수의 디바이스들에 대하여 수행된다.
2개의 디바이스 층들(2202A 및 2202B)이 함께 결합되기 이전에, 신호, 타이밍, 포저(poser) 및 접지 연결들에 대한 수직(디바이스 대 디바이스) 및 측방 연결들 둘 모두를 제공할 수 있는, 금속-간 유전체 재료들에 의해 절연된, 하나 이상의 중간 층들(2204)을 증착하고 패턴화하기 위한 기회가 존재한다. 이러한 디바이스-간 금속 연결 층들(2204)은 최신 2.5 D 다중-칩 패키징 기법들에서의 재분배 층(redistribution layer; RDL)과 기능적으로 유사하다.
중간 연결 층(2204)을 포함한 상태로 제 1 디바이스(2202A)를 제 2 디바이스(2202B)에 결합한 이후에, 디바이스 층들과 결합 신호 패드들의 상단 표면 어레이 사이에 연결들을 제공하기 위하여 수직 비아들(2206)이 에칭되고 금속으로 충전된다.
프로세스(2104)에서 상호연결 층(2208)이 베이스 디바이스 구조체(2202)의 노출된 상부 표면 상에 형성된다. 상호연결 층(2208)은 베이스 디바이스 구조체(2202)에 의해 노출된 접촉 패드들 사이의 인터페이스에 대한 측방 배선 연결들뿐만 아니라 다양한 더 작은 다이 컴포넌트들의 직접적인 픽 앤 플레이스(pick and place) 추가를 위한 베이스 디바이스 구조체(2202)의 상단 층 상의 적절한 결합 패드들을 포함할 수 있다.
일 실시예에 있어서, 상호연결 층(2208)의 상단 금속 층들은, 더 작은 다양한 다이 유형들을 갖는 페이스-다운 금속 연결들의 배치 및 결합을 위해 설계된 결합 패드 어레이들이 추가된, 복합 디바이스에 대한 측방 통신, 전력 및 접지 연결들을 위한 다중-레벨 금속 네트워크들을 포함한다.
도 24에 예시된 바와 같이, 프로세스(2106)에서 하나 이상의 다이(2210)가 상호연결 층(2208) 상에 위치된다. 하나 이상의 더 작은 다이(2210)는 하나 이상의 더 작은 다이(2210)의 단자들을 상호연결 층(2208)의 상부 표면 상에 노출된 결합 패드들과 정렬하기 위하여 공지된 픽 앤 플레이스 기술들을 사용하여 위치될 수 있다. 복합 웨이퍼-레벨 결합된 구조체(2202) 상의 개별적인 다이 유형들의 위치 및 금속-대-금속 결합은 자동화된 다이 픽, 플레이스 및 결합 장치에 의해 달성될 수 있다.
일부 실시예들에 있어서, 더 작은 다이들(2210)은 서로 상이한 크기들 및 두께들을 갖는다. 더 작은 다이들(2210)은 상이한 기능들을 수행하는 디바이스들의 이종 세트 또는 디바이스들의 동종 세트일 수 있다.
다이들(2210)이 다양한 두께들을 가질 수 있기 때문에, 그리고 일부 실시예들에서 (예를 들어, 1 내지 10 um의 범위 내의) 희망되는 기판 두께보다 더 두꺼울 수 있기 때문에, 추가된 더 작은 디바이스들의 기판 다이로서 CMP 프로세스들 하에서 유사한 침식율을 갖는 증착된 재료의 층이 2108에서 다이들(2210) 사이에 그리고 그 위에 형성될 수 있다.
예를 들어, 도 25에서 보이는 바와 같이, 유전체 재료(2212)는 프로세스(2108)에서 다이들(2210)을 포함하는 디바이스 구조체의 노출된 표면들 위에 증착될 수 있다. 유전체 재료(2212)는 더 작은 다이들(2210)의 전기적 분리를 제공한다. 유전체 재료(2212)는, CVD 산화물 또는 다른 적절한 절연 재료를 포함하는, 탈선 전류 흐름들로부터 절연을 제공하는 반도체 업계에서 일반적으로 사용되는 다양한 재료들 중 하나 이상일 수 있다.
일부 실시예들에 있어서, 충전제 재료(2214)가 2110에서 유전체 재료(2212) 위에 증착된다. 다이들(2210)이 Si 디바이스들일 때, 증착된 층은 플라즈마 증착된 폴리-Si 또는 비정질-Si일 수 있다. 충전제 재료(2214)는, 예를 들어, CMP를 수행함으로써, 2112에서 기판을 평탄화할 때 더 작은 다이 디바이스들(2210)의 기판 재료 및 유전체 재료(2212)과 유사한 침식율을 갖도록 선택될 수 있다.
프로세스(2100) 및 연관된 도면들이 별개의 유전체 재료(2212) 및 충전제 재료(2214)를 형성하는 것을 설명하지만, 일부 실시예들에 있어서, 오로지 단일 재료 또는 2개 이상의 재료들이 다이들(2210) 위에 증착된다.
2112에서 접촉 패드들이 노출될 때까지 디바이스의 상부 표면을 평탄화하기 위하여 평탄화 프로세스가 수행된다. CMP 프로세스를 위한 슬러리 화학 물질은, 추가된 더 작은 다이 구조체들(2210) 및 증착된 오버-층 재료들에서 기판들의 대략적으로 동일한 침식율들을 달성하기 위해 유전체 재료(2212) 및 충전제 재료(2214)에 기초하여 선택될 수 있다. 일 실시예에 있어서, 평탄화 프로세스(2112)는, 이후에 추가되는 구조체들 및 결합 패드들을 갖는 상호연결을 위한 수직 금속 비아들의 이후 형성을 위하여 추가된 더 작은 다이(2210) 기판들을 약 10 μm 이하의 두께들까지 박형화한다. 일 실시예에 있어서, 평탄화(2112)는, 10 내지 30 μm의 전체 층 두께가 획득될 때까지 수행된다.
이에 더하여, 평탄화 프로세스(2112)는, 웨이퍼-레벨 또는 개별적인 다이 배치 방법들을 가지고 복합 구조체에 추가된 추가적인 층들의 연결을 위해 설계된 결합 패드들뿐만 아니라 측방 신호, 전력 및 접지 연결들을 위한 다중-레벨 금속 상호연결들의 후속 추가를 위한 새롭게 확장된 복합 디바이스 구조체에 대한 평평한 상단 표면을 제공한다. 일 실시예에 있어서, 평탄화 프로세스(2112)는, 표면 거칠기가 5 옹스트롬 이하, 또는 3 옹스트롬 이하인 RA 값을 가질 때까지 상단 표면 상에서 수행될 수 있다.
프로세스(2100)의 증착 및 평탄화 엘리먼트는, 더 작은 다이들(2110)의 기판들이 희망되는 두께까지 박형화되도록 수행될 수 있다. 이에 더하여, 유전체 및 충전제 재료들(2208 및 2210)은 기계적인 지지를 제공하며, 일부 실시예들에 있어서, 다이들(2110) 위에 형성된 층들 중 하나 이상이 최종 3DIC 구조체의 열 전달을 용이하게 한다.
일부 실시예들에 있어서, 어떠한 추가적인 층들도 더 작은 다이들(2210) 상에 위치되지 않는다. 이러한 실시예들에 있어서, 디바이스는, 더 작은 다이들(2210) 상에 상부 디바이스 구조체들을 위치시키지 않고 평탄화(2112) 이후에 패키징될 수 있다.
도 26에 예시된 바와 같이, 하나 이상의 더 작은 다이들(2210) 중 적어도 하나를 3DIC의 상부 디바이스 층들(2218)에 전기적으로 결합하는 상호연결 구조체들(2216)이 프로세스에서 형성된다. 상호연결 구조체들(2216)은, 이것이 더 작은 다이들 상에 위치되기 이전에 더 작은 다이들(2210)의 노출된 표면들 상에 및/또는 상부 디바이스 구조체(2218)의 노출된 표면 상에 형성될 수 있다. 다양한 실시예들에 있어서, 상부 디바이스 구조체(2218)는 도 23에 예시된 바와 같은 단일 기판, 2개의 웨이퍼 레벨 결합된 기판들, 또는 3개 이상의 기판들일 수 있다.
프로세스(2100)의 실시예들은 복합 3DIC 구조체 내로 다중-레벨 디바이스 구조체들을 결합하기 위한 웨이퍼-레벨 프로세스 흐름에 대한 개별적인 다이들의 층들의 추가를 가능하게 한다. 프로세스(2100)에 따라 만들어진 디바이스는 다중-칩 층 내에 다양한 추가된 다이들의 측방 전기적 분리를 가질 수 있으며, 웨이퍼-레벨 및 개별적인 다이 배치들을 포함하는 복합 디바이스 구조체에 대한 측방 금속 연결 네트워크들뿐만 아니라 조밀한 고-대역폭 네트워크들 내의 수직 금속 연결들을 포함할 수 있다. 상이한 두께들의 더 작은 다이들이 제공될 때, 프로세스(2100)는 복합 디바이스 층 내의 다양한 기판들의 평탄화 및 박형화에 의해 이러한 구조체들을 수용할 수 있다.
금속화된 트랜지스터 및 MEMS 디바이스 층들의 웨이퍼-레벨 전사를 사용하여 3DIC를 제조하는 중에, 층 전사를 위한 프로세스-내 단계에서 클리빙 평면의 대략적인 국부적 위치를 결정하는 수소 주입의 깊이를 국부적으로 조정하는 것이 유익한 상황들이 발생한다.
이미지 분석 및 디스플레이 드라이버들에 대한 마이크로-프로세서 로직 및 그래픽 프로세서들과 같은, 3DIC 스택 어레이들을 갖는 조밀한 고-성능 회로 엘리먼트들에 대한 주요한 도전은 활성 디바이스 코어들로부터의 열의 제거이다.
이상에서 설명된 바와 같이, 냉각제 유체들의 흐름을 위한 채널들의 네트워크는, 수소 깊이에서의 국부적인 오프셋 및 후속 클리빙 표면을 야기하기에 충분한 두께에서 형성된 재료들로 구성된 패턴화된 "범위 조정" 층을 추가하여 수소 주입 프로파일의 국부적인 침투 깊이를 조정함으로써 열-생성 트랜지스터 층에 근접하여 형성될 수 있다. 가변 깊이 클리빙 표면을 따른 디바이스 전사 층의 클리빙 이후에, 채널들의 네트워크는, 도 1에 도시된 바와 같은, 다른 디바이스 층의 평탄화된 상단 층과 같은 평평한 표면에 전사 디바이스 층을 결합함으로써 하단 표면 내에 형성될 수 있다.
범위 보상 층들은, 주입 단계 이후에 패턴화된 산화물 층의 제거를 위한 에칭 정지부로서 역할하는 패턴화되지 않은 실리콘 질화물 층과 조합된 적절한 두께의 CVD 실리콘 산화물의 패턴화된 층들을 포함할 수 있다. 다른 실시예에 있어서, 범위 보상 층은 두꺼운 포토레지스트의 패턴화된 층이다.
도 27은, 도 26의 디바이스 내에 존재하지 않는 몇몇 특징부들을 갖는 하부 사이에 배치된 다양한 크기의 다이들(2710)을 포함하는 디바이스의 일 실시예를 도시한다. 다양한 다이들(2710)은 베이스 디바이스 구조체(2702) 위에 형성되며, 이는 웨이퍼 레벨에서 클리빙 층을 형성하기 위해 금속 및 유전체 구조체들을 통해 이온들을 주입하고 하부 디바이스 구조체(2702)를 형성하기 위하여 상부 및 하부 파트들을 결합함으로써 형성될 수 있는 상부 및 하부 파트들을 포함한다. 이에 더하여, 도 27의 디바이스는, 상부 디바이스 구조체(2718)의 하부 표면에서, 그리고 베이스 디바이스 구조체(2702)의 상부 및 하부 파트들 사이의 인터페이스에서 배치되는 복수의 냉각 채널들(2720)을 도시한다.
도 26의 디바이스와는 상이한 도 27에 도시된 디바이스의 추가적인 특징은 수직 상호연결 구조체들의 위치이다. 도 26의 실시예가 상부 디바이스 구조체(2218) 및 충전제 재료(2214)를 관통하는 수직 비아들(2206)을 갖지만, 반면 도 27은, 하부 구조체(2702), 소형 다이들(2710), 및 상부 구조체(2718)의 디바이스들 사이의 전기적 통신을 제공하기 위해 소형 다이 구조체들(2710)을 통과하는 수직 비아들(2722)을 도시한다. 당업자들은 도 26 및 도 27에 도시된 특정 특징들을 넘어 다양한 변형들이 가능함을 인식할 것이다.
본 개시에 따른 프로세스들은 전사된 디바이스의 국부적인 영역들 내의 총 금속 층들의 밀도의 큰 편차들을 포함하는 디바이스들을 전사하기 위해 적용될 수 있다. 반도체 디바이스의 금속 및 유전체 구조체들을 통해 수소 이온들을 주입할 때, 클리핑 평면의 깊이는, 회로 층 내의 전도성 및 유전체 구조체들의 배열에 의해 영향을 받을 수 있다. 예를 들어, 도 28에서 보이는 바와 같이, 클리빙 평면으로서 나타나는 피크 에너지의 깊이는 저-밀도 또는 희박한 영역보다 디바이스의 고-밀도 영역에서 더 적을 수 있다. 일부 상황들에 있어서, 층 전사 결합에서의 프로세스 단순성의 목적들을 위하여, 회로 층 아래의 동일한 평평한 위치에서 주입된 수소 프로파일 깊이를 갖는 것이 바람직할 수 있다.
수소 클리빙 평면 깊이는 고-성능 마이크로프로세서의 상이한 영역들 사이에 변화할 수 있으며, 여기에서 로직 코어 위의 조밀한 다-층 금속화 층은 메모리(예를 들어, 내장된 SRAM들) 및 타이밍 및 입력/출력 회로들 내의 더 희박한 금속 상호연결 네트워크들에 의해 둘러싸인다. 다른 예들은 광학 센서(휴대 전화 카메라들, 등) 디바이스들을 포함하며, 여기에서 조밀하게 금속화된 이미지 프로세싱 회로들이 더 희박하게 금속화된 포토센서 어레이들로 둘러싸인다. 이에 더하여, MEMS 디바이스들은 흔히 다수의 층들 및 다양한 재료 밀도들의 개방 공간들을 포함한다. 이러한 변동들이 수소 이온들에 대한 상이한 정지력으로 변환(translate)될 수 있으며, 이는 클리빙 평면의 깊이를 변화시킬 수 있다. 일 실시예에 있어서, 전사 디바이스들은 MEMS 디바이스들을 포함한다.
도 29에서 보이는 바와 같이, 국부적인 수소 프로파일 시프트들은, 대략적으로 평평한 수소 피크 프로파일 깊이 및 클리빙 평면을 야기하기 위한 적절한 두께 및 수소 정지력의 패턴화된 범위 보상 층(2902)에 의해 보상될 수 있다. 따라서, 본 개시의 실시예들은, 반도체 디바이스의 상부 표면과 클리빙 평면 사이에 존재하는 재료들의 유형들 및/또는 밀도의 편차들로부터 기인하는 이온 침투 깊이에서의 편차들을 보상하기 위하여 반도체 디바이스의 상단 표면 위에 범위 보상 층(2902)을 형성하는 단계를 포함할 수 있다.
도 29에 예시된 예와 같은 일부 실시예들에 있어서, 보상 층(2902)은 고른 두께를 가지며, 그렇지 않았다면 보상 층을 갖지 않은 영역들보다 더 높은 이온 침투 깊이를 가졌을 디바이스의 영역들 위에 선택적으로 증착된다. 다른 실시예들에 있어서, 보상 층(2902)은 이온 침투 깊이에서의 다수의 편차들을 고려하기 위해 두께에서 편차들을 갖는다. 예를 들어, 보상 층(2902)의 형상은, 보상 층이 없는 디바이스 상에 이온 주입을 수행하고, 클리빙 평면에서의 깊이 편차를 측정하며, 깊이 편차의 거울 이미지로서 그것의 두께가 변화하는 보상 층을 형성함으로써 개발될 수 있으며, 예를 들어, 더 큰 깊이의 이온 침투 영역들이 보상 층의 더 두꺼운 섹션들과 상관되거나 또는 이의 역일 것이다.
측방 스케일들에 걸쳐 밀접하게 이격된 정지력 편차들은 대략적으로 약 1 마이크론 이상의 고-에너지 수소 이온들의 측방 산재와 동일하며, 일반적으로 수소 프로파일 깊이에서의 편차들에서 복제되지 않는다. 따라서, 범위 보상 층(2902)의 두께는, 영역 내의 개별적인 나노-스케일 구조체들에 기초하여 변화하는 것과는 대조적으로, 회로의 하나의 기능적 영역으로부터 다른 기능적 영역으로 변화할 수 있다.
일 실시예에 있어서, 고-농도 수소 프로파일에 의해 획정된 클리빙 표면을 따라 형성된 냉각 채널들의 형성에 의해 체적 3D 복합 다중디바이스 층 시스템 내의 회로 스위칭 및 저항성 전력 손실들에 의해 생성되는 열의 능동적인 제거를 위한 프로비전들이 만들어진다. 클리빙 표면 깊이는, 수소 주입 이전에 디바이스 표면에 추가된 패턴화된 층들의 두께, 정지력 및 위치에 의해 정의된다.
도 2a에 예시된 바와 같이, 본 개시의 실시예들은 냉각 채널을 포함한다. 도 2a의 예에 있어서, 수소가 클리빙 층을 형성하기 위해 주입될 때 존재하는 패턴화된 CVD 산화물 오버레이(overlayer)를 가지고 주입되는 수소의 깊이 프로파일을 조절함으로써 냉각 채널이 생성되었다. 연관된 CVD 질화물 층은 CVD 산화물 층 패턴화를 위한 에칭 정지부를 제공하기 위해 사용된다. CVD 질화물 및 산화물 층들 둘 모두가 이후의 프로세싱에서 제거된다.
도 2는 패턴화된 정지 층 포토레지스트(PR) 층을 가지고 양성자 깊이를 오프셋함으로써 클리빙 표면을 따라 형성된 냉각 채널들의 일 실시예를 예시한다. 다른 실시예들에 있어서, 정지 층은 디바이스 웨이퍼 표면 상에 증착된 유사한 조밀한 재료일 수 있다. 아래의 패턴화되지 않은 PR 층의 두께 및 정지력은 전사된 디바이스 층들 아래의 기판 재료 내의 클리빙 표면 특징부들의 깊이를 조절하기 위해 사용될 수 있다. 도 2는, 아래의 디바이스 또는 기판 층의 평평한 상단 표면에 조절된 클리빙 표면을 결합함으로써 완성된 냉각 유체 채널의 형성을 도시한다.
일 실시예에 있어서, 냉각 채널들은 표면 코팅을 적용함으로써 향상된다. 표면 코팅 재료는, 활성 디바이스 층들로부터 유체 채널들 내의 냉각 유체로의 열 전달을 개선하기 위하여 및/또는 기판 재료와 냉각 채널 내의 열 전달 유체 사이의 화학적 반응들을 감소시키거나 또는 제거하기 위해 선택될 수 있다. 예를 들어, 일부 실시예들에 있어서, 냉각 채널은 높은 열 전도율을 갖는 층 내에 배치되며, 높은 열 전도율의 재료는 냉각제 채널을 통해 흐르는 열 전달 유체와 반응한다. 이러한 실시예에 있어서, 냉각제 채널의 노출된 표면들은, 열 전달 유체와 높은 열 전도율의 층 재료 사이의 화학적 반응들을 방지하는 산화물 또는 질화물 재료와 같은 비활성 재료로 코팅될 수 있다. 예를 들어, 비활성 재료는 SiO2 또는 Si3N4일 수 있다.
당업자들은, 재료 유형, 두께, 및 증착 기술을 포함하는 코팅 재료의 특성들이 실시예에서 사용되는 특정 열 전도율의 층 재료와 열 전달 유체에 기초하여 선택될 수 있음을 인식할 것이다. 일부 실시예들에 있어서, 코팅 재료는 열 전달을 보조하며, 그 위에 코팅이 형성되는 기판 재료보다 더 높은 열 전도율을 갖는다. 냉각제 채널들 상의 코팅 층의 다른 유리한 특성들은, 냉각제 채널 벽 재료에 대한 탁월한 접착, 양호한 열 전도율을 위한 균일하고 컨포멀한(conformal) 코팅 두께, 및 냉각제 재료들의 자유로운 흐름, 및 디바이스 동작 온도들에서 냉각제 유체 재료에 대하여 비활성인 것을 포함한다.
일 실시예에 있어서, 냉각제 채널들 내의 유체는 상대적으로 높은 열 전도율을 갖는 열 전달 유체일 수 있다. 일부 실시예들에 있어서, 유체는 물, 또는 고도로 희석된 용액과 같은 비활성 물질이다. 다른 실시예들에 있어서, 열 전달 유체는, 액상 컴포넌트들에 비하여 유체의 열 전도율을 향상시키는 나노입자들을 포함하는 나노유체(nanofluid)일 수 있다. 열 전달 유체는 디바이스로부터 멀어지도록 열을 전달하기 위해 외부 열 교환기를 통해 순환할 수 있다.
냉각 채널의 위치는 도 2에서 보이는 바와 같이 전사 디바이스 결합 층에 있도록 선택될 수 있거나, 또는, 도 20에서 보이는 바와 같이, 고-대역폭 회로 연결들에 대하여 디바이스 금속 층들의 직접 결합이 희망되는 경우들에 대하여 대안적인 위치들에 존재하도록 선택될 수 있다. 도 20에서, 냉각 채널들은 그 후에 추가되는 디바이스 층에 대한 평평한 결합 표면 근처에 위치된다.
일부 실시예들에 있어서, 하나 이상의 열 전달 층이 3DIC 디바이스 내에 포함될 수 있다. 열 전달 층은, 활성 층 내에서 사용되는 재료들에 대한 뛰어난 열 전달 특성들을 갖는 재료일 수 있다. 열 전달 층은 냉각 채널들에 인접하여 배치될 수 있으며, 그 결과 냉각 채널들을 통해 이동하는 열 전달 유체가 디바이스 회로부로부터의 열을 열 전달 층으로 전달한다. 다른 실시예들에 있어서, 냉각 채널들은 높은 열 전도율의 열 전달 층 내에 직접적으로 형성된다.
디바이스들의 다층 라미네이션은, 냉각 채널 내에서 흐르는 유체의 네트워크로의 열의 수직 전달 및 국부적인 활성 회로 영역들로부터의 열의 측방 확산 둘 모두를 개선하기 위하여 높은-열 전도율 재료들 및 인터페이스들의 층들의 삽입을 가능하게 한다. 재료들 내의 클리빙 표면의 국부적인 깊이를 제어하기 위한 프로비전들은 또한, 전사된 디바이스 층들과 유사한 방식으로 그 후에 라미네이트된 고-열 전도율 층들 내의 냉각 채널들의 형성을 가능하게 한다. 예를 들어, 도 16은, CVD 산화물 결합 층들에 의해 2개의 회로 층들 사이에 결합된 냉각제 흐름 채널들을 갖는 높은 열 전도율의 열 확산 층을 예시한다.
이상의 표 1에 표시된 바와 같이, 현재 IC 제조의 지배적인 기판 재료인 실리콘의 실온 열 전도율은, 실리콘 탄화물(SiC)에 의해서만 밀접하게 매칭되는 상대적으로 높은 열 전도율을 갖는다. 일 실시예에 있어서, 높은 열 전도율 층으로서 Si보다 더 높은 열 전도율을 갖는 재료를 사용하는 것이 바람직하다.
높은 열 전도율의 열 전달 재료를 위한 재료에 대한 고려 사항은, 일반적으로 80 내지 120C의 범위 내인 활성 회로 동작들의 온도 특성들에서의 재료들의 열 전도율 속성들이다. 실온(25C, 300K) 및 그 이상에서의 Si에 대하여, 열 전도율은 온도 증가에 따라 강하게 감소하며, 이는 활성 회로 전력에 의해 가열되는 국부적인 영역에 대한 "열적 폭주"의 위험을 야기한다. 도 30 및 도 31에서 보이는 바와 같이, Si 열 전도율은 양성자-도펀트 산란에 기인하여 증가된 도펀트 농도들에 대하여 모든 온도들에서 감소한다. 일반적으로 사용되는 Si 기판들에 대하여, 도펀트 레벨들이 상대적으로 낮으며(
Figure pct00010
1015 도펀트/cm3), 이는 도 30 및 도 31에 예시된 더 높은 농도들에 비하여 상대적으로 높은 열 전도율을 야기한다.
도 32는, Morelli 등(1993)에 의해 보고된 바와 같은 다양한 도펀트 농도들 및 온도들에서의 6H-SiC의 열 전도율을 예시한다. 도 32에서, 샘플 1은 매우 순수하거나 또는 고도로 보상된 샘플이며, 나머지 샘플들은 다음과 같이 전자 농도들은 갖는다: 샘플 2-n = 3.5 x 1016 cm-3; 샘플 3-n = 2.5 x 1016 cm-3; 샘플 4-n = 8.0 x 1017 cm-3; 샘플 5-n = 2.0 x 1017 cm-3; 및 샘플 6-n = 3.0 x 1018 cm-3. 다양한 형태들의 실리콘 탄화물들의 열 전도율 값들은 실리콘보다 더 높은 것으로 보고되며, 여기에서 3C, 4H 및 6H 폴리타입들의 전도율 값들은 300K에서 실리콘의 2배이다.
도 33에 예시된 바와 같이, 일부 탄소-기반 재료들의 열 전도율은 실리콘보다 훨씬 더 높다. 특히, 다이아몬드, 흑연, 그래핀 및 탄소 나노-튜브들은 모두, 특히 더 높은 온도들에서 실리콘의 열 전도율보다 상당히 더 높은 열 전도율 값들을 갖는다. 도 30 및 도 31은 실온 이상에서의 실리콘의 열 전도율의 가파른 감소를 도시하지만, 탄소-기반 재료들의 열 전도율에서의 감소는 상대적을 얕고, 비정질 탄소의 경우에 있어서, 열 전도율은 실온 이상에서 증가한다. 특히, 다이아몬드 및 그래핀에 대하여 보고된 열 전도율 값들은 300K에서 실리콘의 열 전도율보다 자릿수만큼 더 크다. 다이아몬드의 형태들에 비할 만한 높은 열 전도율을 갖는 다른 재료는 입방체 붕소 비화물(cubic Boron Arsenide)이다. 본 개시의 실시예들에 있어서, 이러한 재료들 중 하나가 벌크 기판 재료로서 사용될 수 있다.
본 개시에 있어서, 용어 "기판"은 클리빙 평면을 설명하기 위해 사용되며, 이는 일반적으로 클리빙된 층이 기판으로부터 분리되는 위치로서 이해된다. 그러나, 이상에서 설명된 바와 같이, 이온 주입 이전에 범위 보상 층이 기판에 적용될 수 있으며, 이는, 예를 들어, 냉각 채널을 획정할 수 있는 하나 이상의 윤곽들을 포함하는 애즈-클리빙된(as-cleaved) 표면을 야기할 수 있다. 따라서, 본 개시에서 용어 "클리빙 평면"의 사용은 완벽하게 평탄한 클리빙된 표면들로 본 개시의 실시예들을 한정하는 것으로서 해석되지 않아야 한다.
일 실시예에 있어서, 화학적으로 또는 기계적으로 약한 클리빙 표면은, 구조체들의 임의의 민감한 또는 신뢰성 관련 디바이스 층들, 인터페이스들의 형성 이전에 이온 주입에 의해 형성된다. 이러한 실시예는, 금속 상호연결들 및 금속 층-간 유전체들의 완전한 네트워크를 포함하는, 완전한 디바이스 구조체의 형성에서 사용되며, 그 다음에 3DIC 스택 구조체로의 전사를 위한 미리-형성된 클리빙 표면에서의 클리빙 액션의 개시가 이어진다.
이러한 실시예는 매립된 클리빙 표면의 형성과 관련된 디바이스 수율 및 신뢰성 문제들에 대한 염려를 감소시킬 것이다. 수소-기반 클리빙 표면 형성의 경우에 있어서, 이러한 실시예는 희망되는 클리빙 표면 깊이에 대한 주입 단계에 대하여 상당히 더 낮은 양성자 이온 에너지들의 사용을 가능하게 한다.
이러한 실시예의 이점들은, 포스트-클리빙 평면 형성 디바이스 제조 및 테스팅 프로세스에 대한 기계적, 열적 및 화학적 조건들이 클리빙 액션의 조기 개시를 회피하도록 수행되어야 한다는 것을 포함한다. 수소-드라이브형 클리빙(Hydrogen-driven cleaving)을 사용하는 실시예에 있어서, 이는
Figure pct00011
500C 아래의 온도들로 포스트-클리빙 표면 형성 프로세싱을 제한하는 것을 수반한다.
다수의 고급 디바이스들, 예를 들어, HfO2 및 관련된 형태들과 같은 고-유전 상수, 또는 고-K 게이트 산화물들을 포함하는 다수의 고급 디바이스들은 이러한 일반적인 영역에서 열적 예산 제한들을 갖는다.
도 34는 전사 기판에 대한 결합 단계를 예시한다. 일 실시예에 있어서, 전사 기판은 고-순도의 결정질 전사 층이며, 이는, 적절한 클리빙 표면 형성 조건들의 개시 이후에 그 후에 클리빙될 수 있는 화학적으로 또는 기계적으로 약한 분리 층을 포함하는 기판 층에 결합된다.
도 35 및 도 36은, 민감한 디바이스 층들, 인터페이스들 또는 구조체들의 형성 이전에, 부분적으로 완성된 디바이스 층 아래의 깊이에서의 클리빙 표면의 형성을 위해 적절한 피크 농도를 갖는 매립된 수소 프로파일을 형성하는 일 실시예를 예시한다. 도 36은, 매립된 수소-풍부 클리빙 표면에서 클리빙 표면의 개시를 위한 프로세싱 조건들의 도입 이전에 완전히 구성된 금속 상호연결 및 금속-간 유전체 층들을 포함하는 완전히 완성된 디바이스 구조체를 예시한다.
민감한 디바이스 층들, 인터페이스들 또는 구조체들의 형성 이전에, 화학적으로 또는 기계적으로 약한 층이 부분적으로 완성된 디바이스 기판 내에 형성되는 프로세스가 수행될 수 있다. 후속 디바이스 제조의 열적, 기계적 및 화학적 프로세싱은, 클리빙 표면 위치들에서 클리빙 액션을 개시하지 않는 조건들로 제한될 수 있다. 민감한 구조체들은 게이트 유전체 및 금속 층-간 유전체 층들을 포함할 수 있다. 수소 주입 형성 클리빙 표면들의 경우에 대한 후속 프로세스 제한의 일 예는 500C에서의 또는 그 아래의 온도에서의 프로세싱을 포함한다. 일 실시예에 있어서, 완성된 완전히 금속화된 디바이스 구조체는 클리빙 표면에서 개시되는 클리빙 다음에 3DIC 스택으로 전사된다.
양성자 주입 동안의 주입 조건들의 제어가 전자 디바이스들의 성공적인 층 전사를 위해 중요하다. 이러한 제어의 일 측면은 전자 디바이스 재료들을 통한 그리고 아래의 기판 내로의 양성자들의 통과와 연관된 방사 손상이다.
활성 이온들이 고체 목표들에 진입함에 따라, 이들은 목표 재료와의 충돌을 통해 감속 프로세스에서 운동 에너지를 전달한다. 통과하는 양성자들로부터의 에너지 전달이, 전사된 전자 디바이스들의 성능에서 그리고 층 전사 프로세스에서 특정 역할을 수행하는 몇몇 형태들의 재료 붕괴, 또는 손상을 생성하기 때문에, 이러한 정지 프로세스의 세부사항들이 중요하다.
가능한 충돌들 및 다른 상호작용들의 복잡성에도 불구하고, 이온들의 정지는 다음의 충돌들의 2개의 주요한 카테고리들에 의해 지배된다: (1) 핵 정지로서 지칭되는 활성 주입된 원자와 목표 원자들의 코어 전자들 및 핵들 사이의 충돌들, 및 (2) 전자 정지로서 지칭되는, 활성 원자들과 목표 원자들의 외부 쉘(shell) 내의 느슨하게 결합된 전자들 사이의 충돌들.
이러한 2가지 형태들의 이온-목표 원자 충돌들에 의해 초래되는 효과들은 목표 내의 재료들의 유형에 의존한다. 본 개시의 실시예들에 있어서, 목표 재료들의 유형들은 전자 디바이스들 및 주변 구조체들을 포함한다. 핵 정지 충돌들은 목표 원자들로의 운동 에너지의 큰 전달을 야기하며, 이는 흔히 목표 원자를 그것의 원래의 격자 사이트에서 나가 떨어지게 하며(knock out), 격자 사이의 목표 원자들 및 빈 격자 사이트들을 생성한다. 이러한 격자 사이들 및 공백들은 안정적인 구조체들을 형성하기 위하여 유사한 결함들과 결합할 수 있으며, 이는 집합적으로 주입 손상으로서 지칭될 수 있다.
양성자 주입들을 사용하는 층 전사 프로세스들에 있어서, 잔류 주입 손상의 효과들이 존재한다. 주입을 수행하는 동안 그리고 직후에, 목표들 내의 양성자의 핵 정지로부터 축적된 리코일 손상은, 주입되는 양성자들에 대한 효과적인 트랩 사이트들을 제공하는 안정적인 손상 구조체들의 형성을 야기한다. 이온 트랙들의 말단 근처의 주입 손상 층내의 양성자 트래핑은 수소를 빠르게 확산시키는 것이 아니라 이를 제 위치에 홀딩하며, 기판으로부터 전사 디바이스 층의 분리를 가능하게 하는 클리빙 표면들의 형성을 위한 시드(seed)들인 수소-충전형 플레이트렛들의 형성을 가능하게 한다.
전자 재료들 내의 전자 정지는 흔히 "이온화"로서 지칭되는 전자들의 국부적인 산란을 야기한다. Cu 금속 라인들 및 도핑된 Si 재료들과 같은 전도성 재료들 내에서, 전자들의 국부적인 산란은, 이러한 재료들 내의 전자들의 국부적인 모션에 의해 빠르게 복구될 수 있다. 그러나, Cu 및 Co 금속 상호연결 층들을 절연하기 위하여 사용되는 저 유전 상수(저-k) 층들과 같은 절연 재료들에서, 게이트 전극들의 측벽들을 따라 형성된 산화물 또는 질화물 스페이서(spacer)들 및 채널 영역들 및 CMOS 게이트 사이의 게이트 유전체로서 일반적으로 사용되는 고-유전체(고-k) 산화물들에서, 국부적인 전자 산란은 용이하게 중화되지 않으며, 이는 유전체 재료들 내의 파손된 원자 결합들과 관련된 트랩 사이트들 및 분리된 대전된 영역들을 야기한다. 본 출원은 이러한 손상을 복구하는 프로세스들을 개시한다.
양성자 범위 및 손상 효과들의 주요한 측면들은, 몬테 카를로 모델링, 예를 들어, SRIM(Stopping and Range of Ions in Matter) 소프트웨어를 가지고 수행되는 모델링에 의해 예시될 수 있다. 양성자 범위 및 손상 효과들의 SRIM 모델링의 일 예가 도 37에 예시된다.
도 37은 금속/산화물 다층 바로 아래에 위치된 CMOS 디바이스 층을 갖는 Si 기판 상의 Cu 금속 및 SiO2 유전체 층을 포함하는 3 μm 두께의 다층 내로 주입되는 1 MeV 양성자들의 모델 계산의 그래픽적 예시이다. 양성자 트랙들은, 1 MeV 양성자들이 상단 금속 층 아래로 10 μm보다 더 깊이 연장한다는 것을 보여준다. 이에 더하여, 도 37은, 측방 산재로서 지칭되는, 웨이퍼 표면 상에서 단일 포인트에서 주입되는 이온들이 프로파일의 가장 깊은 부분들 근처에서 수 마이크론에 걸쳐 측방으로 확산한다는 것을 도시한다. 금속/산화물 다층 표면 상의 포인트에서의 양성자 삽입은 표면 아래로 약 15 μm 그리고 측방 방향으로 수 μm의 주입된 양성자들의 확산을 야기한다.
도 38a는 도 37에 예시된 3 μm 두께의 금속 및 산화물 다층 구조체, CMOS 트랜지스터 영역 및 실리콘 기판을 통해 주입된 고-도우즈의 양성자들에 대한 1 MeV 양성자 및 목표 원자 리코일 프로파일들을 예시하며, 반면 도 38b는 대응하는 이온화 프로파일을 예시한다. 도 38a에서, 주입된 양성자들에 대한 깊이 프로파일들은 상단 표면 아래의 약 14 μm에서 피크 농도를 가지며, 이는 CMOS 트랜지스터 및 공핍 층들 아래의 약 11 μm이다.
양성자 및 Si 리코일 분포들 둘 모두가 주입 프로파일들이 깊은 부분들 근처에서 날카로운 피크를 갖는다. 약 3 μm 깊이에 있는 CMOS 디바이스 층들에서의 Si 리코일 농도는 14 μm인 층 클리빙 표면의 대략적인 깊이에서의 리코일 농도 피크보다 10배 이상 더 낮다. 14 μm 깊이의 깊이에서의 Si 리코일들의 높은 레벨들은, 프로세스 조건들 하에서, 주입된 수소를 제 위치에 트랩하도록 역할하는 추적된 손상 구조체들의 조밀한 네트워크를 생성한다.
모델 디바이스 층들을 통한 양성자 통과의 다른 효과는 느슨하게 결합된 목표 전자들에 의한 활성 양성자들의 산란으로부터의 증착된 에너지이다. 전형적으로 eV/옹스트롬으로 표현되는 이온화 에너지로서 지칭되는 증착된 에너지는 도 38b에서 보이는 바와 같이 Cu 금속 및 깊은 Si 층들 내에서 강한 피크들을 갖는다. 이러한 효과들은 이러한 2개의 전도성 재료들 내의 근처의 전자들의 모션에 의해 빠르게 중화된다. 이러한 예에 있어서, 산화물 층들 내의 전자 산란으로부터 증착된 에너지가 약 4 eV/옹스트롬으로 상대적으로 작지만, 변위된 전자들을 야기하는 임의의 산란 충돌들은, 절연 유전체 층들 내의 전자 모션에 의해 용이하게 복구될 수 없는 파손된 결합을 생성한다.
이러한 손상이 고 전도성 재료들에 대하여 강한 영향을 갖지 않을 수 있지만, 이는 유전체 구조체들과 같은 다른 구조체들에 대하여 상당히 유해한 영향들을 가질 수 있다. 유해한 효과들은, 감소된 스위칭 시간들 및 누설 전류들이 덜 중요한 박막 트랜지스터(thin film transistor; TFT)들 및 일부 MOSFET들과 같은 특정한 상대적으로 큰-스케일의 구조체들에서는 덜 현저할 수 있다. 그러나, 본 개시의 발명자들은, 민감한 구조체들을 통한 이온 주입에 의해 초래되는 손상이, 다수의 고-성능 디바이스들이 이온 주입에 의해 동작불능이 되는 정도까지, 최신 프로세서들 및 메모리 디바이스들과 같은 더 작은 스케일의 고-성능 디바이스들에 대하여 엄청난 효과를 갖는다는 것을 발견하였다.
이온 주입의 손상 효과들을 감소시키기 위한 하나의 방식은 적절한 주입 에너지를 선택하는 것이다. 일 실시예에 있어서, 양성자 에너지는, 디바이스가, 일반적으로 사용되는 비저항인, 예를 들어, 10 옴-cm Si 내의 1 μm의 동작 전위에 있을 때 형성되는 공핍 층의 두께 및 전자 디바이스 트랜지스터 층의 위치보다 양성자의 피크들 및 리코일 손상 분포들이 더 깊도록 하기에 충분히 높게 설정될 수 있다. 디바이스 공핍 영역과 양성자 손상 층의 임의의 중첩은 강한 누설 전류들, 캐리어 재결합 및 디바이스 성능에 대하 다른 유해한 효과들을 야기할 수 있다.
클리빙 표면이 그 후에 3D 적층된 구조체를 형성하기 위해 다른 표면에 결합되기 때문에, 트랜지스터 층 아래의 양성자 깊이 및 연관된 공핍 폭은 고-강도 원자 결합을 위한 적절한 평탄도 및 평활도의 결합 표면을 형성하기 위하여 클리빙 표면 손상 영역의 대부분 또는 전부의 제거를 가능하게 해야만 한다.
실시예들에 있어서, 주입 조건들은, 피크 양성자 분포의 상당한 부분의 트래핑을 가지고 희망되는 클리빙 표면의 위치에서 조밀하고 안정적인 축적된 손상 영역의 형성을 위해 유리하도록 설정된다. 특히, 실시예들은, Si에 대하여 대략 100C이며 III-V족 화합물들과 같은 관심이 있는 다른 재료들에 대해서는 더 낮은, 리코일 손상의 인-시튜(in-situ) 어닐링에 대한 개시 아래의 주입 동안의 목표 온도의 유지, 높은 양성자 이온 밀도 빔들, 및 느린 빔 및 웨이퍼 스캔 속도들을 사용할 수 있다. 본 출원의 실시예들에 대해 적절한 주입 기계들은 약 2002년 이전에 생산된 리퍼된(refurbished) 이온 주입기 기계들을 포함한다.
주입 이후의 그리고 CVD 층들의 증착과 같은 수소 풍부 층을 따른 클리빙 이전의 열 프로세싱으로서, 수소 트래핑 손상 층들의 무결성을 유지하기 위하여 중간 결합 층들 등의 열 처리가 수행될 수 있다. 열적 어닐링 이후의 양성자 손상 구조체들의 조사 및 주입된 Si로부터의 수소 릴리즈의 연구들은, 안정적인 양성자 트래핑을 유지하기 위한 최대 허용 온도가 약 400C라고 제안한다. 따라서, 본 출원의 실시예들은 수소 주입 이후에 그리고 클리빙 이전에 수행되는 모든 열적 프로세스들을, 예를 들어, 500C, 450C 또는 400C일 수 있는 최대 온도를 초과하지 않는 온도들로 제한하는 것을 포함할 수 있다.
본 개시의 발명자들은, 정지 및 리코일 손상을 포함하는 수소 주입들에 의해 초래된 손상이 특정 조건들 하에서 복구될 수 있다는 것을 발견하였다. 복구 동작이 없으면, 디바이스들은 훼손된 성능을 가질 수 있거나 또는 완전히 동작불능일 수 있다. 전자 디바이스들의 다양한 층들 내의 전자 정지와 연관된 손상의 복구는 양성자 주입 프로세스 기술들을 사용하는 3DIC 디바이스의 적층의 성공을 위해 중요하다.
일 실시예에 있어서, 유전체 및 전도성 구조체들에 대한 손상을 복구하는 열적 프로세스는 수소 가스를 포함하는 환경에서 350C 이상의 온도에서 수행된다. 복구 프로세스 내의 조건들은, 수소가 디바이스 표면을 관통하여 주입 프로세스에 의해 손상되었던 분자에 결합하는 것을 가능하게 하기에 충분해야만 한다. 특정한 일 실시예에 있어서, 복구 어닐링은, 2 내지 5 퍼센트의 수소 및 나머지는 하나 이상의 비활성 가스를 포함하는 분위기에서 400C의 온도에서 수행된다.
일 실시예에 있어서, 복구 어닐링은, 수소가, 저-유전 상수 유전체 재료 및 금속의 상호연결 네트워크를 포함할 수 있는, 디바이스 내의 회로 구조체들을 통해 확산하는 것 및 손상된 유전체 결합들에서 패시베이팅 사이트를 점유하는 것을 가능하게 하기에 충분한 시간의 기간 동안 수행된다. 예를 들어, 특정 실시예에 있어서, 어닐링은 주입 손상을 복구하기 위하여 1시간 동안 400C의 온도에서 수행된다.
몇몇 변수들이 주입 복구를 위한 적절한 시간 및 온도에 영향을 준다. 특정 온도는, 수소가 금속 및 유전체 상호연결 네트워크 및 게이트 스택 구조체들을 통해 손상된 결합들이 위치되는 영역들로 확산하기 위해 소요되는 시간의 양과 관련되며, 이는 각각의 디바이스에 대해 특유할 수 있다. 재료들 내의 원자들의 확산은 (Dt)1/2에 비례하며, 여기에서 D는 온도에 지수적으로 의존하는 확산 레이트(rate)이고 t는 확산 시간이다.
다수의 실리콘-기반 유전체들 및 디바이스 설계들에 대하여, 4%의 수소 및 96%의 질소 가스 혼합물을 사용하는 1 시간 동안의 400C는 주입 손상을 복구하는데 적절하다. 복구 프로세스는 300C만큼 낮은 온도에서 수행될 수 있다. 다른 실시예에 있어서, 500C에 이르는 온도가 사용될 수 있다. 그러나, 특정 재료들은 상승된 온도들에 민감하다. 디바이스를 상승된 온도들에 그리고 더 긴 시간 동안 노출시키는 것은 HfO2, HfSiO2, 등과 같은 고-K 유전체 게이트 산화물들 내의 바람직하지 않은 상 변화들, 서브-20 nm 길이의 finFET들 내의 도펀트 확산에 대한 측방 치수 제어의 손실, 및 레이저-도핑된 접합 접촉 영역들에서의 도펀트 활성화의 품질 저하를 초래할 수 있다. 이러한 원리들을 유념하면, 당업자들은, 적절한 열적 복구 프로세스들이 적어도 1%의 수소를 포함하는 가스 환경 내에서 300C 내지 500C의 온도들에서 그리고 적어도 30 분의 시간 동안 수행될 수 있다는 것을 인식할 것이다.
따라서, 당업자들은, 시간, 온도 및 수소 농도에서의 변동들은 이러한 변수들이 상호 관계됨에 따라 다양한 실시예들에서 상이할 수 있다는 것을 인식할 것이다. 더 낮은 시간들, 온도들 및 농도들의 조합은 주입 손상을 복구하는데 충분하지 않을 수 있으며, 반면 더 긴 시간들 및 온도들은 클리빙 층 내에 축적된 수소 이온들이 기판 내로 확산하게끔 할 수 있거나 또는 확장된 열적 프로파일과 연관된 다른 부정적인 효과들을 가질 수 있다. 수소의 더 높은 농도는 폭발 위험이 있다. 복구 프로세스에서 온도들을 변화시키는 것이 또한 가능하다.
일부 실시예들은 이온 주입 이후의 열적 복구 프로세스에 대하여 형성 가스를 사용할 수 있다. 형성 가스들은, 전형적으로 3% 내지 5% 사이인 수소 농도를 갖는 질소 및 수소 가스들의 혼합물이다. 그러나, 다른 실시예들은 질소 가스가 아닌 다른 비활성 가스들 및 수소의 상이한 농도들을 사용할 수 있다. 예를 들어, 실시예들은 아르곤과 같은 비활성 가스를 사용할 수 있으며, 실시예들은 1% 이상의 수소 농도들을 사용할 수 있다. 수소의 더 낮은 농도들은 더 긴 노출 시간을 요구하며, 반면 수소의 더 높은 농도들은 폭발 위험을 나타낸다. 열적 복구 프로세스를 수행할 때, 수소 가스는 손상된 디바이스의 노출된 표면들에 침투하며, 손상을 복구하기 위하여 파손된 결합들을 종료(terminate)할 수 있다.
형성 가스 또는 다른 수소-함유 가스를 이용하는 열적 어닐링들은, 금속 상호연결 네트워크 내의 저-K 절연체들, SiO2, SiON과 같은 게이트 산화물들, HfO2와 같은 고-K 유전체들, 및 산화물 및 질화물 스페이서 게이트 측벽 절연체들을 포함하는 전자 디바이스들의 민감한 유전체 층들 내로의 수소의 확산을 가능하게 하기 위한 적절한 시간 및 온도 조건들을 갖는다. 더 높은 K 값들을 갖는 재료들은 주입으로부터의 손상에 더 민감하며, 따라서 열적 복구 프로세스가 더 높은 K 재료들에 대하여 점점 더 효과적이다. 예를 들어, 열적 복구 프로세스는 10 이상의 K 값을 갖는 재료들, 또는 15, 20, 25 또는 그 이상의 K 값을 갖는 재료들을 통한 주입 이후에 수행될 수 있다. 열적 복구 프로세스로부터 이익을 취하는 특정 고-K 재료들은, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO2), 하프늄 실리케이트(HfSiO4), 탄탈륨 산화물(TaO5), 텅스텐 산화물(WO3), 세륨 산화물(CeO2), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 스트론튬 티타네이트(SrTiO3), 란타늄 알루미네이트(LaAlO3), 니오븀 5산화물(NiO5), 지르코늄 실리케이트(ZrSiO4), 지르코늄 산화물(ZrO2), 바륨 티타네이트(BaTiO3) 및 납 티타네이트(PbTiO3)를 포함한다. 실험은, 클리빙 층을 형성하기 위하여 고-K 재료를 통해 이온들이 주입될 때, 고-K 속성들에 의존하는 회로들이 본 개시의 실시예에 따른 열적 복구 프로세스를 수행하지 않으면 기능하지 않는다는 것을 결정하였다.
일 실시예에 있어서, 복구 프로세스의 열적 사이클은 의도된 클리빙 표면의 영역 내의 수소 트래핑 주입 손상 구조체의 용해에 대한 임계를 초과하지 않는다. 온도가 용해(dissolution) 임계를 초과하는 경우, 트래핑된 수소가 기판 내로 확산할 것이며 그 결과 클리빙 동작을 수행하는 것이 불가능하다. 추가적으로, 열적 복구 프로세스 이후에 기판이 노출되는 온도는 복구 이후에 그리고 클리빙 이전에 분산을 제한하기 위하여 임계 값, 예를 들어, 500C, 450C 또는 400C 아래로 제한될 수 있다.
금속 상호연결 네트워크 및 트랜지스터 게이트 스택 영역들 내의 유전체 층들에 대한 주변 가스에 대하여 직접 액세스를 가지고 이온 손상을 복구하기 위한 열적 복구 프로세스를 수행하는 것이 바람직하다. 따라서, 열적 복구 프로세스는 전자 디바이스 표면들을 밀봉하기 이전에 수행된다. 따라서, 손상된 사이트들에 대한 액세스를 제한할 수 있는 증착 프로세스들을 수행하기 이전에 열적 복구 프로세스를 수행하는 것이 선호된다. 3DIC 디바이스에 있어서, 열적 어닐링은 층들이 결합되기 이전에 수행된다.
본 개시의 실시예들에 있어서, 냉각 유체들의 흐름을 위한 채널들의 네트워크는, 전사 디바이스 기판의 비-평평한 클리빙 표면을 생성하도록 선택된 두께, 정지력 및 위치를 갖는 수소 주입 동안 디바이스 웨이퍼 표면에서 재료들의 패턴화된 층에 의한 주입되는 수소 깊이의 조절에 의해 획정된다. 클리빙 평면의 깊이를 조절하기 위한 유사한 방법들이 라미네이트된 다층, 다중-디바이스 3DIC 스택 내로의 후속 삽입을 위하여 선택된 고-열 전도율 재료 층 내에 냉각 채널들을 획정하기 위해 사용될 수 있다. 일 실시예에 있어서, 냉각 유체 흐름 네트워크의 표면 영역들은 가열된 디바이스 층 및 기판 및 흐르는 냉각 유체 사이의 열 전도율을 증가시키기 위하여, 그리고 디바이스 기판과 냉각 유체들 사이의 화학적 반응들을 방지하기 위하여 선택된 재료로 코팅된다.
실시예들은, 상이한 웨이퍼 크기들, 상이한 웨이퍼 두께들 및 상이한 기판 재료들 상에 제조되는 다이들의 통합을 위한 설계 유연성과 함께, 냉각 유체 네트워크 채널들의 통합을 포함하는 웨이퍼-레벨 결합 프로세스들의 장점들을 통합한다. 본 개시에서 제공되는 클리빙 및 적층 기술을 사용하여 형성된 디바이스들은 통상적인 기술들을 뛰어 넘는 다수의 장점들을 갖는다. 백그라인딩에 의해 형성되는 기판들은 기판 표면에 걸친 상당히 더 높은 레벨의 기계적 응력 및 더 높은 레벨의 두께 변동을 겪는다. 이온성 클리빙은 백그라인딩보다 더 적은 프로세스 단계들을 가지고 수행될 수 있으며, 이는 프로세스를 단순화하고 요구되는 핸들링의 양을 감소시킨다. 본 개시에 따른 3DIC 구조체들의 층들은 조밀한 고 대역폭의 수직 및 측방 금속 연결들을 통해 상호연결될 수 있고, 이는 인터포저 및 솔더 범프 구조체들에 대한 필요성을 대체할 수 있으며, 이는 제조하기에 보다 더 효율적인 더 작고, 더 타이트하게 집적된, 더 높은 속도의 디바이스들을 야기한다.
이상이 특정한 실시예들의 완전한 설명이지만, 다양한 수정예들, 대안적인 구성들 및 균등물들이 사용될 수 있다. 따라서, 이상의 설명 및 예시들은 본 개시의 범위를 제한하는 것으로서 취해지지 않아야만 한다.

Claims (60)

  1. 3차원 집적 회로(three-dimensional integrated circuit; 3DIC)를 형성하기 위한 방법으로서,
    복수의 유전체 및 전도성 구조체들을 포함하는 회로 층을 갖는 제 1 기판을 제공하는 단계;
    클리빙(cleave) 평면을 형성하기 위하여 상기 회로 층을 통해 상기 제 1 기판 내로 이온들을 주입하는 단계;
    상기 회로 층을 통해 상기 이온들을 주입하는 단계 이후에, 상기 주입된 이온들에 의해 초래된 손상을 복구하기 위하여 제 1 온도에서 제 1 시간 동안 상기 제 1 기판을 수소 가스 혼합물에 노출시키는 단계;
    배치된 상기 복수의 유전체 및 전도성 구조체들을 갖는 제 1 기판의 제 1 부분을 상기 클리빙 평면에서의 클리빙에 의해 상기 제 1 기판의 제 2 부분으로부터 분리하는 단계; 및
    상기 기판의 상기 제 1 부분을 제 2 기판에 결합하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서,
    상기 방법은,
    상기 제 1 기판의 상기 전도성 구조체들의 적어도 일 부분을 상기 제 2 기판의 전도성 구조체들에 연결하는 단계를 더 포함하는, 방법.
  3. 청구항 2에 있어서,
    상기 제 1 및 제 2 기판들은 웨이퍼 스케일 기판들인, 방법.
  4. 청구항 1에 있어서,
    상기 제 1 기판은, 상기 주입하는 단계 이후에 그리고 상기 제 1 부분을 상기 제 2 부분으로부터 분리하는 단계 이전에 450C 이상의 임의의 온도에 노출되지 않는, 방법.
  5. 청구항 1에 있어서,
    상기 수소 가스 혼합물은 적어도 1%의 수소 가스를 가지며, 상기 가스 혼합물의 나머지는 하나 이상의 비활성 가스인, 방법.
  6. 청구항 5에 있어서,
    상기 제 1 온도는 300C 내지 500C인, 방법.
  7. 청구항 6에 있어서,
    상기 제 1 시간은 적어도 30분인, 방법.
  8. 청구항 1에 있어서,
    상기 전도성 및 유전체 구조체들은 10 또는 그 이상의 K를 갖는 적어도 하나의 재료를 포함하는 고-K 유전체 구조체들을 포함하는, 방법.
  9. 청구항 1에 있어서,
    상기 이온들은 100C 미만의 온도에서 그리고 대부분의 리코일(recoil) 손상 및 클리빙 평면을 동작 트랜지스터의 공핍 층 두께보다 더 깊게 위치시키기에 충분한 양성자 에너지로 주입되는, 방법.
  10. 전도성 및 유전체 구조체들을 포함하는 회로 층을 통해 반도체 기판 내로 이온들을 주입함으로써 초래되는 손상을 복구하기 위한 방법으로서,
    상기 반도체 기판의 상기 전도성 및 유전체 구조체들을 통해 이온들을 주입하는 단계 이후에, 제 1 온도에서 제 1 시간 동안 상기 반도체 기판을 수소 가스 혼합물에 노출시키는 단계를 포함하는, 방법.
  11. 청구항 10에 있어서,
    상기 유전체 구조체들은 고-K 유전체 구조체들을 포함하는, 방법.
  12. 청구항 11에 있어서,
    상기 고-K 유전체 구조체들은, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO2), 하프늄 실리케이트(HfSiO4), 탄탈륨 산화물(TaO5), 텅스텐 산화물(WO3), 세륨 산화물(CeO2), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 스트론튬 티타네이트(SrTiO3), 란타늄 알루미네이트(LaAlO3), 니오븀 5산화물(NiO5), 지르코늄 실리케이트(ZrSiO4) 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함하는, 방법.
  13. 청구항 10에 있어서,
    상기 수소 가스 혼합물을 적어도 1%의 수소 가스를 가지며, 상기 가스 혼합물의 나머지는 하나 이상의 비활성 가스인, 방법.
  14. 청구항 13에 있어서,
    상기 수소 가스 혼합물은 형성 가스(forming gas)인, 방법.
  15. 청구항 10에 있어서,
    상기 제 1 시간은 적어도 30분인, 방법.
  16. 청구항 15에 있어서,
    상기 제 1 온도는 300C 내지 500C인, 방법.
  17. 청구항 10에 있어서,
    상기 제 1 온도는 350C 내지 450C인, 방법.
  18. 청구항 10에 있어서,
    상기 제 1 시간은 30분 내지 5시간이며, 상기 제 1 온도는 350C 내지 450C인, 방법.
  19. 청구항 10에 있어서,
    상기 유전체 구조체들은 20 이상의 K를 갖는 적어도 하나의 유전체 재료를 포함하며, 상기 제 1 온도는 300C 내지 500C이고, 상기 수소 가스 혼합물은 적어도 1%의 수소를 포함하며, 상기 온도는 적어도 30분인, 방법.
  20. 청구항 10에 있어서,
    상기 주입된 이온들은 상기 회로 층 아래에 클리빙 평면을 형성하는, 방법.
  21. 방법으로서,
    제 1 기판 내에 클리빙 평면을 획정(define)하기 위하여 유전체 및 전도성 구조체들을 통해 이온들을 주입하는 단계;
    유전체 및 전도성 구조체들을 포함하는 클리빙된 층을 획득하기 위하여 상기 클리빙 평면에서 상기 제 1 기판을 클리빙하는 단계;
    적어도 하나의 다이(die)를 상기 제 1 기판에 결합하는 단계로서, 상기 적어도 하나의 다이는 상기 제 1 기판의 폭보다 더 작은 폭을 갖는, 단계;
    상기 적어도 하나의 다이 위에 평탄화 재료를 증착하는 단계;
    상기 적어도 하나의 다이 위에 평탄화된 상부 표면을 형성하기 위해 상기 평탄화 재료를 평탄화하는 단계; 및
    상기 평탄화된 상부 표면 상에 제 3 기판을 적층하는 단계를 포함하는, 방법.
  22. 청구항 21에 있어서,
    상기 이온들은 섭씨 100 도 이하의 온도에서 주입되는, 방법.
  23. 청구항 21에 있어서,
    상기 이온들은 실온에서 주입되는, 방법.
  24. 청구항 21에 있어서,
    상기 기판으로부터 클리빙된 재료의 총 두께 편차(total thickness variation; TTV)는 4% 이하인, 방법.
  25. 청구항 21에 있어서,
    상기 기판으로부터 클리빙된 재료의 총 두께 편차(total thickness variation; TTV)는 2% 이하인, 방법.
  26. 청구항 21에 있어서,
    상기 기판으로부터 클리빙된 재료의 총 두께 편차(total thickness variation; TTV)는 1% 이하인, 방법.
  27. 청구항 21에 있어서,
    상기 제 1, 제 2, 및 제 3 기판들은 웨이퍼 스케일 기판들인, 방법.
  28. 청구항 21에 있어서,
    상기 방법은,
    상기 제 1 기판을 클리빙하는 단계 이후에, 상기 이온들에 의해 초래된 상기 유전체 및 전도성 구조체들에 대한 손상을 복구하기 위하여 상기 제 1 기판을 어닐링(anneal)하는 단계를 더 포함하는, 방법.
  29. 청구항 28에 있어서,
    상기 방법은,
    상기 적어도 하나의 다이를 상기 제 1 기판에 결합하는 단계 이후에 그리고 상기 적어도 하나의 다이 위에 상기 제 3 기판을 결합하는 단계 이전에, 상기 적어도 하나의 다이 위에 유전체 재료를 증착하는 단계를 더 포함하는, 방법.
  30. 청구항 21에 있어서,
    상기 방법은,
    상기 이온들을 주입하는 단계 이전에, 상기 제 1 기판 위에 범위 보상 층을 형성하는 단계를 더 포함하는, 방법.
  31. 청구항 28에 있어서,
    상기 제 1 기판 및 상기 제 3 기판은 웨이퍼 스케일 기판들인, 방법.
  32. 청구항 21에 있어서,
    상기 방법은,
    상기 제 1 기판을 클리빙하는 단계 이후에, 상기 제 1 기판을 제 2 기판에 결합하는 단계를 더 포함하는, 방법.
  33. 청구항 32에 있어서,
    상기 제 2 기판은 제 2 유전체 및 전도성 구조체들을 가지며, 상기 제 2 기판은 상기 제 2 유전체 및 전도성 구조체들을 통해 이온들을 주입함으로써 형성되는, 방법.
  34. 청구항 33에 있어서,
    상기 제 1, 제 2, 및 제 3 기판들은 웨이퍼들인, 방법.
  35. 청구항 21에 있어서,
    상기 적어도 하나의 다이의 디바이스는 증폭기, RF 튜너, 라디오 튜너, 발광 다이오드, 및 광 센서로부터 선택되는, 방법.
  36. 청구항 21에 있어서,
    상기 복수의 전도성 구조체들은, 게이트 유전체들에 의해 개별적인 채널 영역들로부터 분리되는 개별적인 복수의 전도성 게이트들을 갖는 복수의 트랜지스터들을 포함하는, 방법.
  37. 3차원 집적 회로를 형성하는 방법으로서,
    전도성 금속 및 유전체 재료들을 포함하는 제 1 회로 층을 갖는 제 1 반도체 기판을 제공하는 단계;
    상기 제 1 기판 내에 제 1 클리빙 평면을 생성하기 위하여 상기 제 1 회로 층의 상기 복수의 전도성 금속 및 유전체 재료들을 통해 이온들을 주입하는 단계;
    상기 제 1 클리빙 평면에서 상기 제 1 기판을 클리빙하는 단계;
    전도성 금속 및 유전체 재료들을 포함하는 제 2 회로 층을 갖는 제 2 반도체 기판을 제공하는 단계;
    상기 제 2 기판 내에 제 2 클리빙 평면을 생성하기 위하여 상기 제 2 회로 층의 상기 전도성 금속 및 유전체 재료들을 통해 이온들을 주입하는 단계;
    상기 제 2 클리빙 평면에서 상기 제 2 기판을 클리빙하는 단계;
    상기 제 1 기판을 상기 제 2 기판에 결합하는 단계;
    상기 제 2 기판 상에 적어도 하나의 다이를 적층하는 단계로서, 상기 다이는 상기 제 1 복수의 회로 구조체들의 폭보다 더 작은 폭을 갖는, 단계;
    상기 적어도 하나의 다이 위에 평탄화 재료를 증착하는 단계;
    상기 적어도 하나의 다이 위에 평탄화된 상부 표면을 형성하기 위해 상기 평탄화 재료를 평탄화하는 단계; 및
    상기 평탄화된 상부 표면 상에 제 3 기판을 적층하는 단계를 포함하는, 방법.
  38. 청구항 37에 있어서,
    상기 제 1, 제 2, 및 제 3 반도체 기판들은 웨이퍼 스케일 기판들인, 방법.
  39. 청구항 37에 있어서,
    상기 제 1 기판을 클리빙하는 단계 및 상기 제 2 기판을 클리빙하는 단계는 섭씨 100 도 이하의 온도에서 수행되는, 방법.
  40. 방법으로서,
    제 1 기판의 표면 위에 이온 범위 보상 층을 형성하는 단계;
    상기 제 1 기판 내에 클리빙 평면을 획정하기 위하여 상기 제 1 기판의 상기 이온 범위 보상 층 및 유전체 및 전도성 구조체들을 통해 이온들을 주입하는 단계;
    유전체 및 전도성 구조체들을 포함하는 클리빙된 층을 획득하기 위하여 상기 클리빙 평면에서 상기 제 1 기판을 클리빙하는 단계;
    적어도 하나의 다이를 상기 제 1 기판에 결합하는 단계로서, 상기 적어도 하나의 다이는 상기 제 1 기판의 폭보다 더 작은 폭을 갖는, 단계;
    상기 적어도 하나의 다이 위에 평탄화 재료를 증착하는 단계;
    상기 적어도 하나의 다이 위에 평탄화된 상부 표면을 형성하기 위해 상기 평탄화 재료를 평탄화하는 단계; 및
    상기 평탄화된 상부 표면 상에 제 3 기판을 적층하는 단계를 포함하는, 방법.
  41. 디바이스를 형성하는 방법으로서,
    제 1 기판을 제공하는 단계;
    상기 제 1 기판의 제 1 표면 상에 범위 보상 재료의 두께를 증착하는 단계;
    상기 제 1 기판 내로 이온들을 주입하는 단계로서, 상기 이온들은 상기 제 1 기판 내에 클리빙 프로파일을 획정하기 위해 상기 범위 보상 재료를 통해 이동하며, 상기 클리빙 프로파일은 범위 보상 재료의 상기 두께에 대응하는 적어도 하나의 윤곽을 포함하는, 단계;
    상기 흡수 재료를 제거하는 단계; 및
    상기 제 1 클리빙 프로파일에서 상기 제 1 기판을 클리빙하여 상기 적어도 하나의 윤곽을 노출시키는 단계를 포함하는, 방법.
  42. 청구항 41에 있어서,
    상기 적어도 하나의 윤곽은 냉각제 채널인, 방법.
  43. 청구항 42에 있어서,
    상기 방법은,
    상기 제 1 기판을 클리빙하는 단계 이후에, 상기 냉각제 채널의 노출된 표면을 코팅 층으로 코팅하는 단계를 더 포함하는, 방법.
  44. 청구항 43에 있어서,
    상기 코팅 재료는, 냉각제 유체와 상기 제 1 기판 재료 사이의 화학 반응을 방지하는 재료인, 방법.
  45. 청구항 43에 있어서,
    상기 코팅 층은 질화물 재료 또는 산화물 재료인, 방법.
  46. 청구항 43에 있어서,
    상기 코팅 재료의 열 전도율은 상기 제 1 기판의 열 전도율보다 더 높은, 방법.
  47. 청구항 41에 있어서,
    상기 범위 보상 재료는 포토레지스트 재료인, 방법.
  48. 청구항 41에 있어서,
    상기 제 1 기판은 섭씨 25도의 온도에서 적어도 130 W/m-K의 열 전도율을 갖는, 방법.
  49. 청구항 48에 있어서,
    상기 제 1 기판은 탄소를 포함하는, 방법.
  50. 청구항 49에 있어서,
    상기 제 1 기판은 다이아몬드 재료 또는 흑연 재료인, 방법.
  51. 청구항 41에 있어서,
    상기 방법은,
    상기 제 1 기판의 상기 클리빙된 표면을 회로 층을 갖는 제 2 기판에 결합하는 단계를 더 포함하는, 방법.
  52. 청구항 51에 있어서,
    상기 제 1 기판은 상기 제 2 기판의 표면 상에 증착된 산화물 층에 의해 상기 제 2 기판에 결합되는, 방법.
  53. 청구항 52에 있어서,
    상기 방법은,
    상기 범위 보상 층을 제거하는 단계 이후에, 상기 제 1 기판의 상기 제 1 표면 상에 결합 층을 증착하는 단계; 및
    회로 층을 포함하는 제 3 기판을 상기 제 1 기판의 상기 제 1 표면 상의 상기 결합 층에 결합하는 단계를 더 포함하는, 방법.
  54. 청구항 53에 있어서,
    상기 제 1, 제 2, 및 제 3 기판들은 웨이퍼 스케일 기판들인, 방법.
  55. 3차원 집적 회로를 형성하는 방법으로서,
    제 1 기판을 제공하는 단계;
    상기 제 1 기판의 제 1 표면 상에 범위 보상 재료의 두께를 증착하는 단계;
    상기 제 1 기판 내로 이온들을 주입하는 단계로서, 상기 이온들은 상기 제 1 기판 내에 클리빙 프로파일을 획정하기 위해 상기 범위 보상 재료를 통해 이동하며, 상기 클리빙 프로파일은 범위 보상 재료의 상기 두께에 대응하는 적어도 하나의 윤곽을 포함하는, 단계;
    상기 범위 보상 재료를 제거하는 단계;
    상기 제 1 클리빙 프로파일에서 상기 제 1 기판을 클리빙하여 상기 적어도 하나의 윤곽을 노출시키는 단계; 및
    상기 제 1 기판을 회로 층을 포함하는 제 2 기판에 결합하는 단계를 포함하는, 방법.
  56. 청구항 55에 있어서,
    상기 적어도 하나의 윤곽은 냉각제 채널인, 방법.
  57. 청구항 56에 있어서,
    상기 방법은,
    상기 제 1 기판을 상기 제 2 기판에 결합하는 단계 이전에, 상기 적어도 하나의 윤곽을 커버하는 코팅을 증착하는 단계를 더 포함하는, 방법.
  58. 청구항 57에 있어서,
    상기 코팅 층의 열 전도율은 상기 제 1 기판의 열 전도율보다 더 큰, 방법.
  59. 반도체 디바이스를 형성하는 방법으로서,
    유전체 및 전도성 구조체들을 갖는 제 1 기판을 제공하는 단계;
    상기 제 1 기판의 제 1 표면 상에 범위 보상 재료의 두께를 증착하는 단계;
    상기 제 1 기판 내로 이온들을 주입하는 단계로서, 상기 이온들은 상기 제 1 기판 내에 클리빙 프로파일을 획정하기 위해 상기 유전체 및 전도성 구조체들 및 상기 범위 보상 재료를 통해 이동하며, 상기 클리빙 프로파일은 범위 보상 재료의 상기 두께에 대응하는 적어도 하나의 윤곽을 포함하는, 단계;
    상기 범위 보상 재료를 제거하는 단계; 및
    상기 제 1 클리빙 프로파일에서 상기 제 1 기판을 클리빙하여 상기 적어도 하나의 윤곽을 노출시키는 단계를 포함하는, 방법.
  60. 청구항 59에 있어서,
    상기 방법은,
    상기 이온들을 주입하는 단계 이후에, 상기 유전체 및 전도성 구조체들에 대한 손상을 복구하기 위하여 적어도 30분 동안 섭씨 350도 내지 섭씨 500도의 온도에서 비활성 가스 및 수소 가스를 포함하는 분위기에 상기 제 1 기판을 노출시키는 단계를 더 포함하는, 방법.
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