TWM542244U

TWM542244U - 三維積體電路

Info

Publication number: TWM542244U
Application number: TW105202534U
Authority: TW
Inventors: 席爾多Ｅ馮; 麥克Ｉ古倫
Original assignee: 矽基因股份有限公司
Priority date: 2015-02-24
Filing date: 2016-02-23
Publication date: 2017-05-21

Description

三維積體電路

【相關申請案的相互參照】

本案揭露的內容欲主張下列臨時專利申請案的優惠利益，該臨時專利申請案所揭露的整體內容併入於此以作為參考：美國第62/120,265號，於2015年2月24日申請。

本創作一般係關於積體電路裝置的製造。更具體地說，本創作係提供用於堆疊及互連使用異質與不均勻層(例如完成製造的積體電路)之三維裝置的最終裝置。

舉例而言，積體電路可包含諸如記憶體裝置、處理器裝置、數位訊號處理裝置、特定應用裝置、控制器裝置、通訊裝置及其他裝置。

根據本創作，其技術一般係關於積體電路裝置的製造。具體而言，本創作係提供用於堆疊及互連使用異質與不均勻層(例如完成製造的積體電路)之三維裝置的裝置。舉例而言，積體電路可包含諸如記憶體裝置、處理器裝置、特定應用裝置、控制器裝置、通訊裝置及其他裝置。

本創作係提供具有介電結構與導電結構的第一基板。離子係植入第一基板。離子通過介電結構與導電結構以在第一基板定義劈開面。第一基板在劈開面被劈開以獲得具有介電結構與導電結構的劈開層。劈開層係形成為三維積體電路裝置的複數堆疊積體電路層的其中之一。

本創作係提供異質與不均勻層(例如完成製造的積體電路)的三維堆疊及互連。技術包含實質減少中間層分離並增加可用的中間層連接密度，使訊號帶寬及系統功能增加。

於一例子中，裝置包含具有介電結構、導電結構以及第一互連結構的第一基板。第一基板包含位在相反於第一互連結構之一側的劈開面。裝置進一步包含氧化物接合層以及包含第二互連結構接合於該第一基板且與該第一互連結構連通以形成具有複數堆疊積體電路層(堆疊IC層)之三維積體電路裝置的第二基板。第一基板係堆疊IC層中之其中一層，且第二基板係堆疊IC層中之另一層。

100‧‧‧第一基板

102‧‧‧轉換裝置互連層

104‧‧‧轉換裝置電晶體層

106‧‧‧中間層金屬連接

108‧‧‧劈開面

110‧‧‧冷卻劑流道

112‧‧‧(第一基板)「底」

200‧‧‧第二基板/下方裝置層

202‧‧‧下方裝置互連層

204‧‧‧下方裝置電晶體層

212‧‧‧(第二基板)「頂」

300‧‧‧CVD氧化物接合層

302‧‧‧接合墊

400‧‧‧轉換基板

401‧‧‧圖案化光阻層

402‧‧‧均勻圖案化光阻層

403‧‧‧金屬互連層

404‧‧‧電晶體層

406‧‧‧中間層金屬連接

410‧‧‧中間層冷卻劑流道

412‧‧‧轉換裝置「底」

414‧‧‧轉換裝置「頂」

500‧‧‧高導熱熱擴散層

P‧‧‧質子佈植

S‧‧‧H剖面

圖1為本創作的簡化剖視圖，轉換裝置的「底」係接合下層裝置的「頂」層。

圖2係於一示例繪示異質結構，包含電晶體裝置層、金屬與低介電常數材料的上方網路、用於透過額外的圖案化光阻層佈植的中間層冷卻劑通道。

圖3係顯示在適當位置結合冷卻劑通道的圖案化高熱傳層的簡化剖視圖。

圖4係顯示在三維積體電路堆疊中，轉換裝置層和下方裝置層接合的頂對頂金屬層之簡化剖視圖。

根據本創作，其技術一般係關於積體電路裝置的製造。具體而言，本創作係提供用於堆疊及互連使用異質與不均勻層(例如完成製造的積體電路)之三維裝置的裝置。舉例而言，積體電路可包含諸如記憶體裝置、處理器裝置、數位訊號處理裝置、特定應用裝置、控制器裝置、通訊裝置及其他裝置。

於一例子中，本創作係建立並延伸兩大技術領域的性能。用於形成均質層接合堆(例如目前所使用形成絕緣層覆矽(Silicon On Insulator,SOI)晶圓)的層轉換，以及通過使用複雜中介層與用於裝置間連接的金屬孔稀疏陣列以發展形成電子裝置的三維堆疊。

於一例子中，本創作係提供具有簡化接合的不同電與機電層之堆疊和互連，以及具有較目前可得的中介層/矽穿孔方法相距10倍或更小的物理尺度之互連結構，並提供大幅增加的中間裝置電連接路徑之數量，使資料轉換頻帶及三維裝置功能大幅擴展。本創作亦提供敏感裝置保護，免於與使用高能質子束線有關的紫外輻射之傷害，並提供建設冷卻劑流道的中間層網路，用以從大量啟動、運作中的三維裝置堆疊中將熱移除。本創作的進一步細節可從本說明書及以下內容得知。

實施例可相容於各種IC製造方法，包含用於製造互補式金氧半導體(complementary metal oxide semiconductor,CMOS)及隨機存取記憶體(Random Access Memory,RAM)等等。

以百萬電子伏特能量進行佈值允許通過整個裝置層(10μms) 進行較厚的佈植。故可以轉換整個CMOS裝置層，而非部分層。

特定的實施例可利用具有相對應互連深度、位置、密度之面對背堆疊與面對面堆疊接合的變化。

在一些實施例，即使是透過連接的高密度中間裝置，可使總裝置層元件變薄(不需中介層)及減少RC損失。

在不同的實施例，可經由與面積進一步減少的「禁止佈線」區連接而降低來自Cu/Si應力的應力。

圖1為本創作之一實施例的簡化剖視圖。包含形成於半導體材料(通常是矽)的電晶體的異質層以及由低介電常數電絕緣材料分開的複數密集金屬(通常是銅與用於線或孔的各種其他金屬)網路層之上方裝置層係於以氫佈植及相應劈開而成形之後與半導體晶圓分開。在質子佈植時，轉換裝置結構係被覆蓋以足夠厚度與保護性質的均勻光阻層，以保護裝置層免於受質子束線電漿中復合而產生的紫外線照射損傷。如圖1所示，轉換裝置層亦鍍有圖案化第二光阻層以調整質子束的深度以及沿著用以從大量完整三維裝置堆疊中移除熱的冷卻劑流道110網路路徑的最終劈開面108。導電結構包含在基板中的電晶體接面以及與電晶體層接觸的金屬互連網路。

當上方裝置層固定於暫時接合操作晶圓上之後，轉換裝置劈開的下表面係在劈開面108的區域進行佈植損傷的移除，並調整轉換裝置基板層的厚度。接著CVD氧化物層係沉積在下表面以提供有效接合面，且提供用於冷卻劑流道110(若有)的電絕緣鈍化面。接著蝕刻下方裝置面並填充金屬，經由基板及厚度數量級在1μm或1μm以上的沉積氧化物層以形成中間層電連接到轉換裝置互連層102。在上方轉換裝置層的中間層金屬線係以具有與沉積氧化物接合層同平面之接合面的金屬接合墊作為終點。

類似的沉積氧化物係形成於下方裝置頂面以提供有效接合。穿孔的網路係被蝕刻並被填充金屬以提供電連接到下方裝置互連層202。下方金屬線係以與下方沉積氧化面同平面的金屬接合墊作為終點。

兩組金屬接合墊係以精確接合裝置對齊並進行接合退火，完成如圖1所示之兩層堆疊(具有冷卻劑流道110)。

圖2繪示在層轉換到下方裝置層200後的圖案化光阻層401及裝置層。在圖2中，異質結構包含電晶體裝置層、提供積體電路互連的金屬與低介電常數材料的上方網路係被鍍以均勻光阻層，其中選擇阻值特性和厚度以提供敏感IC層和介面合適的保護，避免暴露於因在質子加速束線電漿下復合效應而產生紫外光(波長小於400nm)輻射。均勻光阻層的阻擋和厚度亦可被選擇以調整質子束的範圍到IC裝置電晶體及空乏層下方所需的深度。

在圖2中，第二圖案化光阻層係增加至均勻光阻層上，第二光阻層的阻擋和厚度係被選擇以區域性地調整質子佈植分佈深度而提供非平面材料濺鍍面。在光阻層移除和暫時接合至支撐層之後，當轉換裝置層接合下方裝置層200，非平面濺鍍面提供反映上方光阻層圖案的網路通道給完成的IC裝置中的冷卻劑流，以於堆疊中移除裝置運作時的熱。

雖然圖2係以吸收材作為光阻，但並非是必須的。在其它實施例，吸收材可為其它材料，包含但不限於氧化物及/或氮化物。

亦如圖1~2所示，中間層金屬孔、轉接墊、氧化物接合介面係在上方轉換裝置層接合到下方裝置層200之前增加到上方轉換裝置層的下方區。

一般而言，高性能邏輯裝置在邏輯核的高切換活動區產生熱。這些切換熱源在複雜系統單晶片及中央處理單元裝置中是熟知的設計問題。記憶體裝置中的資料保存係隨著溫度增加而普遍退化，因此邏輯與記憶體層的整合堆疊遭受這些熱問題的挑戰。當三維裝置堆疊的密度和分散性增加，熱控制變得更加重要。

雖然有利於熱接合效率，由於SiO₂相對低的熱傳導率，在接合堆疊中使用氧化層作為熱轉換層可能受到限制。使用高熱傳率、電絕緣材料做為中間層結構可從局部裝置熱源區中增加熱轉換。

因此，在某些實施例較佳可在熱產生裝置層之間增加結構高熱傳導率層，以促進熱擴散並從裝置堆疊中移除熱。具體而言，使用高能質子佈植、低熱積存層劈開與轉換接合，可促進從局部裝置結構"熱點"擴散熱，並且有效地透過使用局部冷卻劑流移除裝置熱能。

下列為幾種常見半導體及絕緣膜的熱傳導率(單位：W/m-K)

Si：130(W/m-K)

SiO₂：1.3(W/m-K)

SiC：120(W/m-K)

Ge：58(W/m-K)

GaAs：52(W/m-K)

Al₂O₃：30(W/m-K)

中間熱擴散層的厚度約等於0.5至2μm，可預期有效的熱流動。圖3顯示包含在適當位置結合冷卻劑通道的高熱傳導層的簡化剖視圖。

包含半導體、介電質及金屬材料分散層的積體電路裝置可在製造時產生實質內應力。未解決地，這些應力可能夠高而將厚度大於700微米的矽晶圓整個厚度翹曲變形成各種凹、凸、或複雜的馬鈴薯晶片形狀。這些變形可能夠大而足以在裝置製造時的微細線徑微影光學產生問題。

若將在分離的薄(例如：幾個微米)基板上的具應力裝置層以未支撐方式放置在平面表面上，晶圓尺寸組合上的應力誘發變形可對接合到平面基板表面構成挑戰。因為這些效應，薄裝置層在他們自初始基板晶圓分離之前可貼附到硬接合結構，可維持具應力層貼附的平面接合介面。

即使使用硬暫時接合支撐將具應力層形成適合接合的平面形式，在複雜接合堆疊中的未補償應力會因隨後製造步驟及裝置運作時的熱應力，導致接合失敗及IC裝置退化。

因此，實施例可在應力裝置薄轉換層的後側提供增加應力補償層以促進接合，包含改善的中間層裝置及接合墊對齊，並且補償隨後製造與裝置運作熱循環的有害效應。

後側應力補償材料可選擇對裝置層具互補熱膨脹特性且有厚度足以抵銷裝置結構內應力之變形效應的材料。

當轉換裝置層貼附至暫時接合結構時，應力補償層可藉由直接層轉換至轉換裝置層背側而形成。在某些情況，應力補償層可藉由CVD或其他方法沈積。

注意平面、應力補償、轉換層可在晶圓級接合時提供用於達成高等級接合墊對齊的所需幾何，其係用於三維積體電路製造成功的晶圓級接合的一個考量問題。

特定的實施例可利用單晶層轉換到化學或機械「弱」分離層。具體而言，可允許將高純度、單晶矽材料層貼附至暫時支撐層，其係足夠堅固以於IC或其他裝置製造方法的熱、化學及機械應力下存留，但又足夠「弱」在直接化學或機械作用下形成分離路徑。

這些弱暫時分離層的例子可包含但不限於(1)藉由熱成長、 CVD沈積或藉由直接氧氣佈植與隨後的熱處理所形成的氧化層，其可藉由選擇性蝕刻的化學反應(例如HF轟擊覆蓋SiO₂層)，在覆層下形成分離路徑；以及(2)在選擇性蝕刻或機械轟擊下易於形成分離路徑之各種形式的多晶矽或多孔形式的基板材料。直接機械轟擊的形式可包含但不限於(1)先藉由在分散楔型工具上之橫向定向力的應力輔助破裂成形；以及(2)藉由橫向定位流射入機械弱層(例如多孔基板材料區)的動力攻擊。

化學或機械弱分散層的一些形式可能缺乏有助於製造高性能半導體裝置之高純度與高品質晶矽上方層磊晶所需的高階晶矽介面。

利用高能質子佈植以沿著明確定義的劈開面形成用於機械、室溫分離的富含氫層。實施例可被用於分離與接合整個裝置結構，包含完整形成電晶體層，以及用於之後製造與裝置整合製造所適當選擇的暫時分離層之上的多層金屬互連網路。這之後可接續進行自承載基板分離。

實施例亦可被用於分離與接合形成於電、機械或光學裝置中的均勻、高純度與晶矽層，接著可進行與承載基板分離。

實施例亦可提供可用於於高敏感CMOS裝置結構之分離及層轉換堆疊的質子佈植。如前所述，實施例利用高能質子佈植以於結合厚度下方幾微米處形成富含氫劈開面，且停止光阻或CVD電介質頂層與多層金屬互連網路及電晶體層組合之功率效應。

因高劑量、高能質子束通過金屬互連與電晶體層的輻射損傷效應在可控制的層級下，可藉由在適當溫度之標準退火循環恢復。此外，當對於特定的輻射損傷效應有特別考量時，實施例可包含迴避裝置介電層中輻射損傷效應問題的執行方式。

與在高劑量、高能質子佈植至CMOS裝置層與其相關的金屬互連網路層時可能輻射損傷有關的一個問題係於各種介電層中的接合破壞效應。接合破壞效應可起因於來自高能質子束通過或是由離子-電子弛豫之紫外光輻射造成的電子阻擋事件以及在其後加速器束線中復合事件。

當高劑量、高能質子佈植係於CMOS裝置製造期間在特定時點執行，可實質避免來自質子束的輻射效應。在CMOS裝置製造之一時點可為與CMOS接面摻雜活化有關的高溫(例如大於500℃)完成之後，且在敏感閘極堆疊氧化物沉積與後續在金屬互連網路中結合中間層介電質之前。

在此CMOS製造的時點，在裝置晶圓的主要材料為在摻雜接面具有填充橫向絕緣區之多晶矽的晶矽，以及基板晶圓。在主要矽材料中，唯一實質、長期輻射損傷效應係與因質子減速的原子核阻擋組件所引起的晶格損傷有關。

對於高能質子束的晶格損傷事件可位在質子束流剖面的頂峰附近。根據實施例，頂峰可位於電晶體層CMOS接面以下幾微米處，並且用以在層分離時劈開面的定位提供氫捕獲關鍵位置。CMOS電晶體層與其有關的載子空乏層之間的幾微米分離，與在後續層分離的區域之質子誘發晶格損傷可足以避免質子晶格損傷層因有害裝置效應的風險。

在許多先進CMOS裝置中，閘極堆疊區係先以暫時膜與取代結構來定義，在完成高溫熱循環之後，取代結構會被包含高介電常數「high-k」閘極氧化物與多層金屬閘極電極的最終裝置結構所取代。在「取代閘極」製造循環後，最終閘極材料特性與中間金屬層(「low-k」)介電質限制用於最終CMOS裝置製造允許的熱循環要低於500℃。

在「取代閘極」製造之前的時點執行高劑量質子佈植可避免對最終裝置閘極與中間金屬層介電質傷害的風險，並且不暴露於500℃或更高溫的熱循環；暴露於上述熱循環中可能，在該高溫在層分離所需非熱分離完成之前以及在轉換裝置層製造完成之後，會造成自發的層分離。

根據實施例利用裝置可允許藉由堆疊次序與中間層厚度調整中間層頻帶。具體而言，三維積體電路的主要目標係提供可選的路徑以增加用於裝置之間訊號處理通訊的帶寬。

帶寬係由資料訊號頻率產生，通常以CPU時脈頻率以及外部通訊頻道數量估計。就其歷史而言，積體電路發展已聚焦於增加CPU與其他資料處理晶片週期頻率，可能造成晶片電力使用的增加。通訊通道數量已被沿著平面裝置周圍的接合墊密度所限制。

以中間層通訊線的密度來估算，三維積體電路堆疊的發展已增加垂直通道的可能數量。中間層連接之密度的方便測量係通訊接腳分散(或「節距」)的倒數平方。具體而言，輸入輸出(IO)密度=1/(接腳節距)²。

最小金屬通道或「接腳」節距，取決於各種裝置考量。一個因素是中間層金屬通道的外觀比(aspect ratio,AR)：金屬線徑與要填充通孔之長度的比值。傳統「矽穿孔」(Through Silicon Via,TSV)結構可具有外觀比約5到20。此為明顯高於用於IC裝置的高密度金屬化穿孔典型設計法則(外觀比通常小於2)。

一個影響傳統TSV結構堆積密度的裝置考量係因微米尺寸銅柱與矽裝置材料之相異熱膨脹裝置所產生的內應力。在緊鄰銅穿孔線周圍不要的局部應力可造成定義微米尺寸「禁止佈線」區的設計法則，其中活性電路元件係自鄰近銅穿孔轉接墊之處排除。這會影響電路密度、表現及效能。

因此，特定實施例可提供一個或更多個程序以局部增加中間層金屬通到密度以及鄰接裝置層之間相應的通訊帶寬。使用高能、高劑量質子佈植，通過實質完整金屬互連網路與完全形成CMOS電晶體層，用於非熱層分離且接合至三維積體電路堆疊而形成富含氫區域，提供幾微米(對於在埋藏氧化物的絕緣層覆矽之上的裝置層或具有最小載子空乏層厚度的其他裝置類型，或者會更少)的中間層分離。相對典型現有TSV與中介層堆疊的幾十微米，此實施例允許實質較少的中間層分離。實施例所提供的較薄的中間裝置矽層與移除中介層及相關黏著層允許製造更短更薄的中間層金屬訊號連接，且大幅減少現有幾微米厚之銅TSV通道因熱應力產生的「死區」效應。

當需要高中間層帶寬時(例如自CMOS影像感測器層與訊號處理裝置之連接)，一些實施例可利用各種層轉換技術將轉換裝置之金屬互連網路的頂層對齊及接合至三維積體電路堆疊中下方裝置層的金屬網路的頂層的中間層連接通道。

藉由此特定程序，中間層通訊通道密度可預期與兩裝置層(具接腳節距幾個微米或更少的數量級)中的頂層金屬層內的接腳密度相似。此種「頂對頂」層接合產生較現有2.5D或3D晶片堆疊技術高100到1000倍的中間層連接密度，且相應增加帶寬。

圖4係顯示在三維積體電路堆疊中，轉換裝置層和下方裝置層200接合的頂對頂金屬層之簡化剖視圖。此方法可提供中間層金屬連接106通道密度，且相應增加帶寬，相似於CMOS裝置之頂金屬層的通孔密度。

根據實施例，三維積體電路結構的特定例子，其特徵可為IO密度(單位：pins/cm²)大約在1.0E+06至1.0E+08，且接腳節距範圍(單位：nm)大約在1.0E+02至1.0E+04。於一實施例，對於TSV深度為1μm，外觀比(深度：最小寬度或直徑)可為10至1，且矽穿孔的直徑大約在0.1至1μm。

如上所述，根據實施例，質子佈植形成三維積體電路結構，可進行於1MeV的能量，包含能量大約在300keV至5MeV，500keV至3MeV，700keV至2MeV，或800keV至1MeV。

需注意的是，在如此高能範圍，用於絕緣層覆矽晶圓製造的層轉換的特點為，氫離子的佈植特性可能有40keV之間的能量變化。初級描述係為可反應離散度(<△X>)的質子束流剖面「半寬」對「投影範圍」束流剖面(<X>)的深度的比值。

比較<△X>/<X>的例子如下：質子佈植能量40keV：<△X>/<X>=0.1960.2

質子佈植能量1MeV：<△X>/<X>=0.0480.05

因此，1MeV質子束流剖面約比40keV束流剖面尖銳4倍。

雖然以上為特定實施例的完整描述，可提出各種修改、變型及相等性的安排。因此，並非以上述說明與描述內容對隨附的申請專利範圍所定義之本創作的範疇加以限制。