KR101194884B1 - 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 소자의 형성방법은 반도체 기판 상에 절연막 및 제1 폴리 실리콘막을 적층하는 단계, 플라즈마 방식으로 상기 제1 폴리 실리콘막의 표면에 인접한 상기 제1 폴리 실리콘막의 내부에 질소가 산포된 영역을 형성하는 단계, 및 상기 질소가 산포된 영역을 포함하는 상기 제1 폴리 실리콘막 상에 도프트 제2 폴리 실리콘막을 증착하는 단계를 포함한다.

Description

반도체 소자 및 그 형성방법{Semiconductor device and method of forming the same}
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로 특히, 폴리 실리콘막에 주입된 불순물의 농도를 증가시키더라도 폴리 실리콘막 하부의 절연막으로 불순물이 쌓이는 문제를 개선할 수 있는 반도체 소자 및 그 형성방법에 관한 것이다.
일반적으로 반도체 소자의 게이트 패턴으로서 폴리 실리콘막이 주로 이용된다. 예를 들어, 반도체 소자 중 고집적화에 유리한 구조를 가진 낸드 플래시 메모리 소자의 경우, 폴리 실리콘막을 이용하여 전자가 주입되거나 방출되는 플로팅 게이트를 형성할 수 있다. 플로팅 게이트와 같은 게이트 패턴은 반도체 기판 상에 형성된 게이트 절연막의 상부에 형성된다. 또한, 게이트 패턴으로 이용되는 폴리 실리콘막에는 게이트 패턴의 낮은 저항값 구현을 위해 불순물이 주입된다.
한편, 반도체 소자의 고집적화로 인하여 게이트 패턴의 면적이 줄어들면서 폴리 실리콘막 내에 주입된 불순물의 양이 상대적으로 부족하여 폴리 디플리션(poly depletion) 현상이 발생한다. 이에 따라, 폴리 디플리션을 개선하기 위해 폴리 실리콘막 내에 불순물을 추가로 주입하여 폴리 실리콘막 내에 주입된 불순물의 농도를 높이고 있다. 그러나 이 경우, 폴리 실리콘막 내에 높은 농도로 주입된 불순물이 확산됨에 따라 폴리 실리콘막 하부의 절연막에 쌓이게 되어 반도체 소자의 신뢰성을 저하시키므로 문제가 된다.
본 발명은 폴리 실리콘막에 주입되는 불순물의 농도를 증가시키더라도 폴리 실리콘막 하부의 절연막으로 불순물이 쌓이는 문제를 개선할 수 있는 반도체 소자 및 그 형성방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 형성방법은 반도체 기판 상에 절연막 및 제1 폴리 실리콘막을 적층하는 단계, 플라즈마 방식으로 상기 제1 폴리 실리콘막의 표면에 인접한 상기 제1 폴리 실리콘막의 내부에 질소가 산포된 영역을 형성하는 단계, 및 상기 질소가 산포된 영역을 포함하는 상기 제1 폴리 실리콘막 상에 도프트 제2 폴리 실리콘막을 증착하는 단계를 포함한다.
상기 질소가 산포된 영역을 형성하는 단계는 상기 질소가 산포된 영역이 상기 도프트 제2 폴리 실리콘막 내부의 불순물이 상기 절연막쪽으로 확산되는 것을 방지하고, 상기 제1 폴리 실리콘막에 질화막이 형성되지 않도록 실시한다. 상기 질소가 산포된 영역을 형성하는 단계는 3초 내지 10초의 시간 동안 실시되는 것이 바람직하다.
상기 도프트 제2 폴리 실리콘막을 증착하는 단계 이 후, 상기 도프트 제2 폴리 실리콘막, 상기 제1 폴리 실리콘막, 및 상기 절연막의 일부를 제거하여 상기 반도체 기판을 노출시키는 단계, 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 및 상기 트렌치에 소자 분리막을 형성하는 단계를 더 포함한다.
상기 소자 분리막을 형성한 후, 상기 도프트 제2 폴리 실리콘막에 불순물을 추가 주입하는 단계를 더 실시할 수 있다.
상기 불순물을 추가 주입한 후, 상기 도프트 제2 폴리 실리콘막 내에서의 상기 불순물의 확산 및 활성화를 위해서 RTP(Rapid Thermal Process)공정을 더 실시할 수 있다.
상기 도프트 제2 폴리 실리콘막은 불순물 가스 및 실리콘 소스 가스를 이용하여 증착할 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 반도체 기판 상에 형성된 절연막, 상기 절연막 상에 형성된 제1 폴리 실리콘막, 상기 제1 폴리 실리콘막의 표면에 인접한 상기 제1 폴리 실리콘막의 내부에 존재하는 질소 산포 영역, 및 상기 질소 산포 영역을 포함하는 상기 제1 폴리 실리콘막 상에 형성된 도프트 제2 폴리 실리콘막을 포함한다.
상기 질소 산포 영역에서는 이온 상태 및 원자 상태의 질소가 불연속적으로 산포하는 것이 바람직하다.
상기 제1 폴리 실리콘막의 그레인은 상기 도프트 제2 폴리 실리콘막의 그레인보다 작은 것이 바람직하다.
상기 도프트 제2 폴리 실리콘막에는 3가 또는 5가의 불순물 원자가 주입될 수 있다.
상기 제1 폴리 실리콘막 및 상기 도프트 제2 폴리 실리콘막은 낸드 플래시 메모리 소자의 플로팅 게이트로 이용될 수 있다.
상기 제1 폴리 실리콘막에는 상기 도프트 제2 폴리 실리콘막에 비해 낮은 농도의 불순물이 주입되는 것이 바람직하다.
본 발명은 플라즈마 방식으로 제1 폴리 실리콘막의 표면에 인접한 제1 폴리 실리콘막의 내부에 질소가 산포하는 영역을 형성한 후, 질소가 산포하는 영역을 포함하는 제1 폴리 실리콘막의 상부에 고농도의 불순물이 주입된 제2 폴리 실리콘막을 형성한다. 제1 폴리 실리콘막 내부에서 질소가 산포하는 영역은 제2 폴리 실리콘막 내부의 불순물이 제1 폴리 실리콘막 하부에 형성된 절연막으로 확산되는 것을 방지할 수 있다. 이에 따라, 본 발명은 제2 폴리 실리콘막 내부에 주입된 불순물 양을 증가시키더라도 제1 폴리 실리콘막 하부의 절연막에서 불순물이 쌓이는 현상을 방지할 수 있다.
도 1a 내지 도 1d는 본 발명의 제1 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들.
도 2a 내지 도 2c는 본 발명의 제2 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1d는 본 발명의 제1 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다. 특히, 도 1a 내지 도 1d는 낸드 플래시 메모리 소자의 플로팅 게이트 형성방법 일부를 설명하기 위한 단면도들이다.
도 1a를 참조하면, 먼저 소자 분리 영역 및 활성 영역을 포함하는 반도체 기판(101) 상에 절연막(103) 및 제1 폴리 실리콘막(105)을 형성한다.
절연막(103)은 반도체 기판(101) 상에 형성될 플로팅 게이트와 같은 게이트 패턴과 반도체 기판(101) 사이를 절연시키기 위한 것이다. 특히 절연막(103)은 낸드 플래시 메모리 소자의 전하를 저장하거나 방출하는 플로팅 게이트 하부에서 전자가 통과하는 터널 절연막으로서 이용된다. 이러한 절연막(103)은 산화막을 증착하여 형성하거나, 반도체 기판(101)을 산화시켜 형성할 수 있으며, 실리콘 산화막(SiO2)으로 형성할 수 있다.
제1 폴리 실리콘막(105)은 플로팅 게이트와 같은 게이트 패턴용으로 이용되는 도전막으로서, 게이트 패턴의 하부를 구성하는 도전막일 수 있다. 이러한 제1 폴리 실리콘막(105)은 절연막(103)과 접하는 도전막이므로 나노 스케일의 제1 그레인으로 이루어지는 것이 바람직하다. 즉, 제1 그레인은 후속에서 형성될 도프트 제2 폴리 실리콘막의 제2 그레인보다 작게 형성되는 것이 바람직하다. 이는 단위 면적당 제1 폴리 실리콘막(105)의 제1 그레인의 경계가 균일화될 수 있도록 하여 제1 폴리 실리콘막(105)의 패터닝 후 반도체 소자의 셀 별 특성을 균일화될 수 있도록 하기 위함이다. 제1 폴리 실리콘막(105)에는 후속에서 형성될 도프트 제2 폴리 실리콘막보다 낮은 농도로 불순물이 주입될 수 있다. 제1 폴리 실리콘막(105)에 불순물이 존재하므로 제1 폴리 실리콘막(105)이 도전성을 가질 수 있어서 제1 폴리 실리콘막(105)을 플로팅 게이트로서 이용할 수 있다. 또한, 제1 폴리 실리콘막(105) 내부에 포함된 불순물의 농도는 절연막(103) 쪽으로 불순물이 확산되어 절연막(103)의 특성이 저하시키지 않을 정도로 낮은 농도이다. 그리고, 저농도의 불술물을 포함하는 제1 폴리 실리콘막(105)은 후속 공정에서 형성될 도프트 제2 폴리 실리콘막으로부터의 불순물이 절연막(105) 쪽으로 확산되는 현상을 일부 개선할 수 있다.
도 1b를 참조하면, 플라즈마 방식으로 제1 폴리 실리콘막(105)의 표면에 인접한 제1 폴리 실리콘막(105)의 내부에 질소가 산포된 영역을 형성한다. 플라즈마 방식을 이용하여 질소가 산포된 영역을 형성하는 공정은 제1 폴리 실리콘막(105)에 질화막이 형성되는 것을 방지하기 위해 10초 이하로 실시되는 것이 바람직하다. 제1 폴리 실리콘막(105)에 질화막이 형성되면, 제1 폴리 실리콘막(105)과 후속에서 형성될 도프트 제2 폴리 실리콘막을 플로팅 게이트로 이용하기 어려울 수 있다. 또한, 질화막이 형성되면 제1 폴리 실리콘막(105)과 후속에서 형성될 도프트 제2 폴리 실리콘막을 식각하여 패턴을 형성함에 있어서 식각 공정이 원활하게 진행되지 못하여 원하는 프로파일의 패턴이 형성되지 않을 수 있다. 따라서, 플라즈마 방식을 이용하여 질소가 산포된 영역을 형성하는 공정은 질화막이 형성되는 것을 방지하기 위해 10초 이하로 실시되는 것이 바람직하다.
또한 플라즈마 방식을 이용하여 질소가 산포된 영역을 형성하는 공정은 질소에 의한 오염으로 셀 특성이 열화되는 것을 최소화할 수 있으며, 후속에서 형성될 도프트 제2 폴리 실리콘막 내부의 불순물이 제1 폴리 실리콘막(105) 쪽으로 확산되는 것을 방지하기 위해 3초 이상으로 실시되는 것이 바람직하다.
3초 내지 10초로 실시되는 플라즈마 방식을 이용하여 질소가 산포된 영역을 형성하면 질소는 이온 상태로 산포하여 SiNx를 형성하거나, 실리콘(Si)과 결합하지 않고 원자 상태로 산포한다. 이러한 SiNx 및 원자 상태의 질소는 특성한 물리적 두께를 가지지 않으며 연속된 상태로 배치되지 않고 산포한다.
도 1c를 참조하면, 질소가 산포된 영역을 포함하는 제1 폴리 실리콘막(105) 상부에 불순물(111)이 주입된 도프트 제2 폴리 실리콘막(109)을 형성한다. 도프트 제2 폴리 실리콘막(109)은 제1 폴리 실리콘막(105)과 함께 플로팅 게이트와 같은 게이트 패턴용으로 이용되는 도전막으로서, 제1 그레인보다 큰 제2 그레인으로 이루어지는 것이 바람직하다.
도프트 제2 폴리 실리콘막(109)에 주입된 불순물(111)은 인(phosphorus)과 같은 5가 원자 또는 보른(Boron)과 같은 3가 원자일 수 있다.
상기에서, 도프트 제2 폴리 실리콘막(109)은 불순물 및 실리콘 소스 가스를 이용하여 도프트 실리콘막을 증착함으로써 형성하는 것이 바람직하다. 도프트 폴리 실리콘막을 증착하는 공정에서 실리콘 소스 가스로 SiH4 또는 SiH2Cl2 가스를 이용할 수 있다. 그리고 불순물 가스는 도프트 제2 폴리 실리콘막(109)에 도핑할 불순물(111)의 종류에 따라 달라질 수 있다. 예를 들어, 불순물(111)이 인(phosphorus)인 경우, 불순물 가스로 PH3가스를 이용할 수 있다.
본 발명의 제1 실시 예에서는 도프트 제2 폴리 실리콘(109)막을 형성하기 전 실시되는 플라즈마 방식를 통해 질소가 높은 농도로 산포하는 영역을 도프트 제2 폴리 실리콘(109)막에 인접한 제1 폴리 실리콘막(105)의 내부에 형성할 수 있다. 제1 폴리 실리콘막(105)의 내부에 형성된 질소 산포 영역은 도프트 제2 폴리 실리콘막(109) 내부의 불순물(111)이 질소 산포 영역 하부의 제1 폴리 실리콘막(105) 하부쪽으로 확산되는 것을 방지하여 불순물(111)이 절연막(103)에 쌓이는 것을 방지할 수 있다. 그리고, 플라즈마 방식으로 제1 폴리 실리콘막(105)의 내부에 형성된 질소 산포 영역은 도프트 제2 폴리 실리콘(109)막과 제1 폴리 실리콘막(105)의 계면에 질화막 또는 산화막을 형성하는 경우와, N2O어닐 공정 또는 NH3 질화 공정을 실시하는 경우에 비해 셀 특성 변화를 최소화하면서, 불순물(111)의 확산을 보다 효과적으로 방지할 수 있다.
질소 산포 영역을 형성하기 전, 제1 폴리 실리콘막(105)에는 불순물이 주입된 상태이므로 질소 산포 영역에 의해 불순물이 도프트 제2 폴리 실리콘막(109)으로부터 제1 폴리 실리콘막(105)의 하부로 확산되지 않더라도 제1 폴리 실리콘막(105)이 도전성을 가져 플로팅 게이트로서 이용될 수 있다.
도 1d를 참조하면, 도프트 제2 폴리 실리콘막(109), 제1 폴리 실리콘막(105)을 패터닝하고, 반도체 기판(101)의 소자 분리 영역에 소자 분리막(115)을 형성한다.
보다 구체적으로 설명하면, 반도체 기판(101)의 소자 분리 영역 상에 형성된 절연막(103)이 노출되도록 도프트 제2 폴리 실리콘막(109) 및 제1 폴리 실리콘막(105)의 일부를 제거한다. 이로써, 소자 분리 영역에 의해 구분되는 반도체 기판(101)의 활성 영역 상에 플로팅 게이트 등과 같이 게이트 패턴으로 이용될 도전성 패턴(P1)이 형성된다.
이 후, 노출된 절연막(103)을 식각하여 반도체 기판(101)의 소자 분리 영역을 노출시키고, 노출된 반도체 기판(101)의 소자 분리 영역을 식각하여 반도체 기판(101)에 트렌치(113)를 형성한다. 도전성 패턴(P1) 및 트렌치(113)는 도프트 제2 폴리 실리콘막(109) 상에 하드 마스크 패턴(미도시)을 형성한 후 하드 마스크 패턴을 식각 마스크로 이용하여 도프트 제2 폴리 실리콘막(109), 제1 폴리 실리콘막(105), 절연막(103), 및 반도체 기판(101)을 식각함으로써 형성할 수 있다.
트렌치(113) 형성 후, 트렌치(113)를 채우기 위해 소자 분리막용 절연막을 형성한다. 이 후, 소자 분리 영역에 의해 구분되는 반도체 기판(101)의 활성 영역 상에 형성된 소자 분리막용 절연막을 제거하기 위해 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 공정 등으로 평탄화 공정을 실시한다. 예를 들어, 소자 분리막용 절연막의 평탄화 공정은 하드 마스크 패턴의 상부가 노출되는 시점까지 실시되어 반도체 기판(101)의 활성 영역 상에서 제거될 수 있다. 이어서, 식각 공정으로 소자 분리막용 절연막의 높이를 조절하여 소자 분리막(115)을 형성한다. 소자 분리막(115) 상면의 높이는 도프트 제2 폴리 실리콘막(109)의 상면보다 낮고, 절연막(103)의 상면보다 높게 형성되는 것이 바람직하다. 이는 후속 공정에서 형성될 낸드 플래시 메모리 소자의 플로팅 게이트와 컨트롤 게이트의 대면 면적을 증가시켜 커플링 비를 개선하기 위함이다. 소자 분리막(115) 형성 후, 잔여하는 하드 마스크 패턴을 제거할 수 있다.
상술한 바와 같이 본 발명의 제1 실시 예에서는 플라즈마 방식으로 제1 폴리 실리콘막(105)의 표면에 인접한 제1 폴리 실리콘막(105)의 내부에 질소 산포 영역을 형성함으로써 도프트 제2 폴리 실리콘막(109) 내부의 불순물(111)이 도프트 제2 폴리 실리콘막(109) 하부에 형성된 절연막(103)으로 확산되는 것을 방지할 수 있다. 이에 따라, 본 발명의 제1 실시 예에서는 도프트 제2 폴리 실리콘막(109) 내부의 불순물 원자의 개수를 3.0 내지 4.0E20 atoms에서 3.0 내지 7.5E20 atoms이상으로 높이더라도 도프트 제2 폴리 실리콘막(109) 하부의 절연막(103)에 불순물이 쌓이는 현상을 방지할 수 있다. 또한 본 발명의 제1 실시 예에서는 도프트 제2 폴리 실리콘막(109) 내의 불순물 농도를 원하는 만큼 높일 수 있으므로 폴리 디플리션(poly depletion) 현상을 개선할 수 있다.
이와 더불어 본 발명의 제1 실시 예에서는 도프트 제2 폴리 실리콘막(109)을 증착할 때, 도프트 제2 폴리 실리콘막(109) 형성 시 필요한 만큼 불순물(111)을 주입하여 도프트 제2 폴리 실리콘막(109) 내부의 불순물(111)을 타겟으로 하는 농도로 형성함으로써 후속 공정에서 추가로 이온 임플란테이션(ion implantation) 공정을 실시하지 않을 수 있다.
이온 임플란테이션 공정을 실시하지 않을 경우, 하기와 같은 효과가 있다. 먼저, 이온 임플란테이션의 영향으로 인해 폴리 실리콘막이 비정질화되어 손실되는 문제를 개선할 수 있으므로 폴리 실리콘막의 손실로 인한 패턴 프로 파일의 변형을 개선할 수 있다. 그리고, 이온 임플란테이션 공정 이후 불순물의 확산을 위해 실시되어야 하는 RTP(Rapid Thermal Process)를 삭제할 수 있으므로 반도체 소자의 제조 시간을 단축할 수 있다. 또한, 이온 임플란테이션 공정 시 실리콘 내 격자 사이의 공간을 통해 이온이 원하는 타겟 깊이가 아닌 더욱 깊은 깊이로 주입되는 문제를 개선할 수 있다. 이와 더불어, 도전 패턴(P1) 형성 후 불순물(111)을 추가로 주입하지 않아도 되므로 이온 주입 에너지로 인한 영향으로 도전 패턴(P1)의 기울어짐 등과 같은 도전 패턴(P1)의 프로파일이 변형되는 현상을 방지할 수 있다.
도전 패턴(P1)을 형성한 후에는 공지의 후속 공정을 실시한다. 예를 들어, 도전 패턴(P1) 및 소자 분리막(115)의 표면에 산화막/질화막/산화막을 적층하여 유전체막을 형성한 후, 유전체막의 상부에 컨트롤 게이트용 도전막을 형성할 수 있다. 이 후, 컨트롤 게이트용 도전막, 유전체막, 도전 패턴(P1)을 패터닝하여 낸드 플래시 메모리 소자의 적층형 게이트 패턴을 형성한다. 이어서, 적층형 게이트 패턴을 마스크로 게이트 패턴 양측의 반도체 기판(101)에 불순물을 주입하여 낸드 플래시 메모리 소자의 접합 영역을 형성한 후 접합 영역에 형성된 불순물의 확산 및 활성화를 위한 어닐링 공정 등을 실시한다.
도 2a 내지 도 2c는 본 발명의 제2 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다. 특히, 도 2a 내지 도 2c는 낸드 플래시 메모리 소자의 플로팅 게이트 형성방법 일부를 설명하기 위한 단면도들이다.
도 2a를 참조하면, 먼저 소자 분리 영역 및 활성 영역을 포함하는 반도체 기판(201) 상에 절연막(203) 및 제1 폴리 실리콘막(205)을 형성한다.
절연막(203) 및 제1 폴리 실리콘막(205)은 제1 실시 예에서와 동일한 용도로 이용될 수 있으며, 제1 실시 예에서와 동일한 방법으로 형성될 수 있다. 또한 제1 폴리 실리콘막(205)은 제1 실시 예에서 상술한 바와 같이 반도체 소자의 셀 별 특성을 균일화하기 위해 후속에서 형성되는 도프트 제2 폴리 실리콘막의 제2 그레인보다 작은 제1 그레인으로 이루어질 수 있다.
이 후, 도 2b에 도시된 바와 같이 플라즈마 방식으로 제1 폴리 실리콘막(205)의 표면에 인접한 제1 폴리 실리콘막(205)의 내부에 질소가 산포된 영역을 형성한다. 플라즈마 방식을 이용하여 질소가 산포된 영역을 형성하는 공정은 제1 실시 예에서 상술한 바와 동일한 이유로 3초 내지 10초로 제한되는 것이 바람직하다.
질소가 산포된 영역을 포함한 제1 폴리 실리콘막(207) 상부에 제1 실시 예에서 상술한 바와 같이 불순물(211)을 포함하는 도프트 제2 폴리 실리콘막(209a)을 형성한다. 이 때, 도프트 제2 폴리 실리콘막(209a) 내부의 불순물(211)은 제1 농도로 분포할 수 있다. 예를 들어, 도프트 제2 폴리 실리콘막(209a) 내부의 불순물(211) 원자의 개수는 3.0 내지 4.0E20 atoms 일 수 있다. 이러한 도프트 제2 폴리 실리콘막(209a)은 제1 폴리 실리콘막(205)과 함께 플로팅 게이트와 같은 게이트 패턴용으로 이용되는 도전막으로서, 제1 그레인보다 큰 제2 그레인으로 이루어지는 것이 바람직하다.
도 2c를 참조하면, 도프트 제2 폴리 실리콘막, 및 제1 폴리 실리콘막(205)을 패터닝하고, 반도체 기판(201)의 소자 분리 영역에 소자 분리막(215)을 형성한다. 보다 구체적으로 설명하면, 반도체 기판(201)의 소자 분리 영역 상에 형성된 절연막(203)이 노출되도록 도프트 제2 폴리 실리콘막, 및 제1 폴리 실리콘막(205)의 일부를 제거한다. 이로써, 소자 분리 영역에 의해 구분되는 반도체 기판(201)의 활성 영역 상에 플로팅 게이트 등과 같이 게이트 패턴으로 이용될 도전성 패턴(P2)이 형성된다.
이 후, 노출된 절연막(203)을 식각하여 반도체 기판(201)을 노출시키고, 노출된 반도체 기판(201)을 식각하여 반도체 기판(201)의 소자 분리 영역에 트렌치(213)를 형성한다. 도전성 패턴(P2) 및 트렌치(213)는 본 발명의 제1 실시 예에서 상술한 바와 동일한 방법으로 형성될 수 있다. 소자 분리막(215) 또한, 본 발명의 제1 실시 예에서 상술한 바와 동일한 방법으로 형성할 수 있다.
단, 본 발명의 제2 실시 예에서는 도전성 패턴(P2) 및 소자 분리막(215) 형성 후, 게이트 패턴의 낮은 저항값 구현을 위해 도전성 패턴(P2)을 타겟으로 불순물(211)을 주입한다. 이 때, 불순물(211)은 도프트 제2 폴리 실리콘막에 제한되어 주입되는 것이 바람직하다. 이와 같이 도프트 제2 폴리 실리콘막에 불순물(211)이 추가로 주입됨에 따라 제1 농도보다 높은 제2 농도로 불순물(211)을 포함하는 도프트 제2 폴리 실리콘막(209b)을 형성할 수 있다. 예를 들어, 도프트 제2 폴리 실리콘막(209b)내부의 불순물(211) 원자의 개수는 3.0 내지 7.5E20 atoms일 수 있다.
이로써 도전성 패턴(P2)은 제1 폴리 실리콘막(205), 및 도프트 폴리 실리콘막(209b)이 적층된 구조로 형성된다.
불순물(211)은 인(phosphorus)과 같은 5가 원자이거나, 보른(Boron)과 같은 3가 원자일 수 있다.
불순물(211)은 이온 임플란테이션 또는 플라즈마 이온 도핑 방법에 의해 도전성 패턴(P2)에 주입될 수 있다. 이온 임플란테이션 방법은 이온화된 불순물을 특정한 에너지로 가속시켜 타겟에 불순물을 주입하는 것이다. 플라즈마 이온 도핑 방법은 원자들을 플라즈마 상태로 이온화하여 도핑하는 것이다.
상기에서 추가로 주입된 불순물(211)은 별도로 실시되는 RTP(Rapid Thermal Process), 또는 후속 공정에서 발생하는 열에 의해 확산되거나 활성화될 수 있다.
불순물(211)을 포함하는 도전성 패턴(P2)을 형성한 후, 본 발명의 제1 실시 예에서와 같이 공지된 후속 공정을 실시한다.
상술한 바와 같이 본 발명의 제2 실시 예에서는 도프트 폴리 실리콘막(209b) 형성 전 그 하부의 제1 폴리 실리콘막(205) 내부에 플라즈마 방식을 이용하여 질소가 산포된 영역을 형성함으로써 도프트 폴리 실리콘막(209b) 내 불순물(211)이 절연막(203)으로 확산되는 것을 방지할 수 있다. 이에 따라, 본 발명의 제2 실시 예에서는 불순물(211)의 원자 개수를 3.0 내지 4.0E20 atoms에서 3.0 내지 7.5E20 atoms이상으로 높이더라도 절연막(203)에서 불순물이 쌓이는 현상을 방지할 수 있다. 또한 본 발명의 제2 실시 예에서는 도프트 폴리 실리콘막(209b) 내의 불순물(211)의 농도를 원하는 만큼 높일 수 있으므로 폴리 디플리션(poly depletion) 현상을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101, 201 : 반도체 기판 103, 203: 절연막
105, 205: 제1 폴리실리콘막
109, 209a, 209b: 도프트 폴리실리콘막 P1, P2: 도전성 패턴
111, 211: 불순물 113, 213: 트렌치
115, 215: 소자 분리막

Claims (18)

  1. 반도체 기판 상에 절연막 및 제1 폴리 실리콘막을 적층하는 단계;
    플라즈마 방식으로 상기 제1 폴리 실리콘막의 표면에 인접한 상기 제1 폴리 실리콘막의 내부에 이온 상태 및 원자 상태의 질소가 불연속적으로 산포하는 질소가 산포된 영역을 형성하는 단계; 및
    상기 질소가 산포된 영역을 포함하는 상기 제1 폴리 실리콘막 상에 도프트 제2 폴리 실리콘막을 증착하는 단계를 포함하는 반도체 소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 질소가 산포된 영역을 형성하는 단계는
    상기 질소가 산포된 영역이 상기 도프트 제2 폴리 실리콘막 내부의 불순물이 상기 절연막쪽으로 확산되는 것을 방지하고, 상기 제1 폴리 실리콘막에 질화막이 형성되지 않도록 실시하는 반도체 소자의 형성방법.
  3. 제 2 항에 있어서,
    상기 질소가 산포된 영역을 형성하는 단계는 3초 내지 10초의 시간 동안 실시되는 반도체 소자의 형성방법.
  4. 제 1 항에 있어서,
    상기 도프트 제2 폴리 실리콘막을 증착하는 단계 이 후,
    상기 도프트 제2 폴리 실리콘막, 상기 제1 폴리 실리콘막, 및 상기 절연막의 일부를 제거하여 상기 반도체 기판을 노출시키는 단계;
    노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치에 소자 분리막을 형성하는 단계를 더 포함하는 반도체 소자의 형성방법.
  5. 제 4 항에 있어서,
    상기 소자 분리막을 형성한 후, 상기 도프트 제2 폴리 실리콘막에 불순물을 추가 주입하는 단계를 더 실시하는 반도체 소자의 형성방법.
  6. 제 5 항에 있어서,
    상기 불순물을 추가 주입한 후,
    상기 도프트 제2 폴리 실리콘막 내에서의 상기 불순물의 확산 및 활성화를 위해서 RTP(Rapid Thermal Process)공정을 더 실시하는 반도체 소자의 형성방법.
  7. 제 1 항에 있어서,
    상기 도프트 제2 폴리 실리콘막은
    불순물 가스 및 실리콘 소스 가스를 이용하여 증착하는 반도체 소자의 형성방법.
  8. 제 1 항에 있어서,
    상기 제1 폴리 실리콘막의 그레인은 상기 도프트 제2 폴리 실리콘막의 그레인보다 작은 반도체 소자의 형성방법.
  9. 제 1 항에 있어서,
    상기 도프트 제2 폴리 실리콘막에는 3가 또는 5가의 불순물 원자가 주입된 반도체 소자의 형성방법.
  10. 제 1 항에 있어서,
    상기 제1 폴리 실리콘막 및 상기 도프트 제2 폴리 실리콘막은 낸드 플래시 메모리 소자의 플로팅 게이트로 이용되는 반도체 소자의 형성방법.
  11. 제 1 항에 있어서,
    상기 제1 폴리 실리콘막에는 상기 도프트 제2 폴리 실리콘막에 비해 낮은 농도의 불순물이 주입된 반도체 소자의 형성방법.
  12. 반도체 기판 상에 형성된 절연막;
    상기 절연막 상에 형성된 제1 폴리 실리콘막, 상기 제1 폴리 실리콘막의 표면에 인접한 상기 제1 폴리 실리콘막의 내부에 존재하는 질소 산포 영역, 및 상기 질소 산포 영역을 포함하는 상기 제1 폴리 실리콘막 상에 형성된 도프트 제2 폴리 실리콘막의 적층 구조로 형성된 플로팅 게이트;
    상기 플로팅 게이트 상부에 형성된 유전체막; 및
    상기 유전체막 상부에 형성된 컨트롤 게이트를 포함하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 질소 산포 영역에서는
    이온 상태 및 원자 상태의 질소가 불연속적으로 산포하는 반도체 소자.
  14. 제 12 항에 있어서,
    상기 제1 폴리 실리콘막의 그레인은 상기 도프트 제2 폴리 실리콘막의 그레인보다 작은 반도체 소자.
  15. 제 12 항에 있어서,
    상기 도프트 제2 폴리 실리콘막에는 3가 또는 5가의 불순물 원자가 주입된 반도체 소자.
  16. 삭제
  17. 제 12 항에 있어서,
    상기 제1 폴리 실리콘막에는 상기 도프트 제2 폴리 실리콘막에 비해 낮은 농도의 불순물이 주입된 반도체 소자.
  18. 삭제
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