KR100798790B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 리세스 게이트 전극용 폴리실리콘막에 균일하게 이온 주입을 진행하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 리세스가 형성된 반도체 기판을 준비하는 단계; 상기 반도체 기판 상에 상기 리세스를 모두 매립하지 않는 두께로 게이트 전극용 제1폴리실리콘막을 형성하는 단계; 플라즈마도핑을 통해 상기 제1폴리실리콘막에 불순물을 도핑하는 단계; 상기 플라즈마도핑이 실시된 제1폴리실리콘막 상에 상기 리세스를 매립하는 게이트 전극용 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막에 불순물을 도핑하는 단계; 및 제2폴리실리콘막에 도핑된 불순물을 활성화시키기 위한 어닐을 진행하는 단계를 포함한다.
리세스 게이트, 폴리실리콘막, 이온 주입

Description

반도체 소자 제조 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2c는 본 발명의 일실시예에 적용하는 리세스 매립 방법을 도시한 공정 단면도,
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 소자분리막
33 : 리세스 34 : 게이트 산화막
35 : 제 1 게이트 전도막 36 : 제 2 게이트 전도막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스 게이트 전극용 폴리실리콘 도핑 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이(Channel length)도 동시에 매우 짧아지고 있다. 채널 길이가 짧아짐에 따라, 트랜지스터 구조에서는 트랜지스터의 문턱 전압(Threshold voltage)이 급격히 낮아지는 이른바 숏 채널 효과(short channel effect)가 심해지는 문제점이 있다. 이러한 문제를 해결하기 위해 실리콘 기판에 홈을 형성하여 트랜지스터를 제조함으로써 채널 길이를 길게 형성하는 이른바 리세스 게이트 트랜지스터 공정이 개발되었다.
한편, 반도체 소자가 고집적, 고속화됨에 따라 트랜지스터의 게이트 전극을 nMOSFET의 경우는 n형으로, pMOSFET의 경우는 p형으로 도핑하는 이른바 듀얼게이트전극(Dual gate electrode)이 필수적으로 요구된다. 일반적으로 듀얼 게이트 전극을 형성하기 위해서는 게이트 폴리실리콘에 nMOSFET의 경우는 n형 원소(예컨대 인(P))를, pMOSFET의 경우는 p형 원소(예컨대 붕소(B))를 각각 이온 주입하는 방식을 사용한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성한다.
도 1b에 도시된 바와 같이, 반도체 기판(11)의 소정 영역 상에 리세스 마스크(도시하지 않음)를 형성하고, 리세스 마스크를 식각 베리어로 반도체 기판(11)의 일부 두께를 식각하여 리세스(13)를 형성한다.
이어서, 리세스(13)가 형성된 반도체 기판(11)의 표면을 따라 게이트 산화막(14)을 형성한다.
도 1c에 도시된 바와 같이, 게이트 산화막(14) 상에 게이트 전도막(15)을 증착하여 리세스(13)를 매립한다. 이 때, 게이트 전도막(15)은 언도프드 폴리실리콘막이다.
도 1d에 도시된 바와 같이, 게이트 전도막(15)에 이온 주입을 실시한다. 이 때, nMOSFET의 경우는 n형 원소인 인(p)을, pMOSFET의 경우는 p형 원소인 붕소(B)를 각각 주입한다.
그러나, 상술한 종래 기술은 도 1d에서 이온 주입을 실시할 때, 게이트 전도막에 소정의 이온 주입 깊이(Rp, Project Range 점선부)로 인 또는 붕소를 이온 주입하면, 리세스(13) 내부에 매립된 게이트 전도막(15)에는 인 또는 붕소가 충분이 도달하지 못한다.
따라서, 이후 공정에서 활성화 어닐 공정(Activation annealing)을 실시해도 리세스에 매립된 게이트 전도막에는 예정된 이온 주입이 불가능해지고, 리세스 게이트로서 작용에 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 리세스 게이트 전극용 폴리실리콘막에 균일하게 이온 주입을 진행하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조 방법은 리세스가 형성된 반도체 기판을 준비하는 단계; 상기 반도체 기판 상에 상기 리세스를 모두 매립하지 않는 두께로 게이트 전극용 제1폴리실리콘막을 형성하는 단계; 플라즈마도핑을 통해 상기 제1폴리실리콘막에 불순물을 도핑하는 단계; 상기 플라즈마도핑이 실시된 제1폴리실리콘막 상에 상기 리세스를 매립하는 게이트 전극용 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막에 불순물을 도핑하는 단계; 및 제2폴리실리콘막에 도핑된 불순물을 활성화시키기 위한 어닐을 진행하는 단계를 포함한다.
이와 같이 본 발명은, 기판에 리세스를 형성하고 게이트 전극용 제 1 폴리실리콘막과 제 2 폴리실리콘막으로 리세스를 매립하되, 리세스를 모두 매립하지 않는 두께를 갖는 제 1 폴리실리콘막으로 1차 매립하고 도핑을 실시한 후 제 2 폴리실리콘막으로 리세스를 모두 매립한 후 도핑을 진행하여 도펀트가 리세스 하부까지 균일하게 도핑되는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 적용하는 리세스 매립 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)의 소정 영역에 소자분리막(22) 을 형성하고, 리세스 마스크(도시하지 않음)을 식각 베리어로 반도체 기판(21)을 일부 두께 식각하여 리세스(23)를 형성한다. 이 때, 리세스(23)는 임의의 선폭(W)을 갖도록 형성한다.
이어서, 리세스(23)가 형성된 반도체 기판(21)의 전면에 게이트 산화막(24)을 형성한다.
도 2b에 도시된 바와 같이, 게이트 산화막(24)이 형성된 전면에 리세스 선폭의 절반 미만의 두께(t)를 갖는 게이트 전도막(25) 예컨대, 폴리실리콘막을 증착한다.
한편, 폴리실리콘막은 증착 특성에 있어서, 스텝 커버리지(step coverage)가 100% 에 근접하기 때문에, 리세스 선폭의 절반 미만의 두께(t)를 갖는 게이트 전도막(25)을 증착할 경우, 리세스(23) 내에는 여전히 홈(H)이 존재한다.
반면 도 2c에 도시된 바와 같이, 게이트 산화막(24)이 형성된 전면에 리세스 선폭의 절반의 두께(t')를 갖는 게이트 전도막(25) 예컨대, 폴리실리콘막을 증착한다. 이때, 게이트 전도막(25)의 두께가 리세스 선폭의 절반의 두께를 갖게 되면 리세스(23) 내부에 홈 없이 리세스(23)를 매립할 수 있다.
따라서, 도 2a 와 도 2c에서 보는 바와 같이, 리세스(23)를 매립하기 위한 게이트 전도막(25)의 두께는 리세스 선폭의 절반(W/2)을 기준으로 미만이면 리세스 내부에 홈이 존재하고, 같거나 초과하면 리세스 내부에 홈 없이 매립할 수 있다.
도 3a 내지 도 3g는 본 발명의 일실시예에 다른 반도체 소자 제조 방법을 도 시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)의 소정 영역 상에 STI(Shallow Trench Isolation) 법으로 소자분리막(32)을 형성하여 액티브 영역과 필드 영역을 구분한다.
도 3b에 도시된 바와 같이, 반도체 기판(31)의 활성 영역 상에 리세스 마스크(도시하지 않음)를 형성하고, 이를 식각 베리어로 반도체 기판(31)의 일정 두께를 식각하여 리세스(33)를 형성한다. 한편, 이 때, 리세스(33)는 임의의 선폭(W)을 갖으며, 1000∼1800Å의 깊이로 형성한다.
계속해서, 리세스(33)가 형성된 반도체 기판(31)의 표면을 따라 게이트 산화막(34)을 형성한다. 게이트 산화막(34)의 두께는 20~100Å정도로 형성하고, 고온 열공정 또는 라디컬 산화와 같은 방법으로 실리콘산화막(SiO2)를 성장하거나 또는 증착 공정을 통한 실리콘산화막을 적용할 수 있다.
도 3c에 도시된 바와 같이, 게이트 산화막(34) 상에 제 1 게이트 전도막(35) 예컨대, 폴리실리콘막을 증착한다. 이 때, 폴리실리콘막은 언도프드 폴리실리콘막(undoped Poly Si)이다.
한편, 제 1 게이트 전도막(35)은 리세스 선폭의 절반(W/2) 미만의 두께(t1)로 증착하여 리세스(33) 내부에 홈(H)이 존재하도록 한다.
도 3d에 도시된 바와 같이, 플라즈마 도핑 방식으로 제 1 게이트 전도막(35)을 도핑한다. 이 때, 플라즈마 도핑 조건은 다음과 같다.
먼저 n+ 폴리실리콘막 도핑은 PH3 또는 AsH3 가스를 사용하여 1∼20keV의 에너지로 도즈(dose)는 1E15∼5E16/cm2의 범위를 갖도록 진행한다. 에너지 및 도즈는 폴리실리콘막의 두께에 따라 조절한다.
계속해서, p+ 폴리실리콘막 도핑은 BF3 도는 B2H6 가스를 사용하여 0.1∼10keV의 에너지로 도즈(dose)는 1E15∼5E16/cm2의 범위를 갖도록 진행한다. 에너지 및 도즈는 폴리실리콘막의 두께에 따라 조절한다.
도 3e에 도시된 바와 같이, 제 1 게이트 전도막(35) 상에 제 2 게이트 전도막(36) 예컨대 폴리실리콘막을 증착하여 리세스(33)의 홈을 매립한다.
이 때, 제 2 게이트 전도막(36)은 제 1 게이트 전도막의 증착 두께(t1)와 제 2 게이트 전도막 증착 두께(t2)의 합이 리세스 선폭의 절반(W/2)보다 크게 증착한다.
도 3f에 도시된 바와 같이, 플라즈마 도핑 방식으로 제 2 게이트 전도막(35)을 도핑한다. 이 때, 플라즈마 도핑 조건은 다음과 같다.
먼저 n+ 폴리실리콘막 도핑은 PH3 또는 AsH3 가스를 사용하여 1∼20keV의 에너지로 도즈(dose)는 1E15∼5E16/cm2의 범위를 갖도록 진행한다. 에너지 및 도즈는 폴리실리콘막의 두께에 따라 조절한다.
계속해서, p+ 폴리실리콘막 도핑은 BF3 도는 B2H6 가스를 사용하여 0.1∼ 10keV의 에너지로 도즈(dose)는 1E15∼5E16/cm2의 범위를 갖도록 진행한다. 에너지 및 도즈는 폴리실리콘막의 두께에 따라 조절한다.
또한, 도 3g에 도시된 바와 같이, 플라즈마 도핑 방식 외에도 이온 주입 방식으로 제 2 게이트 전도막(35)을 도핑할 수 있다. 이 때, 이온 주입 조건은 다음과 같다.
먼저 n+ 폴리실리콘막 도핑은, 31P 또는 75As를 사용할 수 있고, 31P 이온 주입은 5∼10keV의 에너지로 도즈(dose)는 1E15∼5E16/cm2의 범위를 갖도록 진행하고, 75As 이온 주입은 10∼20keV의 에너지로 도즈는 1E15∼51E15/cm2으로 이온 주입한다.
계속해서, p+ 폴리실리콘막 도핑은 11B 또는 49BF2를 사용할 수 있고, 11B 이온 주입은 1∼5keV의 에너지, 도즈는 1E15∼5E16cm/2으로 진행하고, 49BF2 이온 주입은 5∼25keV의 에너지로 도즈는 1E15∼5E16/cm2으로 이온 주입을 진행한다. 에너지 및 도즈는 폴리실리콘막의 두께에 따라 조절한다.
한편, 이온 주입된 도펀트를 활성화시키기 위해 활성화 어닐 공정(Activation Anneal)을 실시한다. 활성화 어닐 공정은 950∼1000℃의 온도에서 10∼60초 동안 실시한다.
도면에 도시하지 않았지만, 제 2 게이트 전도막 상에 게이트 하드마스크를 증착하고, 게이트 하드마스크 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각 베리어로 게이트 하드마스크를 식각하고, 식각된 게이트 하드마스크로 제 2, 제 1 게이트 전도막 및 게이트 산화막을 패터닝하여 리세스 게이트를 형성한다.
상술한 바와 같이, 리세스에 홈을 생기게 하는 두께로 제 1 게이트 전도막을 증착한 후 1차 도핑을 진행하고, 이어서 홈을 매립하는 두께로 제 2 게이트 전도막을 증착한 후 2차 도핑을 실시하여 리세스에 매립된 게이트 전도막 전체에 이온 주입이 균일하게 진행되어 리세스 게이트의 동작 특성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스 구조를 갖는 반도체 소자에서 리세스된 영역의 게이트 폴리실리콘을 균일하게 도핑시켜 게이트 전극의 특성을 개선하는 효과를 얻을 수 있다.

Claims (13)

  1. 리세스가 형성된 반도체 기판을 준비하는 단계;
    상기 반도체 기판 상에 상기 리세스를 모두 매립하지 않는 두께로 게이트 전극용 제1폴리실리콘막을 형성하는 단계;
    플라즈마도핑을 통해 상기 제1폴리실리콘막에 불순물을 도핑하는 단계;
    상기 플라즈마도핑이 실시된 제1폴리실리콘막 상에 상기 리세스를 매립하는 게이트 전극용 제2폴리실리콘막을 형성하는 단계;
    상기 제2폴리실리콘막에 불순물을 도핑하는 단계; 및
    상기 제1 및 제2폴리실리콘막에 도핑된 불순물을 활성화시키기 위한 어닐을 진행하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 폴리실리콘막은 상기 리세스 선폭의 절반 미만의 두께로 형성하는 반도체 소자 제조 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 플라즈마 도핑은,
    1∼20keV의 에너지와 1E15∼5E16/cm2의 도즈 범위로 PH3 또는 AsH3을 주입하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 플라즈마 도핑은,
    0.1∼10keV의 에너지로 1E15∼5E16/cm2의 도즈 범위로 BF3 또는 B2H6을 주입하는 반도체 소자 제조 방법.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 2 폴리실리콘막에 불순물을 도핑하는 단계는,
    플라즈마 도핑 또는 이온 주입으로 진행하는 반도체 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 플라즈마 도핑은 1∼20keV의 에너지와 1E15∼5E16/cm2의 도즈 범위로 PH3 또는 AsH3을 주입하는 반도체 소자 제조 방법.
  9. 제 7 항에 있어서,
    상기 플라즈마 도핑은,
    0.1∼10keV의 에너지로 1E15∼5E16/cm2의 도즈 범위로 BF3 또는 B2H6을 주입하는 반도체 소자 제조 방법.
  10. 제 7 항에 있어서,
    상기 이온 주입은,
    5∼10keV의 에너지와 1E15∼5E16/cm2의 도즈 범위로 31P을 주입하거나, 10∼20keV의 에너지와 1E15∼51E16/cm2의 범위로 75As를 주입하는 반도체 소자 제조 방법.
  11. 제 7 항에 있어서,
    상기 이온 주입은,
    1∼5keV의 에너지와 1E15∼5E16/cm2의 도즈 범위로 11B를 주입하거나, 또는 5∼25keV의 에너지와 1E15∼51E16/cm2의 도즈범위로 49BF2를 주입하는 반도체 소자 제조 방법.
  12. 제 1 항에 있어서,
    상기 어닐은,
    950∼1000℃의 온도에서 10∼60초 동안 진행하는 반도체 소자 제조 방법.
  13. 제 1 항에 있어서,
    상기 리세스는 1000Å∼1800Å의 깊이로 형성된 반도체 소자 제조 방법.
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