KR19980069833A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

SOI 구조를 가지는 반도체 장치에 있어서, 그 장치 특성이 열화 하는 것을 방지함과 동시에, 장치 특성을 더 향상 시키는 것이 가능한 반도체 장치 및 그 제조방법을 제공한다.
레지스트22b를 마스크로서 NMOS 영역NR에 질소(N)이온을 주입함으로써 채널 도우프층31내에 질소 이온이 도입되어, 레지스터, 스트라이크22c를 마스크로서 PMOS 영역PR에 질소 이온을 주입함으로써, 채널 도우프층31내에 질소 이온이 도입되어 후의 열처리에 의해 채널 도우프층31내에, 깊이 방향으로 소정의 농도 분포로 질소를 가진 구성을 얻을 수 있다.

Description

반도체 장치 및 그 제조방법
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로 특히 SOI(silicon insu1ator)구조를 한 반도체 장치 및 그 제조방법에 관한 것이다.
도 23에 SOI 구조를 한 반도체 장치의 일례로서, SOI 기판 상에 형성된 NMOS 트랜지스터24 및 PMOS 트랜지스터25의 단면도를 나타낸다.
도 23에서, 실리콘 기판1의 주면 상에는 매립 산화막2가 형성되고, 매립 산화막2의 상부에는 단결정 실리콘층(이후, SOI 층이라 칭함)3이 형성되어 있다. 그리고 SOI 층3을 기판으로서 NMOS 트랜지스터24 및 PMOS 트랜지스터25가 형성되어 있다.
NMOS 트랜지스터24는 SOI 층3의 표면 내에 독립하여 평행하게 형성된 한쌍의 소스·드레인층35b와 해당 소스·드레인층35b가 마주 보는 단연부(端緣部)에 접하여 형성된 한쌍의 저 도우프 드레인층(이후, LDD층 이라 칭함)35a를 구비하고 있다. 그리고, LDD 층35a의 상부 및 SOI 층3의 상부에는 게이트 산화막 30이 형성되고 해당 게이트 산화막30의 상부에는 게이트 전극28이 형성되어 있다. 또, 게이트 산화막30 및 게이트 전극28의 측면에는 측벽 산화막26이 형성되어 있다.
PMOS 트랜지스터25는 SOI 층3의 표면 내에 독립하여 평행하게 형성된 한쌍의 소스·드레인층36b와 해당 소스·드레인층36b가 마주 보는 단연부에 접하여 형성된 한쌍의 LDD 층36a를 구비하고 있다. 그리고, LDD 층36b의 상부 및 SOI 층3의 상부에는 게이트 산화막30이 형성되고, 해당 게이트 산화막30의 상부에는 게이트 전극28이 형성되어 있다. 또, 게이트 산화막30 및 게이트 전극28의 측면에는 측벽 산화막26이 형성되어 있다.
NMOS 트랜지스터24 및 PMOS 트랜지스터25는 SOI 층3의 표면에서 매립 산화막2에 이루도록 형성된 분리 산화막40에 의해서 전기적으로 분리되어 있다. 또, 분리 산화막40은 NMOS 트랜지스터24 및 PMOS 트랜지스터25가 다른 소자에서도 분리되도록 형성되어 있다.
또, 도 23에서, NMOS 트랜지스터24가 형성되는 SOI 층3과 분리 산화막40과의 접점부분에는 고농도 불순물 영역130이 형성되어 있다.
이상 설명한 바와 같이 SOI 기판 상에 형성된 NMOS 트랜지스터24 및 PMOS 트랜지스터25는 채널이 되는 SOI 층3이 게이트 산화막30과 매립산화막2에 끼워진 구성으로 되어있다. 따라서, 그 결정성도 벌크 실리콘 기판만큼 완전하지 못하고, 또, 도 23에서도 알수 있는 바와같이 그 두께는 얇게 형성되어 있다.
또, 이러한 SOI 층3에 대하여 NMOS 트랜지스터24 및 PMOS 트랜지스터25의 제조공정에서 채널 주입 공정과, 소스· 드레인 주입 공정에서 불순물 이온을 주입하는 것이 일반적으로 행해지고 있다. 그 결과, SOI 층3은 이온 주입에 의해 손상을 받게 되어, 결정성이 더 열화 하여 트랜지스터로서의 특성이 벌크 실리콘 기판 상에 형성된 트랜지스터 보다도 뒤떨어진다고 하는 문제가 있었다.
본 발명은 상술한 바와 같은 문제점을 해소하기 위해서 이루어진 것으로, SOI 구조를 한 반도체 장치에서, 그 장치 특성이 열화 하는 것을 방지하는 동시에, 장치 특성을 또 향상 시키는 것이 가능한 반도체 장치 및 그 제조방법을 제공한다.
본 발명에 관한 청구항1기재의 반도체 장치는 실리콘 기판 상에 매립 산화막 및 SOI 층을 차례로 적층한 SOI 기판에 형성되는 반도체 장치에서, 상기 SOI 층의 소정위치에 상기 SOI 층의 표면에서 상기 매립산화막의 표면에 걸쳐서 형성된 제 1도전형의 제 1의 반도체영역 상기 제 1의 반도체 영역을 사이에 끼우도록, 상기 SOI 층의 표면내에 선택적으로 독립하여 형성된 한쌍의 제 2도전형의 제 2의 반도체 영역과 상기 제 1의 반도체 영역의 상부에 형성된 게이트 산화막과 상기 게이트 산화막상에 형성된 게이트 전극을 구비하고, 상기 제 1의 반도체영역은 그 내부에 깊이 방향으로 소정의 농도 분포가 되도록 도입된 질소를 가지며, 상기 소정의 농도 분포가 상기 제 1의 반도체 영역과 상기 매립 산화막과의 계면 근방이 제 1의 농도로 돌출한 제 1의 피크부를 가져, 상기 제 1의 반도체 영역과 상기 게이트 산화막과의 계면 근방이 제 2의 농도로 돌출한 제 2의 피크부를 가지는 분포로 되어있다.
본 발명에 관한 청구항 2기재의 반도체 장치의 제조방법은 실리콘 기판 상에 매립산화막및 SOI 층을 차례로 적층한 SOI 기판에 형성되는 반도체 장치의 제조방법으로서, 상기 SOI 기판을 준비하는 공정(a)와, 상기 SOI 층의 소정 영역을 다른 영역에서 전기적으로 분리하여, 상기 반도체 장치를 형성하는 장치 형성 영역을 규정하는 공정(b)와, 상기 장치 형성영역에, 제 1도전형의 불순물 및 질소를 이온 주입하여, 제 1도전형의 제 1의 반도체 영역을 형성하는 공정(c)와, 상기 질소가 깊이 방향으로 소정의 농도 분포를 가지는 조건으로, 상기 제 1의 반도체 영역을 열처리하는 공정(d)와, 상기 제 1의 반도체 영역상에 게이트 산화막을 형성하는 공정(e)와 상기 게이트 산화막상에 게이트 전극을 형성하는 공정(f)와 상기 게이트 전극을 마스크로서, 상기 제 1의 반도체 영역내에 제 2도전형의 불순물 및 질소를 이온주입하여, 제 2도전형의 제 2의 반도체 영역을 형성하는 공정(g)을 구비하고 상기 소정의 농도분포가, 상기 제 1의 반도체영역과 상기 매립산화막과의 계면근방이 제 1의 농도로 돌출한 제 1의 피크부를 가져, 상기 제 1의 반도체 영역과 상기 게이트 산화막과의 계면근방이 제 2의 농도로 돌출한 제 2의 피크부를 가지는 분포로 되어있다.
도 1은 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 2는 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 3은 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 4는 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 5는 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 6은 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 7은 본 발명에 관한 실시의 형태의 반도체 장치의 제조 공정을 설명하는 단면도.
도 8은 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 9는 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 10은 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 11은 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 12는 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 13은 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 14는 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 15는 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 16은 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 17은 본 발명에 관한 실시의 형태의 반도체 장치의 제조공정을 설명하는 단면도.
도 18은 본 발명에 관한 실시의 형태의 반도체 장치의 구성을 나타내는 부분단면도.
도 19는 본 발명에 관한 실시의 형태의 반도체 장치의 수평단면 방향의 질소 농도 분포를 도시한 도면.
도 20은 본 발명에 관한 실시의 형태의 반도체 장치의 수직 단면 방향의 질소 농도분포를 도시한 도면.
도 21은 본 발명에 관한 실시의 형태의 반도체 장치의 수직 단면 방향의 질소 농도분포를 도시한 도면.
도 22는 LDD 층에 산화막을 통하지 않고서 질소 주입을 하는 공정을 나타내는 단면도.
도 23은 SOIMOS 트랜지스터의 구성을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 매립 산화막
3 : SOI층 5a,6a : LDD층
5b,6b : 소스·드레인층 8a,8b : 게이트 전극
10 : SOI기판 20 : 게이트 산화막
31 : 채널 도우프층 81 : 폴리실리콘층
＜발명의실시의형태＞
[ 1.제조공정]
본 발명에 관한 반도체 장치 및 그 제조방법의 실시의 형태로서, 우선, 도 1∼도 17을 사용하여, SOI 기판 상에 MOS 트랜지스터를 형성하는 공정을 설명한다.
도 1∼도 17은, SOI 기판 상에 NMOS 트랜지스터 및 PMOS 트랜지스터를 형성하는 공정을 차례로 나타낸 단면도이다.
우선, 도 1에 나타내는 SOI 기판10을 준비한다. SOI 기판10은 실리콘 기판1의 상부에 매립산화막2 및 단 결정 실리콘층(이후, SOI 층이라 칭함)3이 적층된 구조를 가지고 있다. 또, SOI 기판10의 제조방법은 SIMOX(separation by implanted oxygen)법과, 본딩(bonding)법등이 있지만, 어느 방법으로 형성되어도 된다.
다음에, 도 2에 나타내는 공정에서, SOI 층3의 상부에 CVD(chemical vapor deposition)법에 의해, 예를 들면 800℃정도의 온도 조건으로, 두께100∼300Å의 산화막201을 형성한다. 또, 산화막201은 열 산화법(800℃정도의 산화 조건)에 의해 형성해도 된다. 다음에, 산화막201의 상부에, 예를 들면 700℃정도의 온도 조건으로, 두께1000∼2000Å 질화막211을 형성한다.
다음에, SOI 층3의 활성 영역이 되는 부분의 상부에 질화막21이 남도록, 질화막211을 선택적으로 제거한다. 또, 질화막211의 제거에는, 예를 들면 드라이 에칭 법을 사용한다. 그리고, 도 3에 나타내는 공정에서, 후에 PMOS 트랜지스터가 형성되는 영역에서 (이후, PMOS 영역이라 칭함)PR상에, 레지스트22a를 형성하여, 해당 레지스트22a를 마스크로서, 후에 NMOS 트랜지스터가 형성되는 영역(이후, NMOS 영역이라 칭함)에, 예를 들면 붕소 이온을 20∼35 keV의 에너지로, 주입량이 3∼8×1013/cm2가 되도록, 경사 방향에서 주입하여 고농도 불순물 영역(P+)13을 형성한다. 이 때의 주입 각도는 45°정도이고, SOI 기판10을 회전시키면서 주입한다.
이와 같이, SOI 기판10을 회전시키면서 경사 방향에서 주입하는 것으로, 고농도 불순물영역13은 질화막21의 하층과 레지스트22a의 하층의 SOI 층3내에도 주입하는 것으로 된다.
이 주입으로, 후에 SOI 층3의 단연부(端緣部)가 되는 부분에 형성되는 기생 트랜지스터의 한계치 전압을 상승시킬 수 있고, 기생 트랜지스터가 동작하는 것을 방지할 수 있다.
또, 도 3에 나타내는 이온 주입 공정 후에, 750∼950℃의 온도 조건으로, 2∼5초 정도의 기간으로 어닐링을 하면, 이온 주입에 의해 손상을 받은 SOI 층3의 결정성을 회복할 수 있다.
다음에, 레지스트22a를 제거하고 도 4에 나타내는 공정에서 질화막 21을 마스크로서 LOCOS 산화하여 분리 산화막4를 선택적으로 형성하여 SOI 층3의 활성 영역을 규정한다. 그리고, 질화막21을 열 인산으로 제거함으로써, 도 5에 도시한 바와 같이 매립 산화막2와 분리 산화막4에 의해서 서로 전기적으로 분리된 PMOS 영역PR와 NMOS 영역NR가 형성된다.
다음에, 도 6에 나타내는 공정에서, PMOS 영역 PR 상에 레지스트22b를 형성하여, 해당 레지스트22b를 마스크로서 NMOS 영역 NR에 불순물 이온 주입을 한다. 이에 따라, NMOS 영역 NR의 SOI 층3이 채널 도우프층31(제 1의 반도체 영역)이 된다.
또, 이 이온 주입은 예를 들면 붕소(B) 이온을 20∼35 keV의 에너지로, 주입량이 38×1012/cm2가되는 조건으로 행한다.
그리고, 계속해서 레지스트22b를 마스크로서 NMOS 영역 NR에 질소(N) 이온을 주입한다. 이 이온 주입은 질소 이온이 20∼35 keV의 에너지로, 주입량이 0.1∼100×1012cm2가 되는 조건으로 행한다.
다음에, 레지스트22b를 제거한 후, 도 7에 나타내는 공정에서, NMOS 영역 NR 상에 레지스트22c를 형성하여, 해당 레지스트22c를 마스크로서 PMOS 영역 PR에 불순물이온의 주입을 한다. 이에 따라, PMOS 영역PR의 SOI 층3이 채널 도우프층31이 된다.
또, 이 이온 주입은 예를 들면 인(P)이온을 20∼60 keV의 에너지로, 주입량이 3∼8×1012/cm2가 되는 조건으로 행한다.
그리고, 계속해서 레지스트22c를 마스크로서 PMOS 영역PR에 질소(N)이온을 주입한다. 이 이온 주입은 질소 이온이 20∼35 keV의 에너지로, 주입량이 0.1∼100×1012/cm2가 되는 조건으로 행한다.
다음에, 질소 이온을 주입한 NMOS 영역NR 및 PMOS 영역PR를 가지는 SOI 기판을 질소 분위기에서 노출시켜, 약 820℃로 약5∼30분의 어닐링 한다.
[1-1. 질소 이온 주입에 의한 제 1의 작용효과]
이하, PMOS 영역PR 및 NMOS 영역NR에 질소 이온 주입을 하는 이유에 대해서 설명한다.
일반적으로 SOI 층에는 결정 결함이 1×102개/cm2∼1×l07개/cm2의 밀도로 분포되어 있다. 이러한 SOI 층에 불순물이 주입되면, 후의 열처리에 의해 일부의 불순물은 확산하여 결정 결함에 트랩 되는 것으로 된다. 결정 결함이 많이 존재하면, 그 근방에서 활성적인 불순물이 감소하여 트랜지스터 특성이 열화 된다. 이것은 결정성이 양호한 벌크 실리콘 층내에 형성되는 트랜지스터(이후, 벌크 트랜지스터라 칭함), 또는 폴리 실리콘층 내에 형성되는 트랜지스터(예를 들면 박막 트랜지스터)에서는 발생할 수 없는 현상이다.
이에 대하여, 불순물 이온과 함께 질소 이온을 주입하면, 불순물에 대신해서 질소가 결정 결함으로 트랩 되기 때문에, 실효 적인 결정 결함(원자를 트랩 할 수 있는 결정 결함)이 감소하여, 결정 결함의 근방에서 활성적인 불순물이 감소하는 것을 방지할 수 있다. 따라서, 결정 결함의 존재가 원인이 되여 트랜지스터 특성이 열화 하는 것을 방지되며, SOI 트랜지스터에서도, 벌크 트랜지스터와 같은 정도의 트랜지스터 특성을 달성할 수 있다.
또, 질소는 붕소와 마찬가지로 치환형 확산을 하는 성질이 있으며, 붕소보다도 큰 확산 계수를 가지고 있기 때문에 붕소에 앞서서 결정 결함에 트랩되는 것이 생각되지 만, 확산의 형태가 다른 경우라도, 상기와 동일한 효과를 발휘하는 것을 알고 있다.
또, 결정 결함의 밀도는 SOI 기판마다 가지각색이지만, 상기한 바와 같이, 실효적인 결정 결함을 감소함으로써, SOI 기판마다 불순물 농도가 다르다고 하는 상태가 회피되기 때문에, 반도체 장치의 대량 생산에서, 로트와 SOI 기판의 배치(batch)사이에서의 트랜지스터 특성의 격차를 감소할 수 있다.
또, 질소 이온의 주입량이 100×1012/cm2를 넘는 경우, 예를 들면, 주입량이 1×l015/cm2정도가 되면, 질소 이온에 의해서 SOI 층이 손상을 받아 질소 이온 주입에의한 트랜지스터 특성 향상의 효과보다도, 주입 손상에 의한 특성 열화가 나타나는 것으로 된다.
또, 질소 이온을 결정 결함으로 트랩 시킨다고 하는 관점에서는, 질소 이온 주입은 불순물 이온 주입의 전에 행해도 된다.
또, 도 6 및 도 7을 사용하여 설명한 질소 이온의 주입 공정은 NMOS 영역 NR와 PMOS 영역PR로 별개로 행하였지만 NMOS 영역NR 및 PMOS 영역PR 에의 불순물 주입이 종료한 단계에서, 양 영역에 동시에 질소 이온을 주입하도록 하여도 되며, 양 영역에 대한 불순물 주입을 하기 전에, 양 영역에 동시에 질소 이온을 주입하도록 해도 된다. 이와 같이 함으로써, 질소 이온과 불순물 이온의 전환회수가 감소되어 이온 종류의 전환에 따르는 시간 손실을 감소하여, 생산 효율을 향상시킬 수 있다.
또, 도 6 및 도 7을 사용하여 설명했지만, 붕소 이온 및 인 이온의 주입 에너지는 SOI 층3의 두께가 1000Å 정도인 경우에, SOI 층3의 깊이 방향의 거의 중앙이 불순물 분포의 피크가 되도록 설정되어 있고, 불순물의 종류 또는 SOI 층3의 두께가 변하면, 주입 에너지도 변하는 것으로 된다.
[1-2. 질소 이온주입에 의한 제 2의 작용효과]
다음에, SOI 트랜지스터에서의, 질소 이온 주입의 또 하나의 작용에 관해서 설명한다.
후에 완성 도면인 도 17을 사용하여 나타내지만, NMOS 트랜지스터14 및 PMOS 트랜지스터15는 채널이 되는 채널 도우프층31이 게이트 산화막20과 매립산화막2에 끼워진 구성으로 되어있다. 일반적으로 실리콘층과 산화막과의 계면에는, 결정 결함의 존재가 원인이 되는 댕그링본드(dangling bond)가 많고, 그것이 트랜지스터 특성의 열화의 하나의 원인으로 되어있다. 특히, SOI 트랜지스터로에서는 채널 도우프층31과 매립 산화막2와의 계면(이후, 제 1계면이라 호칭)및 채널 도우프층31과 게이트산화막20과의 계면(이후, 제 2계면이라 호칭)과같이 실리콘층과 산화막과의 계면이 2개소에 있다.
그리고, 제 1계면의 상태가 좋지 않으면(댕그링본드가 많으면), 소정의 트랜지스터를 얻을 수 없으며, 벌크 트랜지스터에 비하여 특성이 열화한 트랜지스터 밖에는 얻을 수 없게 된다. 또, 제 1계면의 상태는 제 2계면의 상태보다도 나쁘고, 트랜지스터 특성의 열화를 방지하기 위해서는 제 1계면의 상태의 개선이 중요하다.
한편, 제 2계면의 상태가 좋지 않으면(댕그링본드가 많으면), 트랜지스터 특성(핫 캐리어 효과에 대한 내성등)의 향상 등을 꾀할 수 없다.
그러나, 주입한 질소 이온을 댕그링본드에 결합시켜 불활성화시키는 것으로, 트랜지스터 특성의 열화방지 및 트랜지스터 특성의 향상을 꾀할 수 있다.
그를 위해서는, 먼저 설명한 바와 같이 질소 이온을 확산시켜 채널 도우프층3내의 결정 결함에 트랩 시키는 동시에 제 1 및 제 2계면의 근방에 질소 이온을 편석(偏析) 시키는 것이 중요하게 된다. 위에서 설명한 어닐링 조건(질소분위기, 약 820℃, 약 5∼30분)은 이 질소 이온의 확산 조건을 충족시키는 것이며, 발명자 등의 실험에 의해 얻을 수 있는 값이다.
또, 어닐링 온도는 800∼900℃정도이면 좋고, 어닐링 시간은 30분 이상이라도 좋지 만, 어닐링 온도를 지나치게 높게 하거나, 어닐링 시간을 지나치게 길게 하면, 질소이온이 지나치게 확산되어 제 1 및 제 2계면의 근방에 편석(偏析)하지 않게 된다.
여기서, 화제를 도 7에 계속되는 제조 공정의 설명으로 돌린다. 도 7을 사용하여 설명한 공정 후에, 도시는 생략했지만, 레지스트22c 및 산화막201을 제거하여, 게이트 산화를 다시 행하여, 채널 도우프층31의 표면에 게이트 산화막20을 형성한다.
다음에, 도 8에 나타내는 공정에서 NMOS 영역 NR 및 PMOS 영역 PR의 상부에 게이트 전극이 되는 폴리실리콘층81을 예를 들면, CVD 법에 의해 1000∼3000Å의 두께로 형성한다. 그리고, NMOS 영역NR 상에 레지스트22d를 형성하여 PMOS 영역 PR의 폴리실리콘층81에 불순물을 이온 주입한다. 이 이온 주입은 예를 들면 붕소 이온을 5∼20 keV의 에너지로, 주입 량이 3∼8×1015/cm2가 되는 조건으로 행한다. 그리고, 계속해서, 레지스트22d를 마스크로서 PMOS 영역PR의 폴리실리콘층81에 질소 이온을 주입한다. 이 이온 주입은 질소 이온이 5∼30keV의 에너지로, 주입량이 3∼12×1014/cm2가 되는 조건으로 행한다.
다음에, 레지스트22d를 제거한 후, 도 9에 나타내는 공정에서 PMOS 영역 PR 상에 레지스트22e를 형성하여, NMOS 영역 NR의 폴리실리콘층81에 불순물을 이온 주입한다. 이 이온 주입은 예를 들면 비소(As)이온을 5∼20keV의 에너지로, 주입량이 3∼8×l015/cm2이 되는 조건으로 행한다.
그리고, 계속해서 레지스트22e를 마스크로서 NMOS 영역 NR에 질소 이온을 주입한다. 이 이온 주입은 질소 이온이 5∼30keV의 에너지로, 주입량이 3∼12×1014/cm2이 되는 조건으로 행한다.
[1-3. 게이트전극에의 질소 주입에 의한 작용효과]
여기서, 폴리실리콘층81에 대한 불순물 이온의 주입은 폴리실리콘층81을 게이트 전극으로서 사용하는 경우에, 일 함수를 조정하기 위해서 필요한 조치이다. 또, 붕소 이온과 비소 이온으로 주입 에너지가 같은 이유는 어느 쪽도 폴리실리콘층81의 표면에 주입하면 되기 때문이다. 그 후의 열 처리로 불순물이 확산하여, 폴리실리콘층81내에 거의 균일하게 분포하게 된다.
또, 폴리실리콘층81에 대한 질소 이온의 주입은 게이트 산화막20 근방에 질소를 편석 시키는 것으로, 게이트 산화막20과 채널 도우프층31과의 계면(제 2계면)에서의 댕그링본드를 불활성화시키는 것을 목적으로 하고 있다. 또한, 도 6 및 도 7에 나타내는 SOI 층에의 질소 이온주입 및 그 후의 어닐링 공정에 의해 제 2계면에서의 댕그링 본드는 대부분이 불활성화되어 있지만, 폴리실리콘층81에의 질소 이온 주입에 의해 제 2계면에서의 댕그링본드를 거의 불활성화할 수 있어 트랜지스터 특성을 더 향상 시킬 수 있다.
또, PMOS 영역 PR의 폴리실리콘층81에는 P형 불순물(붕소)이 도입되어 있지만, 질소 이온의 존재에 의해, P형 불순물이 게이트 산화막20을 통해 채널 도우프층31로 확산하는 것을 방지하는 작용도 있다.
여기서, 화제를 도 9에 계속되는 제조 공정의 설명으로 돌아간다. 도 9를 사용하고 설명한 공정의 후에, 도시는 생략 하지만, 폴리실리콘층81을 선택적으로 제거하여 NMOS 영역NR의 산화막20상의 소정 위치에 게이트 전극8a를 PMOS 영역 PR의 산화막20상의 소정 위치에 게이트 전극8b를 형성한다.
그리고, 도 10에 나타내는 공정에서 NMOS 영역 NR 상에 레지스트22f를 형성하여 해당 레지스트22f 및 게이트 전극8b를 마스크로서, PMOS 영역 PR에 이온 주입을 하여 채널 도우프층31내에 저도우프 드레인층(이후, LDD 층이라 호칭)6a를 형성한다.
이 이온주입은 예를 들면 붕소 이온을 5∼20keV의 에너지로, 주입량이 0.1∼10×1012/cm2이 되는 조건으로 행한다.
다음에, 도 11에 나타내는 공정에서 PMOS 영역PR 상에 레지스트 22g를 형성하며, 해당 레지스트22g 및 게이트전극 8a를 마스크로서 NMOS 영역NR에 이온 주입을 하여 채널 도우프층31내에 LDD 층5a를 형성한다.
이 이온주입은 예를 들면, 비소 이온을 5∼20keV의 에너지로, 주입량이 0.1∼10×1012/cm2이 되는 조건으로 행한다.
또, 이 주입 후에,750∼850℃로 수분간(2∼5분간)의 어닐링을 하여 결정성의 회복을 도모해도 좋다.
다음에, 도 12에 나타내는 공정에서, NMOS 영역 NR 및 PMOS 영역 PR의 상부에, 약50∼200Å의 두께의 산화막50을 형성한다.
그리고, 계속해서 NMOS 영역NR 및 PMOS 영역PR의 LDD 층5a 및 5b내에 질소 이온을 주입한다. 이 이온 주입은 예를 들면 5∼20keV의 에너지로, 주입량이 0.1∼10×1012/cm2가 되는 조건으로 행한다.
[1-4. 산화막을 통해 질소 주입을 하는 제 1의 작용효과]
여기서, LDD 층5a 및 5b에 질소 이온 주입을 하는 것은 불순물의 주입에 의해서 생긴 결정 결함에 질소를 트랩 시키는 것으로, 트랜지스터 특성의 열화를 방지하기 때문 이고, 질소 이온 주입을 산화막 50을 통해 행하는 것은, 채널 도우프층31의 결정성의 열화를 방지하기 때문 이다. 즉, 트랜지스터 특성의 열화의 방지 및 트랜지스터 특성의 향상을 목적으로서 행하는 질소 이온 주입이지만, 그 자신이 채널 도우프층31의 결정성을 열화 시키는 요인이 되는 경우가 있다. 그 경우에는, 어닐링에 의해서 결정성의 회복을 꾀하지만, 주입량이 많아 손상이 큰 경우에는 어닐링으로서는 충분히 결정성을 회복할 수 없다.
그러나, 산화막을 통해서 질소 이온을 주입한 경우는 주입에 의한 결정성의 열화가 완화되기 때문에, 어닐링으로 인한 결정성의 회복의 효과가 커진다.
또, 도 12에 나타내는 공정에서는 LDD 층5a 및 5b내에 동시에 질소 이온을 주입하고 있지만, 각각 별개의 공정에서 행해도 좋다. 그 경우에는, 주입 조건을 개개로 바꿀 수 있어 NMOS 트랜지스터 및 PMOS 트랜지스터에 각각 최적의 조건으로 질소 이온을 주입할 수 있다.
예를 들면, NMOS 트랜지스터의 LDD 층5a(소스·드레인층 이라 환언할 수 있다)에 대한 최적 주입량은 1∼5×1012/cm2이고, PMOS 트랜지스터의 LDD 층 6a(소스·드레인층 이라 환언할 수 있다)에 대한 최적 주입 량은 5∼10×1012/cm2이다. 또, 에너지는 어느쪽도 20keV 정도이다.
여기서, 화제(話題)를 도 12에 계속되는 제조 공정 설명으로 돌아간다. 도 12를 사용하여 설명한 공정의 후에 산화막50의 모두 및 게이트 전극8a 및 8b 바로 아래 이외의 게이트 산화막20을 제거한 후, 도 13에 나타내는 공정에서 NMOS 영역NR 및 PMOS 영역 PR의 상부에 약1000∼2000Å의 두께의 산화막161을 형성한다. 또, 이 산화막161로서는 TEOS(tetra ethyl orthosilicate)를 사용하여 형성한 TEOS 산화막 등을 사용하는 경우가 있다. 또, 게이트 산화막20을 제거하지 않고 산화막161을 쌓아 채워도 좋다.
그리고, 산화막161에 이방성 에칭을 실행하는 것으로, 도 14에 도시한 바와 같이, 게이트 전극8a 및 8b와, 각각의 게이트산화막20의 측면에만 산화막을 남기고, 측벽 산화막16을 형성한다.
다음에, 도 15에 나타내는 공정에서 PMOS 영역 PR 상에 레지스트22h를 형성하고, 해당 레지스트22h 및 게이트 전극8a 및 측벽 산화막16을 마스크로서, NMOS 영역NR에 이온주입을 하여, 채널 도우프층31내에 소스·드레인층5b를 형성한다.
이 이온 주입은 예를 들면, 비소 이온을 5∼20keV의 에너지로, 주입 량이 1∼50×1014/cm2가 되는 조건으로 행한다.
다음에, 레지스트22h를 제거한 후, 도 16에 나타내는 공정에서 NMOS 영역NR 상에 레지스트22i를 형성하여, 해당 레지스트22i 및 게이트전극8b 및 측벽 산화막16을 마스크로서, PMOS 영역PR에 이온주입을 하여, 채널 도우프층31내에 소스·드레인층6b를 형성한다.
이 이온주입은 예를 들면 비소 이온을 5∼20keV의 에너지로, 주입량이 1∼50×1014/cm2이 되는 조건으로 행한다.
그 후, NMOS 영역NR 및 PMOS 영역PR 상에 층간 절연막60을 형성하고, 해당 층간 절연막60의 주면 표면에서 소스·드레인층5b및 6b에 각각 달하는 콘택홀 CH를 형성하여 해당 콘택홀 CH 내에 알루미늄 화합물 등의 금속 화합물로 배선층HL을 형성함으로써, 도 17에 나타내는 것과 같은 NMOS 트랜지스터14 및 PMOS 트랜지스터15가 완성한다.
도 18에 NMOS 트랜지스터14의 구성을 나타낸다. 또, 도 18에 나타내는 B-B 선에 의한 단면 방향의 질소 농도 분포를 도 19에, 도 18에 나타내는 C-C 선에 의한 단면방향의 질소 농도 분포를 도 20에 나타낸다.
도 19에서 가로축은 B-B 선에 따른 위치를 표시하고, 세로축에 질소 농도(cm-3)를 나타낸다. 도 19에 표시하는 것과 같이, 게이트 전극8a의 하층에 위치하는 채널 도우프층31, 소위 채널 영역CR 에서는 질소 농도는 1×1017/cm3정도 포함되어 있고, 소스·드레인층5b에서는 질소 농도는 1×1019∼1×1020/cm3정도 포함되어 있다.
또, 도 20에서, 세로축에 질소 농도(cm-3)를, 가로축에 C-C 선에 따른 위치, 즉 깊이 방향의 위치를 표시하며, 도면을 향해서 좌측으로부터 차례로, 게이트 전극 영역GR, 게이트 산화막 영역OX, SOI 영역SR, 매립산화막 영역BOR를 나타내고 있다.
도 20에 도시한 바와 같이, SOI 영역SR 내에서는 게이트 산화막 영역 OX의 근방에서는 질소 농도가 1×1020/cm3정도, 매립 산화막 영역BOR의 근방에서는 질소 농도가 1×1019/cm3정도가 되어 있고, 이들 이외의 부분의 질소 농도(1×1017/cm3정도)에 비해서 돌출하고 있다. 즉, 앞에 설명한 바와 같이 채널 도우프층31과 매립 산화막2와의 계면(제 1계면),및 채널 도우프층31과 게이트 산화막20과의 계면(제 2계면)에서 질소가 편석 하고 있는 것을 명확히 나타내고 있다.
또, 도 20에서는, SOI 영역SR에서 그 단부 이외는 질소 농도가 균일하게 되어 있는 예를 표시 했지 만, 질소 이온 주입후의 열처리의 조건 등에 의해서는, 주입된 질소이온이 균일하게 확산하지 않은 경우도 있다. 그 상태를 도 21에 나타낸다.
도 21에서, SOI 영역 SR의 중앙부에 피크를 가지도록 질소가 분포되어 있다. 질소이온의 중앙부분에 피크를 가지도록 주입하여, 열 처리에 의해서 확산시키지만, 이 열 처리의 조건이, 최적치 보다도 저온 혹은 단시간인 경우에는 확산이 충분하지 않고, 채널 도우프층31의 중앙 부분에 피크가 남게 되는 것이다.
그러나, 이와 같이 채널 도우프층31의 중앙 부분에서 질소 농도가 높은 경우만으로도, 제 1계면 및 제 2계면에서 질소가 편석 하고 있으면, 트랜지스터 특성의 열화를 방지함과 동시에, 트랜지스터 특성의 향상을 도모하는 것이 가능하다.
[1-5. 산화막을 통해 질소 주입을 함에의한 제 2의 작용효과]
도 12에 나타내는 공정의 설명에서, LDD 층 5a 및 5b에의 질소 이온 주입을 산화막50을 통해 행하는 것에의한 작용 효과로서 채널 도우프층 31의 결정성의 열화방지를 들었지만, 이외의 작용 효과도 있다.
도 22에 NMOS 영역NR 및 PMOS 영역PR의 상부를 산화막50으로 덮지 않고서, 불순물 이온을 주입하는 경우의 부분 단면도를 나타낸다.
도 22에서, 매립 산화막BO의 상부에 SOI 층에 불순물이 주입된 채널 도우프층CD 가 있고, 채널 도우프층CD의 상부에 게이트산화막GO, 게이트 전극GE가 차례로 형성되어 있다. 그리고, 게이트 전극GE를 마스크로서, 채널 도우프층CD 내의 LDD 층LD에 질소 이온 주입을 하는 상태가 표시되어 있지만, 이러한 구성으로 질소 이온주입을 하면, 주입량에 의해서는, 게이트 산화막 GO의 신뢰성이 저하할 가능성이 있다.
즉, 게이트 산화막GO의 게이트전극GE의 단연부(端緣部)근방의 영역(도면중, X로 표시하는 영역)에, 질소 이온 주입에 의한 손상이 주어져, 게이트 산화막 GO의 전기절연성등이 열화하게 된다. 또, 게이트 산화막GO는 전체에 걸쳐서 손상을 받지만, 게이트전극GE의 하부 이외는 제거되기 때문에 문제는 없다.
그러나, 게이트 전극을 산화막으로 덮는 것으로, 게이트 전극GE 근방의 게이트 산화막GO가 보호되어, 영역X에는 손상을 받지 않는다.
이와 같이, 도 12에 도시한 바와 같이, LDD 층 5a 및 5b에의 질소 이온주입을 산화막50을 통해 행하는 것으로, 게이트 산화막20에 주입 손상을 받는 것이 방지되어, 게이트 산화막20의 신뢰성 저하를 방지할 수 있다.
[ 2. 변형예 ]
이상 설명한 본 발명에 관한 실시의 형태에 있어서는, 도 6 및 도 7를 사용하여 설명한, 채널 도우프층에 질소 이온 주입 후에, 질소 이온을 확산 시키기 위해서 어닐링을 하는 예를 표시했지만, 채널 도우프층에의 질소 이온 주입후에 행해지는 게이트 산화 공정을 이용하여 질소 이온을 확산 시켜도 된다.
즉, 게이트 산화를 열산화법에 의해 행하도록 하면, 채널 도우프층 31도 가열되기 때문에, 주입한 질소 이온을 확산시킬 수 있다. 또, 이 경우, 게이트 산화에 필요한 조건과, 질소 이온의 확산에 필요한 조건이 일치할 필요가 있지만, 현상의 제조 공정에서는 양자를 일치시키는 것은 가능하다.
또, 상기 어닐링은 게이트 산화 공정 이외에서도 조건이 일치하는 것이면, 다른 가열공정, 예를 들면, LDD 층 형성을 위한 이온 주입후의 어닐링 공정등과 겸용 시켜도 좋다.
또, 이상 설명한 본 발명에 관한 실시의 형태 및 그 변형 예에서는, SOI 기판에 형성된 반도체 장치로 해서 MOSFET를 예로 들었지만, SOI 기판에 형성되는 반도체 장치라면 이것에 한정되지않고, 주입 불순물이 댕그링본드에 트랩되는 가능성이 있는 반도체 장치라면 본 발명은 유효하다.
본 발명에 관한 청구항1기재의 반도체 장치에 의하면 제 1의 반도체영역이, 그 내부에 깊이 방향으로, 제 1의 반도체 영역과 매립 산화막과의 계면근방이 제 1의 농도로 돌출한 제 1의 피크부를 가지고, 제 1의 반도체 영역과 게이트 산화막과의 계면 근방이 제 2의 농도로 돌출한 제 2의 피크부를 가지는 분포가 되도록 도입된 질소를 가지고 있기 때문에, 제 1의 반도체 영역과 매립 산화막과의 계면에 다수 존재하는 댕그링본드에 질소를 결합시키는 것으로 트랜지스터특성의 열화를 방지하는 동시에, 제 1의 반도체 영역과 게이트 산화막과의 계면에 다수 존재하는 댕그링본드에 질소를 결합시키는 것으로 트랜지스터 특성의 향상을 도모할 수 있다.
본 발명에 관한 청구항2기재의 반도체 장치의 제조방법에 의하면, 청구항1기재의 반도체 장치를 제조하는 데 알맞은 반도체 장치의 제조방법을 얻을 수 있다.

Claims (2)

  1. 실리콘 기판 상에 매립 산화막 및 SOI 층을 차례로 적층한 SOI 기판에 형성되는 반도체 장치에 있어서,
    상기 SOI 층의 소정 위치에 상기 SOI 층의 표면에서 상기 매립 산화막의 표면에 걸쳐서 형성된 제 1도전형의 제l의 반도체 영역과,
    상기 제 1의 반도체 영역을 사이에 끼우도록, 상기 SOI 층의 표면 내에 선택적으로 독립하여 형성된 한 쌍의 제 2도전형의 제 2의 반도체 영역과,
    상기 제 1의 반도체 영역의 상부에 형성된 게이트 산화막과,
    상기 게이트 산화막 상에 형성된 게이트 전극를 구비하고,
    상기 제 1의 반도체 영역은 그 내부에 깊이 방향으로 소정의 농도 분포가 되도록 도입된 질소를 가지며, 상기 소정의 농도 분포는 상기 제 1의 반도체 영역과 상기 매립 산화막과의 계면 근방이 제 1의 농도로 돌출한 제 1의 피크부가 있으며,
    상기 제 1의 반도체 영역과 상기 게이트 산화막과의 계면 근방이 제 2의 농도로 돌출한 제 2의 피크부를 가지는 분포인 것을 특징으로 하는 반도체 장치.
  2. 실리콘 기판 상에 매립 산화막 및 SOI 층을 차례로 적층한 SOI 기판에 형성되는 반도체 장치의 제조방법에 있어서,
    (a) 상기 SOI 기판을 준비하는 공정과,
    (b) 상기 SOI 층의 소정 영역을 다른 영역에서 전기적으로 분리하여 상기 반도체 장치를 형성하는 장치형성영역을 규정하는 공정과,
    (c) 상기 장치 형성 영역에 제 1도전형의 불순물 및 질소를 이온주입하여 제 1도전형의 제 1의 반도체 영역을 형성하는 공정과,
    (d) 상기 질소가 깊이 방향으로 소정의 농도 분포를 가지는 조건으로, 상기 제 1의 반도체 영역을 열처리하는 공정과,
    (e)상기 제 1의 반도체 영역 상에 게이트 산화막을 형성하는 공정과,
    (f) 상기 게이트 산화막 상에 게이트 전극을 형성하는 공정과,
    (g) 상기 게이트 전극을 마스크로서, 상기 제 1의 반도체 영역 내에 제 2도전형의 불순물 및 질소를 이온주입하여, 제 2도전형의 제 2의 반도체 영역을 형성하는 공정을 구비하며,
    상기 소정의 농도 분포는 상기 제 1의 반도체 영역과 상기 매립 산화막과의 계면 근방이 제 1의 농도로 돌출한 제 1의 피크부를 가지고,
    상기 제 1의 반도체 영역과 상기 게이트 산화막과의 계면 근방이 제 2의 농도로 돌출한 제 2의 피크부를 가지는 분포인 것을 특징으로 하는 반도체 장치의 제조방법.
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