JPH08148424A

JPH08148424A - 半導体装置の製造方法

Info

Publication number: JPH08148424A
Application number: JP6285634A
Authority: JP
Inventors: Tomohiro Yuki; 知弘結城
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1994-11-18
Filing date: 1994-11-18
Publication date: 1996-06-07

Abstract

(57)【要約】【目的】本発明は、良好な電気特性を備えた接合を制
御性よく形成することを目的とする。【構成】接合形成に際して、導電性に寄与しないイオ
ンを基板に対しイオン注入し、基板の表面から一定の深
さまで非晶質化した後、不純物イオンを非晶質層内に留
まるようにイオン注入を行う。また、不純物イオンの注
入後、結晶性回復と不純物活性化の為の低温熱処理とド
ライブインと結晶欠陥減少の為の高温熱処理の２段階で
アニールを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、イオン注入法を用いて
基板に所望の導電型の不純物拡散層を形成する半導体製
造装置の製造方法に関する。

【０００２】

【従来の技術】半導体装置の高集積化に伴い、横方向の
微細化に合わせて深さ方向の微細化の要請も高まってい
る。ｐチャンネルトランジスタ、あるいはｎチャンネル
トランジスタのソース／ドレイン層についてもより浅い
接合の形成技術の開発が必要である。

【０００３】トランジスタのソース／ドレイン領域は、
一般にイオン注入法により形成される。イオン注入法
は、所望の導電型の不純物を基板にイオン注入する工程
と、その後、熱アニールを行い、イオン注入で非晶質化
した層を再結晶化させ、イオン注入した不純物を電気的
に活性化させる工程を含む。

【０００４】最近、浅い接合の形成の為、チャネリング
を抑制する方法が検討されている。チャネリングとは、
イオン注入の際、注入イオンが基板原子と大きな衝突を
することなく基板結晶格子の隙間を通り基板に深く進入
することである。チャネリングが起こると浅い接合を形
成することが難しくなる。

【０００５】チャネリングを抑制する為には、例えば、
イオン注入を２段階で行う方法が検討されている。１回
目のイオン注入で基板表面を非晶質化した後、２回目の
イオン注入で所望の導電性に達するようにイオン注入を
行う。非晶質層にイオンを注入する場合、注入イオンの
チャネリングは起こらない。この為、２回目のイオン注
入時のチャネリングを抑制できる。

【０００６】一方、浅い接合は、接合の浅さのみなら
ず、低いコンタクト抵抗、低いリーク電流といった良好
な電気特性をあわせ持つことが要求される。例えば、非
晶質層と基板の結晶層との境界（以下、ａ／ｃ界面と呼
ぶ。）は、アニール後も完全には再結晶化はされず結晶
欠陥が集積し易い。特に、空乏層内の結晶欠陥は、接合
部の電気的リークを引き起こす等、電気特性に影響を及
ぼす。そこで、これらの結晶欠陥が接合近傍や低不純物
濃度領域に形成されないよう欠陥が発生する位置を高濃
度不純物拡散領域内に収める方法等が検討されている。

【０００７】

【発明が解決しようとする課題】チャネリングは、予め
基板表面層を非晶質化する方法を用いることで抑制する
ことができる。しかし、非晶質層は再結晶化させる必要
があり、再結晶化のアニール工程で別の問題が発生す
る。

【０００８】従来の方法で作成した接合部の不純物分布
を解析した結果、チャネリングとは異なる「増速拡散」
という現象がアニール時に起こっていることが観察され
た。「増速拡散」とは、不純物がいわゆる拡散方程式に
従った拡散より速く拡散してしまう現象である。非晶質
層に存在する過剰空格子の結晶中への熱拡散が、不純物
の拡散を増速させるためと考えられている。結果的に不
純物分布の制御が難しくなる。また、深い不純物分布を
形成してしまい易い。接合形状を正確に制御する為に
は、増速拡散の発生を抑制する必要がある。

【０００９】さらに、良好な電気特性を得る為には、ａ
／ｃ界面等に発生する積層欠陥や、再結晶層に発生する
ヘアピンディスロケーション等の欠陥を減らすことが望
まれる。

【００１０】本発明の目的は、良好な電気特性を備えた
接合を制御性よく形成する半導体装置の製造方法を提供
することである。本発明の他の目的は、電気的特性に優
れた浅い接合を形成する半導体装置の製造方法を提供す
ることである。

【００１１】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、導電性に寄与しないイオン種を第１導電型の
結晶領域に対しイオン注入し、該結晶領域の表面から一
定の深さまでの非晶質層を形成する第１の工程と、前記
第１の導電型と逆の第２の導電型の導電性を付与する不
純物を、前記非晶質層内にその不純物分布が留まるよう
にイオン注入する第２の工程と、該結晶領域を加熱して
不純物を活性化し、前記非晶質層の領域内に第２導電型
領域を形成する第３の工程とを有する。

【００１２】さらに、結晶領域を加熱して不純物を拡散
させ、第２導電型領域の接合をａ／ｃ界面より深くして
もよい。また、６００〜８５０℃の温度で不純物活性化
の熱処理を行い、より高い温度で積層欠陥低減の熱処理
を行うことができる。

【００１３】尚、該不純物の活性化の為の熱処理前に層
間絶縁膜を形成することもできる。

【００１４】

【作用】非晶質層内に不純物をイオン注入する為、不純
物のチャネリングを抑えることができる。

【００１５】非晶質層を貫通して深く不純物をイオン注
入すると、活性化アニールの際、増速拡散が生じてしま
う。ａ／ｃ界面を越えて結晶層中へ拡散する空格子が、
不純物の拡散速度を増速させるものと考えられる。不純
物イオン注入工程直後の不純物分布が、非晶質層内に留
まるように不純物をイオン注入すると、不純物の増速拡
散を抑制できることがわかった。

【００１６】活性化後、さらに不純物を拡散させ、ａ／
ｃ界面を高濃度不純物領域内に包含するようにすると、
ａ／ｃ界面に欠陥が発生しても電気特性に与える影響を
抑制することができる。

【００１７】まず６００℃〜８５０℃の低温領域で熱処
理を行うと、ヘアピンディスロケーションの発生を抑制
しつつ、再結晶化を行うことができる。さらに、高い温
度の熱処理をこの後に行うと、ａ／ｃ界面に発生する積
層欠陥も減らすことができる。

【００１８】不純物の活性化を目的とする熱処理を施す
前に層間絶縁膜を形成しておくと、該熱処理によって層
間絶縁膜の膜質をも改善できる。

【００１９】

【実施例】1)接合部のシャロー化半導体装置の高集積化に伴い、横方向の微細化とともに
浅い接合の形成に対する要請が高まっている。例えば、
０．５μｍルール以下（ゲート長が０．５μｍ以下）の
トランジスタを形成するには、０．１〜０．２μｍの接
合深さを持つソース／ドレイン層が必要だといわれてい
る。この為、高精度の不純物添加技術が望まれている。

【００２０】ＣＭＯＳ（complementary metal-oxide-se
miconductor ）半導体装置における接合の位置について
図を用いて説明する。図２は、ＣＭＯＳ半導体装置のｎ
チャンネルトランジスタ部分のみを取り出した構造の一
例を示す断面図である。

【００２１】図２に示すように、基板１１の表面層には
所定の深さのｐ型ウェル１が形成されｐ型ウェル１の両
側の基板表面には、ＬＯＣＯＳ（局部シリコン酸化：lo
caloxidation of silicon）工程により得られた厚いフ
ィールド酸化膜１２ａ，１２ｂが形成されている。厚い
酸化膜１２ａと１２ｂの間の活性領域表面上に、薄いゲ
ート酸化膜１３を挟みＰ（燐）を高濃度にドープした多
結晶シリコン膜１４とその上のＷＳｉ膜１５で形成され
るポリサイド構造のゲート電極が形成されている。ゲー
ト電極の両側面は、ＳｉＯ₂のサイドスペーサ１６によ
り覆われている。

【００２２】ゲート電極とフィールド酸化膜１２ａ、１
２ｂの間の基板表面層の浅い部分には、ｎ型不純物が高
濃度にドープされた不純物拡散層１７ａ、１７ｂが形成
されている。不純物拡散層１７ａ、１７ｂは、それぞれ
ｎチャンネルトランジスタのソース／ドレイン領域とし
て機能する。このｎ型不純物拡散領域１７ａ、１７ｂと
ｐ型ウェルの境界にｐｎ接合が形成されている。「接合
の深さ」は、一般に表面からの不純物分布幅によって決
まる。

【００２３】ゲート長の短いＭＯＳトランジスタのソー
ス／ドレイン領域が深いと、チャンネル領域の深い部分
にもパンチスルーによってキャリアが注入され、ゲート
電圧で制御することが難しくなる。

【００２４】尚、図２に示すように、以上に説明したフ
ィールド酸化膜１２ａ、１２ｂおよびゲート電極を覆う
ように層間絶縁膜１８が形成され、層間絶縁膜１８中の
開口を介してソース／ドレイン領域１７ａ、１７ｂに配
線層１９が接続され、基板全面を覆ってパッシベーショ
ン膜２０が形成されている。

【００２５】2)従来の接合形成方法イオン注入を用いて接合を形成するには、不純物イオン
を注入する工程と、注入した不純物を活性化する為のア
ニール工程とが必要である。浅い接合を形成する為に
は、イオン注入の加速電圧の低減、イオン注入角度の傾
斜化等によりイオン注入の深さを浅くする方法や、アニ
ール工程の熱処理温度の低温化によって熱拡散を抑制す
る方法がある。しかし、これらの方法には実用上限界が
あり、シャロー化の要請に十分答え得るものではなかっ
た。

【００２６】そこで現在、チャネリングの抑制によるシ
ャロー化（接合深さを浅くすること）が試みられてい
る。結晶基板にイオン注入を行うと、一部の注入イオン
は基板原子と大きな衝突をすることなくチャネルとよば
れる結晶格子の隙間を通って基板に深く進入してしま
う。このような現象をチャネリングと呼ぶ。浅い接合を
形成する為には、チャネリングの発生を抑制することが
有効である。

【００２７】チャネリングを抑制する方法としては、イ
オン半径の大きいイオンの選択や、表面を非晶質化する
プリイオン注入等が試みられている。注入イオンの径が
大きくなると結晶の隙間を通り抜けにくい為、イオン半
径の大きい注入イオンの選択はチャネリングを抑制す
る。また、半径の大きい（質量の大きい）粒子は、同一
加速電圧でのイオン注入深さを浅くする効果も有する。

【００２８】また、プリイオン注入で、基板表面を予め
非晶質化すると、非晶質化された領域には、そもそもチ
ャネリングが発生する結晶格子の隙間が存在しなくな
る。この為、非晶質層にイオン注入された不純物はチャ
ネリングを起こしにくい。なお、プリイオン注入に用い
られるイオン種としては、導電性を付与する不純物、導
電性に寄与しない中性不純物のいずれも用いられてい
る。

【００２９】接合のシャロー化は、同時に良好な電気特
性を兼ね添えるものでなければ実用に値しない。イオン
注入で接合を形成する場合、イオン注入時に形成された
非晶質層ともとの結晶状態が残っている結晶層の界面
（ａ／ｃ界面）には、アニール時に結晶欠陥が発生して
しまうことが多い。良好な電気特性を得る為には、この
欠陥が電気特性に与える影響を取り除くことが好まし
い。従来は、例えば、高不純物濃度領域の深さをａ／ｃ
界面より深くすること等でその影響を抑制していた。

【００３０】このような従来技術による接合の形成方法
の一例を図３を参照して説明する。なお、接合の形成工
程を理解し易いように、図３には、図２の不純物ドープ
領域１７ａ、１７ｂに対応する部分のみを示した。

【００３１】図３（Ａ）で示すようにＳｉ基板１の表面
層に導電型に寄与しないイオン２、例えば基板構成元素
と同じＳｉ⁺イオンを注入するプリイオン注入を行う。
この工程により、基板表面より一定の深さまでが非晶質
層３となり、基板結晶との境界にａ／ｃ界面４が形成さ
れる。なお、非晶質層が再結晶された場合にも、ａ／ｃ
界面のあった位置をａ／ｃ界面と呼ぶ。

【００３２】図３（Ｂ）に示すように、所望の導電性を
付与するイオン（不純物）５をイオン注入し、イオン注
入層６を形成する。非晶質層へのイオン注入は、チャネ
リングを生じない。この工程によるイオン注入層の底面
７は、ａ／ｃ界面４より深く設定し、欠陥が発生し易い
ａ／ｃ界面を高不純物濃度領域内に含めてしまう。

【００３３】図３（Ｃ）に示すように加熱処理により、
非晶質のイオン注入層６を再結晶化し、イオン注入され
た不純物を活性化させ不純物拡散層８を形成する。一般
的には８００℃から１０００℃の温度範囲で基板加熱処
理を行う。ａ／ｃ界面には、欠陥が発生し易いが、これ
らの欠陥は、高不純物濃度領域中に存在している為、電
気特性に与える影響は抑制される。

【００３４】3)従来方法で形成された接合部の問題点上述の従来の接合形成方法に従って、実際にｎチャンネ
ルトランジスタのソース／ドレイン領域を作成した。具
体的に使用した条件は、以下の通りである。まず、Ｓｉ
⁺イオンを加速電圧３０ＫｅＶ、ドーズ量５．０×１０
¹⁴ｉｏｎｓ／ｃｍ²、注入角度７度の条件で、Ｓｉ基板
に注入し、非晶質層を形成した。次に、不純物イオンで
あるＰ（燐）⁺イオンを加速電圧２０ＫｅＶ、ドーズ量
１．０×１０¹⁵ｉｏｎｓ／ｃｍ²、注入角度７度の条件
で非晶質化した基板表面に注入した。最後に、ＲＴＡ
（rapid thermal annealing ）装置を用い、基板をＮ₂
雰囲気中で１０秒で８５０℃まで昇温し、８５０℃で１
０秒間保持する条件でアニールを行った。

【００３５】作成した接合の深さを確認する為、ＳＩＭ
Ｓ（２次イオン質量分析法）を用いて深さ方向の不純物
の分布を測定した。結果を図４に示す。横軸に基板表面
からの深さ、縦軸にＰ（燐）濃度を示した。図４中αは
Ｐ⁺イオン注入直後のＰ分布、βはアニール後のＰ分布
をそれぞれ示す。Ｓｉ⁺のイオン注入で形成されたａ／
ｃ界面は深さは、約０．０６５μｍである。Ｐ⁺イオン
注入直後の曲線αにおいては、チャネリングが抑制さ
れ、基板表面から０．１μｍ程度の深さまでしかＰは分
布していない。アニール後、Ｐ濃度はａ／ｃ界面を境に
結晶質領域で大きく膨らんでおり、その分布深さは、通
常の熱拡散から予想される深さを越え、基板表面から
０．２μｍ近くまで拡がっていた。

【００３６】アニール工程での不純物の深い拡散は、通
常の熱拡散で説明されるものではなく、「増速拡散」が
起こっている為と予想される。従来、チャネリングを抑
制する為に、種々の検討が行われてきていたが、「増速
拡散」を抑制する方法は知られていない。しかし、「増
速拡散」を抑制できれば、不純物分布の制御がより容易
となると共に、より浅い接合の形成が可能となる。

【００３７】図５は、従来方法で非晶質層を再結晶化し
た基板の断面のＴＥＭ写真を示す。ａ／ｃ界面より表面
側にヘアピンディスロケーションと呼ばれるヘアピン状
ないしは松葉状の亀裂欠陥の発生が観察された。この写
真では、２ヵ所にヘアピンディスロケーションが観察さ
れ、ａ／ｃ界面には、積層欠陥と思われる影が存在す
る。これらの欠陥は、高不純物濃度層中に存在すれば、
電気特性への影響はある程度抑制されるが、より良好な
電気特性を得る為には欠陥が存在しないことが望まし
い。

【００３８】即ち、良好な電気特性の接合の形成の為に
は、従来方法で再結晶層中ないしａ／ｃ界面に発生する
各種欠陥の発生を防止し、発生した欠陥は減少させるこ
とが望まれる。

【００３９】4)増速拡散を抑制する新規な形成方法増速拡散は、イオン注入により形成した非晶質層に存在
する過剰空格子が原因で起こると考えられる。過剰空格
子の濃度勾配が存在する基板に熱処理を行うと、濃度の
高い所から低い所に向かって過剰空格子の拡散が発生す
る。非晶質層内では、結晶格子自体が乱れており空格子
は問題とならないが、ａ／ｃ界面を経て過剰空格子が存
在しない結晶層に入った過剰空格子は、結晶層の深さ方
向すなわち濃度勾配方向に拡散するものと考えられる。

【００４０】この時不純物原子が同じ領域に存在し、同
方向へ拡散をしていると、不純物原子は過剰空格子の拡
散の影響を受け、通常の拡散方程式により導かれる拡散
速度より速い速度で拡散するものと考えられる。このよ
うに不純物拡散が過剰空格子の拡散によって加速され、
「増速拡散」が生じると考えられる。

【００４１】増速拡散を抑制する為の新規なプロセスを
以下に提案する。新規なプロセスは、図１で示す３工程
を含む。なお、図１は図３と同様、不純物添加領域のみ
を取り出して、その断面図を示したものである。

【００４２】図１（Ａ）に示すように、導電性に寄与し
ないイオン２を基板１に対しイオン注入し、基板表面よ
り一定の深さの非晶質層３を形成する。非晶質層３と基
板１との境界にａ／ｃ界面４が形成される。

【００４３】図１（Ｂ）に示すように所望の導電性を付
与するイオン（不純物イオン）５を注入する。この時の
注入不純物の濃度が母体結晶の反対の導電型の不純物濃
度と同じになる位置がｐｎ接合７の位置に対応する。表
面からこの位置までの深さを不純物の分布深さＤ１とす
る。この分布深さＤ１が、ａ／ｃ界面４より浅くなるよ
うに、イオン注入条件を選択する。

【００４４】図６（Ａ）に、予想されるイオン注入直後
の不純物濃度の深さ方向分布を示す。横軸は基板表面か
らの深さ、縦軸は不純物濃度を示している。不純物濃度
は、深さ方向に均一なものではなく、山型の分布を示
す。不純物濃度が基板の不純物濃度Ｃ0 と同じレベルに
なる深さＤ1 は、ａ／ｃ界面深さＤa/c より浅く位置す
る。

【００４５】図１（Ｃ）に示すように、基板を加熱して
熱処理により非晶質層を再結晶化するとともに、不純物
を活性化し、さらに熱拡散により不純物拡散層８を形成
する。尚、不純物分布深さＤ３をａ／ｃ界面４より深く
する。

【００４６】図６（Ｂ）は、アニール後に予想される不
純物濃度の深さ方向分布を示す。アニール後、不純物濃
度が注入部周囲の基板の不純物濃度レベルＣ0 と同じレ
ベルになる深さＤ3 は、ａ／ｃ界面深さＤa/c より深
い。

【００４７】上述の接合形成方法では、導電性付与不純
物のイオン注入工程において、不純物濃度分布深さＤ１
をａ／ｃ界面より浅くする点が特に重要である。この
為、不純物のイオン注入直後において、不純物は非晶質
層内にしか存在せず、その下の結晶層には実質的に存在
しない。

【００４８】上記の接合形成方法においては、イオン注
入による注入深さの制御が必要となる。具体的にどのよ
うな注入条件を用いるとどの程度の深さまで非晶質層を
形成できるか、もしくはイオン注入できるか（飛程）を
知る必要がある。イオン注入条件の決定に参考となるデ
ータを次に示す。

【００４９】図７は、Ｓｉ⁺イオンを注入する際のイオ
ンドーズ量（注入量）と非晶質層の範囲（ａ／ｃ界面深
さ）の関係をイオン加速電圧をパラメータに取って示し
たグラフである。横軸はイオンドーズ量、縦軸は基板表
面からの深さを示す。

【００５０】イオン加速電圧の増加、イオンドーズ量の
増加に伴ってａ／ｃ界面の位置は深くなるが、イオン加
速電圧がある一定値を越えると非晶質層は、基板表面か
らではなく、基板表面から少し入った位置から形成され
る。この時、表面層には、結晶層が残ることとなる。図
７中、実線で示されているのは、バルク側のａ／ｃ界面
の位置、破線で示したのが表面側のａ／ｃ界面の位置で
ある。

【００５１】例えば、イオン加速電圧９０ＫｅＶの場
合、ドーズ量が５×１０¹⁴ｉｏｎｓ／ｃｍ²の時、非晶
質化される領域は基板表面から１５００Åにかけての領
域である。イオン加速エネルギーが１２０ＫｅＶの場
合、ドーズ量が５×１０¹⁴ｉｏｎｓ／ｃｍ²の時、基板
表面から約５００Åの深さより１９００Åにかけての領
域が非晶質化されることとなる。

【００５２】０．１５μｍ程度の浅い接合を形成しよう
とする場合、導電性に寄与しないイオンのイオン注入で
形成する非晶質層の深さは、最終的な接合の深さより浅
くする必要がある。図７に示すデータから、この条件を
満たすのは、例えばイオン加速電圧９０ＫｅＶでは、ド
ーズ量が５×１０¹⁴ｉｏｎｓ／ｃｍ²以下でなくてはな
らない。又、イオン加速電圧が６０ＫｅＶであれば、ド
ーズ量が１×１０¹⁶ｉｏｎｓ／ｃｍ²でもこの条件を満
たす。

【００５３】図７に示したデータは、Ｓｉ⁺イオンにつ
いてのものだが、一般にＳｉよりも重いイオンであれ
ば、注入時の進入深さはＳｉより浅く、Ｓｉより軽いイ
オンであれば深いことが予想される。導電性付与不純物
のイオン注入深さは、当分野でよく知られており、測定
することも比較的容易である。不純物のイオン注入深さ
がａ／ｃ界面より浅くなるようにイオン注入条件を選
ぶ。

【００５４】以上のデータを参考に、実際に接合を形成
した。具体的に用いた形成条件は次の通りである。ま
ず、イオン加速電圧９０ＫｅＶ、イオンドーズ量５×１
０¹⁴ｉｏｎｓ／ｃｍ²、イオン注入角７度の条件でＳｉ
を基板面にイオン注入し基板表面層を非晶質化した。

【００５５】続いて、イオン加速電圧が２０ＫｅＶ、イ
オンドーズ量が１×１０¹⁵ｉｏｎｓ／ｃｍ²、イオン注
入角７度の条件で、導電性を付与するするＰ⁺イオンを
Ｐ濃度分布が非晶質層内に収まるようにイオン注入し
た。この後、ＲＴＡ装置を用いて、Ｎ₂雰囲気中で、１
０秒で８５０度まで昇温し、そのまま１０秒保持する条
件でアニールを行った。この導電性付与不純物のイオン
注入およびその後のアニールの条件は図４の場合と同様
である。

【００５６】図８は、このようにして作成した接合の不
純物分布を、ＳＩＭＳ（２次イオン質量分析法）を用い
て解析した結果を示す。図８中γは、Ｐ⁺イオン注入直
後のＰ（燐）の分布、δは、アニール後のＰの分布をそ
れぞれ示す。図に示すように、アニールの前後で不純物
の分布はほとんど変わらなかった。即ち、増速拡散は実
質的に生じていない。

【００５７】従来の方法で形成した接合の不純物イオン
分布を示す図４と比較して明らかなように、本実施例の
接合形成方法は、増速拡散を極めて効果的に抑制できる
ことがわかる。

【００５８】増速拡散は、主にアニール中に結晶層で起
こる過剰空格子の拡散が、結晶層中の不純物原子の拡散
を増速させるものと考えられる。上述の実験結果から、
結晶層に不純物原子が存在しないと、過剰空格子が結晶
層に拡散しても増速拡散する対象を持たない為、増速拡
散も起こらないものと解釈される。

【００５９】アニール中に不純物原子が拡散してａ／ｃ
界面を越える場合にも、不純物がａ／ｃ界面に達するま
えに非晶質層が再結晶化すれば、目立った増速拡散は起
こらないものと考えられる。

【００６０】このように、導電性付与不純物の分布が非
晶質内に留まるように不純物をイオン注入すれば、増速
拡散は、実質的に抑制できる。但し、アニールによって
非晶質層を再結晶化した時発生する積層欠陥は、ｐｎ接
合の外側に位置することとなる。

【００６１】積層欠陥等の格子欠陥の影響を低減する為
には、不純物イオン注入工程では、不純物イオン注入深
さをａ／ｃ界面より浅く調整し、その後のアニール工程
で、非晶質層を再結晶化するとともに、不純物を活性化
し、さらにその後の熱拡散により不純物の分布深さをａ
／ｃ界面より深くすればよい。ａ／ｃ界面に結晶欠陥が
残留していても高不純物濃度層に取り込まれ電気特性に
与える影響を抑制する。なお、アニール条件について
は、後述するように、より適切な条件の検討を別に行っ
た。

【００６２】5)接合部の欠陥発生を抑制するアニール条
件上述の予備実験による接合形成工程における、導電性に
寄与しないイオンおよび導電性を付与する不純物のイオ
ン注入工程後、種々のアニール条件で接合を形成し、電
気特性、欠陥の発生と残留状態とを調べ、その結果より
最適なアニール条件を求めた。

【００６３】実験に採用したイオン注入工程の条件は、
次の通りである。非晶質化の為のイオン注入工程では、
イオン加速電圧６０ＫｅＶ、ドーズ量１×１０¹⁵ｉｏｎ
ｓ／ｃｍ²、イオン注入角度７度の条件でＳｉ⁺イオン
注入を行った。導電性を付与する不純物のイオン注入工
程では、イオン加速電圧１０ＫｅＶ、ドーズ量１×１０
¹⁵ｉｏｎｓ／ｃｍ²、イオン注入角度７度の条件でＰ⁺
イオン注入を行った。イオン注入後、基板をアニールし
た。いずれのアニール工程も、Ｎ₂雰囲気中でＲＴＡ装
置を使用し、所定温度に１０秒で昇温し、所定温度を１
０秒保持する条件で行った。

【００６４】まず、アニール温度と接合部の抵抗の関係
を調べた。その結果を図９に示す。横軸はアニール温
度、縦軸は接合部のシート抵抗を示す。約６００℃のア
ニール温度を境として高温側で接合部のシート抵抗は、
大きく低下した後、９００℃付近まではあまり変化しな
かった。アニール温度約６００℃の条件は、イオン注入
層を再結晶化し、イオン注入された不純物を活性化する
のに必要な温度に対応しているものと思われる。この結
果から、６００℃以上のアニール温度が必要であると言
える。

【００６５】次に、ヘアピンディスロケーションとアニ
ール温度の関係について調べた。その結果を図１０に示
す。横軸はアニール温度、縦軸は１φμｍ（直径１μｍ
の円形領域）当たりのヘアピンディスロケーションの数
を示す。アニール温度が８５０℃を越えるあたりからヘ
アピンディスロケーションは発生し、９００℃以上の温
度では、急激にその数が増大した。アニール温度が高く
なると、非晶質体が再結晶化する再結晶化速度にばらつ
きが生じやすく、これがヘアピンディスロケーションを
発生させていると思われる。ヘアピンディスロケーショ
ンの発生を抑制する為には、８５０℃以下の温度でアニ
ールすることが望ましいことがわかる。

【００６６】上記２つの結果から、非晶質層を再結晶化
し、かつ不純物を活性化し、さらにヘアピンディスロケ
ーションの発生を抑えるアニール温度は、６００〜８５
０℃の範囲であるといえる。

【００６７】図１１は、アニールによる再結晶化の様子
を示すＴＥＭ写真である。図１１（Ａ）は、導電性に寄
与しないＳｉ⁺イオンの注入を行い基板表面層を非晶質
化した後、導電性を付与するＰ⁺イオンを注入した直
後、即ちアニール前の接合の断面ＴＥＭ写真である。イ
オン注入により形成された非晶質層ともともとの基板の
結晶部分とを分けるａ／ｃ界面がはっきりと観察され
る。

【００６８】図１１（Ｂ）に、上述の条件に従い８５０
℃でアニールした接合の断面ＴＥＭ写真を示す。非晶質
層は再結晶化されており、ヘアピンディスロケーション
は観察されない。しかし、もともとのａ／ｃ界面付近に
は、積層欠陥が発生し、写真中に細い帯状の線として観
察される。勿論、さらに良好な電気特性を得る為には、
これらの積層欠陥も消滅させることが望まれる。

【００６９】８５０℃でアニールを行った接合にさらに
２回目のアニールを試みた。１０５０℃で２回目のアニ
ールを行った接合、および１１００℃で２回目のアニー
ルを行った接合の断面ＴＥＭ写真を図１１（Ｃ）、図１
１（Ｄ）にそれぞれ示した。ヘアピンディスロケーショ
ンは、発生していないうえに、８５０℃で第１回目のア
ニールを行った直後の接合と比較し、積層欠陥がかなり
消滅していることがわかる。１１００℃の二回目のアニ
ールを行った接合では、欠陥数がかなり消滅し、ほぼ均
一な断面が得られた。

【００７０】尚、１０００℃で１回のアニールを行った
場合の接合の断面ＴＥＭ写真を図１１（Ｅ）に示した。
ヘアピンディスロケーションが発生しているとともに、
積層欠陥は、８５０℃でアニールした接合に較べて、む
しろ多く残留しているようであった。

【００７１】このように、従来方法で作成した接合で
は、ヘアピンディスロケーションや、積層欠陥等が再結
晶層に残留している。上述の実施例による形成工程を用
いた場合においても、８５０℃１０秒のアニールでは、
積層欠陥が存在している。しかし、ヘアピンディスロケ
ーションを生じさせなかった場合には、さらに熱処理を
行うことで一旦発生した積層欠陥を減少させることがで
きる。

【００７２】以上の結果から、まずヘアピンディスロケ
ーションが発生しない温度でイオン注入層を再結晶化
し、かつ不純物を活性化し、次に、好ましくは再結晶化
アニール温度より高い温度でアニールを行い結晶欠陥を
減少させる二段階アニールが結晶層中の各種欠陥をなる
べく発生させず、一回発生した欠陥はなるべく消滅させ
る為に極めて効果的であるといえる。

【００７３】6)トランジスタ素子作成例上述の検討結果を参考にした、ＣＭＯＳ半導体装置の作
成工程を以下に説明する。

【００７４】Ｂが３×１０¹⁵ａｔｏｍｓ／ｃｍ³ドープ
されたｐ型の面方位（１００）のＳｉ基板を準備する。
図１２（Ａ）に示すように、熱酸化により基板１０１の
表面に約３０ｎｍの厚みのＳｉＯ₂膜１０２を形成し、
その上に、減圧ＣＶＤ（化学気相堆積法）を用いて厚さ
約１４０ｎｍのＳｉＮ_X膜１０３を形成する。

【００７５】図１２（Ｂ）に示すように、ＳｉＮ_x膜１
０３上にレジストを塗布し、露光現像することによりレ
ジストマスク１０４を形成する。このレジストマスク１
０４をエッチングマスクとし、ＳＦ₆とＨｅの混合ガス
をエッチングガスとしたドライエッチングを行い、Ｓｉ
Ｎ_x膜を選択的にエッチングする。

【００７６】レジストマスク１０４とその下のＳｉＮ_x
膜１０３をマスクとして、イオン加速電圧１００Ｋｅ
Ｖ、ドーズ量１．５×１０¹³ｉｏｎｓ／ｃｍ²の条件で
Ｐ⁺イオン１０５のイオン注入を行う。ＳｉＯ₂膜１０
２の下にＰのイオン注入層１０６が形成される。その後
レジストマスク１０４は除去する。

【００７７】次に、図１２（Ｃ）に示すように、酸化性
雰囲気中で１１００℃で２００分の熱処理を行い、イオ
ン注入層１０６を活性化させ、さらに不純物をドライブ
インさせ、ｎ型ウェル１０７を形成する。また、この熱
処理によりＳｉＮ_x膜１０３が被覆されていない基板表
面は、熱酸化され、厚いＬＯＣＯＳ酸化膜１０２ａが形
成される。この後、ＳｉＮ_x膜１０３膜をエッチング除
去する。

【００７８】イオン加速電圧３０ＫｅＶ、ドーズ量１．
５×１０¹³ｉｏｎｓ／ｃｍ²の条件で、Ｂ⁺イオン１０
８のイオン注入を行う。このイオン注入条件は、Ｐ拡散
層上の厚いＬＯＣＯＳ酸化膜１０２ａをＢ⁺イオンが貫
通しないように選択されている。薄い酸化膜１０２の下
にのみＢのイオン注入層１０９が形成される。

【００７９】図１２（Ｄ）に示すように、１１５０℃、
２４０分の熱処理を行い、イオン注入層１０９を活性化
し、さらに不純物をドライブインし、ｐ型ウェル１１０
を得る。この時ｎ型ウェル１０７中のＰもさらに熱拡散
し、ｎ型ウェル１１１を形成する。この後、基板表面の
ＳｉＯ₂膜１０２、１０２ａをエッチング除去する。

【００８０】図１３（Ｅ）に示すように、あらためて熱
酸化により基板表面に厚み１５ｎｍ程度のＳｉＯ₂膜２
０１を形成し、その上に減圧ＣＶＤ法で、１４０ｎｍ程
度の厚みのＳｉＮ_x膜２０２を形成する。尚、図示しな
いが、ｐ型ウェル１１０とｎ型ウェル１１１との境界上
には、ｐ型ウェル１１０形成時のイオン注入マスクに用
いたＬＯＣＯＳ酸化膜１０２の痕跡である段差が存在す
る。

【００８１】図１３（Ｆ）に示すように、ＳｉＮ_x膜２
０２の表面にレジストを塗布し、露光、現像により、活
性領域を覆うレジストマスク２０３を形成する。レジス
トマスク２０３をマスクにし、ＳｉＮ_x膜２０２を選択
エッチングする。

【００８２】図１３（Ｇ）に示すように、レジストマス
ク２０３とその下のＳｉＮ_x膜２０２をイオン注入マス
クにして、イオン加速電圧３０ＫｅＶ，ドーズ量４．５
×１０¹²ｉｏｎｓ／ｃｍ²の条件でＢ⁺イオン２０４の
イオン注入を行う。注入されたＢは露出している酸化膜
膜を貫通し、各ウェル層内の浅い表面領域に注入され
る。ｐ型ウェル１１０に注入されたＢは、イオン注入層
２０５を形成する。この後、イオン注入用マスクに用い
たレジストマスク２０３を除去する。

【００８３】図１３（Ｈ）に示すように、ＳｉＮ_x膜２
０２をマスクとして熱酸化を行い、厚さ約４００ｎｍの
フィールド酸化膜２０６を形成する。また、この熱酸化
工程において、イオン注入層２０５中のＢが拡散、活性
化し、ｐ型ウェル１１０より高濃度のチャンネルストッ
プ層２０７を形成する。この後、熱酸化工程でマスクと
して使用したＳｉＮ_x膜２０２および、その下のＳｉＯ
₂膜２０１をウェットエッチングで除去する。その後、
基板全面を再び熱酸化することにより、厚さ９．５ｎｍ
のＳｉＯ₂膜２０８を形成する。

【００８４】次に、図１４（Ｉ）に示すように、イオン
加速電圧１５ＫｅＶ、ドーズ量１．５×１０¹²ｉｏｎｓ
／ｃｍ²の条件でＢ⁺イオン３０１のイオン注入を行
う。このイオン注入層３０２は、デバイス上でＭＯＳト
ランジスタの閾値電圧制御用として機能することとな
る。

【００８５】図１４（Ｊ）に示すように、基板表面全域
に多結晶Ｓｉ膜３０３を減圧ＣＶＤ法で厚さ約１５０ｎ
ｍ形成し、この多結晶Ｓｉ膜３０３中にＰ（燐）を高濃
度でドープする。さらに、図１４（Ｋ）に示すように、
多結晶Ｓｉ膜３０３上に厚み約１５０ｎｍのＷＳｉ膜３
０４をスパッタリングで形成する。このような、多結晶
Ｓｉ膜上に金属シリサイド膜を連続的に重ねた構造は、
一般にポリサイド構造と呼ばれる。

【００８６】ＷＳｉ膜上にレジストを塗布し、露光、現
像によりゲート電極パターンのレジストマスクを得る。
このレジストマスクをエッチングマスクとして、ポリサ
イド層３０３、３０４を選択的にエッチングする。エッ
チング後レジスト膜は除去する。残ったポリサイド層
は、図１４（Ｌ）に示すように、フィールド酸化膜で画
定された活性領域上でゲート電極３０５となる。

【００８７】ゲート電極３０５、フィールド酸化膜２０
６をイオン注入マスクとして、基板全面に加速電圧８０
ＫｅＶ，ドーズ量４．０×１０¹³ｉｏｎｓ／ｃｍ²、注
入角度４５度の条件でＰ⁺イオン４０１のイオン注入を
行う。図１５（Ｍ）に示すように、ｐ型ウェル１１０、
ｎ型ウェル１１１のそれぞれの極浅い領域にイオン注入
層４０２、および４０３が形成される。

【００８８】図１５（Ｎ）に示すように、基板全面にレ
ジスト膜を形成し、露光、現像によりｐ型ウェル１１０
を覆うイオン注入マスク４０４を形成する。このレジス
トマスク４０４をマスクとして、加速電圧６５ＫｅＶ、
ドーズ量２．５×１０¹⁴ｉｏｎｓ／ｃｍ²の条件でＢＦ
₂ ⁺４０５のイオン注入を行う。ｎ型ウェルの極浅い領
域にＢＦ₂ ⁺イオン注入層４０６が形成される。ＢＦ₂
⁺の注入領域４０６では、Ｂ濃度の方がＰ濃度より高く
なり、補償の結果ｐ型となる。

【００８９】次にＢＦ₂を活性化する為にＲＴＡ装置を
用いて、１１００℃まで１０秒で昇温し、１０秒間この
温度に保持する。各ｐ型ウェル、ｎ型ウェルに形成した
イオン注入層４０２、４０６は、ＬＤＤ（Lightly dope
d drain ）領域を形成する。

【００９０】図１５（Ｏ）に示すように、ＴＥＯＳ（テ
トラエトキシシラン）を用いた減圧ＣＶＤ法にて、厚み
約２００ｎｍのＳｉＯ₂膜４０７を基板全面に形成す
る。その後、ＲＩＥ（reactive ion etching）を用い
て、図１５（Ｐ）に示すように、ゲート電極３０５の側
壁のみにＳｉＯ₂領域４０８を残す。このＳｉＯ₂領域
４０８は、一般にサイドスペーサもしくはサイドウォー
ルオキサイドと呼ばれる。

【００９１】次に説明するｐチャンネルトランジスタ、
ｎチャンネルトランジスタのソース／ドレイン領域を形
成する工程が、本実施例の最大の特徴である浅い接合を
形成する工程である。

【００９２】まず、図１６（Ｑ）に示すように、フィー
ルド酸化膜２０６とゲート電極３０５およびそのサイド
スペーサ４１１をイオン注入マスクとして、導電性に寄
与しないＳｉ⁺イオン５０１のイオン注入を行う。この
工程は、不純物イオン注入領域を非晶質化する為に行わ
れる。例えば、加速電圧６０ＫｅＶ、ドーズ量１．０×
１０¹⁵ｉｏｎｓ／ｃｍ²、注入角度７度のイオン注入条
件を用いると、表面から０．１１μｍの深さの、非晶質
イオン注入層５０２、５０３を得ることができる。

【００９３】次に、図１６（Ｒ）に示すように、基板全
面にレジストを塗布した後、露光、現像により、ｐ型ウ
ェル１１０を覆うレジストマスク５０４を形成する。こ
のレジストマスク５０４をイオン注入マスクとし、導電
性を付与するイオンであるＢＦ₂ ⁺イオン５０５のイオ
ン注入を行う。

【００９４】イオン加速電圧３０ＫｅＶ、ドーズ量２．
０×１０¹⁵ｉｏｎｓ／ｃｍ²、注入角度７度のイオン注
入条件をもちいると、約０．１μｍの深さのイオン注入
層５０６が形成される。このイオン注入層５０６は先に
形成した非晶質イオン注入層５０２より浅く形成されて
いる。

【００９５】ここでは、注入角度７度でイオン注入した
が、基板表面を非晶質化してチャネリングの発生を抑制
しているので注入角度を０度としても良い。ゲート電極
下の不純物横方向の拡がりを抑制する為には、注入角度
０度でイオン注入することが好ましい。なお、図面中、
重複するイオン注入領域については、図示を省略してい
る。その後レジストマスク５０４を除去する。

【００９６】続いて、図１６（Ｓ）に示すように、基板
全面にレジスト膜を形成し、露光、現像によりｎ型ウェ
ル１１１を覆うレジストマスク５０７を形成する。この
レジストマスク５０７をイオン注入マスクとして、導電
性を付与するイオンであるＰ ⁺イオン５０８のイオン注
入を行う。イオン加速電圧１０ＫｅＶ、ドーズ量１．０
×１０¹⁵ｉｏｎｓ／ｃｍ²のイオン注入条件をもちいる
と、約０．１μｍの深さのイオン注入層５０９が形成さ
れる。イオン注入層５０９は先に形成した非晶質層５０
３より浅く形成されている。その後レジストマスク５０
７を除去する。

【００９７】次にＲＴＡ装置を用いて、基板を８５０℃
まで１０秒で昇温し、８５０℃で１０秒保持する。この
アニール処理により、非晶質層５０２、５０３は再結晶
化し、イオン注入層５０６、５０９の不純物は活性化さ
れ、それぞれｐチャンネル、ｎチャンネルのソース／ド
レイン領域となる。この状態ではａ／ｃ界面はソース／
ドレイン領域の外にある。ソース／ドレイン領域をさら
にドライブインするアニール工程は、再結晶化アニール
後に別条件で連続しておこなってもよいし、再結晶化ア
ニール時間を延長することでドライブアニールとするこ
ともできるが、本実施例では、層間絶縁膜を形成後にお
こなうこととする。

【００９８】図１７（Ｔ）に示すように、基板全面に層
間絶縁膜６０１を形成する。常圧ＣＶＤを用い、膜厚約
１００ｎｍのＰＳＧ膜（フォスフォシリケートガラス）
と膜厚約６００ｎｍのＢＰＳＧ膜（ボロンフォスフォシ
リケートガラス）の二層膜からなる層間絶縁膜６０１を
形成する。

【００９９】この後、１０５０℃まで１０秒で昇温し、
１０５０℃で１０秒保持する熱処理を行う。ソース／ド
レイン層をさらに拡散させてその内部にａ／ｃ界面を取
り込む。層間絶縁膜を形成した後のアニールは、接合部
の積層欠陥を消滅させるとともに、層間絶縁膜の膜質改
善を行う効果も持つ。具体的には、層間絶縁膜を軟化流
動させることで層間絶縁膜表面の平坦性を改善できる。
又、層間絶縁膜中の水分を蒸散させることで、水分によ
るトランジスタの特性劣化（しきい電圧の変動等）を抑
制できる。また、Ｐ⁺イオン注入後に、層間絶縁膜を形
成し、この後に再結晶化アニールとドライブインアニー
ルを行うことも可能である。この場合、層間絶縁膜は、
例えば６００℃以下の温度で堆積する。

【０１００】この後、レジストを全面に塗布し、露光、
現像によりコンタクトホールに対応する開口を有するレ
ジストマスクを形成する。このレジストマスクをエッチ
ングマスクとして、層間絶縁膜を選択的にエッチング
し、配線形成の為のコンタクトホールを形成する。レジ
スト膜は除去する。

【０１０１】次に基板全面にスパッタリング法にて、Ｗ
Ｓｉ等のバリアメタルを膜厚約５０ｎｍ形成する。続い
てこのＷＳｉ膜上にＡｌ−Ｓｉ−Ｃｕの３組成よりなる
Ａｌ合金膜をスパッタリング法で約８００ｎｍ程度形成
する。

【０１０２】基板全面にレジストを塗布し、露光、現像
により電極／配線パターンを有するレジストマスクを形
成する。このレジストマスクをエッチングマスクとし、
ＷＳｉ膜とＡｌ合金膜をエッチングし、図１７（Ｕ）に
示すような所望の配線６０２を形成する。

【０１０３】さらに、図１７（Ｖ）に示すように、基板
全面にパッシベーション膜６０３を形成する。パッシベ
ーション膜は、プラズマＣＶＤ法により各５００ｎｍの
厚さのＰＳＧ膜とＳｉＮ_x膜とを連続的に堆積して形成
する。

【０１０４】基板全面にレジストを塗布し、露光、現像
によりボンディングパッド、スクライブライン等に対応
する開口を有するレジストマスクを形成する。このレジ
ストマスクをエッチングマスクとして、パッシベーショ
ン膜をエッチングし、配線引出しの為のボンディングパ
ッド用窓開け等を行う。

【０１０５】最後に、水素雰囲気で４００℃３０分程基
板をアニールし、各種工程でのダメージによりゲート酸
化膜中に発生した電荷を中和する。上記製造方法を用い
ることにより、最終的に接合の深さ０．１５μｍのｐチ
ャンネルトランジスタ、ｎチャンネルトランジスタの浅
いソース／ドレイン接合を得ることができる。

【０１０６】以上、一連のＣＭＯＳ半導体装置の作成工
程について説明したが、上記した以外の材料や、装置の
選択も可能である。例えば、非晶質層形成の為のイオン
注入に用いるイオン種は、上記したＳｉ以外にも電気伝
導に寄与しないイオンを用いることも可能である。この
場合原子数の大きなイオンを選択することが、イオン注
入時の侵入深さを抑制する意味から望ましい。Ｓｉより
大きい原子数１６以上の元素を用いることができる。ま
た、例えばＧｅ、Ｃ、Ｎ、Ｆ、Ｃｌ、Ｎｅ、Ａｒ等のイ
オンを選択することもできる。

【０１０７】また、導電性付与のイオン注入に用いるイ
オン種は、上記したＢ⁺、ＢＦ₂ ⁺、Ｐ⁺以外にも、Ａ
ｓ⁺やＳｂ⁺等、および、これらの化合物イオン等を用
いることもできる。

【０１０８】さらに、実施例では不純物活性化および非
晶質層の再結晶化の為のアニールは、短時間処理が可能
なＲＴＡ装置を用いているが、加熱の手段は、レーザ加
熱装置や抵抗加熱炉を用いても同じ効果を得ることがで
きるであろう。

【０１０９】ここでは、ｎチャネルＭＯＳトランジスタ
とｐチャネルＭＯＳトランジスタを含むＣＭＯＳＩＣへ
の応用について記載したが、ｎチャネルＭＯＳトランジ
スタのみを含むＮＭＯＳＩＣ，ｐチャネルＭＯＳトラン
ジスタのみを含むＰＭＯＳＩＣへの応用は自明であろ
う。

【０１１０】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【０１１１】

【発明の効果】以上説明したように、中性イオンにより
非晶質化した層内に不純物をイオン注入することによ
り、不純物の増速拡散を抑制することができる。浅い接
合の形成が可能となる。

【０１１２】また、不純物の注入後のアニール温度を最
適化することで、接合部の結晶層における欠陥の発生と
残留を抑制することができる。

【図面の簡単な説明】

【図１】本発明の実施例による接合部の形成工程を示す
断面図である。

【図２】ｎチャンネルトランジスタ素子の構造を示す断
面図である。

【図３】従来の接合部の形成工程を示す断面図である。

【図４】従来の形成工程で作成した接合部における不純
物分布を示す図である。

【図５】従来の形成方法で作成した接合部の断面の結晶
構造を示す写真である。

【図６】本発明の実施例による形成工程における接合部
の不純物分布を示す図である。

【図７】イオン注入条件と、イオン注入深さの関係を示
すグラフである。

【図８】本発明の実施例による形成工程で作成した接合
部における不純物分布を示す図である。

【図９】アニール温度と接合部のシート抵抗の関係を示
すグラフである。

【図１０】アニール温度とヘアピンディスロケーション
の発生数との関係を示すグラフである。

【図１１】種々のアニール条件で形成した接合部の断面
の結晶構造を示す写真である。

【図１２】本発明の実施例によるＣＭＯＳ半導体装置の
作成工程を示す断面図である。

【図１３】本発明の実施例によるＣＭＯＳ半導体装置の
作成工程を示す断面図である。

【図１４】本発明の実施例によるＣＭＯＳ半導体装置の
作成工程を示す断面図である。

【図１５】本発明の実施例によるＣＭＯＳ半導体装置の
作成工程を示す断面図である。

【図１６】本発明の実施例によるＣＭＯＳ半導体装置の
作成工程を示す断面図である。

【図１７】本発明の実施例によるＣＭＯＳ半導体装置の
作成工程を示す断面図である。

【符号の説明】

１・・・ｐ型ウェル層、２・・・導電性に寄与しないイ
オン、３・・・非晶質層、４・・・ａ／ｃ界面、５・・
・導電性を付与するイオン、６・・・イオン注入層、７
・・・イオン注入層の底面（ｐｎ接合）、８・・・不純
物拡散層、１１・・・Ｓｉ基板、１２ａ，１２ｂ・・・
フィールド酸化膜、１３・・・ゲート酸化膜、１４・・
・多結晶Ｓｉ膜、１５・・・ＷＳｉ膜、１６・・・サイ
ドスペーサ、１７ａ、１７ｂ・・・不純物拡散層、１８
・・・層間絶縁膜、１９・・・配線、２０・・・パッシ
ベーション膜、１０１・・・基板、１０２・・・ＳｉＯ
₂膜、１０３・・・ＳｉＮ_x膜、１１０・・・ｐ型ウェ
ル、１０７、１１１・・・ｎ型ウェル、２０１・・・Ｓ
ｉＯ₂膜、２０２・・・ＳｉＮ_x膜、２０６・・・フィ
ールド酸化膜、２０８・・・ＳｉＯ₂膜、３０３・・・
多結晶Ｓｉ膜、３０４・・・ＷＳｉ膜、３０５・・・ゲ
ート電極、４０７・・・ＳｉＯ₂膜、４０８・・・サイ
ドスペーサ、６０１・・・層間絶縁膜、６０２・・・配
線、６０３・・・パッシベーション膜、１０５、１０
８、２０４、３０１、４０１、４０５、５０１、５０
５、５０８・・・イオン、１０４、２０３、４０４、５
０４、５０７・・・レジストマスク、１０６、１０９、
２０５、３０２、４０２、４０３、４０６、５０２、５
０３、５０６、５０９・・・イオン注入層、２０７・・
・チャンネルストップ層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/324 Ｚ 21/8238 27/092 Ｈ０１Ｌ 21/265 ＵＶ 27/08 ３２１Ｅ

Claims

【特許請求の範囲】

【請求項１】導電性に寄与しないイオン種を第１導電
型の結晶領域に対しイオン注入し、該結晶領域の表面か
ら一定の深さまでの非晶質層を形成する第１の工程と、前記第１の導電型と逆の第２の導電型の導電性を付与す
る不純物を、前記非晶質層内にその不純物分布が留まる
ようにイオン注入する第２の工程と、該結晶領域を加熱して不純物を活性化し、前記非晶質層
の領域内に第２導電型領域を形成する第３の工程と、を有する半導体装置の製造方法。
【請求項２】さらに、前記結晶領域を加熱して不純物
を拡散させ、第２導電型領域の接合を前記非晶質層の深
さより深くする第４の工程を有する請求項１に記載の半
導体装置の製造方法。
【請求項３】前記第３の工程の加熱温度が、６００℃
以上である請求項１ないし２に記載の半導体装置の製造
方法。
【請求項４】前記第３の工程の加熱温度が、６００℃
以上８５０℃以下の温度範囲内である請求項３に記載の
半導体装置の製造方法。
【請求項５】前記第４の工程の加熱温度が、前記第３
の工程の加熱温度以上の温度である請求項１から４のい
ずれかに記載の半導体装置の製造方法。
【請求項６】さらに、第３の工程と第４の工程の間
に、前記結晶領域全面に層間絶縁膜を形成する工程を有
する請求項１から５のいずれかに記載の半導体装置の製
造方法。
【請求項７】さらに、第２の工程と第３の工程の間
に、前記結晶領域全面に層間絶縁膜を形成する工程を有
する請求項１から５のいずれかに記載の半導体装置の製
造方法。
【請求項８】表面から一定の深さまでの非晶質層を有
するＳｉ結晶体に対し少なくとも導電性を付与する不純
物をイオン注入する工程と、Ｓｉ結晶体を６００〜８５０℃の温度に加熱し、前記非
晶質層の結晶体との界面に積層欠陥を残しつつ前記非晶
質層を結晶化させ、かつ前記不純物を活性化する工程
と、該Ｓｉ結晶体をさらに高温に加熱し、積層欠陥を減少さ
せる工程とを有する半導体装置の製造方法。