JP2006191028A - 配向変更された低欠陥密度のSiを製造する方法 - Google Patents
配向変更された低欠陥密度のSiを製造する方法Info
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Abstract
【解決手段】 本発明は、第1の結晶配向を有するSiの領域がイオン注入によってアモルファス化され、次に異なる配向を有するテンプレート層の配向に再結晶化される、アモルファス化/テンプレート再結晶化(ATR)プロセスによって配向変更された低欠陥密度のSiを形成する方法を提供する。より具体的には、配向がアモルファス層の元の配向と同じ又は異なる層から、イオン注入により引き起こされるアモルファス化及びテンプレート再結晶化によって形成されたSi含有単結晶半導体材料内に残っている欠陥をなくすのに必要な高温アニール条件に関する。本発明の方法の主要な要素は、最初の再結晶化アニール後に残る欠陥を除去するための、1250℃から1330℃までの温度範囲の数分から数時間の熱処理である。本発明はまた、ハイブリッド配向基板に用いるための、ATRによって形成される配向変更された低欠陥密度のSiも提供する。
【選択図】 図3
Description
・最初の再結晶化アニール
・欠陥除去アニール
からなると考えられる。
・最初の再結晶化アニール、及び
・欠陥除去アニール
からなると考えることができる。
・第1の配向と異なる第2の配向を有する第2のシリコン層に接合された、第1の配向を有する第1のシリコン層を含む基板を選択するステップと、
・イオン注入によって第1のシリコン層の選択された領域をアモルファス化するステップと、
・第2のシリコン層を結晶テンプレートとして用いて、アモルファス化された第1のシリコン層を第2のシリコン層に再結晶化するステップと、
を含み、この再結晶化は、低欠陥密度を有する再結晶化された材料を生成する、上述の「最初の結晶化に欠陥除去アニール・プロセスを加えた」ような、再結晶化プロセスを用いて実行される。
・Arにおいて5℃/分で250℃から650℃まで上昇
・Arにおいて650℃/30分
・Arにおいて5℃/分で650℃から1000℃まで上昇
・Ar/O2(0.63%)において2℃/分で1000℃から1150℃まで上昇
・Ar/O2(0.63%)において1℃/分で1150℃から1310℃まで上昇
・Ar/O2(1.2%)において0.5℃/分で1310℃から1320℃まで上昇
・Ar/O2(1.2%)において1320℃/3時間
・Ar/O2(0.63%)において−2℃/分で1320℃から1150℃まで下降
・N2において−5℃/分で400℃まで下降
である。650℃/30分のArアニールは、最初の再結晶化アニールと見なすことができ、Ar/O2における1320℃/3時間のアニールは、欠陥除去アニールと見なすことができる。保護キャップ層がない場合には、このアニールは、一般に、約50nmのSiの消費に対応する、90nm−110nmのSiO2を生成する。100nmのSiO2の保護キャップ層を用いる場合、付加的な酸化物形成が、約15nmのSiの消費に対応する約30nmまでに減少される。上述のように、アニールの最初の再結晶化構成要素及び欠陥除去構成要素を別個に行うこともできる。
30、210:第1のシリコン層
20、220:第2のシリコン層
230:接合境界面
240:アモルファス層
250:損傷された結晶層
260:保護キャップ層
80、270:配向変更されたシリコン層
150、280:転位ループ
160、290:欠陥
Claims (16)
- 配向変更された低欠陥密度のシリコンを形成する方法であって、
第1の配向と異なる第2の配向を有する第2のシリコン層に接合された第1の配向を有する第1のシリコン層を含む基板を選択するステップと、
前記第1のシリコン層の選択された領域をイオン注入によってアモルファス化するステップと、
前記第2のシリコン層を結晶テンプレートとして用いて、前記アモルファス化された第1のシリコン層を該第2のシリコン層の配向に再結晶化させるステップと、
を含み、
前記再結晶化が、低欠陥密度を有する再結晶化された材料を生成する再結晶化プロセスを用いて行われることを特徴とする方法。 - 前記選択された領域のアモルファス化が、Si及び/又はGeイオンの注入によって行われる、請求項1に記載の方法。
- 1200℃−1400℃の温度範囲の少なくとも10秒間の熱処理を含む、請求項1に記載の再結晶化プロセス。
- 1250℃−1350℃の温度範囲の少なくとも2時間の熱処理を含む、請求項1に記載の再結晶化プロセス。
- 前記熱処理前に処分可能な保護キャップ層を堆積させるステップ、及び該熱処理後に前記保護キャップ層を除去するステップをさらに含む、請求項3に記載の再結晶化プロセス。
- 真空、He、Ne,Ar、Kr、Xe、窒素及び窒素含有ガス、酸素及び酸素含有ガス、ハロゲン及びハロゲン含有ガス、炭素含有ガス、水素及び水素含有ガス、並びにこれらの混合物を含む群から選択される少なくとも1つの雰囲気において行われる、請求項3に記載の熱処理。
- 0.01%から2%までのO2を有するArを含む雰囲気において行われる、請求項3に記載の熱処理。
- 前記第1及び第2のシリコン層の少なくとも1つが、2原子百分率より低い濃度のドーパント又は不純物を含む、請求項1に記載の方法。
- 第1及び第2のシリコン配向が同じであり、前記アモルファス化されたシリコンが、配向を変更することなく再結晶化されるだけである、請求項1に記載の方法。
- 低欠陥密度を有する前記再結晶化されたSi材料が、100、110、111の配向のうちの1つを有する、請求項1に記載の方法。
- 前記基板が、前記再結晶化プロセスの少なくとも一部のための絶縁体の埋め込まれた領域を含む、請求項1に記載の方法。
- 配向変更された低欠陥密度のSi含有半導体を形成する方法であって、
第1の配向と異なる第2の配向を有する第2のSi含有半導体層に接合された第1の配向を有する第1のSi含有半導体層を含む基板を選択するステップと、
前記第1のSi含有半導体層の選択された領域をイオン注入によってアモルファス化するステップと、
前記第2のSi含有半導体層を結晶テンプレートとして用いて、前記アモルファス化された第1のSi含有半導体層を該第2のシリコン層の配向に再結晶化させるステップと、
を含み、
前記再結晶化は、低欠陥密度を有する再結晶化された材料を生成する再結晶化プロセスを用いて行われることを特徴とする方法。 - 前記第1及び第2のSi含有半導体は、同じものであるか又は異なるものであり、Si、SiGe、Ge、SiC、C又は他の元素でドープされたこれらの材料のいずれかを含む群から選択される、請求項12に記載のSi含有半導体。
- 第1及び第2のSi含有半導体の配向が同じであり、前記アモルファス化されたシリコンが、配向を変更することなく再結晶化されるだけである、請求項12に記載の方法。
- 第1の配向と異なる第2の配向を有する第2のシリコン層に接合された第1の配向を有する第1のシリコン層を含む基板を選択し、前記第1のシリコン層の選択された領域をイオン注入によってアモルファス化し、前記第2のシリコン層を結晶テンプレートとして用いて、前記アモルファス化された第1のシリコン層を該第2のシリコン層の配向に再結晶化させることによって形成される配向変更された低欠陥密度の結晶Si材料であって、前記再結晶化が、低欠陥密度を有する再結晶化された材料を生成する再結晶化プロセスを用いて行われ、少なくとも10秒間1200℃−1400℃の温度範囲でアニールするステップを含むことを特徴とする配向変更された低欠陥密度の単結晶Si材料。
- 請求項15に記載の配向変更された低欠陥密度の単結晶Si材料の領域を含むハイブリッド配向基板。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/031142 | 2005-01-07 | ||
US11/031,142 US7285473B2 (en) | 2005-01-07 | 2005-01-07 | Method for fabricating low-defect-density changed orientation Si |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006191028A true JP2006191028A (ja) | 2006-07-20 |
JP5050185B2 JP5050185B2 (ja) | 2012-10-17 |
Family
ID=36653796
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005363826A Expired - Fee Related JP5050185B2 (ja) | 2005-01-07 | 2005-12-16 | 配向変更された低欠陥密度のSiを製造する方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7285473B2 (ja) |
JP (1) | JP5050185B2 (ja) |
CN (1) | CN100419135C (ja) |
TW (1) | TW200711003A (ja) |
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-
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- 2006-01-04 TW TW095100292A patent/TW200711003A/zh unknown
- 2006-01-06 CN CNB200610005701XA patent/CN100419135C/zh not_active Expired - Fee Related
-
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US20060154429A1 (en) | 2006-07-13 |
CN100419135C (zh) | 2008-09-17 |
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CN1818155A (zh) | 2006-08-16 |
JP5050185B2 (ja) | 2012-10-17 |
TW200711003A (en) | 2007-03-16 |
US7285473B2 (en) | 2007-10-23 |
US20080057684A1 (en) | 2008-03-06 |
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A977 | Report on retrieval |
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A601 | Written request for extension of time |
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A602 | Written permission of extension of time |
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TRDD | Decision of grant or rejection written | ||
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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