JPH08107067A - 半導体薄膜の形成方法 - Google Patents
半導体薄膜の形成方法Info
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- JPH08107067A JPH08107067A JP14502295A JP14502295A JPH08107067A JP H08107067 A JPH08107067 A JP H08107067A JP 14502295 A JP14502295 A JP 14502295A JP 14502295 A JP14502295 A JP 14502295A JP H08107067 A JPH08107067 A JP H08107067A
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- Japan
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- annealing
- thin film
- semiconductor layer
- esr
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Abstract
(57)【要約】
【目的】 高キャリヤ移動度を示す半導体素子を再現性
良く製造する。 【構成】 ＬＰ−ＣＶＤ法により形成された多結晶シリ
コン層に、ＥＳＲ中心密度が１．０３×１０19個／ｃｍ
3 以上となるようにＳｉイオンをイオン注入して十分に
非晶質化させた後、第１段階のアニールとして６００℃
のＦＡ（炉アニール）、第２段階のアニールとして１０
００℃のＲＴＡ（ラピッド・サーマル・アニール）を行
う。これにより、多結晶シリコン層の大粒径化が図ら
れ、高いキャリヤ移動度が達成される。
良く製造する。 【構成】 ＬＰ−ＣＶＤ法により形成された多結晶シリ
コン層に、ＥＳＲ中心密度が１．０３×１０19個／ｃｍ
3 以上となるようにＳｉイオンをイオン注入して十分に
非晶質化させた後、第１段階のアニールとして６００℃
のＦＡ（炉アニール）、第２段階のアニールとして１０
００℃のＲＴＡ（ラピッド・サーマル・アニール）を行
う。これにより、多結晶シリコン層の大粒径化が図ら
れ、高いキャリヤ移動度が達成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子に供する半
導体薄膜を形成する方法において、イオン注入により十
分に非晶質化させた後の半導体層に対して多段階の熱処
理を施すことにより、高キャリヤ移動度を再現性良く達
成するものである。
導体薄膜を形成する方法において、イオン注入により十
分に非晶質化させた後の半導体層に対して多段階の熱処
理を施すことにより、高キャリヤ移動度を再現性良く達
成するものである。
【０００２】
【従来の技術】一般に、ＴＦＴ（薄膜トランジスタ）等
の半導体素子に用いるための薄膜半導体層の形成方法と
して、シリコン基板等の半導体基体或いは絶縁基体上
に、例えば多結晶シリコンをＣＶＤ等の方法で被着形成
し、アニール等の熱処理を行ってグレインの成長を促
し、キャリヤ移動度の向上を得ることが行われている。
の半導体素子に用いるための薄膜半導体層の形成方法と
して、シリコン基板等の半導体基体或いは絶縁基体上
に、例えば多結晶シリコンをＣＶＤ等の方法で被着形成
し、アニール等の熱処理を行ってグレインの成長を促
し、キャリヤ移動度の向上を得ることが行われている。
【０００３】ここで、具体的な数値を提示して説明する
と、例えばＬＰ−ＣＶＤ（減圧ＣＶＤ法）等の方法によ
り被着した多結晶シリコン層のグレイン・サイズ（粒
径）は、そのままの状態では５〜２０ｎｍ程度の大きさ
であるが、このような多結晶シリコン層に対して１００
０℃程度のアニール処理を施した場合には、およそ８０
ｎｍ程度までには当該多結晶シリコン層のグレイン・サ
イズが成長することになる。
と、例えばＬＰ−ＣＶＤ（減圧ＣＶＤ法）等の方法によ
り被着した多結晶シリコン層のグレイン・サイズ（粒
径）は、そのままの状態では５〜２０ｎｍ程度の大きさ
であるが、このような多結晶シリコン層に対して１００
０℃程度のアニール処理を施した場合には、およそ８０
ｎｍ程度までには当該多結晶シリコン層のグレイン・サ
イズが成長することになる。
【０００４】
【発明が解決しようとする課題】しかしながら、素子の
高密度化の要請から、チャンネル長を短くし、或いは半
導体薄膜の膜厚を２０〜４０ｎｍの超薄膜にしていった
ときには、素子特性のばらつきが顕著になり、高キャリ
ヤ移動度を得るためにアニール等の熱処理を行っても、
その再現性が問題となる。
高密度化の要請から、チャンネル長を短くし、或いは半
導体薄膜の膜厚を２０〜４０ｎｍの超薄膜にしていった
ときには、素子特性のばらつきが顕著になり、高キャリ
ヤ移動度を得るためにアニール等の熱処理を行っても、
その再現性が問題となる。
【０００５】また、さらに素子の高性能化を意図した場
合にあっては、一層グレイン・サイズを大きなものに成
長させて高キャリヤ移動度を実現する必要があり、上述
の方法によっては必ずしもその要求に応えるものとは言
い得ない。
合にあっては、一層グレイン・サイズを大きなものに成
長させて高キャリヤ移動度を実現する必要があり、上述
の方法によっては必ずしもその要求に応えるものとは言
い得ない。
【０００６】一方、アニール等の熱処理の前にイオン注
入を行って、半導体薄膜を非晶質化させてから、熱処理
を行い、グレイン・サイズを大きくする方法も知られて
いる。
入を行って、半導体薄膜を非晶質化させてから、熱処理
を行い、グレイン・サイズを大きくする方法も知られて
いる。
【０００７】しかし、イオン注入のドーズ量によって、
非晶質化の度合を定量化することは容易ではなく、その
再現性に高度なものが要求される微細化傾向の中にあっ
ては十分なものとは言い得ない。
非晶質化の度合を定量化することは容易ではなく、その
再現性に高度なものが要求される微細化傾向の中にあっ
ては十分なものとは言い得ない。
【０００８】そこで、本発明は上述の問題点に鑑み、何
ら素子の再現性に悪影響を与えることなく高キャリヤ移
動度の素子特性を実現する半導体薄膜の形成方法の提供
を目的とする。
ら素子の再現性に悪影響を与えることなく高キャリヤ移
動度の素子特性を実現する半導体薄膜の形成方法の提供
を目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体薄膜の形
成方法は、上述の目的を達するために提案されるもので
あり、基板上に非晶質もしくは多結晶質の半導体層を形
成する工程と、前記半導体層に不活性元素のイオン注入
を施して損傷を与える工程と、異なる温度にて複数回の
アニールを施すことにより前記半導体層の結晶粒成長を
進行させる工程とを有するものである。
成方法は、上述の目的を達するために提案されるもので
あり、基板上に非晶質もしくは多結晶質の半導体層を形
成する工程と、前記半導体層に不活性元素のイオン注入
を施して損傷を与える工程と、異なる温度にて複数回の
アニールを施すことにより前記半導体層の結晶粒成長を
進行させる工程とを有するものである。
【００１０】ここで、上記不活性元素とは、上記半導体
層に特定の導電型を与えず、また半導体層と反応して化
合物を形成しない元素である。半導体層がＳｉ層である
場合には、Ａｒに代表される希ガスの他、Ｓｉを用いる
ことができる。
層に特定の導電型を与えず、また半導体層と反応して化
合物を形成しない元素である。半導体層がＳｉ層である
場合には、Ａｒに代表される希ガスの他、Ｓｉを用いる
ことができる。
【００１１】また、上記アニールは加熱炉を用いた炉ア
ニール（ＦＡ）、ハロゲン・ランプを用いたラピッド・
サーマル・アニール（ＲＴＡ）、エキシマ・レーザ光を
用いたエキシマ・レーザ・アニール（ＥＬＡ）等の公知
のアニール手段により行うことができ、これらの手段の
組み合わせは任意である。ただし、ＦＡは低温長時間ア
ニール、ＲＴＡやＥＬＡは高温短時間アニールに適して
いるので、基板の耐熱性を考慮して、たとえば第１段階
ではＦＡもしくはＲＴＡ、第２段階ではＲＴＡもしくは
ＥＬＡといった組み合わせが特に好ましい。
ニール（ＦＡ）、ハロゲン・ランプを用いたラピッド・
サーマル・アニール（ＲＴＡ）、エキシマ・レーザ光を
用いたエキシマ・レーザ・アニール（ＥＬＡ）等の公知
のアニール手段により行うことができ、これらの手段の
組み合わせは任意である。ただし、ＦＡは低温長時間ア
ニール、ＲＴＡやＥＬＡは高温短時間アニールに適して
いるので、基板の耐熱性を考慮して、たとえば第１段階
ではＦＡもしくはＲＴＡ、第２段階ではＲＴＡもしくは
ＥＬＡといった組み合わせが特に好ましい。
【００１２】また、ＥＬＡは基本的に基板上でのスキャ
ンにて行われるアニール法であるから、往路と復路を一
部重複させながらスキャンを行えば、この重複領域にお
いては高温アニールが行われることになる。
ンにて行われるアニール法であるから、往路と復路を一
部重複させながらスキャンを行えば、この重複領域にお
いては高温アニールが行われることになる。
【００１３】いずれにしても、多段階アニールの最初の
段階では相対的に低温域でアニールを行う方が良い。こ
れは、最初から高温域でアニールを行うと、結晶核が同
時多発的に形成され、最終的な結晶粒径を大きくできな
いからである。
段階では相対的に低温域でアニールを行う方が良い。こ
れは、最初から高温域でアニールを行うと、結晶核が同
時多発的に形成され、最終的な結晶粒径を大きくできな
いからである。
【００１４】なお、前記イオン注入は１．０３×１０19
個／ｃｍ3 以上のＥＳＲ（電子スピン共鳴）中心密度を
与えるごとく行って好適である。この値はドーズ量を様
々に変えながらＥＳＲ中心密度の測定値とキャリヤ移動
度との関係を検討した結果から本発明者らが実験的に見
出したものであり、この値未満では十分なキャリヤ移動
度を達成することができず、したがって半導体素子の高
速化を図ることが困難となる。
個／ｃｍ3 以上のＥＳＲ（電子スピン共鳴）中心密度を
与えるごとく行って好適である。この値はドーズ量を様
々に変えながらＥＳＲ中心密度の測定値とキャリヤ移動
度との関係を検討した結果から本発明者らが実験的に見
出したものであり、この値未満では十分なキャリヤ移動
度を達成することができず、したがって半導体素子の高
速化を図ることが困難となる。
【００１５】
【作用】例えばシリコンを材料とする半導体層にＳｉ等
のイオンを用いたイオン注入を行うことにより、Ｓｉ−
Ｓｉ結合が破壊されてダングリング・ボンドが増加す
る。しかし、この後に異なる温度で多段階アニールを行
うことにより、半導体層の結晶粒径を増大させ、これに
より高いキャリヤ移動度を達成して半導体素子の高速化
を図ることが可能となる。
のイオンを用いたイオン注入を行うことにより、Ｓｉ−
Ｓｉ結合が破壊されてダングリング・ボンドが増加す
る。しかし、この後に異なる温度で多段階アニールを行
うことにより、半導体層の結晶粒径を増大させ、これに
より高いキャリヤ移動度を達成して半導体素子の高速化
を図ることが可能となる。
【００１６】なお、本発明においては、多段階アニール
を行う前に上記イオン注入により十分量のダングリング
・ボンドが形成されていること、つまり、半導体層が徹
底的に非晶質化されていることが必要であるが、この非
晶質化の尺度としてＥＳＲ中心密度を利用することがで
きる。ダングリング・ボンドは、自由電子の捕獲，散乱
等に寄与して電気伝導度に影響し、直接的にシリコン等
の非晶質化の程度を定量的に示す尺度となる。ＥＳＲ解
析とは、常磁性欠陥を有する試料の不対電子のエネルギ
ー準位が磁場中でゼーマン分裂を起こした場合に、該分
裂によって生じたエネルギー差に応じて吸収されるマイ
クロ波のエネルギー量を測定する手法であるから、その
ＥＳＲ中心密度によりダングリング・ボンドを定量する
ことができる。本発明では、ＥＳＲ中心密度が１．０３
×１０19個／ｃｍ3 以上となるごとく十分な非晶質化を
行った場合に、その後の多段階アニールによりキャリヤ
移動度の高い半導体薄膜を形成することができる。
を行う前に上記イオン注入により十分量のダングリング
・ボンドが形成されていること、つまり、半導体層が徹
底的に非晶質化されていることが必要であるが、この非
晶質化の尺度としてＥＳＲ中心密度を利用することがで
きる。ダングリング・ボンドは、自由電子の捕獲，散乱
等に寄与して電気伝導度に影響し、直接的にシリコン等
の非晶質化の程度を定量的に示す尺度となる。ＥＳＲ解
析とは、常磁性欠陥を有する試料の不対電子のエネルギ
ー準位が磁場中でゼーマン分裂を起こした場合に、該分
裂によって生じたエネルギー差に応じて吸収されるマイ
クロ波のエネルギー量を測定する手法であるから、その
ＥＳＲ中心密度によりダングリング・ボンドを定量する
ことができる。本発明では、ＥＳＲ中心密度が１．０３
×１０19個／ｃｍ3 以上となるごとく十分な非晶質化を
行った場合に、その後の多段階アニールによりキャリヤ
移動度の高い半導体薄膜を形成することができる。
【００１７】
【実施例】本発明の実施例を実験例に基づき説明する。
【００１８】本実験例の半導体薄膜の形成方法は、ま
ず、半導体層として多結晶シリコン層を、ＬＰ−ＣＶＤ
法により、ＳｉＨ4 ガスとＨｅガス（２０％）の混合ガ
スを使用し、基板温度６１０℃，真空度７０Ｐａ，堆積
レート６〜７ｎｍ／分の条件でおよそ８０ｎｍに堆積さ
せている。
ず、半導体層として多結晶シリコン層を、ＬＰ−ＣＶＤ
法により、ＳｉＨ4 ガスとＨｅガス（２０％）の混合ガ
スを使用し、基板温度６１０℃，真空度７０Ｐａ，堆積
レート６〜７ｎｍ／分の条件でおよそ８０ｎｍに堆積さ
せている。
【００１９】次に、このような多結晶シリコン層に対し
て、導入するイオンとしてＳｉ（シリコン）イオンを用
い、４０ｋｅＶのイオン加速エネルギーで、ドーズ量を
表１に示す各量として試料を作製した。
て、導入するイオンとしてＳｉ（シリコン）イオンを用
い、４０ｋｅＶのイオン加速エネルギーで、ドーズ量を
表１に示す各量として試料を作製した。
【００２０】
【表１】
【００２１】ここで、各試料１〜５については、試料１
を除き上記所定のドーズ量でイオン注入が施されてお
り、このイオン注入によって、上記多結晶シリコン層は
ダメージ（損傷）を受け、多結晶シリコン層中の共有結
合が切れて、ダングリング・ボンドの量が増加すること
になる。
を除き上記所定のドーズ量でイオン注入が施されてお
り、このイオン注入によって、上記多結晶シリコン層は
ダメージ（損傷）を受け、多結晶シリコン層中の共有結
合が切れて、ダングリング・ボンドの量が増加すること
になる。
【００２２】なお、導入するイオンは特にＳｉイオンに
限定されず、他の電気的に不活性な元素のイオンでも良
く、更に他の高エネルギー粒子でも良い。
限定されず、他の電気的に不活性な元素のイオンでも良
く、更に他の高エネルギー粒子でも良い。
【００２３】そして、上述の各ドーズ量に対応するＥＳ
Ｒ中心密度についてそれぞれ測定し、それぞれ先の表１
に示すような結果が得られている。なお、測定は、マイ
クロ波出力８．０ｍＷ，磁場掃引幅±５０ｍＴ，変調幅
６．３μＴ，測定温度−２０℃で行ったものである。こ
のような各ＥＳＲ中心密度の値は、直接的には試料の多
結晶シリコン層のダングリング・ボンドの量を代表する
ものである。
Ｒ中心密度についてそれぞれ測定し、それぞれ先の表１
に示すような結果が得られている。なお、測定は、マイ
クロ波出力８．０ｍＷ，磁場掃引幅±５０ｍＴ，変調幅
６．３μＴ，測定温度−２０℃で行ったものである。こ
のような各ＥＳＲ中心密度の値は、直接的には試料の多
結晶シリコン層のダングリング・ボンドの量を代表する
ものである。
【００２４】次に、このような多結晶シリコン層に対し
て、エッチングにより８０ｎｍから２０ｎｍへの超薄膜
化を図った。続いて、第１段階のアニールとしてまず６
００℃でＦＡを施し、次に第２段階のアニールとして１
０００℃でＲＴＡを行った。このときの概念的なアニー
ル温度の変化パターンは、図１に示されるとおりであ
る。
て、エッチングにより８０ｎｍから２０ｎｍへの超薄膜
化を図った。続いて、第１段階のアニールとしてまず６
００℃でＦＡを施し、次に第２段階のアニールとして１
０００℃でＲＴＡを行った。このときの概念的なアニー
ル温度の変化パターンは、図１に示されるとおりであ
る。
【００２５】上述のように大粒径化を図ったシリコン層
の電子移動度を測定し、ＥＳＲ中心密度との相関関係を
求めた。この相関関係を表すグラフを図１に示す。図
中、●はサンプリング点であり、横軸はＥＳＲ中心密度
（単位＝個／ｃｍ3 ）を示し、また、縦軸はキャリヤ移
動度（対数目盛：単位＝ｃｍ2 ／Ｖ・ｓｅｃ）を示す。
ここでは、前述の表１に示した上記試料１〜５に対応す
るデータに加えて他のデータをも補完して示している。
この図より、電子移動度はＥＳＲ中心密度１．０３×１
０19個／ｃｍ3 の地点から臨界的な挙動を示し、この値
以上のＥＳＲ中心密度を有する試料は高い電子移動度を
示すことが明らかである。
の電子移動度を測定し、ＥＳＲ中心密度との相関関係を
求めた。この相関関係を表すグラフを図１に示す。図
中、●はサンプリング点であり、横軸はＥＳＲ中心密度
（単位＝個／ｃｍ3 ）を示し、また、縦軸はキャリヤ移
動度（対数目盛：単位＝ｃｍ2 ／Ｖ・ｓｅｃ）を示す。
ここでは、前述の表１に示した上記試料１〜５に対応す
るデータに加えて他のデータをも補完して示している。
この図より、電子移動度はＥＳＲ中心密度１．０３×１
０19個／ｃｍ3 の地点から臨界的な挙動を示し、この値
以上のＥＳＲ中心密度を有する試料は高い電子移動度を
示すことが明らかである。
【００２６】ところで、本発明の多段階アニールは、上
述のように第１段階と第２段階とを完全に分離して行う
方法の他、たとえば図３に示されるように第１段階と第
２段階を連続して行う方法、あるいは図４に示されるよ
うに第１段階に第２段階を重畳して行う方法にて行うこ
とができる。特に後者の重畳法は、実用上はＥＬＡによ
り可能となる方法である。すなわち、基板上におけるレ
ーザ・ビームのスキャン軌跡を往路と復路とで一部重複
させれば、往路で加熱された領域がまだ冷却しないうち
に復路で再度の加熱を行うことができるので、重複領域
において相対的に高温域でのアニールが行われることに
なる。
述のように第１段階と第２段階とを完全に分離して行う
方法の他、たとえば図３に示されるように第１段階と第
２段階を連続して行う方法、あるいは図４に示されるよ
うに第１段階に第２段階を重畳して行う方法にて行うこ
とができる。特に後者の重畳法は、実用上はＥＬＡによ
り可能となる方法である。すなわち、基板上におけるレ
ーザ・ビームのスキャン軌跡を往路と復路とで一部重複
させれば、往路で加熱された領域がまだ冷却しないうち
に復路で再度の加熱を行うことができるので、重複領域
において相対的に高温域でのアニールが行われることに
なる。
【００２７】なお、往路と復路の重複幅を１回のスキャ
ン幅の半分とすれば、図４に示されるような２段階の温
度設定によるアニールが行われるが、この重複幅を小さ
くしてゆけば、図５に示されるような３段階以上の多段
階アニールも可能である。
ン幅の半分とすれば、図４に示されるような２段階の温
度設定によるアニールが行われるが、この重複幅を小さ
くしてゆけば、図５に示されるような３段階以上の多段
階アニールも可能である。
【００２８】なお、本発明は上述の実施例に何ら限定さ
れるものではなく、たとえば半導体層として多結晶シリ
コン以外の材料層を用いることも可能である。
れるものではなく、たとえば半導体層として多結晶シリ
コン以外の材料層を用いることも可能である。
【００２９】
【発明の効果】以上の説明からも明らかなように、本発
明によれば、成膜後に一旦十分に非晶質化された半導体
層を複数段階のアニールを経て大粒径化させるため、高
いキャリヤ移動度を示す半導体素子を再現性良く製造す
ることが可能となる。
明によれば、成膜後に一旦十分に非晶質化された半導体
層を複数段階のアニールを経て大粒径化させるため、高
いキャリヤ移動度を示す半導体素子を再現性良く製造す
ることが可能となる。
【図１】２段階アニールにおける温度変化パターンの一
例を示すグラフである。
例を示すグラフである。
【図２】ＥＳＲ中心密度と電子移動度との関係を示すグ
ラフである。
ラフである。
【図３】２段階アニールにおける温度変化パターンの他
の例を示すグラフである。
の例を示すグラフである。
【図４】２段階アニールにおける温度変化パターンのさ
らに他の例を示すグラフである。
らに他の例を示すグラフである。
【図５】多段階アニールにおける温度変化パターンの一
例を示すグラフである。
例を示すグラフである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 21/336
Claims (2)
- 【請求項１】 基板上に非晶質もしくは多結晶質の半導
体層を形成する工程と、 前記半導体層に不活性元素のイオン注入を施して損傷を
与える工程と、 異なる温度にて複数回のアニールを施すことにより前記
半導体層の結晶粒成長を進行させる工程とを有する半導
体薄膜の形成方法。 - 【請求項２】 前記イオン注入を、１．０３×１０19個
／ｃｍ3 以上のＥＳＲ中心密度を与えるごとく行う請求
項１記載の半導体薄膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7145022A JP2755214B2 (ja) | 1995-06-12 | 1995-06-12 | 半導体薄膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7145022A JP2755214B2 (ja) | 1995-06-12 | 1995-06-12 | 半導体薄膜の形成方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11038286A Division JPS62266819A (ja) | 1986-05-14 | 1986-05-14 | 半導体薄膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08107067A true JPH08107067A (ja) | 1996-04-23 |
| JP2755214B2 JP2755214B2 (ja) | 1998-05-20 |
Family
ID=15375626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7145022A Expired - Lifetime JP2755214B2 (ja) | 1995-06-12 | 1995-06-12 | 半導体薄膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755214B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1997001863A1 (fr) * | 1995-06-26 | 1997-01-16 | Seiko Epson Corporation | Procede de formation de film semi-conducteur cristallin, procede de production de transistor a couche mince, procede de production de cellules solaires et dispositif cristal liquide a matrice active |
| US6429459B1 (en) | 1996-08-17 | 2002-08-06 | Daimlerchrysler Ag | Semiconductor component with foreign atoms introduced by ion implantation and process for producing the same |
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| KR100420409B1 (ko) * | 2001-09-28 | 2004-03-04 | 주식회사 하이닉스반도체 | 반도체장치의 제조 방법 |
| JP2006191028A (ja) * | 2005-01-07 | 2006-07-20 | Internatl Business Mach Corp <Ibm> | 配向変更された低欠陥密度のＳｉを製造する方法 |
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-
1995
- 1995-06-12 JP JP7145022A patent/JP2755214B2/ja not_active Expired - Lifetime
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