JPH0590280A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0590280A
JPH0590280A JP7851791A JP7851791A JPH0590280A JP H0590280 A JPH0590280 A JP H0590280A JP 7851791 A JP7851791 A JP 7851791A JP 7851791 A JP7851791 A JP 7851791A JP H0590280 A JPH0590280 A JP H0590280A
Authority
JP
Japan
Prior art keywords
concentration
oxide film
silicon substrate
impurity
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7851791A
Other languages
English (en)
Inventor
Mamoru Ugajin
守 宇賀神
Nobunori Konaka
信典 小中
Yutaka Sakakibara
裕 榊原
Mitsutoshi Takahashi
光俊 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP7851791A priority Critical patent/JPH0590280A/ja
Publication of JPH0590280A publication Critical patent/JPH0590280A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Bipolar Transistors (AREA)

Abstract

(57)【要約】 【目的】 バイポーラトランジスタのベース形成等の半
導体装置の製造工程において、均一で高精度に濃度制御
ができ、結晶欠陥のない、非常に浅い不純物層を形成す
ること。 【構成】 シリコン基板表面に薄い絶縁膜を形成し、こ
の絶縁膜中に不純物イオンを注入し、ついで高温短時間
熱処理によって不純物イオンをシリコン基板中に浅く高
濃度に導入する場合、あらかじめ不純物拡散層の拡散深
さと濃度とイオン注入量および酸化膜厚との関係を求め
ておき、所望の絶縁膜の膜厚とイオン注入の注入量を上
記の関係から選択することによって、シリコン基板中に
導入する不純物の拡散深さおよび濃度を高精度に制御す
る半導体装置の製造方法。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
において、シリコン基板表面からの浅い不純物層を高精
度に形成することを必要とする半導体装置の製造方法に
関するものである。特に、超高速NPNバイポーラ型ト
ランジスタの製造に要求される高精度に濃度制御された
幅の狭いベース形成プロセスへの適応に適するものであ
る。
【0002】
【従来の技術】表面から浅い領域に、高精度に濃度制御
し、かつ欠陥の無い不純物層を形成する方法として、N
PNバイポーラトランジスタのP型ベース形成プロセス
を例に、従来技術を説明する。NPNトランジスタのP
型ベース形成は、ボロンイオンを直接Si中に注入する
ことによって行われてきた。この方法では、深さ200
nm程度以下にベース領域を薄くしようとして注入エネ
ルギーを低くしても、イオン注入時のチャネリング現象
のためボロンは深い位置まで侵入し、これ以上薄くでき
ないという欠点があった。また、不純物濃度を高くしよ
うとして注入ドーズ量を増やすと、不純物濃度3×10
18cm-3程度以上のベース層に欠陥が入るという欠点が
あった。
【0003】これらの問題を解決し、ベース領域を薄層
化する他の方法として、同一出願人で本発明の発明者の
うち2人が発明者になっている特願平2−10277号
出願には薄い酸化膜中にイオン注入によりボロンを導入
し、ランプアニールで浅いボロン拡散層を得ることが提
案されている。しかし、この方法の最大の欠点は、ボロ
ンの拡散源に用いる薄い酸化膜の膜厚によって、ボロン
拡散層の濃度および拡散深さが大幅に変化するため、わ
ずかな酸化膜厚誤差によって所望の不純物分布が得られ
なくなるということである。例えば、LSIプロセスに
通常用いられる酸化工程では0.5nm程度の酸化膜厚
誤差が生じ、この酸化膜厚誤差によるシリコン中のボロ
ン拡散層深さの誤差は、酸化膜厚誤差にシリコン中と酸
化膜中での拡散係数比の平方根を掛けた値にほぼ等しい
ことから、1000℃の拡散では約45nmになる。超
高速NPNバイポーラ型トランジスタの製造に要求され
る幅の狭いベースは50nm以下であるから、この方法
を適応することは困難である。
【0004】
【発明が解決しようとする課題】本発明は上記の欠点を
改善するために提案されたもので、その目的は、バイポ
ーラトランジスタのベース形成等の半導体装置の製造工
程において、均一で、高精度に濃度制御でき、かつ結晶
欠陥のない非常に浅い不純物層を形成する方法を提供す
ることにある。特に高性能LSI製造工程においては、
酸化時に高濃度に不純物を含有するポリSi等の材料
が、ウェハ表面に露出しているため酸化膜厚がその不純
物に影響され、酸化膜厚の制御が難しい。したがって、
ウェハ状態等による酸化膜厚誤差によらず不純物層の形
成を高精度に制御する方法を提供することが目的であ
る。
【0005】
【課題を解決するための手段】上記の目的を達成するた
め、本発明はシリコン基板表面に薄い絶縁膜を形成する
工程と、前記の絶縁膜中に不純物イオンを注入する工程
と、ついで高温短時間熱処理によって前記不純物イオン
をシリコン基板中に浅く高濃度に導入する工程とを備
え、あらかじめ不純物拡散層の拡散深さおよび濃度とイ
オン注入量および酸化膜厚との関係を求めておき、所望
の絶縁膜の膜厚とイオン注入の注入量を前記の関係から
選択することによって、シリコン基板中に導入する不純
物の拡散深さおよび濃度を高精度に制御することを特徴
とする半導体装置の製造方法を発明の要旨とするもので
ある。
【0006】
【作用】本発明は、薄い酸化膜等の絶縁膜中にボロン等
の不純物を低エネルギーイオン注入で導入し、ランプア
ニール等の高温短時間アニールによりシリコン中に不純
物を浅く拡散する方法において、酸化膜厚の変動による
不純物拡散層の濃度および拡散深さへの影響をイオン注
入量を補正することによって防止することで、酸化膜厚
がウェハ毎に変化した場合でも、ウェハ毎に注入量を補
正できるので高精度に濃度制御された、欠陥のない50
nm以下の浅い不純物層を得ることができる。
【0007】
【実施例】次に本発明の実施例について説明する。な
お、実施例は一つの例示であって、本発明の精神を逸脱
しない範囲で、種々の変更あるいは改良を行い得ること
は言うまでもない。
【0008】図1に、本発明の方法によるボロン分布を
示す。(a),(c),(e)がイオン注入直後であ
り、それぞれに対応したランプアニール後のボロン分布
が(b),(d),(f)である。横軸に深さ、縦軸に
ボロン濃度をとってある。(b),(d)ではイオン注
入量とランプアニール条件が等しいが、酸化膜厚の増加
に伴いシリコン中に形成されるボロン拡散層が著しく減
少している。このような酸化膜厚変動によるボロン拡散
層への影響を緩和する方法として、イオン注入エネルギ
ーやアニール条件等の色々なボロン拡散層形成条件を検
討した結果、イオン注入量を酸化膜に応じて補正する方
法が最も制御性よく、所定のボロン拡散層を得られるこ
とが判明した。この方法を使って、酸化膜厚の増加分に
応じて、イオン注入量を増やすことによって、(f)に
示すように、同じランプアニール条件でシリコン中に形
成されるボロン拡散層は、(b)と等しくなる。
【0009】図2に、本発明の方法により形成したボロ
ン拡散層のシート抵抗とイオン注入量及び酸化膜厚の関
係を示す。横軸に酸化膜厚、縦軸にイオン注入量をとっ
てある。図内の曲線で結ばれている酸化膜厚とイオン注
入量によるボロン拡散では、形成されるボロン拡散層の
シート抵抗は等しく、このボロン拡散層の濃度と拡散深
さも、ほぼ一致している。従って、LSI製造工程にお
いて本発明のP型浅接合層形成を用いた場合に、ボロン
拡散に用いる酸化膜厚が所定の値にならなかった場合で
も、図2に示されるような関係を用いてイオン注入量を
補正すれば、所望のデバイス特性が得られる。
【0010】(実施例1)本発明による浅いPN接合形
成の実施例を図3によって説明する。 (A)シリコン基板1上に5〜30nmの薄い酸化膜1
1を形成する。 (B)次に、ボロンのハロゲン化物または水素化物の分
子イオンを低エネルギーイオン注入することでボロンを
酸化膜11中に導入する。この場合、酸化膜11の膜厚
で所望のボロンプロファイルが得られるように図2の関
係を用いてイオン注入量を決定する。 (C)次に、ランプアニール等の高温短時間熱処理(例
えば約1000℃,数10秒程度)をし、シリコン基板
1中にボロンを拡散し、P型層3を形成する。
【0011】図4は本発明を用いて形成したシリコン基
板中のボロン分布のSIMS測定結果である。横軸に深
さ、縦軸にはボロン濃度をとってある。所望どおり、濃
度1×1019cm-3、深さ50nmの浅いボロン拡散層
が形成されている。
【0012】(実施例2)図5によって、本発明の実施
例1をバイポーラトランジスタの製造に適用した方法に
ついて説明する。 (A)1015〜1017cm-3程度のN- シリコン基板1
上に通常のプロセスを用い、ベース補償領域4を形成す
る。16は酸化膜を示す。 (B)熱酸化により基板上に酸化膜11を5〜30nm
の厚さで形成する。 (C)次に、ボロンのハロゲン化物または水素化物の分
子イオンを、2〜15keV程度の低エネルギーイオン
注入することでボロンを酸化膜11中に導入する。この
場合、酸化膜11の膜厚で所望のボロンプロファイルが
得られるように図2で示されるような関係を用いてイオ
ン注入量を決定する。その後、900〜1100℃、1
0秒〜5分程度の高温短時間熱処理をし、シリコン基板
1中にボロンを拡散し、P型ベース層3を形成する。 (D)全面にCVD酸化膜9を形成し、その後ホトエッ
チング工程によりエミッタ拡散用窓14を設け、その窓
からN型不純物を例えばドープドポリシリコン10から
熱処理により拡散させ、エミッタ2を形成する。 (E)ドープドポリシリコンの加工の後、ベースコンタ
クト穴13を形成し、バイポーラトランジスタの基本構
造が形成される。 以上のプロセスは、代表的な例を示したものであり、こ
れらの方法に限られたものではない。例えば、(D),
(E)においては、ドープドポリシリコンと熱拡散によ
るエミッタ形成を用いたが、微結晶SiCx等のヘテロ
エミッタ材料を用いて熱拡散を行わなくてもよい。
【0013】(実施例3)次に、図6によって実施例3
を説明する。このトランジスタの構成は、同一出願人の
特公昭55−26630号公報,特開昭60−8186
2号公報,特開昭60−89969号公報に示されたも
のである。図において、1はシリコン基板、3はベース
領域、2はエミッタ領域、5は酸化膜、6は窒化膜、
8,9は酸化膜、7はポリシリコンよりなるベース電
極、10はポリシリコンよりなるエミッタ電極を示す。
【0014】この構造は、一つの図柄で極めて微細なエ
ミッタ領域2,ベース領域3,ベース電極部7,エミッ
タコンタクト部14およびベースコンタクト部13を全
て形成し、ベース電極7がエミッタ領域2から一定の距
離に位置しているバイポーラ型トランジスタを示す。こ
の例はエミッタ直下の内部ベース領域3が本発明により
形成されている。よって、急峻で浅いベース領域が制御
性・均一性良く形成された高速トランジスタになってい
る。図7は本発明を用いて製造したトランジスタの遮断
周波数とコレクタ電流との関係を示す。本発明の特徴を
明らかにするために、上記のトランジスタの特性評価を
行った。その結果、図7(a)に示すように遮断周波数
は40GHzを越えており、通常のボロンイオン注入法
を用いてベース形成したトランジスタは遮断周波数が約
20GHz(図7(b))であるのに対し、本発明によ
れば2倍の高速化が進んでいることがわかる。
【0015】
【発明の効果】以上説明したように、本発明によれば、
シリコン基板表面に薄い絶縁膜を形成する工程と、前記
の絶縁膜中に不純物イオンを注入する工程と、ついで高
温短時間熱処理によって前記不純物イオンをシリコン基
板中に浅く高濃度に導入する工程とを備え、あらかじめ
不純物拡散層の拡散深さおよび濃度とイオン注入量およ
び酸化膜厚との関係を求めておき、所望の絶縁膜の膜厚
とイオン注入の注入量を前記の関係から選択することに
よって、シリコン基板中に導入する不純物の拡散深さお
よび濃度を高精度に制御することによって、高精度に濃
度制御された浅接合P型不純物層を得ることができる。
これをNPNバイポーラトランジスタのベース形成に適
用すれば極めて薄いベース層が制御性良く得られ、試作
したトランジスタで遮断周波数が40GHzと従来の2
倍になっていることからもわかるように、トランジスタ
を飛躍的に高速化できる。さらに本発明は、バイポーラ
トランジスタのベース形成を主な目的としているが、浅
い不純物層が必要な同様のプロセス、例えば、Pチャネ
ルのMOSFETの浅いソース,ドレイン接合部形成等
のプロセスに適応できることは言うまでもない。
【図面の簡単な説明】
【図1(a)〜(f)】本発明方法によるボロンの酸化
膜/Si中の分布である。
【図2】本発明方法によるボロン拡散層形成条件と拡散
層のシート抵抗の関係を示す。
【図3(A)〜(C)】本発明の製造方法の基本的な実
施例である。
【図4】本発明方法により形成した浅いP型層の不純物
分布を示す。
【図5(A)〜(E)】本発明方法を用いた他の実施例
である。
【図6】本発明方法を用いた他の実施例である。
【図7】本発明を用いて製造したトランジスタの遮断周
波数とコレクタ電流の関係を示したものである。
【符号の説明】
1 N- 型単結晶基板(シリコン基板) 2 N+ エミッタ領域 3 P型ベース領域 4 ベース補償拡散領域 5 酸化膜 6 シリコン窒化膜 7 ベース電極 8 酸化膜 9 CVD酸化膜 10 エミッタ電極 11 薄い酸化膜 12 ポリシリコン残さ部 13 ベースコンタクト部 14 エミッタコンタクト部 15 ベース電極引出し用穴 16 酸化膜 17 ベース用金属電極 18 エミッタ用金属電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 光俊 東京都千代田区内幸町一丁目1番6号 日 本電信電話株式会社内

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 シリコン基板表面に薄い絶縁膜を形成す
    る工程と、前記の絶縁膜中に不純物イオンを注入する工
    程と、ついで高温短時間熱処理によって前記不純物イオ
    ンをシリコン基板中に浅く高濃度に導入する工程とを備
    え、あらかじめ不純物拡散層の拡散深さおよび濃度とイ
    オン注入量および酸化膜厚との関係を求めておき、所望
    の絶縁膜の膜厚とイオン注入の注入量を前記の関係から
    選択することによって、シリコン基板中に導入する不純
    物の拡散深さおよび濃度を高精度に制御することを特徴
    とする半導体装置の製造方法。
JP7851791A 1991-03-18 1991-03-18 半導体装置の製造方法 Pending JPH0590280A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7851791A JPH0590280A (ja) 1991-03-18 1991-03-18 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7851791A JPH0590280A (ja) 1991-03-18 1991-03-18 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH0590280A true JPH0590280A (ja) 1993-04-09

Family

ID=13664132

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7851791A Pending JPH0590280A (ja) 1991-03-18 1991-03-18 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH0590280A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196662A (ja) * 2005-01-13 2006-07-27 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
JP2006196661A (ja) * 2005-01-13 2006-07-27 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196662A (ja) * 2005-01-13 2006-07-27 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
JP2006196661A (ja) * 2005-01-13 2006-07-27 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法

Similar Documents

Publication Publication Date Title
US5863831A (en) Process for fabricating semiconductor device with shallow p-type regions using dopant compounds containing elements of high solid solubility
US4063967A (en) Method of producing a doped zone of one conductivity type in a semiconductor body utilizing an ion-implanted polycrystalline dopant source
US4729964A (en) Method of forming twin doped regions of the same depth by high energy implant
US4629520A (en) Method of forming shallow n-type region with arsenic or antimony and phosphorus
EP0430274A2 (en) Method of producing bipolar transistor
JPH11168069A (ja) 半導体装置の製造方法
US4418469A (en) Method of simultaneously forming buried resistors and bipolar transistors by ion implantation
US5712181A (en) Method for the formation of polycide gate in semiconductor device
EP0852394B1 (en) Method for making very shallow junctions in silicon devices
US4456489A (en) Method of forming a shallow and high conductivity boron doped layer in silicon
JPS6066814A (ja) 半導体デバイスの製造方法
JPH11145147A (ja) 半導体装置および半導体装置の製造方法
US4440580A (en) Method of fabricating an integrated bipolar planar transistor by implanting base and emitter regions through the same insulating layer
JPH0590280A (ja) 半導体装置の製造方法
US6136673A (en) Process utilizing selective TED effect when forming devices with shallow junctions
JPH05190481A (ja) 基板中のドープ領域製造方法
JP2810947B2 (ja) 半導体装置の製造方法
US4035207A (en) Process for producing an integrated circuit including a J-FET and one complementary MIS-FET
JP2653513B2 (ja) 半導体装置の製造方法
JPH03265131A (ja) 半導体装置の製造方法
EP0393215B1 (en) A preparation method of selective growth silicon layer doped with impurities
US20100148308A1 (en) Dopant Profile Control for Ultrashallow Arsenic Dopant Profiles
JPS63124520A (ja) 半導体装置の製造方法
JP3239533B2 (ja) 低抵抗多結晶膜の製造方法
KR20020002808A (ko) 반도체 소자의 폴리실리콘층 형성방법