JPS63311718A - ヘテロ構造単結晶半導体薄膜の製造方法 - Google Patents
ヘテロ構造単結晶半導体薄膜の製造方法Info
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は単結晶薄膜の製造方法に係り、特にヘテロ構造
の半導体素子の製造に好適な単結晶薄膜の製造方法に関
する。
の半導体素子の製造に好適な単結晶薄膜の製造方法に関
する。
従来のヘテロ構造の単結晶薄膜の製造方法については、
応用物理、第５５巻、第８号（１９８６）第７９１頁か
ら第７９４頁において論じられている。
応用物理、第５５巻、第８号（１９８６）第７９１頁か
ら第７９４頁において論じられている。
例えば、シリコン（Ｓｉ）単結晶基板上にＳｉ以外の半
導体膜を形成する方法には、前記の従来技術に述べられ
ているヘテロ・エピタキシャル法がある。しかしながら
、Ｓｉと異種半導体では格子定数、熱膨張係数が異なる
ため、ヘテロ・エピタキシャル成長後にＳｉと異種半導
体とのヘテロ界面に多くの欠陥が残留する問題があった
。
導体膜を形成する方法には、前記の従来技術に述べられ
ているヘテロ・エピタキシャル法がある。しかしながら
、Ｓｉと異種半導体では格子定数、熱膨張係数が異なる
ため、ヘテロ・エピタキシャル成長後にＳｉと異種半導
体とのヘテロ界面に多くの欠陥が残留する問題があった
。
本発明の目的は、これらの欠陥を除去し、高品質のヘテ
ロ界面をもった半導体単結晶薄膜を提供することにある
。
ロ界面をもった半導体単結晶薄膜を提供することにある
。
上記の目的は、通常のヘテロ・エピタキシャル成長法を
用いて形成したベテロ構造の界面近傍両側を、イオン打
込み法を用いて一度非晶質化した後、アニールし、固相
結晶成長法により非晶質領域を再結晶化することにより
達成される。
用いて形成したベテロ構造の界面近傍両側を、イオン打
込み法を用いて一度非晶質化した後、アニールし、固相
結晶成長法により非晶質領域を再結晶化することにより
達成される。
本発明は上述のように通常の方法で形成した結晶欠陥の
多いヘテロ界面を一旦非晶質化した後再結晶化すること
によってヘテロ構造単結晶薄膜を形成しているので界面
近傍に発生する結晶欠陥がきわめて少なくなる。
多いヘテロ界面を一旦非晶質化した後再結晶化すること
によってヘテロ構造単結晶薄膜を形成しているので界面
近傍に発生する結晶欠陥がきわめて少なくなる。
〔実施例〕
以下、本発明を実施例により詳細に説明する。
実施例 １゜
第１図（ａ）、（ｂ）、（ｃ）は本発明の一実施例の工
程［略説明図である。
程［略説明図である。
図（ａ）は通常の方法で単結晶Ｓｉ基板１上に単結晶Ｇ
ａＡｓ層２を形成する里程であるーこの工程では、通常
、分子線蒸着（ＭＢＥ）法、または有機金属の熱分解に
よる気相成長（ＭＯＣＶＤ）法が用いられる。典型的な
成長シーケンスは以下のとおりである。すなわち、まず
、Ｓｉ基板表面を清浄にするために９００℃で熱処理す
る。つぎに、ＭＯＣＶＤ法ならば４００〜４５０’Ｃ，
Ｍ Ｂ Ｅ法ならば１５０〜４００℃の低い温度で２０
ｎ ｍ位の厚さの非晶質ＧａＡｓ層をＳｊ基板上に堆積
する。その後、成長を一端中断し、基板温度を７００〜
７５０℃に上げ、２回目の成長を厚さ３００ｎ ｍだけ
行なう。基板温度が上がると非晶質ＧａＡ、ｓＦＩは単
結晶化し、その上に２回目に成長するＧ ａ Ａ ｓ層
は単結晶となる。しかしながら、電子顕微鏡１ｇ１ｍに
よると、単結晶ＧａＡｓ層と単結晶Ｓｊ基板との界面に
は多くの欠陥が残留していることが認められた。
ａＡｓ層２を形成する里程であるーこの工程では、通常
、分子線蒸着（ＭＢＥ）法、または有機金属の熱分解に
よる気相成長（ＭＯＣＶＤ）法が用いられる。典型的な
成長シーケンスは以下のとおりである。すなわち、まず
、Ｓｉ基板表面を清浄にするために９００℃で熱処理す
る。つぎに、ＭＯＣＶＤ法ならば４００〜４５０’Ｃ，
Ｍ Ｂ Ｅ法ならば１５０〜４００℃の低い温度で２０
ｎ ｍ位の厚さの非晶質ＧａＡｓ層をＳｊ基板上に堆積
する。その後、成長を一端中断し、基板温度を７００〜
７５０℃に上げ、２回目の成長を厚さ３００ｎ ｍだけ
行なう。基板温度が上がると非晶質ＧａＡ、ｓＦＩは単
結晶化し、その上に２回目に成長するＧ ａ Ａ ｓ層
は単結晶となる。しかしながら、電子顕微鏡１ｇ１ｍに
よると、単結晶ＧａＡｓ層と単結晶Ｓｊ基板との界面に
は多くの欠陥が残留していることが認められた。
図（ｂ）は図（ａ）の単結晶Ｇ ａ Ａ ｓ層２を形成
したＳｉ基板１にイオン打込み３を行ない、単結晶Ｇａ
Ａｓ層２とＳｉ基板１との界面４の近傍を非晶質化する
工程である。この場合、打込みイオン種及び打込みエネ
ルギーを適当に選べば、Ｇ ａ Ａ ｓ層の表面側を単
結晶に保ったままでＧａＡｓ層２と単結晶Ｓｊ基＠１と
の界面４の両側の層４′、４“を非晶質化することは可
能である。本実施例では、３５０ｋｅＶに加速したＳｉ
”イオンをＩＸＩＯｌｇａｎ−”打込み、単結晶ＧａＡ
ｓ層と単結晶Ｓｉ基板との界面の両側４’、４’を非晶
質化した。
したＳｉ基板１にイオン打込み３を行ない、単結晶Ｇａ
Ａｓ層２とＳｉ基板１との界面４の近傍を非晶質化する
工程である。この場合、打込みイオン種及び打込みエネ
ルギーを適当に選べば、Ｇ ａ Ａ ｓ層の表面側を単
結晶に保ったままでＧａＡｓ層２と単結晶Ｓｊ基＠１と
の界面４の両側の層４′、４“を非晶質化することは可
能である。本実施例では、３５０ｋｅＶに加速したＳｉ
”イオンをＩＸＩＯｌｇａｎ−”打込み、単結晶ＧａＡ
ｓ層と単結晶Ｓｉ基板との界面の両側４’、４’を非晶
質化した。
図（ｃ）は図（ｂ）に示したイオン打込みした試料をア
ニールし、ヘテロ界面の非晶質層を単結晶化する工程で
ある。すなわち、前記試料を６００℃で１時間のアニー
ルを行なった所、表面側の単結晶ＧａＡｓ層２及び単結
晶８１基板１を結晶成長のシードとして非晶質層の固相
結晶成長が起った。
ニールし、ヘテロ界面の非晶質層を単結晶化する工程で
ある。すなわち、前記試料を６００℃で１時間のアニー
ルを行なった所、表面側の単結晶ＧａＡｓ層２及び単結
晶８１基板１を結晶成長のシードとして非晶質層の固相
結晶成長が起った。
その結果、ヘテロ界面両側の非晶質層が単結晶化し、良
質のＧａＡｓ／Ｓｉ結晶が形成できた。この結晶の電子
顕微鏡観察を行ないヘテロ界面を詳細に調べた処、結晶
欠陥の数は工程（ａ）後のものに比へて１／１０以下に
減少していた。
質のＧａＡｓ／Ｓｉ結晶が形成できた。この結晶の電子
顕微鏡観察を行ないヘテロ界面を詳細に調べた処、結晶
欠陥の数は工程（ａ）後のものに比へて１／１０以下に
減少していた。
ところで、第１図に示した実施例の場合、ヘテロ界面近
傍に形成された非晶質層は表面側単結晶Ｇ ａ Ａ、
ｓ層及び裏面側単結晶Ｓｉ基板の両者を結晶成長のシー
ドとし、反対方向から互いに同相成長し、２つの成長層
の先端が衝突した時点で成長は終了する。結晶成長の観
点から言えば、固相結晶成長が終了する迄非晶質ＧａＡ
ｓ層の同相結晶成長は表面側の単結晶ＧａＡｓ層を結晶
成長のシードとして進行し、非晶質Ｓｉ層の固相結晶成
長は裏面側単結晶ＳＬ基板を結晶成長のシードどして進
行することが望ましい。言い換えると、上記の２つの成
長層の先端はＧａＡｓ層と８１基板とのヘテロ界面にお
いて衝突することが望ましい。そのため条件を第２図を
用いて説明する。
傍に形成された非晶質層は表面側単結晶Ｇ ａ Ａ、
ｓ層及び裏面側単結晶Ｓｉ基板の両者を結晶成長のシー
ドとし、反対方向から互いに同相成長し、２つの成長層
の先端が衝突した時点で成長は終了する。結晶成長の観
点から言えば、固相結晶成長が終了する迄非晶質ＧａＡ
ｓ層の同相結晶成長は表面側の単結晶ＧａＡｓ層を結晶
成長のシードとして進行し、非晶質Ｓｉ層の固相結晶成
長は裏面側単結晶ＳＬ基板を結晶成長のシードどして進
行することが望ましい。言い換えると、上記の２つの成
長層の先端はＧａＡｓ層と８１基板とのヘテロ界面にお
いて衝突することが望ましい。そのため条件を第２図を
用いて説明する。
第２図において、１は単結晶Ｓｉ基板、７はイオン打込
みにより形成した非晶質Ｓｉ層、５は単結晶Ｇ ａ Ａ
ｓ層、６はイオン打込みにより形成した非晶質Ｇ ａ
Ａ ｓ層である。ここで、６及び７は第１図（ｂ）と
同じ工程で形成されたものであり、その各々の厚さをＬ
ＧａＡｓ及びＬ Ｓ ｉと書くことにする。
みにより形成した非晶質Ｓｉ層、５は単結晶Ｇ ａ Ａ
ｓ層、６はイオン打込みにより形成した非晶質Ｇ ａ
Ａ ｓ層である。ここで、６及び７は第１図（ｂ）と
同じ工程で形成されたものであり、その各々の厚さをＬ
ＧａＡｓ及びＬ Ｓ ｉと書くことにする。
いま、あるアニール温度（Ｔ）におけるＳｉ及びＧ ａ
Ａ ｓの固相結晶成長速度を各々ＶＳ＋及びｖｅａ＾
６と書き表わすならば、６及び７が固相結晶成長により
単結晶化する時間は各々Ｌ ＧａＡｓ層 ＶＧａＡｓ及
びＬ ｓ ； ／ Ｖ ｓ ；となる。両者の時間が等
しければ、同相結晶成長の先端かヘテロ界面で衝突する
訳であるから、良いエピタキシャル結晶を得るにはＬ
ｓｒ ／ Ｖｓｔ ＝ Ｌ ａａＡｓ／ ＶＧａＡｓの
条件を満たせば良いことになる。
Ａ ｓの固相結晶成長速度を各々ＶＳ＋及びｖｅａ＾
６と書き表わすならば、６及び７が固相結晶成長により
単結晶化する時間は各々Ｌ ＧａＡｓ層 ＶＧａＡｓ及
びＬ ｓ ； ／ Ｖ ｓ ；となる。両者の時間が等
しければ、同相結晶成長の先端かヘテロ界面で衝突する
訳であるから、良いエピタキシャル結晶を得るにはＬ
ｓｒ ／ Ｖｓｔ ＝ Ｌ ａａＡｓ／ ＶＧａＡｓの
条件を満たせば良いことになる。
以下具体例を用いて説明する。
第１図（ａ）の工程を終了した試料に５００ ｋ ｅ
Ｖに加速したＳｉ＋イオンをｌ ｘ １０１ｓ、、−２
及び４００ ｋ ｅ Ｖに加速したＳｉゝイオンを５Ｘ
１０−”打込み、ヘテロ界面近傍を非晶質化した。その
後、２ＭｅＶに加速したプロトンを利用した後方散乱法
を用いて非晶質層の厚さを測定した所、ＬａａＡｓ＝３
０ｎｍ 。
Ｖに加速したＳｉ＋イオンをｌ ｘ １０１ｓ、、−２
及び４００ ｋ ｅ Ｖに加速したＳｉゝイオンを５Ｘ
１０−”打込み、ヘテロ界面近傍を非晶質化した。その
後、２ＭｅＶに加速したプロトンを利用した後方散乱法
を用いて非晶質層の厚さを測定した所、ＬａａＡｓ＝３
０ｎｍ 。
Ｌ３；＝２１０ｎｍの値を得た。そこで、Ｇ ａ Ａ
ｓ層とＳｉ層の同相結晶成長速度の比（ＶＧＩＩＡＳ
： Ｖｓ；）が１ニアとなるアニール温度（６００℃）
を選び、３時間のアニールを行なった処、両者の非晶質
層が完全に単結晶化した。その後、電子顕微鏡駅察を行
ない、ヘテロ界面を詳細に調べた所、結晶欠陥の数は第
１図（ａ）の工程後の試料に比べて１／１００以下に減
少していた。すなわち、第１図の実施例に比べて第２図
の実施例の方が特性がさらに改善されていることがわか
る。以上においては、イオン種としてＳｉを選んだ場合
について述べたが、Ａｓ、Ｐ等の他のイオン種を用いて
もよい。
ｓ層とＳｉ層の同相結晶成長速度の比（ＶＧＩＩＡＳ
： Ｖｓ；）が１ニアとなるアニール温度（６００℃）
を選び、３時間のアニールを行なった処、両者の非晶質
層が完全に単結晶化した。その後、電子顕微鏡駅察を行
ない、ヘテロ界面を詳細に調べた所、結晶欠陥の数は第
１図（ａ）の工程後の試料に比べて１／１００以下に減
少していた。すなわち、第１図の実施例に比べて第２図
の実施例の方が特性がさらに改善されていることがわか
る。以上においては、イオン種としてＳｉを選んだ場合
について述べたが、Ａｓ、Ｐ等の他のイオン種を用いて
もよい。
以上の実施例においては、ＧａＡｓ／Ｓｉ構造を例に取
り説明してきた。しかしながら、本発明の方法が他のヘ
テロ構造半導体材料に取っても有効であることはいうま
でもない、事実、本発明の方法をＧａＰ／Ｓｉ、ＳｉＣ
／Ｓｉ、ＡＱＰ／Ｓｉ。
り説明してきた。しかしながら、本発明の方法が他のヘ
テロ構造半導体材料に取っても有効であることはいうま
でもない、事実、本発明の方法をＧａＰ／Ｓｉ、ＳｉＣ
／Ｓｉ、ＡＱＰ／Ｓｉ。
Ｓｉ、−ｘＧｅｘ／５ｉ（Ｏ＜Ｘ＜１）、 ５ｉｘＧｅ
ｙＣｚ／５ｉ（ｘ＋ｙ＋ｚ＝１）、Ｇｅ／Ｓｉ、ＧａＡ
ｓ／Ｇｅ。
ｙＣｚ／５ｉ（ｘ＋ｙ＋ｚ＝１）、Ｇｅ／Ｓｉ、ＧａＡ
ｓ／Ｇｅ。
ＧａＰ／Ｇｅ等の広範囲のヘテロ構造材料系に適用した
場合にも、この方法が有効であることを確認している。
場合にも、この方法が有効であることを確認している。
ところで、ＧａＡｓ層に打込まれたＳｉ＋イオンは固相
結晶成長後には電気的に活性化してドナーとなり、ｎ型
を形成する。一方、Ｓｉ基板に打込まれたＳｉ＋イオン
は固相結晶成長後には電気的に中性のままである。した
がって、ＧａＡｓ／Ｓｉのヘテロ構造にＳｉ＋イオンを
打込み、その後にアニールすれば、ＧａＡｓ／Ｓｉのヘ
テロ界面の改善とＧａＡｓ層へのドーピングとを同時に
行なうことができることになる。この方法はＧａＡｓ層
をエミッタとしたヘテロ構造のバイポーラ・トランジス
タを製造する際に極めて有用となる。以下、このような
実施例を第３図を用いて説明する。
結晶成長後には電気的に活性化してドナーとなり、ｎ型
を形成する。一方、Ｓｉ基板に打込まれたＳｉ＋イオン
は固相結晶成長後には電気的に中性のままである。した
がって、ＧａＡｓ／Ｓｉのヘテロ構造にＳｉ＋イオンを
打込み、その後にアニールすれば、ＧａＡｓ／Ｓｉのヘ
テロ界面の改善とＧａＡｓ層へのドーピングとを同時に
行なうことができることになる。この方法はＧａＡｓ層
をエミッタとしたヘテロ構造のバイポーラ・トランジス
タを製造する際に極めて有用となる。以下、このような
実施例を第３図を用いて説明する。
第３図（ａ）は通常の方法でバイポーラ・トランジスタ
のコレクタ及びベースまでを形成した図である。図にお
いて、８はボロンを１０”ａｎ−’程度含んだｐ型Ｓｉ
領域であり、７０ｎ ｍ程度の厚みを有するベース層で
ある。９はＡｓを１０”〜ｌＯ”ａ＋＋−’程度含んだ
、厚さ１７０ｎｍ程度のｎ−８ｉ領域、 １０はＡｓを
１０１ｇ〜１０” ｃｘｎ ’″３３程度だ、厚さｌｔ
！ｍ程度のｎ”Ｓｉ領域であり、９と１０とでコレクタ
層を形成している。１１はボロンを１０１５〜１０”ａ
ｎ−程度含んだｐ型のＳｉ基板、１２は素子間分離用の
′Ｓｉ○２膜、１３はＳ ｉｏ２膜１２に形成したエミ
ッタ領域形成用の窓である。
のコレクタ及びベースまでを形成した図である。図にお
いて、８はボロンを１０”ａｎ−’程度含んだｐ型Ｓｉ
領域であり、７０ｎ ｍ程度の厚みを有するベース層で
ある。９はＡｓを１０”〜ｌＯ”ａ＋＋−’程度含んだ
、厚さ１７０ｎｍ程度のｎ−８ｉ領域、 １０はＡｓを
１０１ｇ〜１０” ｃｘｎ ’″３３程度だ、厚さｌｔ
！ｍ程度のｎ”Ｓｉ領域であり、９と１０とでコレクタ
層を形成している。１１はボロンを１０１５〜１０”ａ
ｎ−程度含んだｐ型のＳｉ基板、１２は素子間分離用の
′Ｓｉ○２膜、１３はＳ ｉｏ２膜１２に形成したエミ
ッタ領域形成用の窓である。
第３図（ｂ）は窓１３内に厚ざｌ ５０ｎ ｍのＧａＡ
ｓｆｆ１を形成する工程であり、第１図（ａ）と同じ工
程である。この工程では、まず単結晶ＳＬ基板８上には
単結晶ＧａＡｓ層が、またＳｉｎ、膜１２上には多結晶
ＧａＡｓ層が形成される。ついで、Ｓｉ○２膜１２上に
堆積された多結晶ＧａＡｓ層は通常のホト・リソグラフ
ィ一工程で除去され、窓１３内に単結晶ＧａＡｓ層１４
をもった第３図（ｂ）の構造が形成される。
ｓｆｆ１を形成する工程であり、第１図（ａ）と同じ工
程である。この工程では、まず単結晶ＳＬ基板８上には
単結晶ＧａＡｓ層が、またＳｉｎ、膜１２上には多結晶
ＧａＡｓ層が形成される。ついで、Ｓｉ○２膜１２上に
堆積された多結晶ＧａＡｓ層は通常のホト・リソグラフ
ィ一工程で除去され、窓１３内に単結晶ＧａＡｓ層１４
をもった第３図（ｂ）の構造が形成される。
第３図（ｃ）は１５０ｋｅＶに加速したＳｉ”イオンを
５ Ｘ １０”ａｍ−”打込む工程であり、第１図（ｂ
）の工程と同じものである。
５ Ｘ １０”ａｍ−”打込む工程であり、第１図（ｂ
）の工程と同じものである。
第３図（ｄ）は６００℃で３０分間のアニールをする工
程であり、第１図（Ｃ）と同じ工程である。
程であり、第１図（Ｃ）と同じ工程である。
この工程でＳｉ＋イオン打込みにより形成されたベテロ
界面近傍の非晶質Ｓｉ層とＧ ａ Ａ ｓ層は単結晶化
し、高品質なヘテロ界面が形成されると同時にＧ ａ
Ａ ｓ層はｎ１領域となり、エミッタが形成される。す
なわち、図（ｃ）及び（ｄ）の一連の工程で高品質のヘ
テロ界面が形成されると同時にエミッタへの不純物のド
ーピングがなされる点が本発明の特徴となっている。
界面近傍の非晶質Ｓｉ層とＧ ａ Ａ ｓ層は単結晶化
し、高品質なヘテロ界面が形成されると同時にＧ ａ
Ａ ｓ層はｎ１領域となり、エミッタが形成される。す
なわち、図（ｃ）及び（ｄ）の一連の工程で高品質のヘ
テロ界面が形成されると同時にエミッタへの不純物のド
ーピングがなされる点が本発明の特徴となっている。
第３図（ｅ）は電極を形成する工程であり、ＧａＡｓ層
１４の表面上にはＡ ｕ−Ｇ ｅ電極１５が、また、ｐ
型Ｓｉ層８の表面上にＡＱ電極１６が形成される。
１４の表面上にはＡ ｕ−Ｇ ｅ電極１５が、また、ｐ
型Ｓｉ層８の表面上にＡＱ電極１６が形成される。
これらの電極は通常の５ｉＬＳｒまたはＧ ａ Ａ、
５ＬＳＩで用いられる工程で形成することができ、特に
特別な工程は何もない。以上でエミッタをＧ ａ Ａ
ｓ ｐ３としだヘテロ構造のバイポーラ・Ｉ・ランシス
タの形成が終了する。
５ＬＳＩで用いられる工程で形成することができ、特に
特別な工程は何もない。以上でエミッタをＧ ａ Ａ
ｓ ｐ３としだヘテロ構造のバイポーラ・Ｉ・ランシス
タの形成が終了する。
本発明によれば、固相結晶成長法を利用することにより
、通常の方法で形成したベテロ界面の結晶構造を改善す
ることができるので、高品質なヘテロ構造をもった単結
晶薄膜を形成できる効果がある。特にＧａＡｓ／Ｓｉの
ヘテロ構造にＳｉ＋イオン打込みを行ない、その後にア
ニールして固相結晶成長を行なえば、高品質のヘテロ界
面の形成とＧａＡｓへの不純物ドーピングとを同時に行
なえるという効果がある。
、通常の方法で形成したベテロ界面の結晶構造を改善す
ることができるので、高品質なヘテロ構造をもった単結
晶薄膜を形成できる効果がある。特にＧａＡｓ／Ｓｉの
ヘテロ構造にＳｉ＋イオン打込みを行ない、その後にア
ニールして固相結晶成長を行なえば、高品質のヘテロ界
面の形成とＧａＡｓへの不純物ドーピングとを同時に行
なえるという効果がある。
第１図〜第３図は本発明の詳細な説明図である。
図において、
■・・・単結晶Ｓｉ基板 ２・・・ＧａＡｓ層３
・・・イオン打込み ４・・・界面５・・・単結
晶ＧａＡｓ層 ６・・・非晶質ＧａＡｓ層７・・・
非晶質８５層 ８・・・ｐ型Ｓｉ層９−＝ ｎ−
型Ｓｉ層 １０−ｎ＋型Ｓ１層１１・・・ｐ型
Ｓｉ基板 １２・・５ｉｎ２膜１４−ｎ”ＧａＡ
ｓ層 １５−Ａｕ−Ｇｅ電極１６・・・ＡＱ電極 代理人弁理士 中 村 純之助 ？１ 閏 ↑２図 第３図
・・・イオン打込み ４・・・界面５・・・単結
晶ＧａＡｓ層 ６・・・非晶質ＧａＡｓ層７・・・
非晶質８５層 ８・・・ｐ型Ｓｉ層９−＝ ｎ−
型Ｓｉ層 １０−ｎ＋型Ｓ１層１１・・・ｐ型
Ｓｉ基板 １２・・５ｉｎ２膜１４−ｎ”ＧａＡ
ｓ層 １５−Ａｕ−Ｇｅ電極１６・・・ＡＱ電極 代理人弁理士 中 村 純之助 ？１ 閏 ↑２図 第３図
Claims (1)
- 【特許請求の範囲】 １、単結晶半導体基板上に単結晶異種半導体層を形成し
た後、イオン打込み法を用いて前記半導体基板と前記異
種半導体層との界面両側を所定厚さだけ非晶質化し、し
かる後に、アニールして再結晶化することを特徴とする
ヘテロ構造単結晶半導体薄膜の製造方法。 ２、特許請求の範囲第１項記載のヘテロ構造単結晶薄膜
の製造方法において、上記イオン打込みによって上記異
種半導体層中に形成される非晶質層の膜厚と上記半導体
基板中に形成される非晶質層の膜厚との比を上記再結晶
化の際における上記異種半導体結晶と上記基板半導体結
晶の結晶成長速度の比に等しくすることを特徴とするヘ
テロ構造単結晶半導体薄膜の製造方法。 ３、特許請求の範囲第１項または第２項記載のヘテロ構
造単結晶薄膜の製造方法において、上記基板半導体をＳ
ｉ、上記異種半導体をＧａＡｓ、上記イオン打込み種を
Ｓｉとすることを特徴とするヘテロ構造単結晶半導体薄
膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14709587A JPS63311718A (ja) | 1987-06-15 | 1987-06-15 | ヘテロ構造単結晶半導体薄膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14709587A JPS63311718A (ja) | 1987-06-15 | 1987-06-15 | ヘテロ構造単結晶半導体薄膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63311718A true JPS63311718A (ja) | 1988-12-20 |
Family
ID=15422368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14709587A Pending JPS63311718A (ja) | 1987-06-15 | 1987-06-15 | ヘテロ構造単結晶半導体薄膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63311718A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006191028A (ja) * | 2005-01-07 | 2006-07-20 | Internatl Business Mach Corp <Ibm> | 配向変更された低欠陥密度のＳｉを製造する方法 |
| JP2008543081A (ja) * | 2005-06-01 | 2008-11-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ハイブリッド配向基板のための改善されたアモルファス化／テンプレート再結晶化の方法 |
| JP2009239315A (ja) * | 2009-07-17 | 2009-10-15 | Sharp Corp | 窒化物系ｉｉｉ−ｖ族化合物半導体装置の製造方法 |
-
1987
- 1987-06-15 JP JP14709587A patent/JPS63311718A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006191028A (ja) * | 2005-01-07 | 2006-07-20 | Internatl Business Mach Corp <Ibm> | 配向変更された低欠陥密度のＳｉを製造する方法 |
| JP2008543081A (ja) * | 2005-06-01 | 2008-11-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ハイブリッド配向基板のための改善されたアモルファス化／テンプレート再結晶化の方法 |
| JP2009239315A (ja) * | 2009-07-17 | 2009-10-15 | Sharp Corp | 窒化物系ｉｉｉ−ｖ族化合物半導体装置の製造方法 |
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