TW202345408A - 具有再結晶及活化摻雜物之共同化步驟的用於製造3d電路之方法 - Google Patents
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Abstract
一種微電子裝置之製造方法，其包含：
a)生產具一支撐件(100)之一結構，該支撐件(100)設置有一第一層級(N
1)之組件之一半導體層(12)，該支撐件(100)係設置有一第二層級(N
2)之另一半導體層(120)，該另一半導體層(120)包括與該絕緣層接觸之一下子層(121)以及安置於該下子層上之一上子層(122)，該下子層及該上子層中之一第一者係由結晶半導體材料(C)製成，而該下子層及該上子層中之一第二者係由非晶半導體材料(A)製成，接著
b)形成至少一電晶體閘極塊(132)於該半導體層(120)上，接著
c)藉由在該半導體層(120)中植入摻雜物，在該閘極塊(132)之任一側上形成摻雜區(125)，其在一半導體區之位於面向該閘極塊(132)且設置來容納該電晶體之一通道的任一側上，接著
d)實行至少一低溫熱處理，以便實行該第二半導體子層之再結晶，同時使用該第一半導體子層作為一結晶前緣之一起始區，同時實行該等摻雜物之活化。
Description
技術領域及先前技術
本申請案係關於微電子裝置之領域，且尤其是設置有分佈於複數個層級上之組件之裝置。此等裝置一般稱為3維或「3D」積體電路。
通常來說，在積體電路之領域中，不斷地試圖增加電晶體之密度。
出於此目的，一種解決方案在於將電晶體分佈於以一層於另一層上方安置之半導體層的複數個層級。此等電路因此通常包括至少二個疊加的半導體層，具插入於這二個半導體層之間的一絕緣層。
Brunet等人“First demonstration of a CMOS over CMOS 3D VLSI CoolCube
TMintegration on 300 mm wafer,” 2016 Symposium on VLSI Technology Digest of Technical Papers的文獻呈現例如一種此類型裝置之用途。
生產上層級上之電晶體可涉及實行一或多個熱處理步驟，尤其在實行摻雜物之活化時。
然而，高溫熱處理可能導致較低層級之退化，尤其是對較低層級中的接點或層間連接元件之材料的傷害，或甚至是較低層級內之一不想要的摻雜物的擴散。
一旦第一層級之電晶體已生產，從而通常尋求限制該(等)上層級之製造的熱預算(thermal budget)，且尤其避免實行高於600℃之熱處理。
當期望在3D電路之上層級中生產電晶體時，摻雜物之活化或摻雜物之進一步擴散以生成延伸區係最關鍵的問題之一。此一步驟通常需要可大於1000℃之高溫。
圖9A-9B所例示的一方法，其用於2D裝置且因此包括單一層級之電晶體，在於藉由植入的手段來在一閘極塊932之其上配置間隔件937的任一側的半導體區925製造非晶及摻雜。
於再結晶期間，易於生成水平F
H及垂直F
V再結晶前緣，其可導致在前緣F
H及F
V交會的點之一結晶缺陷生成。
此一方法通常係實行於一SOI基體(SOI代表「矽覆絕緣體」)上，並控制於區925(被製成非晶及摻雜然後再結晶的區)下之一非摻雜層926的厚度e
nd，造成一問題。這是因為此非摻雜層926易於有助於增加對存取之電阻並影響裝置性能。
此外，對於極薄半導體層，例如意欲用於FDSOI類型(代表「全空乏矽覆絕緣體」)之應用，如果實行過深的非晶形化植入時，則可能難以保留一用於再結晶之晶核厚度。若非晶化係於源極區及汲極區的一磊晶生長之後，在此情況下，半導體厚度沿著此層之支撐件而變化，此則更加特別困難且關鍵。
提出的問題是要找到一種用於製造一3D微電子裝置之新穎方法，該方法係針對上述缺點中的至少一個進行改良。
根據一態樣，本發明關於一種用於生產微電子裝置之方法，該微電子裝置設置有複數個疊加層級之電子組件，該方法包含按順序的以下步驟：
a)生產包含一支撐件之一結構，該支撐件設置有一第一層級N
1之組件中之至少一組件，該支撐件被一絕緣層所上覆，該絕緣層本身被一第二層級之一半導體層所上覆，
該半導體層包括至少一下子層及安置於該下子層上之一上子層，該下子層及該上子層中之一第一者係由結晶半導體材料製成，而該下子層及該上子層中之一第二者係由非晶半導體材料製成，接著
b)形成至少一電晶體閘極塊於該半導體層上，接著
c)藉由在該半導體層中植入摻雜物，在該閘極塊之任一側上形成摻雜區，其在一半導體區之位於面向該閘極塊且設置來容納該電晶體之一通道的任一側上，接著
d)實行至少一熱處理，以便實行該第二非晶子層之再結晶，同時使用該第一結晶子層作為一結晶前緣之一起始區，同時實行該等摻雜物之活化。
步驟a)可包含對該第二層級N
2之該半導體層之一厚度的一非晶化植入，以便形成由非晶半導體材料所製的該第二子層。
有利地，由非晶半導體材料所製的該第二子層在整個表面上延伸，使得該支撐件完全被該第二子層覆蓋。
根據實行方式的一第一可能性，在步驟a)，由非晶材料所製的該第一子層為上子層，由結晶材料所製的該第二子層為下子層。
在一變化且根據實行方式的一第二可能性，在步驟a)，為非晶的該第一子層為下子層，為結晶的該第二子層為表面子層。
有利地，在步驟a)之結構之形成可包含以下的子步驟：
-提供一第一基體，其中生成該第一層級N
1之組件中之該至少一組件，
-在該第一基體上，接合一設置有該第二層級之該半導體層之第二基體，
-移除該第二基體的一部分，同時保留接合至該第一基體之該第二半導體層。
當藉由斷裂及/或藉由Smart cut
TM類型之方法的手段實行該部分之移除時，熱處理步驟d)可使得實行對易於由此斷裂所產生的缺陷之修復成為可能。
根據一特定實施例，步驟a)可進一步包含，在該接合之前，該第二層級之該半導體層之非晶化的步驟，以便形成該第二半導體子層。
該半導體層之非晶化於一變化中可在弱化區生成之後實行。
在接合之前實行此步驟使得可能可最佳地控制該第一子層及該第二子層之各別厚度。
有利地，當在該接合之前，實行該第一基體之植入，以便生成一弱化區時，該半導體層之非晶化可在生成該弱化區之後實行。
有利地，一蝕刻停止層係配置於該第二基體上並向上抵靠該半導體層，該第二基體的一部分之移除進一步包含相對於該半導體層之對該蝕刻停止層的一選擇性蝕刻。
該方法可進一步包含：於該閘極塊之任一側上形成絕緣間隔件。
在此情況下，形成該等摻雜區之步驟c)則可包含在形成該等絕緣間隔件之前，植入摻雜物，或者
形成該等摻雜區之步驟c)可包含在形成該等絕緣間隔件之後，實行植入摻雜物，並且有利地，該植入摻雜物係以相對於該半導體層之主平面的法線傾斜之方式實行。
有利地，該方法可進一步包含，在熱處理步驟d)之後，至少一補充植入摻雜物。
根據實行方式的一可能性，該方法可進一步包含，在步驟d)之後：在該半導體層上之該閘極塊之任一側上生長半導體塊。
根據該方法之實行方式的一可能性，其中在步驟a)，為非晶的該第一子層係下子層，而為結晶的該第二子層係表面子層，該方法可進一步包含，在步驟d)之後且在生長該半導體塊之前，移除非摻雜表面區。
有利地，再結晶為一固相再結晶，熱處理係在低於550℃，有利地低於500℃，典型在450℃與500℃之間的溫度下實行。
有利地，該第一組件層級係至少部分地生成於一半導體材料層中。
特定實施例之詳細說明
現將說明關於圖1A-1F之根據本發明之方法之一第一實例，其用於生產設置有一或多個電晶體之微電子裝置。
用於實行此方法之一可能起始結構係提供於圖1A上，此結構包含一支撐件100，其塗佈有一絕緣層110，例如由SiO
2製成，該絕緣層110自身塗佈有一表面半導體層120，其中意欲形成一或多個電晶體。該表面半導體層120，例如由矽製成，可具有例如5 nm與60 nm之間的厚度e
0。
該半導體層120於此處係劃定成與該絕緣層110接觸的一下子層121，以及位於該下子層上且為表面層的一上子層122。
該等子層121、122中之一者，此處為該上子層122，係由非晶半導體材料A製成，而該等子層121、122中之另一者係由結晶半導體材料C製成。在此情況下，由非晶材料A製成之該上子層122可設置有例如在3 nm與50 nm之間的厚度e
2。由結晶材料C製成之該子層121，其部分可設置有一厚度e
1，例如在2 nm與30 nm之間，例如2或3 nm量級。
有利地，由非晶材料A製成之該上子層122係生成於整個表面上方，該絕緣層110及該支撐件100因此能夠在其整個範圍上與該上子層122相對(採平行於正交參考框架[O; x; y; z]之平面[O; x; y]來看)。由非晶材料A製成之該上子層122典型係藉由一或多種非晶化植入的手段形成。
甚至在形成該等電晶體(且尤其生成其閘極)之前在整個表面上實行一厚度之該半導體層120的非晶化，係接著使得當此厚度再結晶時，有可能可限制因不同方向之再結晶前緣導致的結晶缺陷之出現。
植入劑量及能量經設計以達成一非晶化，同時保持該子層121呈結晶形式。例如，帶有藉由模擬所判定的劑量及能量條件之Ge+離子植入及藉由TEM(穿透式電子顯微鏡)影像之實驗驗證可被實行，以製造一給定厚度之一矽非晶層。
基於一蒙地卡羅法(Monte Carlo method)之模擬工具，特別是TRIM類型(TRIM 代表「物質中的離子傳輸」)及/或KMC(代表「動力的蒙地卡羅(Kinetic Monte Carlo)」)。
用於實行此非晶化之物種可為一中性物種，諸如像是Si或Ge。
例如，在1 keV的能量下植入2*10
15離子*cm
-2之Ge+離子可使有可能獲得在4與5 nm之間的一非晶厚度，而在2.5 keV的能量下植入2*10
15之Ge+離子可使有可能獲得在7 nm與10 nm之間的一非晶厚度。在3.5 keV的能量下植入2*10
15之Ge+離子可使有可能獲得在10與12 nm之間的一非晶厚度。
在此特定範例實施例中，在其上安置該半導體層120之該支撐件100可由設置有一第一基體10及一半導體層12之結構形成，其中一或多個組件，尤其是電子組件已形成。該第一基體10可為一固態基體(根據術語「大塊」)或絕緣體上半導體類型之一基體，尤其是SOI，其上擱置一半導體層12。例示於圖2上之特定範例實施例中，一第一層級N
1之組件中之一或多個電晶體T
1實行於此半導體層12中，其通道區尤其設置於此層上。該等電晶體T
1於此處被於一或多個絕緣層中所形成的一或多個級階之金屬互連結構25覆蓋，典型是一絕緣層堆疊，例如由SiO
2製成。
該半導體層120之非晶化可任擇地實行於圖2上例示之結構與包含該半導體層120之堆疊或另一基體之間的組裝之步驟前。在該組裝之前提供該半導體層120之一非晶化，使有可能特別更容易地調整結晶材料C與非晶材料A之個別厚度。
自圖1A中之結構，一層級N
2之組件中之一或多個電晶體接著至少部分地形成於該半導體層120中。因此，生產通常稱作「3D」類型之裝置且其包括複數個半導體層之疊加的情況，在每一者中形成一疊加組件之一組件層級。
因此，在一厚度之該半導體層120之非晶化以及此半導體層120於設置有該半導體層12之該基體10上的任擇組裝隨後的一步驟中，一閘極堆疊形成於該半導體層120上。
此堆疊包括例如由SiO
2或HfO
2製成的至少一閘極介電層，以及例如基於多晶矽或TiN或W之一或多層閘極材料，或至少複數個這些材料之堆疊。接著(圖1B)於此堆疊中界定了由一閘極塊132所上覆的一閘極介電區131。
較佳地，在低於500℃的溫度下之一方法係有利於生產該閘極。在此情況下且根據實行方式之一特定實例，該閘極介電區131可以是藉由在450℃量級的溫度下藉著一電漿的手段對矽進行氧化作用而獲得的一個氧化矽之區。關於該閘極材料，這可以是在350℃下沉積的TiN或在475℃量級的溫度下沉積的經摻雜Si，且其隨後藉由一雷射退火處理的手段進行再結晶。
接著(圖1C)，間隔件137係形成於該閘極塊132之任一側上。這些間隔件137可例如基於SiN或SiBCN或SiOCN。較佳地，又，用於在低於500℃的溫度下的實行方式之一方法係有利的。出於此目的，有可能例如在例如400℃量級的溫度下藉由沉積SiCO來形成該等間隔件137。
接下來摻雜區125係形成於該半導體層120中，在此層120的位於相對於該閘極塊132且經設計以容納一電晶體通道的區120C之任一側上。這些摻雜區125典型係藉由在該第二半導體層120中植入摻雜物來生成。
在圖1D所例示之範例實施例中，該等摻雜區125延伸於該非晶上子層122中及該結晶下子層121中。植入條件可由熟習此藝者用如上文所提及之CTRIM或KMC類型之一植入模擬工具來設計。
較佳地，在低於500℃的溫度下之一植入方法係有利的。該植入方法於此處主要是在環境溫度下實行。
一旦摻雜物之植入已經實行，就要實行至少一熱處理，以便實行該上子層122之再結晶退火(圖1E)。接著使用該下子層121作為用於一再結晶前緣之一起始區，此再結晶前緣於此實例中係一上升前緣，亦即移動遠離該絕緣層101。
與結晶半導體材料接觸的非晶半導體材料之固相磊晶再生長(SPER)之一方法，係特別實行於典型低於600℃，較佳地低於500℃之溫度下，且其可例如在450℃與500℃之間。同時，實行的熱處理使得實行該等摻雜物之活化成為可能。SPER再結晶方法之速度係根據溫度、材料、摻雜物濃度及摻雜物類型(植入物種)而變化。熟習此項技術者將能夠根據退火時間，藉由再結晶厚度之量測結果來建立再結晶條件，該厚度係例如藉由橢圓偏振技術量測。接著，該等摻雜區125係由結晶半導體材料C製成。以此方式，摻雜物之再結晶及活化是共同化的，同時使用一有限熱預算。
在該支撐件100之形成係藉由將該半導體120轉移並組裝於設置有另一半導體層12之結構上來實行之情況下，尤其實行一Smart cut
TM類型之方法，關於一斷裂步驟，藉由前述SPER技術所實行之熱退火可任擇地使得有可能修復在此斷裂期間於該半導體層120中易於引起之結晶缺陷。
用於生產上層級N
2之電晶體之方法接著可藉由在該等摻雜區125上，且位於該半導體層120上之該閘極塊132之任一側上，實行一半導體塊145之生長來繼續。此一生長可藉由具一原位摻雜步驟的磊晶術來實行，在該步驟期間，半導體材料之生長及此材料之摻雜是共同化的。
電晶體源極及汲極區之形成因此完成(圖1F)。
接著可能可藉由其他步驟，尤其藉由形成金屬與半導體合金之區，尤其藉由實行對半導體區145之一矽化來完成該(等)電晶體之形成。此等區使得形成接點成為可能，且典型藉由沉積材料，例如鎢或銅，接著退火來生成。
在剛剛已說明之方法之實例之一變化中，除了位在該閘極132之任一側上的該半導體層120之區125的摻雜外，亦有可能安排對位在該等間隔件137下方之所謂的延伸區126進行摻雜。
在此情況下，若該等間隔件137在實行該半導體層120之摻雜前形成，則有可能安排如於圖3實行相對於該半導體層120之主平面的法線n傾斜之一植入。以此方式，有可能達到並摻雜這些延伸區126。
用於生成這些摻雜延伸區126的另一可能性在於實行一藉由植入的摻雜，並且如圖4中所例示，此時機在形成該等間隔件137之前。在此情況下，植入條件，尤其是在光束之定向方面，經設計以便避免在該閘極132下方摻雜。
為了避免在該閘極132下方的任何摻雜，亦有可能首先安排用介電材料所製的一精細保護層135塗佈該閘極塊132之側翼。例如，該精細保護層135為基於經非等向性蝕刻之具1至10 nm量級之厚度之一層氮化物的一層。接著，如於圖5A，一或多個植入被實行，以便實行一摻雜。接著(圖5B)該等間隔件137係形成具一抵靠該精細保護層135之更大厚度。若需要的話，其他植入可接著被實行。
根據另一變化實施例，有可能提供一反向順序之非晶及結晶厚度於該(或該等)電晶體形成其上的該半導體層120中。
因此，在圖6A-6E所給定的方法之實例中，該半導體層120此時包括由非晶半導體材料A(例如非晶矽)所製之一下子層121，而該上子層122係由結晶材料C(例如結晶矽)所製。
為了獲得如圖6A所例示之結構，典型非晶化之實行方式，尤其是藉由植入，如前所述，係優先於在實行一方法之前，該方法用於在例如圖2所例示且包括具一第一層級之組件之一半導體層12的一結構與設置有該第二半導體層120的另一結構或另一基體之間的組裝。
因此，可更容易獲得一完全非晶子層121且尤其在該絕緣層110附近，而非在希望一旦該半導體層120與該絕緣層110組裝且彼此黏著接合即實行該(等)非晶化植入時。
由非晶材料A製成之該下子層121可設置例如在3 nm與50 nm之間的一厚度e’
1。由結晶材料C製成之該上子層122就其部分可設置例如在2 nm與30 nm之間的一厚度e’
2。
接下來，自圖6A所例示之結構，形成該閘極塊132。
在圖6B所例示之範例實施例中，該閘極塊132之任一側上之該等絕緣間隔件137係在摻雜該等源極區及汲極區之前以及選擇性摻雜該等延伸區之前形成。
在圖6C所例示之範例實施例中，在該閘極塊132及該等間隔件137之任一側上，該等摻雜區125接下來藉由在該第二半導體層120中植入摻雜物而形成。如先前關於圖3所說明，亦可能任擇地藉由一或多個傾斜植入來實行此摻雜。在一變化中且如先前關於圖4或5A-5B所說明，亦可能提供用於生成該等間隔件137及藉由植入來摻雜之該等步驟的一反向順序。
接下來，藉由熱處理該下子層121來實行再結晶，同時實行該等摻雜區125之該等摻雜物之活化(圖6D)。此熱處理典型亦被實行，以便在較佳於450℃與500℃之間的溫度下獲得SPER類型之一再結晶。
此時使用該上子層122作為用於一再結晶前緣之一起始區。具有延伸於整個表面上之一非晶子層121使得可能可具有基本上垂直且因此對於該結晶結構之一無缺陷再生更有利的一再結晶前緣。
任擇地，接下來可能可實行具一原位摻雜之SPER類型之一再結晶，然後在此相同設備中實行該摻雜及該再結晶。
有利地，且在適用時，接著可能可實行任何非摻雜表面區之一移除。
接著，可能實行如先前實例中所說明之步驟，尤其該等半導體塊145之生長以形成源極及汲極區(圖6E)，接著矽化以形成接點。
如先前所指示，為獲得如圖1A所例示之一結構或如圖6A所例示之一結構，可能首先可在設置有該第一半導體層12(其中形成該等第一層級之組件)之一基體10與設置有該半導體層120(其中設置有一上層級之一或多個電晶體)之另一基體1之間實行一組裝之方法。
因此，在圖7A所例示之範例實施例中，提供一半導體處置基體1，其上設置該半導體層120(例如由矽製成)，並於此基體1中實行一植入以形成一弱化區3。該植入係例如藉由H+或氦離子的手段實行。
接下來實行藉由如先前關於圖2所說明之一結構及該處置基體1的分子接合之一組裝(圖7B)。該分子接合可例如實行於圖2之該結構表面上的一Si層與覆蓋該處置基體1的一SiO
2層之間。
圖7C例示藉由在該弱化區3斷裂該處置基體1來切割之一隨後步驟。接著可實行隨後移除一剩餘厚度之一額外步驟(圖7D)。此移除典型係藉由平面化(CMP)來實行。
一旦已將該半導體層120轉移至該層級N
1之組件上，接著可能實行至少一非晶化植入(圖7E)。
接著，形成一電晶體，例如根據先前關於圖1A-1F所說明之一方法。
任擇地，且如圖7A所例示，配置於處置基體1上之該半導體層120可倚靠不同半導體材料製成之一蝕刻停止層170放置，並能夠相對於層120的材料被選擇性地蝕刻。例如，當該半導體層120係由矽製成時，該蝕刻停止層170可由SiGe製成。
一旦已實行如圖7B-7C中所實行的該半導體層120之轉移，則表面半導體層經薄化且此表面層經平滑化，以從其消除由該斷裂步驟產生的粗糙度。因為用於生成弱化區之植入而易於被引入晶體中之任何殘餘缺陷，係被消除及減少。
一停止層170之存在使其可能可更好地控制該層120之厚度並在低溫下減小其粗糙度。
根據實行方式的另一可能性，可能可甚至在藉由塗佈有該半導體層120之一基體1與其上形成一層級N
1之組件之該基體10的分子接合來實行組裝之前，於該半導體層120中生成該非晶子層。
因此，在圖8A-8C所例示之範例實施例中，形成該弱化區3。
接著(圖8B)藉由植入一半導體層120之一子層的非晶化係被實行。
接下來實行藉由分子接合之組裝，及接著藉由在該弱化區3斷裂該處置基體1之切割(圖8C)。
根據剛剛說明的關於圖8A-8C之方法之一變化(未例示)，亦有可能可甚至在生成該弱化區3之前，於該處置基體1上實行該半導體層120之非晶化。
如同先前關於圖7A-7E所說明之範例實施例，任擇地提供針對該半導體層120之一蝕刻停止層170亦為可能的。
1:基體,半導體操縱基體,操縱基體,第二基體,第一基體,另一基體
3:弱化區
10:第一基體,基體
12:半導體層,層
25:金屬互連件
100:支撐件
110:絕緣層
120:表面半導層,另一半導體層,層,第二半導體層,半導體層
120C:區
121:下子層,子層,結晶下子層,完全非晶子層,非晶子層
122:上子層,子層,非晶上子層
125:摻雜區
126:延伸區
127:延伸區
131:閘極介電區
132:閘極塊,閘極,電晶體閘極塊
135:精細保護層
137:間隔件,絕緣間隔件
145:半導體塊,半導體區
170:蝕刻停止層,停止層
925:半導體區,區
926:非摻雜層
932:閘極塊
937:間隔件
A:非晶材料,非晶半導體材料
C:結晶材料,結晶半導體材料
e
nd,e
0,e
1,e
2,e’1,e’2:厚度
F
H:水平,前緣
F
V:垂直,前緣
n:法線
N
1:第一層級,層級
N
2:層級,上層級,第二層級
T
1:電晶體
純然透過指示之方式而決非限制性，從給出的範例實施例之說明在參考附圖之下的閱讀中，本發明將最好地理解，其中：
圖1A、1B、1C、1D、1E、1F用於例示根據本發明之方法之第一實例，其用於生產具上層級之3D積體電路，該上層級設置有電晶體；
圖2用於例示設置有至少一層級之組件之結構之一實例，其中可形成該上層級之電晶體；
圖3用於例示在根據本發明之方法期間能夠實行藉由傾斜植入來摻雜之步驟之一實例；
圖4用於例示在形成間隔件之前，藉由植入來摻雜且能夠在根據本發明之方法期間實行之步驟的一實例；
圖5A、5B用於例示在形成間隔件之前及形成保護該閘極的區之後，藉由植入來摻雜且能夠在根據本發明之方法期間實行之步驟的一實例；
圖6A、6B、6C、6D、6E用於例示根據本發明之方法之一第二實例，其用於生產具上層級之3D積體電路，該上層級設置有電晶體；
圖7A、7B、7C、7D、7E用於例示一方法之一第一步驟序列，該方法用於組裝一第一層級組件的該半導體層及一第二層級組件的該半導體層；
圖8A、8B、8C用於例示一第二步驟序列，其中一第一層級組件的該半導體層及一第二組組件的該半導體層經組裝，且其中在此組裝之前，實行該第二層級之該半導體層之非晶化；
圖9A、9B用於例示根據先前技術之方法之一實例，其實行於具單一層級之電晶體之裝置上。
各圖式之相同、類似或等效部分帶有相同的編號參考，以便利於自一圖至另一圖。
顯示於圖式上之各部分不必然顯示為均一比例，以使圖式更清晰。
此外，在以下說明中，取決於結構之定向的術語，諸如「上」、「表面」、「側向」，係藉由考慮到結構係如圖式中所例示的定向來應用。
121:下子層，子層，結晶下子層，完全非晶子層，非晶子層
122:上子層，子層，非晶上子層
131:閘極介電區
132:閘極塊，閘極，電晶體閘極塊
137:間隔件，絕緣間隔件
A:非晶材料，非晶半導體材料
C:結晶材料，結晶半導體材料
Claims (14)
- 一種用於生產微電子裝置之方法，該微電子裝置設置有複數個疊加層級(N 1, N 2)之電子組件，該方法包含按順序的以下步驟： a)生產包含一支撐件(100)之一結構，該支撐件(100)設置有一第一層級(N 1)之組件中之至少一組件，該支撐件(100)被一絕緣層(110)所上覆，該絕緣層本身被一第二層級(N 2)之一半導體層(120)所上覆，該半導體層(120)包括與該絕緣層接觸之至少一下子層(121)及安置於該下子層上之一上子層(122)，該下子層及該上子層中之一第一者係由結晶半導體材料(C)製成，而該下子層及該上子層中之一第二者係由非晶半導體材料(A)製成，接著 b)形成至少一電晶體閘極塊(132)於該半導體層(120)上，接著 c)藉由在該半導體層(120)中植入摻雜物，在該閘極塊(132)之任一側上形成摻雜區(125)，其在一半導體區之位於面向該閘極塊(132)且設置來容納該電晶體之一通道的任一側上，接著 d)實行至少一熱處理，以便實行該第二非晶子層之再結晶，同時使用該第一結晶子層作為一結晶前緣之一起始區，同時實行該等摻雜物之活化。
- 如請求項1之方法，其中該步驟a)包含對該第二層級(N 2)之該半導體層(120)之一厚度的一非晶化植入，以便形成由非晶半導體材料(A)所製的該第二子層。
- 如請求項1之方法，其中由非晶半導體材料(A)所製的該第二子層在整個表面上延伸，使得該支撐件(100)完全被該第二子層覆蓋。
- 如請求項1之方法，其中，在該步驟a)，由非晶材料(A)所製的該第一子層為該上子層(122)，由結晶材料(C)所製的該第二子層為該下子層(121)。
- 如請求項1之方法，其中，在該步驟a)，為非晶的該第一子層係該下子層，為結晶的該第二子層為表面子層。
- 如請求項5之方法，其中在該步驟a)之該結構之形成包含以下的子步驟： 提供一第一基體(10)，其設置有該第一層級(N 1)之組件， 在該第一基體(10)上接合一設置有該半導體層(120)之第二基體(1)， 移除該第二基體(1)的一部分，同時保留接合至該第一基體(10)之該半導體層(120)。
- 如請求項6之方法，當依附於請求項5時，該步驟a)進一步包含，在該接合之前，該第二層級(N 2)之該半導體層(120)的一非晶化的步驟，以便形成該第二半導體子層。
- 如請求項7之方法，其中在該接合之前，實行該第一基體(1)之一植入，以便生成一弱化區(3)，該半導體層(120)的該非晶化係在生成該弱化區之後實行。
- 如請求項6之方法，其中一蝕刻停止層(170)係配置在該第二基體上並向上抵靠該半導體層(120)，該第二基體(1)的一部分之移除進一步包含相對於該半導體層(120)之對該蝕刻停止層的一選擇性蝕刻。
- 如請求項1之方法，其中該方法包含在該步驟b)之後： 在該閘極塊之任一側上形成絕緣間隔件(137)， 形成該等摻雜區(125)之該步驟c)包含在形成該等絕緣間隔件(137)之前，植入摻雜物， 或者， 在該閘極塊之任一側上形成絕緣間隔件(137)，形成該等摻雜區(125)之該步驟c)包含在形成該等絕緣間隔件(137)之後，實行植入摻雜物。
- 如請求項1之方法，進一步包含，在該步驟d)之後：於該半導體層(120)上之該閘極塊(132)之任一側上生長半導體塊(145)。
- 如請求項11之方法，其中，在該步驟a)，為非晶的該第一子層係該下子層，為結晶的該第二子層為表面子層，該方法進一步包含，在該步驟d)之後且在生長該半導體塊之前，移除非摻雜表面區。
- 如請求項1之方法，其中該再結晶熱處理係在低於700℃、較佳低於550℃且有利地低於500℃之一溫度下實行。
- 如請求項1之方法，其中該第一層級(N 1)之組件係生成於一半導體材料層(12)中。
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