JP2015032588A - 複合基板およびその製造方法 - Google Patents
複合基板およびその製造方法 Download PDFInfo
- Publication number
- JP2015032588A JP2015032588A JP2013158544A JP2013158544A JP2015032588A JP 2015032588 A JP2015032588 A JP 2015032588A JP 2013158544 A JP2013158544 A JP 2013158544A JP 2013158544 A JP2013158544 A JP 2013158544A JP 2015032588 A JP2015032588 A JP 2015032588A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- crystalline semiconductor
- substrate
- containing region
- intermediate layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
【課題】 高性能な半導体層を有する複合基板およびその製造方法を提供する。
【解決手段】 絶縁性材料からなる支持基板10と、支持基板10の上面に重ね合された、結晶性半導体層20と、支持基板10と結晶性半導体層20との間に位置した、支持基板10または結晶性半導体層20を構成する元素の酸化物からなる中間層30と、を備え、結晶性半導体層20は、中間層30に接する側に、層状のAr含有領域21を有する複合基板1である。
【選択図】 図1
【解決手段】 絶縁性材料からなる支持基板10と、支持基板10の上面に重ね合された、結晶性半導体層20と、支持基板10と結晶性半導体層20との間に位置した、支持基板10または結晶性半導体層20を構成する元素の酸化物からなる中間層30と、を備え、結晶性半導体層20は、中間層30に接する側に、層状のAr含有領域21を有する複合基板1である。
【選択図】 図1
Description
本発明は、半導体層を有する複合基板に関する。
近年、半導体素子の性能向上を図るべく、寄生容量を減らす技術の開発が進められている。この寄生容量を減らす技術として、SOS(Silicon On Sapphire)構造がある。こ
のSOS構造を形成する方法として、例えば特許文献1や特許文献2に記載された技術がある。
のSOS構造を形成する方法として、例えば特許文献1や特許文献2に記載された技術がある。
しかし、特許文献1に記載された技術では、格子不整合により欠陥を有するシリコンがサファイアと直接接しているので、サファイア中に含有される微量の金属が半導体素子の機能層となるシリコン側に拡散し、半導体素子の動作に悪影響を及ぼす虞があった。また、特許文献2に記載された技術では、接合面を活性化させるためにイオンビームや中性子ビームを照射した際に、接合装置のチャンバー内に浮遊する金属が接合界面に混入する虞がある。このため、SOS構造を形成する際に特許文献2に記載された技術を適用したとしても、金属が半導体素子の機能層となるシリコン側に拡散し、半導体素子の動作に悪影響を及ぼす虞があった。
本発明は、上述の事情のもとで考え出されたものであって、半導体層への金属の混入を抑制した複合基板を提供することを目的とする。
本発明の複合基板の一実施形態では、絶縁性材料からなる支持基板と、該支持基板の上面に重ね合された、結晶性半導体層と、前記支持基板と前記結晶性半導体層との間に位置した、前記支持基板または前記結晶性半導体層を構成する元素の酸化物からなる中間層と、を備え、前記結晶性半導体層は、前記中間層に接する側に層状のAr含有領域を有するものである。
また、本発明の複合基板の製造方法によれば、絶縁性材料からなる支持基板の上面に重ね合わされた結晶性半導体層を有する複合基板の製造方法であって、結晶性を有する半導体基板を準備する準備工程と、前記半導体基板の表面にArイオンまたはAr原子を照射して層状のAr含有領域を形成するAr含有領域形成工程と、前記Ar含有領域上に、前記半導体基板または前記支持基板を構成する元素の酸化物からなる中間層を形成する中間層形成工程と、前記中間層の表面と前記支持基板の表面とを活性化して接触させることにより両者を接合する接合工程と、前記半導体基板を薄層化して結晶性半導体層とする薄層化工程と、を備えるものである。
本発明によれば、金属拡散を抑制した結晶性半導体層を有する複合基板およびその製造方法を提供することができる。
本発明の複合基板の実施形態の一例について、図面を参照しつつ、説明する。
図1は本発明の実施形態の一つに係る複合基板1の例を示す模式的な断面図である。
複合基板1は、支持基板10と結晶性半導体層20と中間層30とを含んで構成される。結晶性半導体層20は、その中間層30に接する側にAr含有領域21を有する。
支持基板10は、その上部に位置する結晶性半導体層20を支持するものであり、強度、平坦度を有するものであれば、自由に選択することができる。支持基板10を構成する材料としては、酸化アルミニウム単結晶(サファイア)、炭化ケイ素基板などを用いることができる。本実施形態では、支持基板10としてサファイアを採用する。
この支持基板10の厚みとしては、例えば、400〜800〔μm〕の範囲が挙げられる。また、支持基板10の結晶性半導体層20側に位置する一主面10aの算術平均粗さRaは1nm以下としてもよい。
結晶性半導体層20は、一主面20bが支持基板10の一主面(上面)10a上に重ね合わされている。そして、結晶性半導体層20の材料としては、結晶性を有する半導体材料であればよく、例えば、SiやGeなどを用いることができる。本実施形態では、結晶性半導体層20としてSi単結晶を用いている。
結晶性半導体層20の厚みとしては、例えば30nm〜200nmの範囲が挙げられる。また、結晶性半導体層20のドーパント濃度としては、例えば、相対的に低濃度のp−およびn−のドーパント濃度、ならびにノンドープのいずれか1つとなるように形成される。p−のドーパント濃度としては、1×1016〔atoms/cm3〕以下の範囲が挙げられる。n−のドーパント濃度としては、5×1015〔atoms/cm3〕以下の範囲が挙げられる。ここで「ノンドープのシリコン」としているものは、単に不純物を意図してドープしないシリコンであって、不純物を含まない真性シリコンに限られるものではない。そして、結晶性半導体層20中の酸素濃度は、特に限定されないが、詳しくは後述するが、1×1016〔atoms/cm3〕未満としてもよい。
中間層30は、支持基板10と結晶性半導体層20との間に位置する。中間層30の一方主面は支持基板10に直接接合され、他方主面は結晶性半導体層20に直接接合されている。そして、この中間層30は、支持基板10を構成する元素または結晶性半導体層20を構成する元素を含む酸化物を主成分とする。この例では、酸化アルミニウム(AlOx)を主成分とする。
中間層30の結晶性は、特に限定はない。ただし、後述の製造方法の観点から、この例では、中間層30は結晶性半導体層20の結晶性に比べ低くなっている。具体的には、アモルファス層となっている。
中間層30の厚みは、特に限定されないが、厚みが200nm以上となると、中間層3
0の存在により放熱特性が悪化する虞が生じる。このため、中間層30の厚みとしては、50nm以下が好ましく、例えば、10nm程度でよい。より好ましくは5nm以下とする。
0の存在により放熱特性が悪化する虞が生じる。このため、中間層30の厚みとしては、50nm以下が好ましく、例えば、10nm程度でよい。より好ましくは5nm以下とする。
ここで、結晶性半導体層20は、その一主面20bから他方主面側に続く、層状のAr含有領域21を有する。ここで、「層状」とは、面内の大部分(例えば90%以上)に平均的に存在することを言う。このため、Ar含有領域21は、一主面20b全面にArが存在するようにしてもよいし、ごく一部にArが存在しない部位を含んでもよい。また、Ar含有領域21の厚みは、面内位置により大幅にばらつくことのないように形成されている。このようなAr含有領域21の厚みは特に限定されないが、50nm以下が好ましく、より好ましくは10nm以下である。理由は後述する。
また、Ar含有領域21におけるArのドーズ量は、1×1015〔atoms/cm2〕未満であり、より好ましくは、1×1011〜1×1013〔atoms/cm2〕である。Siの一原子層の原子量が1015〔atoms/cm2〕オーダーであるため、これよりAr量が多い場合には(1×1015〔atoms/cm2〕を超える場合には)、結晶性半導体層20としての性能に影響が生じるためである。このようなドーズ量の測定は、ICP−MS(Inductively Coupled Plasma Mass Spectrometry;誘導結合プラズマ質量分析装置),SIMS(Secondary Ion Mass Spectrometry;二次イオン質量
分析法)等で測定することができる。
分析法)等で測定することができる。
なお、結晶性半導体層20のうち、Ar含有領域21とその他の部位との境界は、Ar含有量で区別するものとする。具体的には、Ar含有量がAr含有領域21に比べ10−2倍以下となる部分、またはArの検出下限以下となる部分で区別するものとする。なお、ICP−MSでのArの検出下限は約6×1010〔atoms/cm2〕である。
また、ArはAr含有領域21のみに多く含まれていることが好ましく、中間層30におけるAr含有量はAr含有領域21に比べ10−2倍以下もしくはArの検出下限以下であることが好ましい。
複合基板1をこのような構成とすることにより、結晶性半導体層20内に不純物が拡散したり、析出したりすることを抑制することができる。その理由について以下に詳述する。
複合基板1は、支持基板10と結晶性半導体層20とを接合するときに接合界面に金属などの不純物が混入したり、支持基板10側に微量添加されている金属などの不純物が結晶性半導体層20側に拡散・析出したりする虞がある。このような金属の存在は、結晶性半導体層20に半導体素子として機能する素子機能部を形成するときに、誤動作を発生させる虞がある。そこで、例え金属などの不純物が存在する場合であっても、結晶性半導体層20に拡散・析出させないことが重要である。
複合基板1では、中間層30を設けている。この中間層30は支持基板10または結晶性半導体層20を構成する元素の酸化物で構成されている。すなわち、酸化シリコン層または酸化アルミニウム層であり、この例では酸化アルミニウム層となっている。これらの酸化層の融点は高く、金属が存在したとしても金属と結合して金属の拡散を助長させることがない。このため、支持基板10と中間層30との界面に金属が存在したとしても、支持基板10と中間層30との間に金属を保持することができ、その結果、結晶性半導体層20への金属の拡散を抑制することができる。
また、中間層30の結晶性は、単結晶の結晶性半導体層20、支持基板10に比べ低く
なっている。このため、仮に金属が存在する場合であっても、結晶性半導体層20側に拡散されず、粒界等を介して中間層30中に拡散・固溶される。
なっている。このため、仮に金属が存在する場合であっても、結晶性半導体層20側に拡散されず、粒界等を介して中間層30中に拡散・固溶される。
ここで、中間層30の結晶性評価は、例えば、収束イオンビーム(FIB)加工により断面加工した後に透過型電子顕微鏡(TEM)を用いて、観察したり、電子線回折を行なったりして確認すればよい。また、ラザフォード後方散乱(RBS)により測定してもよい。
さらに、結晶性半導体層20の酸素濃度は1×1016〔atoms/cm3〕未満としている。このような構成により、金属が酸素と結合して、結晶性半導体層20中に金属が拡散・固溶・析出することを抑制している。特に、金属がFeである場合には、OSF欠陥の発生を抑制することができる。
そして、この複合基板1ではさらに、Siからなる結晶性半導体層20中にAr含有領域21を有する。ArがSi中に存在する場合には、Arが金属をゲッタリングした状態で固定化できるため、金属は結晶性半導体層20のうち、中間層30側の界面付近に固定化されることとなる。このため、結晶性半導体層20のうち、機能層として機能するAr含有領域21を除くその他の部位において、金属の拡散を抑制することができる。
さらに、このようなAr含有領域21の厚みが10nm以下の場合には、例えArを含有させる工程でAr含有領域21の結晶性が低下したとしても熱処理を加えることで、結晶性を回復させることができる。すなわち、Ar含有領域21は、結晶性半導体層20のうち、Ar含有領域21を除くその他の部位(機能層)と同等の結晶性を維持できる。このため結晶性半導体層20の品質を保持した状態で、金属を一主面20bで固定化できるものとなる。
以上のように、複合基板1によれば、中間層30に加え、Si中にArを含有させたAr含有領域21が中間層30に接して存在していることにより、金属等の不純物が結晶性半導体層20内に拡散することを抑制した、高品質の結晶性半導体層20を有するものを提供することができる。
(複合基板の製造方法)
次に、図1に示す複合基板1の製造方法について図面を用いて説明する。具体的には、準備工程、Ar含有領域形成工程、中間層形成工程、接合工程、薄層化工程を有する。
次に、図1に示す複合基板1の製造方法について図面を用いて説明する。具体的には、準備工程、Ar含有領域形成工程、中間層形成工程、接合工程、薄層化工程を有する。
<準備工程>
まず、図2(a)に示したように、半導体基板20Xを準備する。この例では、半導体基板20Xはシリコン(Si)で形成されたものを用いている。この半導体基板20Xは単結晶シリコン基板20Xaの上面(図のD2方向)にSiをエピタキシャル成長させたSi膜20Xbを形成して成る。このSi膜20Xbの一部が後の結晶性半導体層20となる。このエピタキシャル成長の方法としては、単結晶シリコン基板20Xaを加熱しながら、当該単結晶シリコン基板20Xaの表面に気体状のシリコン化合物を通過させて熱分解させて成長させる熱化学気相成長法(熱CVD法)などの種々の方法を採用できる。このSi膜20Xbは、シリコン基板の上にエピタキシャル成長させているので、サファイア基板の上にエピタキシャル成長させた場合に比べて格子欠陥を少なくすることができる。また、真空中においてエピタキシャル成長させるため、その膜中の酸素含有量をCZ法で形成したシリコン基板に比べて極めて低く抑えることができる。
まず、図2(a)に示したように、半導体基板20Xを準備する。この例では、半導体基板20Xはシリコン(Si)で形成されたものを用いている。この半導体基板20Xは単結晶シリコン基板20Xaの上面(図のD2方向)にSiをエピタキシャル成長させたSi膜20Xbを形成して成る。このSi膜20Xbの一部が後の結晶性半導体層20となる。このエピタキシャル成長の方法としては、単結晶シリコン基板20Xaを加熱しながら、当該単結晶シリコン基板20Xaの表面に気体状のシリコン化合物を通過させて熱分解させて成長させる熱化学気相成長法(熱CVD法)などの種々の方法を採用できる。このSi膜20Xbは、シリコン基板の上にエピタキシャル成長させているので、サファイア基板の上にエピタキシャル成長させた場合に比べて格子欠陥を少なくすることができる。また、真空中においてエピタキシャル成長させるため、その膜中の酸素含有量をCZ法で形成したシリコン基板に比べて極めて低く抑えることができる。
ここで、Si膜20Xbのドーパント濃度は、特に限定はされないが、例えば、相対的に低濃度のp−およびn−のドーパント濃度、ならびにノンドープのいずれか1つとなる
ように形成される。p−のドーパント濃度としては、1×1016〔atoms/cm3〕以下の範囲が挙げられる。n−のドーパント濃度としては、5×1015〔atoms/cm3〕以下の範囲が挙げられる。
ように形成される。p−のドーパント濃度としては、1×1016〔atoms/cm3〕以下の範囲が挙げられる。n−のドーパント濃度としては、5×1015〔atoms/cm3〕以下の範囲が挙げられる。
また、Si膜20Xbの厚みは、特に限定されないが、例えば2μm程度とすればよい。
<Ar含有領域形成工程>
次に、半導体基板20XのうちSi膜20Xb側の表面(D2方向の表面)にArイオンまたはAr原子を照射して層状のAr含有領域21を形成する。ここで、ArイオンまたはAr原子の照射方法として、真空中でArイオンガンやFAB(Fast Atom Beam)ガンを照射する方法が例示される。この例ではFABガンを用いている。FABガンの加速電圧や照射時間を適宜制御することによりArの含有量及びAr含有領域21の厚みを制御することができる。ここで、FABガンの加速電圧、照射時間を多くすると、Si膜20Xb側の表面の表面粗さが増大し、後の接合工程において悪影響を及ぼす虞がある。このため、表面粗さが劣化しない範囲内の条件で調整する必要がある。一例として、加速電圧を1kV〜2kV,照射時間を1分から5分の間で設定することで、表面粗さを増大させることなく、Arのドーズ量が1×1014〔atoms/cm2〕以下であり、厚み10nm以下のAr含有領域21を形成できる。このときの算術平均粗さRaは5nm以下であり、より好ましくは1nm以下となるように調整している。
次に、半導体基板20XのうちSi膜20Xb側の表面(D2方向の表面)にArイオンまたはAr原子を照射して層状のAr含有領域21を形成する。ここで、ArイオンまたはAr原子の照射方法として、真空中でArイオンガンやFAB(Fast Atom Beam)ガンを照射する方法が例示される。この例ではFABガンを用いている。FABガンの加速電圧や照射時間を適宜制御することによりArの含有量及びAr含有領域21の厚みを制御することができる。ここで、FABガンの加速電圧、照射時間を多くすると、Si膜20Xb側の表面の表面粗さが増大し、後の接合工程において悪影響を及ぼす虞がある。このため、表面粗さが劣化しない範囲内の条件で調整する必要がある。一例として、加速電圧を1kV〜2kV,照射時間を1分から5分の間で設定することで、表面粗さを増大させることなく、Arのドーズ量が1×1014〔atoms/cm2〕以下であり、厚み10nm以下のAr含有領域21を形成できる。このときの算術平均粗さRaは5nm以下であり、より好ましくは1nm以下となるように調整している。
なお、イオンガンやFABガンを照射すると、Arの存在によりSi膜20Xb側の面においてSiが変位しアモルファス化することが知られている。このため、Ar含有領域21を形成した段階では、Ar含有領域21はアモルファス状態となっている。
<中間層形成工程>
次に、図2(c)に示すように、Ar含有領域21のD2方向の上面に、酸化アルミニウムからなる中間層30を形成する。中間層30は、例えば、原子層堆積(Atomic Layer
Deposition:ALD)法やCVD法、スパッタ法等により形成すればよい。ただし、S
i膜20Xb中のドーパント分布を維持するために、他の一般的な製膜方法に比べて低温で成膜可能なALD法を用いることが好ましい。
次に、図2(c)に示すように、Ar含有領域21のD2方向の上面に、酸化アルミニウムからなる中間層30を形成する。中間層30は、例えば、原子層堆積(Atomic Layer
Deposition:ALD)法やCVD法、スパッタ法等により形成すればよい。ただし、S
i膜20Xb中のドーパント分布を維持するために、他の一般的な製膜方法に比べて低温で成膜可能なALD法を用いることが好ましい。
なお、Ar含有領域21の表面の粗さ(例えば算術平均粗さ;Ra)を小さい値に抑えているため、上述の方法で形成された中間層30の表面の粗さも同等の値を実現することができる。
<接合工程>
次に、図3(a)に示すように、絶縁性の支持基板10を準備する。この例では、十分な強度を有し、かつ、表面の平坦性を確保できている、酸化アルミニウム単結晶(サファイア)からなるものを用いた。
次に、図3(a)に示すように、絶縁性の支持基板10を準備する。この例では、十分な強度を有し、かつ、表面の平坦性を確保できている、酸化アルミニウム単結晶(サファイア)からなるものを用いた。
そして、支持基板10と、半導体基板20XのD2方向の主面(単結晶シリコン基板20Xaと反対側に位置する主面)とを貼り合わせる。すなわち、支持基板10と中間層30の主面とを貼り合わせる。貼り合わせの方法としては、貼り合わせる面の表面を活性化して接合する方法、および静電気力を利用して接合する方法が挙げられる。表面の活性化する方法としては、例えば真空中でイオンビーム(ガン)や中性子ビーム(FABガン)を照射して表面をエッチングして活性化する方法、化学溶液で表面をエッチングして活性化する方法などが挙げられる。
そして、図3(b)に示すように、この活性化した状態で両者を貼り合わせる。この接
合を常温下で行ってもよい。なお、この接合は、樹脂系などの接着剤を使用しない方法によるものである。
合を常温下で行ってもよい。なお、この接合は、樹脂系などの接着剤を使用しない方法によるものである。
この接合方法によって接合する場合には、中間層30および支持基板10は、接合する面の面粗さが小さいことが好ましい。この面粗さは、例えば算術平均粗さRaで表される。この算術平均粗さRaの範囲としては、5nm未満が挙げられる。より好ましく、1nm以下とする。算術平均粗さを小さくすることによって、互いに接合する際に加える圧力を小さくすることができる。
このように、接合表面を活性化させた後に互いを接触させて、特に常温下で結合させたときには、例え接合表面に金属が存在していた場合であっても、金属の混入位置を中間層30と支持基板10との界面に限定することができるので、結晶性半導体層20への影響を抑制することができる。そして、金属の拡散を中間層30により抑制することができる。
また、表面を活性化させることにより接合させるため、いわゆるSOI基板のように脱水反応により支持基板10と中間層30とを接合するものではない。このため、脱水反応に起因する接合界面のボイドが発生しない。また、中間層30に、脱水反応により生じる水を吸収させるような100nmを超えるような厚みを必要としない。以上より、後の結晶性半導体層20への金属の拡散を防ぐとともに、結晶性半導体層20と支持基板10との接合の信頼性を高いものとすることができる。また、そのような中間層30の厚みを薄くすることができるので、結晶性半導体層20からの放熱特性を悪化させたり、意図せぬ寄生容量を発生させたりすることを抑制することができる。
ここまでの工程を経ることによって、支持基板10と単結晶シリコン基板20Xaとの間に、中間層30、Si膜20Xbを有する中間製造物ができる。
<薄層化工程>
次に、中間製造物を矢印D1方向側(単結晶シリコン基板20Xa側)から加工して、図3(c)に示したように単結晶シリコン基板20Xaを除去してSi膜20Xbを露出させる。この単結晶シリコン基板20Xaを除去する加工方法としては、例えば砥粒研磨、化学エッチング、イオンビームエッチングなど種々のものが採用でき、複数の方法を組み合わせてもよい。このとき、単結晶シリコン基板20Xaとともに、厚み方向においてSi膜20Xbの一部が除去されてもよい。
次に、中間製造物を矢印D1方向側(単結晶シリコン基板20Xa側)から加工して、図3(c)に示したように単結晶シリコン基板20Xaを除去してSi膜20Xbを露出させる。この単結晶シリコン基板20Xaを除去する加工方法としては、例えば砥粒研磨、化学エッチング、イオンビームエッチングなど種々のものが採用でき、複数の方法を組み合わせてもよい。このとき、単結晶シリコン基板20Xaとともに、厚み方向においてSi膜20Xbの一部が除去されてもよい。
ここで、単結晶シリコン基板20Xaとして、ドーパント濃度の高いものを用い単結晶シリコン基板20Xaのドーパント濃度におけるエッチングレートと、Si膜20Xbのドーパント濃度におけるエッチングレートとが大きく異なるようなエッチャントを用いて単結晶シリコン基板20Xaを除去することが好ましい。この場合には、生産性が高くなるとともに、例え、支持基板10のうねりが大きい場合であっても、支持基板10の一主面10aの面内において均一に厚みを残すことができるからである。
次に、単結晶シリコン基板20Xaを除去した後、Si膜20XbのD1方向の上面を精密研磨して、厚みの均一性を向上させることができる。この精密エッチングに用いるエッチング手段としては、例えばドライエッチングが挙げられる。このドライエッチングには、化学的な反応によるものと、物理的な衝突によるものとが含まれる。化学的な反応を利用するものとしては、反応性の気体(ガス)、イオンおよびイオンビーム、ならびにラジカルを利用するものなどが挙げられる。この反応性イオンに使われるエッチングガスとしては、六フッ化硫黄(SF6)、四フッ化炭素(CF4)などが挙げられる。また、物理的な衝突によるものとしては、イオンビームを利用するものが挙げられる。このイオンビームを利用するものには、ガス・クラスタ・イオンビーム(Gas Cluster Ion Beam;GCIB)を用いた方法が含まれている。これらのエッチング手段を用いて狭い領域をエッチングしながら、可動ステージで基板を走査することで、大面積の素材基板であっても良好に精密エッチングをすることができる。
このような工程を経てSi膜20Xbの残った部分を結晶性半導体層20とする。前述の全工程を経ることにより、支持基板10上に中間層30、結晶性半導体層20が順に積層された図1に示すような複合基板1を得ることができる。なお、結晶性半導体層20の中間層30に接する側にはAr含有領域21が存在する。
上述の工程では、基板等を洗浄する工程を明記していないが、必要に応じて基板の洗浄をしてもよい。基板の洗浄方法としては、超音波を用いた洗浄、有機溶媒を用いた洗浄、化学薬品を用いた洗浄、およびO2アッシングを用いた洗浄などの種々の方法が挙げられる。これらの洗浄方法は、組み合わせて採用してもよい。
このような工程とすることにより、金属が混入する虞のある領域を、支持基板10と中間層30との界面に限定することができる。すなわち、支持基板10と中間層30との接合時に、接合面を活性化した状態で接合界面に混入する恐れのある金属に限定することができる。このため、中間層30の存在により、結晶性半導体層20への金属の拡散を抑制することができる。
また、この中間層30の存在にも拘わらず結晶性半導体層20側に金属が拡散した場合であっても、中間層30と接するAr含有領域21により、金属を捕獲することができる。このように2段階で金属を捕獲する構成を含むため、Ar含有領域21を超えて結晶性半導体層20の内部への金属拡散を抑制することができる。
ここで、中間層30を形成した後にArをイオン打ち込み等により所望の位置にAr含有領域を形成すると、中間層30に損傷を与えるため中間層30の金属拡散防止層としての機能が低下することとなる。また、このような手法によりArを含有させる場合には、Arの深さ方向における分布が広いものとなる。これに対して、上述の例では、Ar含有領域21を、中間層30を形成する前に、FABガンまたはイオンガンの照射により形成している。このため、中間層30に損傷を与えることがないので、中間層30の金属拡散防止層としての機能を維持することができる。さらに、Ar含有領域21の厚みをごく薄くすることができる。具体的には、結晶性半導体層20の中間層30側の表面から数原子層(10原子層程度)に留めることができる。これにより、結晶性半導体層20の中間層30側の表面において金属等の不純物を固定化することができ、結晶性半導体層20のAr含有領域21を除く部位における金属の拡散を抑制できる。
(製造方法の変形例)
また、上述の製造方法において、以下のような工程により複合基板1を製造してもよい。なお、変更する工程のみについて説明し、変更のない工程については説明を省略する。
また、上述の製造方法において、以下のような工程により複合基板1を製造してもよい。なお、変更する工程のみについて説明し、変更のない工程については説明を省略する。
上述の工程においては、図2(b)において、Ar含有領域21の厚みに制限はなかったが、10nmの厚みとなるように形成してもよい。
そして、図3(c)に続いて、300℃以上の温度で加熱する加熱工程をさらに行なうことが好ましい。Ar含有領域21の厚みを10nm以下とした状態で、このような加熱工程を経ることで、Ar含有領域21を、アモルファス状態から元の単結晶に戻すことができる。このような加熱工程は、窒素雰囲気,酸素雰囲気,Air雰囲気共にアモルファス層を単結晶層に戻すことができることを確認している。例えば、窒素雰囲気、酸素雰囲
気では1000℃で20分加熱することでAr含有領域21が単結晶に戻ることを確認している。また、Air雰囲気において600℃で120分加熱することで同様にAr含有領域21が単結晶に戻ることを確認している。
気では1000℃で20分加熱することでAr含有領域21が単結晶に戻ることを確認している。また、Air雰囲気において600℃で120分加熱することで同様にAr含有領域21が単結晶に戻ることを確認している。
このようにAr含有領域21の結晶性を単結晶とすることにより、寄生容量、熱伝導度等の特性を良好にするとともに、結晶性半導体層20に半導体素子を作りこんだときの動作が良好になるため好ましい。
10・・・支持基板
20・・・結晶性半導体層
21・・・Ar含有領域
30・・・中間層
20・・・結晶性半導体層
21・・・Ar含有領域
30・・・中間層
Claims (7)
- 絶縁性材料からなる支持基板と、
該支持基板の上面に重ね合された、結晶性半導体層と、
前記支持基板と前記結晶性半導体層との間に位置した、前記支持基板または前記結晶性半導体層を構成する元素の酸化物からなる中間層と、を備え、
前記結晶性半導体層は、前記中間層に接する側に、層状のAr含有領域を有する、複合基板。 - 前記支持基板はサファイアからなり、
前記結晶性半導体層はSiからなる、請求項1記載の複合基板。 - 前記Ar含有領域は、厚みが10nm以下である、請求項1または2に記載の複合基板。
- 前記中間層は、Ar含有量が前記Ar含有領域に比べ10−2倍以下である、請求項1乃至3のいずれかに記載の複合基板。
- 絶縁性材料からなる支持基板の上面に重ね合わされた結晶性半導体層を有する複合基板の製造方法であって、
結晶性を有する半導体基板を準備する準備工程と、
前記半導体基板の表面にArイオンまたはAr原子を照射して層状のAr含有領域を形成するAr含有領域形成工程と、
前記Ar含有領域上に、前記半導体基板または前記支持基板を構成する元素の酸化物からなる中間層を形成する中間層形成工程と、
前記中間層の表面と前記支持基板の表面とを活性化して接触させることにより両者を接合する接合工程と、
前記半導体基板を薄層化して結晶性半導体層とする薄層化工程と、を備える、複合基板の製造方法。 - 前記Ar含有領域形成工程において、前記Ar介在領域を10nm以下の厚みで形成する、請求項5に記載の複合基板の製造方法。
- 前記薄層化工程の後に、300℃以上の温度で加熱する加熱工程をさらに有する請求項6に記載の複合基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013158544A JP2015032588A (ja) | 2013-07-31 | 2013-07-31 | 複合基板およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013158544A JP2015032588A (ja) | 2013-07-31 | 2013-07-31 | 複合基板およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015032588A true JP2015032588A (ja) | 2015-02-16 |
Family
ID=52517717
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013158544A Pending JP2015032588A (ja) | 2013-07-31 | 2013-07-31 | 複合基板およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015032588A (ja) |
-
2013
- 2013-07-31 JP JP2013158544A patent/JP2015032588A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6650463B2 (ja) | 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法 | |
TW201707051A (zh) | 以可控制薄膜應力在矽基板上沉積電荷捕捉多晶矽薄膜之方法 | |
JP5730393B2 (ja) | 複合基板およびその製造方法 | |
KR20160143693A (ko) | 접합 soi 웨이퍼의 제조방법 및 접합 soi 웨이퍼 | |
WO2013080010A1 (en) | Process for fabricating a heterostructure limiting the formation of defects | |
CN108699687B (zh) | 化合物半导体基板、表膜、和化合物半导体基板的制造方法 | |
EP2822026B1 (en) | Composite substrate | |
KR20070084075A (ko) | 반도체 웨이퍼의 제조방법 | |
US10065395B2 (en) | Composite substrate and method for manufacturing same | |
JP2006237235A (ja) | 半導体ウェーハの製造方法 | |
US7799660B2 (en) | Method for manufacturing SOI substrate | |
JP2014138097A (ja) | GeOIウェーハの製造方法 | |
JP2015032588A (ja) | 複合基板およびその製造方法 | |
JP2012174962A (ja) | デルタドープ構造の形成方法 | |
US9087775B2 (en) | Planar semiconductor growth on III-V material | |
JP6110095B2 (ja) | 複合基板 | |
JP2013232499A (ja) | 複合基板 | |
JP2013135175A (ja) | 複合基板およびその製造方法 | |
CN112262455A (zh) | 贴合soi晶圆的制造方法及贴合soi晶圆 | |
JP2013232465A (ja) | 複合基板 | |
US11456204B1 (en) | Silicon-on-insulator wafer and low temperature method to make thereof | |
JP6162381B2 (ja) | 複合基板 | |
JP7238753B2 (ja) | 接合ウェーハ及びその製造方法 | |
JP6834932B2 (ja) | 貼り合わせウェーハ用の支持基板の製造方法および貼り合わせウェーハの製造方法 | |
JP6114063B2 (ja) | 複合基板 |