JP7238753B2 - 接合ウェーハ及びその製造方法 - Google Patents

Description

本発明は、接合ウェーハ及びその製造方法に関し、特に、ＭＥＭＳデバイスに供して好適な、エピタキシャル層を備える接合ウェーハ及びその製造方法に関する。

カンチレバー（片持ち梁）に代表される可動部を半導体基板、ガラス基板などに設けた集積化デバイスはＭＥＭＳ（Micro Electro Mechanical Systems）と呼ばれ、ＭＥＭＳデバイスは高周波スイッチ、加速度センサなどの種々の用途に利用されている。近年では、ＭＥＭＳデバイスがスマートフォン、ドローンなどにも搭載されるようになってきている。

ＭＥＭＳデバイスにおける可動構造を形成するための加工プロセスは、薄膜成長法を利用した表面マイクロマシニングと、基板そのものに深掘りエッチング（ＤＲＩＥ；Deep Reactive Ion Etching）するなどして構造部を形成するバルクマイクロマシニングとに大別される。

例えば、特許文献1では、ＧａＡｓからなる半導体ウェーハ上にギャップを設けつつ、二酸化シリコンからなる片持ちアームを設けたＭＥＭＳデバイスが開示されている。特許文献１では、犠牲層を利用した表面マイクロマシニングが用いられている。

また、特許文献２にはＳＯＩ(Silicon on Insulator)ウェーハを用いて固定電極及び可動電極を設けたＭＥＭＳデバイスが開示されている。特許文献２では、ＳＯＩウェーハにおける酸化シリコンからなるＢＯＸ（Buried Oxide）層を、ＤＲＩＥ加工のエッチングストップ層として利用したバルクマイクロマシニング技術が用いられている。

特開平９－１７３００号公報 特開２０１９－３３６３０号公報

上述した表面マイクロマシニング及びバルクマイクロマシニングを比較すると、立体的で複雑な構造を作成できる点でバルクマイクロマシニングの方がデバイス構造設計の自由度が高く有利である。しかしながら、バルクマイクロマシニングを用いるためにＳＯＩウェーハを用いると、デバイスプロセスにおけるプラズマ処置（例えば、プラズマエッチング、プラズマアッシング、プラズマＣＶＤ）においてＢＯＸ層に電荷が蓄積される、即ちチャージアップが危惧される。

ところで、バルクマイクロマシニングにおいてＳＯＩウェーハをデバイス作製用基板に用いる主目的の一つは、特許文献２でも記載されるようにシリコンと酸化シリコン膜とのエッチング速度の差（シリコンがエッチングされるが、酸化シリコン膜はエッチングされない）を利用し、ＢＯＸ層をエッチングストップ層として用いるためである。横方向型デバイスを想定すれば、ＢＯＸ層による絶縁性機能は必ずしも必要ない。本発明者は、シリコンウェーハ表面にシリコンエピタキシャル層を２層形成したエピタキシャルシリコンウェーハにおける、シリコンウェーハ直上のシリコンエピタキシャル層をエッチングストップ層として利用することを着想した。

図１の模式図を参照して、本発明者が想起したこのエピタキシャルシリコンウェーハ９００を説明する。エピタキシャルシリコンウェーハ９００は、シリコンウェーハ９１０、第１のシリコンエピタキシャル層９２０、第２のシリコンエピタキシャル層９３０を備える。そして、第１のシリコンエピタキシャル層９１０のボロン（Ｂ）濃度を第２のシリコンエピタキシャル層９２０のボロン濃度よりも十分高くすることで、第１のシリコンエピタキシャル層９１０をエッチングストップ層として利用することを本発明者は検討した。このエピタキシャルシリコンウェーハ９００は、エッチングストップ機能に関してはＳＯＩウェーハのＢＯＸ層を代替できると本発明者は考えた。

ところが、エピタキシャルシリコンウェーハ９００をＭＥＭＳデバイスに適用する場合、キャビティー等を形成できるよう、第２のシリコンエピタキシャル層９３０の厚みを十分に大きくする必要がある。そのため、第２のシリコンエピタキシャル層９３０のエピタキシャル成長時間が長くなる。この場合、図１の模式的なグラフに記載したとおり、第１のシリコンエピタキシャル層９１０から第２のシリコンエピタキシャル層９３０へとボロンが拡散してしまう。したがって、第２のシリコンエピタキシャル層９３０をエッチングすると、第２のシリコンエピタキシャル層９３０を一部残した状態で第１のシリコンエピタキシャル層９２０に到達する前にエッチングが停止してしまう。本発明者は、エッチングストップ能力を有する新たな半導体ウェーハを、接合手法を用いて実現しようと試みた。

そこで本発明は、ＭＥＭＳデバイスに供して好適な、シリコンエピタキシャル層を備える接合ウェーハ及びその製造方法を提供することを目的とする。

上記課題を解決すべく本発明者が鋭意検討した。そして、真空常温接合法を用いることにより、ボロン濃度が高濃度であるシリコンエピタキシャル層からのボロン拡散を防止できることを本発明者は知見した。上記知見に基づき完成した本発明の要旨構成は以下のとおりである。

（１）ｐ型シリコンウェーハと、
前記ｐ型シリコンウェーハの表面上に設けられたｐ型シリコンエピタキシャル層と、
前記ｐ型シリコンエピタキシャル層の表面上に設けられたｐ型シリコン単結晶層と、を備え、
前記ｐ型シリコンエピタキシャル層のボロン濃度Ｃ１が２．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上２．０×１０^２０ａｔｏｍｓ／ｃｍ^３以下であり、
前記ｐ型シリコン単結晶層の厚さが１０．０μｍ以上１００．０μｍ以下であり、
前記ｐ型シリコン単結晶層の厚さ方向において、前記ｐ型シリコンエピタキシャル層との界面より１．０μｍの位置から、前記ｐ型シリコン単結晶層の表面までのボロン濃度Ｃ２が前記ボロン濃度Ｃ１の１／５以下である
ことを特徴とする接合ウェーハ。

（２）前記ボロン濃度Ｃ２が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以下である、前記（１）に記載の接合ウェーハ。

（３）前記ボロン濃度Ｃ２が１．０×１０^１６ａｔｏｍｓ／ｃｍ^３以下である、前記（１）に記載の接合ウェーハ。

（４）第１のｐ型シリコンウェーハの表面上に、ボロン濃度が２．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上２．０×１０^２０ａｔｏｍｓ／ｃｍ^３以下のｐ型シリコンエピタキシャル層を形成するエピタキシャル成長工程と、
前記ｐ型シリコンエピタキシャル層の表面と、第２のｐ型シリコンウェーハの表面に、真空常温下で活性化処理を施して前記両方の表面を活性化面とする活性化処理工程と、
前記活性化処理工程に引き続き、前記真空常温下で前記両方の活性化面を接触させることで、前記両方の活性化面同士を接合する接合工程と、
前記接合工程の後、前記第２のｐ型シリコンウェーハの厚さを１０．０μｍ以上１００．０μｍ以下に薄膜化してｐ型シリコン単結晶層を得る薄膜化工程と、
を含むことを特徴とする接合ウェーハの製造方法。

（５）前記第２のｐ型シリコンウェーハのボロン濃度が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以下である、前記（４）に記載の接合ウェーハの製造方法。

（６）前記第２のｐ型シリコンウェーハのボロン濃度が１．０×１０^１６ａｔｏｍｓ／ｃｍ^３以下である、前記（４）に記載の接合ウェーハの製造方法。

本発明によれば、ＭＥＭＳデバイスに供して好適な、エッチングストップ能力を有する接合ウェーハ及びその製造方法を提供することができる。

本発明者の検討によるエピタキシャルシリコンウェーハの模式図である。 本発明の一実施形態による接合ウェーハの模式図である。 本発明の一実施形態による接合ウェーハの製造方法を説明する模式断面図である。 本発明の一実施形態において、真空常温接合を行う際に用いる装置の模式断面図である。 本発明の別の実施形態による接合ウェーハの製造方法を説明する模式断面図である。 本発明の一実施形態による接合ウェーハを用いて作製されるＭＥＭＳデバイスの一例の模式断面図である。 本発明の一実施形態による接合ウェーハを用いて作製されるＭＥＭＳデバイスの別の例の模式断面図である。

以下、図面を参照しつつ本発明の実施形態を詳細に説明する。なお、同一の構成要素には原則として数字下二桁で同一の参照番号を付して、重複する説明を省略する。また、図２～図６に図示した各構成は模式図にすぎず、実際の縦横比とは異なる。なお、本明細書において測定範囲を明示せずに単に「ボロン濃度」という場合、各構成の厚さ方向全域における厚さ平均のボロン濃度を意味する。

（接合ウェーハ）
図２を参照する。本発明の一実施形態に従う接合ウェーハ１００は、ｐ型シリコンウェーハ１１０と、ｐ型シリコンウェーハ１１０の表面上に設けられたｐ型シリコンエピタキシャル層１２０と、ｐ型シリコンエピタキシャル層１２０の表面上に設けられたｐ型シリコン単結晶層１５１と、を備える。そして、ｐ型シリコンエピタキシャル層１２０のボロン濃度Ｃ１が２．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上２．０×１０^２０ａｔｏｍｓ／ｃｍ^３以下である。また、ｐ型シリコン単結晶層の厚さが１０．０μｍ以上１００．０μｍ以下である。ここで、ｐ型シリコン単結晶層１５１の厚さ方向において、ｐ型シリコンエピタキシャル層１２０との界面より１．０μｍの位置から、前記ｐ型シリコン単結晶層の表面までのボロン濃度Ｃ２がボロン濃度Ｃ１の１／５以下である。以下、各構成の詳細を順次説明する。

＜ｐ型シリコンウェーハ＞
ｐ型シリコンウェーハ１１０は、シリコンエピタキシャル層１２０をエピタキシャル成長させるための支持基板である。シリコンウェーハ１１０には、別途のエピタキシャル層が設けられていない、いわゆるバルクのシリコン単結晶ウェーハを用いる。接合ウェーハ１００を用いてＭＥＭＳデバイスを形成する場合、ｐ型シリコンウェーハ１１０をデバイス作製用の土台となる支持基板として利用することができる。なお、導電型をｐ型とするのは、以下の理由からである。ＭＥＭＳデバイスで検知した電気信号は、ＭＥＭＳデバイス周辺のＣＭＯＳ回路へ伝達（転送）される。ＭＥＭＳデバイス周辺に作成されるＣＭＯＳ回路はｐ型層に形成されるため、支持基板をｐ型とすることにより、この支持基板へＣＭＯＳ回路を作製可能になる。

＜＜ボロン濃度＞＞
ｐ型シリコンウェーハ１１０の導電型をｐ型にするためのドーパント種は任意であり、一般的にはボロン（Ｂ）を用いる。ｐ型シリコンウェーハ１１０のボロン濃度は任意であるものの、ｐ型シリコンウェーハ１１０はバルクのシリコン単結晶ウェーハからなるため、ｐ型シリコンエピタキシャル層１２０のボロン濃度Ｃ１よりも低い濃度とすることが一般的であり、１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以下とすることができ、１．０×１０^１６ａｔｏｍｓ／ｃｍ^３以下とすることができる。ボロン濃度の下限は特に制限されないものの、工業的生産性を考慮すれば下限値として１．０×１０^１３ａｔｏｍｓ／ｃｍ^３を例示することができる。

＜ｐ型シリコンエピタキシャル層＞
ｐ型シリコンエピタキシャル層１２０は、ｐ型シリコンウェーハの表面上に設けられる層であり、エピタキシャル成長法を用いて形成される。ｐ型シリコンエピタキシャル層１２０上に設けられるｐ型シリコン単結晶層１５１をエッチングするときのエッチングストップ層として用いるため、ｐ型シリコンエピタキシャル層のボロン濃度Ｃ１を２．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上２．０×１０^２０ａｔｏｍｓ／ｃｍ^３以下にする。ボロン濃度Ｃ１が２．０×１０^１９ａｔｏｍｓ／ｃｍ^３未満であると、エッチングを十分に停止することができない。この目的のため、ボロン濃度Ｃ１は５．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上であることが好ましく、１．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上であることがより好ましい。エッチングストップ層として機能する限りはｐ型シリコンエピタキシャル層１２０の厚さは特に制限されず、０．５μｍ以上５．０μｍ以下とすることができ、１．０μｍ以上３．０μｍ以下としてもよい。厚さが５．０μｍ以下であれば、エピタキシャル層１２０の成長中にシリコンウェーハ１１０表面側へのボロン拡散によるシリコンウェーハ１１０表面側の抵抗低下を防止できるため、ＣＭＯＳ回路へ悪影響を抑制できる。

＜ｐ型シリコン単結晶層＞
ｐ型シリコン単結晶層１５１はｐ型シリコンエピタキシャル層１２０の表面上に設けられる層であり、この層のボロン濃度の拡散状態は、製造方法の実施形態において詳細を後述する真空常温接合法を利用して形成することのできる層である。接合ウェーハ１００を用いてＭＥＭＳデバイスを形成する場合、ｐ型シリコン単結晶層１５１にデバイス構造を形成するため、その厚さは１０．０μｍ以上１００．０μｍ以下である。ＣＭＯＳ回路を作製する目的のため、ｐ型シリコン単結晶層１５１の厚さを１０．０μｍ以上２０．０μｍ以下としてもよい。

ここで、ｐ型シリコン単結晶層１５１では、その厚さ方向において、ｐ型シリコンエピタキシャル層１２０との界面より１．０μｍの位置から、ｐ型シリコン単結晶層１５１の表面までのボロン濃度Ｃ２が、上述したｐ型シリコンエピタキシャル層１２０のボロン濃度Ｃ１の１／５以下である。なお、図２の模式的なグラフは理想的なボロンの拡散状態を図示したものであり、後述の真空常温接合法を用いても、ｐ型シリコンエピタキシャル層１２０からｐ型シリコン単結晶層１５１へボロンは不可避的に拡散しうる。しかしながら、ボロン濃度Ｃ１を上記範囲とし、かつ、ボロン濃度Ｃ２をボロン濃度Ｃ１に比べて十分小さくすることにより、ｐ型シリコン単結晶層１５１の直下層であるｐ型シリコンエピタキシャル層１２０をエッチングストップ層として十分に利用することができる。この目的のため、ボロン濃度Ｃ１に対するボロン濃度Ｃ２の比（Ｃ２／Ｃ１）を１／１０以下とすることが好ましい。ボロン濃度Ｃ１に対するボロン濃度Ｃ２の比（Ｃ２／Ｃ１）の下限は特に制限されないが、実用上のｐ型シリコン単結晶層１５１のボロン濃度を考慮すると、１．０×１０^－３を例示することができる。

なお、エピタキシャル成長法を用いてｐ型シリコンエピタキシャル層１２０の上に別のシリコンエピタキシャル層（「２層目エピ層」と略称する）を厚さ１０．０μｍ以上で形成したと仮定する。この場合、先に参照した図１の模式的なグラフと同様、ｐ型シリコンエピタキシャル層１２０からボロンがエピタキシャル成長中に２層目エピ層に拡散するため、ｐ型シリコンエピタキシャル層１２０と２層目エピ層との界面より厚さ方向に１．０μｍまでのボロン濃度は、ボロン濃度Ｃ１の１／２以上となる。

エッチングストップ機能を利用する観点では、上述したとおり、ボロン濃度Ｃ２とボロン濃度Ｃ１との関係を満足しつつ、ｐ型シリコン単結晶層１５１のボロン濃度Ｃ２が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以下であることが好ましい。また、ｐ－層として利用する観点では、ｐ型シリコン単結晶層１５１のボロン濃度Ｃ２が１．０×１０^１６ａｔｏｍｓ／ｃｍ^３以下であることが好ましい。ボロン濃度の下限は特に制限されないものの、工業的生産性を考慮すれば下限値として１．０×１０^１３ａｔｏｍｓ／ｃｍ^３を例示することができる。

ｐ型シリコン単結晶層１５１をバルクのシリコンウェーハから得てもよいし、バルクのシリコンウェーハの表面に形成したシリコンエピタキシャル層から得てもよい。シリコンエピタキシャル層をｐ型シリコン単結晶層１５１に用いれば、ＣＯＰ（空孔凝集欠陥：Crystal Originated Particle）を含まない層を容易に得ることができ、ＣＭＯＳ回路を作製した場合にはＧＯＩ特性（Gate Oxide Integrity）を向上できる点でも有利である。なお、本明細書における「ＣＯＰを含まない層」とは、以下に説明する観察評価によってＣＯＰが検出されないシリコン単結晶層を意味する。すなわち、シリコン単結晶層に対して、ＳＣ－１洗浄（すなわち、アンモニア水と過酸化水素水と超純水とを１：１：１５で混合した混合液による洗浄）を行い、洗浄後のシリコン単結晶層表面を、表面欠陥検査装置としてＫＬＡ－Ｔｅｎｃｈｏｒ社製：Ｓｕｒｆｓｃａｎ ＳＰ－２を用いて観察評価し、表面ピットと推定される輝点欠陥（ＬＰＤ：Light Point Defect）を特定する。その際、観察モードはObliqueモード（斜め入射モード）とし、表面ピットの推定は、Wide Narrowチャンネルの検出サイズ比に基づいて行うものとする。こうして特定されたＬＰＤに対して、原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）を用いて、ＣＯＰか否かを評価する。

以上のとおり、本発明の一実施形態に従う接合ウェーハ１００は、ｐ型シリコンエピタキシャル層１２０の高濃度ボロンが、その直上のｐ型シリコン単結晶層１５１に拡散しないよう、ボロン濃度が調整されている。したがって、ｐ型シリコン単結晶層１５１をエッチングするときに、ｐ型シリコンエピタキシャル層１２０をエッチングストップ層として利用することができる。この接合ウェーハ１００を用いれば、バルクマイクロマシニングにおいて、キャビティーなどの構造部を容易に形成することができ、かつ、ＳＯＩウェーハのＢＯＸ層と異なりチャージアップの危惧もほとんどない。よって、この接合ウェーハ１００はＭＥＭＳデバイスの用途に供して好適である。

以下、図３～図５を参照して、本発明による接合ウェーハ１００を製造するための実施形態を説明する。先に述べたとおり、同一の構成要素には原則として数字下二桁で同一の参照番号を付して、重複する説明を省略する。ただし、既述の接合ウェーハ１００におけるｐ型シリコン単結晶層１５１と、接合ウェーハ２００におけるｐ型シリコン単結晶層２６１とが対応する。また、説明の便宜状、製造方法の実施形態では接合ウェーハ１００におけるｐ型シリコンウェーハ１１０を第１のシリコンウェーハ１１０、２１０と称し、シリコンエピタキシャル層１２０を第１のシリコンエピタキシャル層１２０、２２０と称し、ｐ型シリコン単結晶層１５１を得るための基板材料を第２のシリコンウェーハ１５０、２５０と称する。第２のシリコンウェーハ１５０、２５０は、その表面にエピタキシャル層の形成されていない、いわゆるバルクのシリコンウェーハである。なお、第２のシリコンウェーハ２５０の表面には、シリコンエピタキシャル層２６０が形成される（図５参照）。

（接合ウェーハの製造方法：第１実施形態）
図３を参照して、本発明による接合ウェーハ１００を製造するための第１実施形態を説明する。この接合ウェーハの製造方法の実施形態は、エピタキシャル成長工程と、活性化処理工程と、接合工程と、薄膜化工程と、を少なくとも含む。これら、各工程を少なくとも行うことにより、ｐ型シリコンウェーハ１１０、第１のｐ型シリコンエピタキシャル層１２０及びｐ型シリコン単結晶層１５１を備える接合ウェーハ１００を得ることができる。以下では、活性化処理工程及び接合工程による接合手法を「真空常温接合法」と称する。

この第１実施形態において、エピタキシャル成長工程では、第１のｐ型シリコンウェーハ１１０の表面上に、ボロン濃度が２．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上２．０×１０^２０ａｔｏｍｓ／ｃｍ^３以下である、第１のｐ型シリコンエピタキシャル層１２０を形成する。次に、活性化処理工程では、次いで、第１のｐ型シリコンエピタキシャル層１２０の表面と、第２のｐ型シリコンウェーハ１５０の表面に、真空常温下で活性化処理を施して両方の表面を活性化面１２０Ａ、１５０Ａとする。次いで、接合工程では、活性化処理工程に引き続き、真空常温下で両方の活性化面１２０Ａ、１５０Ａを接触させることで、両方の活性化面同士を接合する。そして、薄膜化工程では、接合工程の後、第２のｐ型シリコンウェーハ１５０の厚さを１０．０μｍ以上１００．０μｍ以下に薄膜化してｐ型シリコン単結晶層１５１を得る。以下、第１実施形態における各工程の詳細を順次説明する。

＜エピタキシャル成長工程＞
まず、ｐ型シリコンウェーハ１１０の片面に、ｐ型シリコンエピタキシャル層１２０を形成する。上述のとおり、第１のｐ型シリコンエピタキシャル層１２０のボロン濃度は、２．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上２．０×１０^２０ａｔｏｍｓ／ｃｍ^３以下であり、ボロン濃度がこの範囲になるよう、エピタキシャル成長中にボロンをドープすればよい。

なお、第１のｐ型シリコンエピタキシャル層１２０の形成には、公知または任意の方法を好適に用いることができ、例えば枚葉式エピタキシャル成長装置を用いることができる。例えば、水素（Ｈ）をキャリアガスとして、ジクロロシラン（ＳｉＨ_２Ｃｌ_２）、トリクロロシラン（ＳｉＨＣｌ_３）等のソースガスをチャンバ内に導入し、使用するソースガスによっても成長温度は異なるが、概ね１０００～１２００℃の温度範囲の温度でＣＶＤ（Chemical Vapor Deposition）法により、第１のｐ型シリコンエピタキシャル層１２０をエピタキシャル成長させればよい。

＜活性化処理工程＞
次に、活性化処理工程では、第１のｐ型シリコンエピタキシャル層１２０の表面と、第２のｐ型シリコンウェーハ１５０の表面に、真空常温下で活性化処理を施して両方の表面を活性化面１２０Ａ、１５０Ａとする。この真空常温下での活性化処理は、例えばイオンビーム又は中性原子ビームを各表面に照射すればよい。ビーム照射に伴う活性化作用により、第１のｐ型シリコンエピタキシャル層１２０の表面と、第２のｐ型シリコンウェーハ１５０の表面のそれぞれが活性化面１２０Ａ、１５０Ａとなる。これらの活性化面１２０Ａ、１５０Ａにはシリコンが本来有するダングリングボンド（結合の手）が現れる。

活性化処理の手法としては、プラズマ雰囲気でイオン化した元素を基板表面へ加速させる方法と、イオンビーム装置から加速したイオン化した元素を基板表面へ加速させる方法が挙げられる。この方法を実現する装置の一形態を、図４を参照して説明する。真空常温接合装置７０は、プラズマチャンバ７１と、ガス導入口７２と、真空ポンプ７３と、パルス電圧印加装置７４と、ウェーハ固定台７５Ａ、７５Ｂと、を有する。

まず、プラズマチャンバ７１内のウェーハ固定台７５Ａ、７５Ｂに、第１のｐ型シリコンエピタキシャル層１２０が形成された第１のｐ型シリコンウェーハ１１０と、第２のｐ型シリコンウェーハ１５０とをそれぞれ載置して固定する。次に、真空ポンプ７３によりプラズマチャンバ７１内を減圧し、ついで、ガス導入口７２からプラズマチャンバ７１内に原料ガスを導入する。続いて、パルス電圧印加装置７４によりウェーハ固定台７５Ａ、７５Ｂ（並びに、第１及び第２のｐ型シリコンウェーハ１１０、１５０）に負電圧をパルス状に印加する。これにより、原料ガスのプラズマを生成するとともに、生成したプラズマに含まれる原料ガスのイオンを第１及び第２のｐ型シリコンウェーハ１１０、１５０に向けて加速して、各表面にイオンを照射することができる。照射する元素は、Ａｒ、Ｎｅ、Ｘｅ、Ｈ、ＨｅおよびＳｉから選択される少なくとも一種とすることが好ましい。

＜＜活性化処理条件＞＞
以下では、チャンバ圧力、パルス電圧及び基板温度の具体的条件についてそれぞれ詳細に説明するが、これらは一例にすぎない。

プラズマチャンバ７１内のチャンバ圧力は５．０×１０^－５Ｐａ以下とすることが好ましい。活性化対象の表面へスパッタされた元素が再付着し、ダングリングボンドの形成率の低下を防止することができる。

第１及び第２のｐ型シリコンウェーハ１１０、１５０に印加するパルス電圧は、それぞれの被照射面に対する照射元素の加速エネルギーが１００ｅＶ以上１０ｋｅＶ以下となるように設定すればよい。加速エネルギーが１００ｅＶ以上であれば、照射した元素が被照射面へ堆積するのを抑制することができ、効率よく被照射面にダングリングボンドを形成することができる。加速エネルギーが１０ｋｅＶ以下であれば、照射した元素が基板内部に注入されるのを防ぐことができるので、効率よく基板表面にダングリングボンドを形成することができる。

パルス電圧の周波数は、第１及び第２のｐ型シリコンウェーハ１１０、１５０のそれぞれの被照射面にイオンが照射される回数を決定する。パルス電圧の周波数は、１０Ｈｚ以上１０ｋＨｚ以下とすることが好ましい。１０Ｈｚ以上であれば、イオン照射ばらつきを吸収することができるので、イオン照射量が安定する。１０ｋＨｚ以下であれば、グロー放電によるプラズマ形成が安定する。

パルス電圧のパルス幅は、第１及び第２のｐ型シリコンウェーハ１１０、１５０のそれぞれの被照射面にイオンが照射される時間を決定する。パルス幅は、１μ秒以上１０ｍ秒以下とすることが好ましい。１μ秒以上であれば、第１及び第２のｐ型シリコンウェーハ１１０、１５０にイオンを安定して照射することができる。１０ｍ秒以下であれば、グロー放電によるプラズマ形成が安定する。

この活性化処理工程において、第１及び第２のｐ型シリコンウェーハ１１０、１５０は加熱されず、その温度は常温（通常、３０℃～９０℃）となり、続く接合工程においても常温が維持される。

＜接合工程＞
上述した活性化処理工程に引き続き、真空常温下で両方の活性化面１２０Ａ、１５０Ａを接触させる。こうした接触により、上記両方の活性化面１２０Ａ、１５０Ａに対して瞬時に接合力が働き、上記両方の活性化面１２０Ａ、１５０Ａを貼合せ面として、ｐ型シリコンエピタキシャル層１２０を介して第１及び第２のｐ型シリコンウェーハ１１０、１５０が強固に接合されて一体化する。このように、上述した活性化処理工程及び接合工程を含む真空常温接合法では、両ウェーハの接合が常温下で瞬時かつ強固に行われる。そのため、高濃度ボロン含有の第１のｐ型シリコンエピタキシャル層１２０から、第２のｐ型シリコンウェーハ１５０へのボロンの拡散を有効に抑制することができる。

＜薄膜化工程＞
第１のｐ型シリコンエピタキシャル層１２０を介して第１及び第２のｐ型シリコンウェーハ１１０、１５０を接合した後、第２のｐ型シリコンウェーハ１５０の厚さを１０．０μｍ以上１００．０μｍ以下に薄膜化してｐ型シリコン単結晶層１５１を得る。こうして、接合ウェーハ１００を得ることができる。なお、薄膜化工程において公知または任意の化学エッチング、研削及び研磨法を好適に用いることができ、具体的には平面研削および鏡面研磨法が挙げられる。また、接合工程前に第２のｐ型シリコンウェーハ１５０に剥離目的で水素イオンなどを注入しておけば、本薄膜化工程において公知のスマートカット法を適用することもできる。

こうして作製された接合ウェーハ１００は、上述した真空常温接合法により高濃度ボロン含有の第１のｐ型シリコンエピタキシャル層１２０から、第２のｐ型シリコンウェーハ１５０へのボロンの拡散を有効に抑制することができているため、第２のｐ型シリコンウェーハ１５０を薄膜化して得られるｐ型シリコン単結晶層１５１のボロン濃度の拡散も抑制されている。したがって、ｐ型シリコン単結晶層１５１では、その厚さ方向において、第１のｐ型シリコンエピタキシャル層１２０との界面より１．０μｍの位置から、ｐ型シリコン単結晶層１５１の表面までのボロン濃度Ｃ２が、ｐ型シリコンエピタキシャル層１２０のボロン濃度Ｃ１の１／５以下となる。したがって、接合ウェーハ１００のｐ型シリコン単結晶層１５１をエッチングするときに、第１のｐ型シリコンエピタキシャル層１２０をエッチングストップ層として用いることができる。

（接合ウェーハの製造方法：第２実施形態）
図５を参照して、本発明による接合ウェーハ２００を製造するための第２実施形態を説明する。第１実施形態では第１のシリコンエピタキシャル層１２０と、バルクウェーハである第２のｐ型シリコンウェーハ１５０との表面同士で真空常温接合を行う。これに対して、この第２実施形態では、シリコンエピタキシャル層２６０が第２のｐ型シリコンウェーハ２５０の表面にエピタキシャル成長により形成され、第１及び第２のシリコンエピタキシャル層２２０、２６０の表面同士で真空常温接合を行う。そして、接合ウェーハ２００において、第２のシリコンエピタキシャル層２６０に由来する層をｐ型シリコン単結晶層２６１として用いる。その他の構成及び工程は、第１実施形態と同様である。そこで、第１実施形態と同一の構成要素には原則として数字下二桁で同一の参照番号を付して、重複する説明を省略する。

活性化処理工程に先立ち、第２のｐ型シリコンウェーハ２５０の片面に、第２のｐ型シリコンエピタキシャル層２６０を形成する。形成手法は第１のｐ型シリコンエピタキシャル層１２０と同様であるものの、第２のｐ型シリコンエピタキシャル層２６０のボロン濃度は特に制限されない。接合ウェーハ２００に形成されるｐ型シリコン単結晶層２６１のボロン濃度に応じて適宜定めればよい。なお、図５に図示したとおり、第２のｐ型シリコンエピタキシャル層２６０の厚さをｐ型シリコン単結晶層２６１の厚さ以上としてもよいし、両者の厚さは同じであってもよい。

次いで、第１及び第２のシリコンエピタキシャル層２２０、２６０の両表面を真空常温下で活性化処理して、活性化面２２０Ａ、２６０Ａを得て、両活性化面同士を真空常温下で接合する。そして、第２のシリコンウェーハ２５０の、第２のシリコンエピタキシャル層２６０とは反対側の面から薄膜化処理を行って、ｐ型シリコン単結晶層２６１を得る。第２のシリコンウェーハ２５０をすべて除去しつつ、第２のシリコンエピタキシャル層２６０をさらに一部除去して薄膜化してもよい。また、第２のシリコンウェーハ２５０をすべて除去しつつ、第２のシリコンエピタキシャル層２６０を除去することなく薄膜化を終えてもよい。

接合ウェーハ２００においても、高濃度ボロン含有の第１のｐ型シリコンエピタキシャル層２２０から、第２のｐ型シリコンエピタキシャル層２６０へのボロンの拡散を有効に抑制することができているため、第２のｐ型シリコンウェーハ２５０（及び随意に第２のｐ型シリコンエピタキシャル層２６０）を薄膜化して得られるｐ型シリコン単結晶層２６１のボロン濃度の拡散も抑制されている。したがって、ｐ型シリコン単結晶層２６１では、その厚さ方向において、第１のｐ型シリコンエピタキシャル層２２０との界面より１．０μｍの位置から、ｐ型シリコン単結晶層２６１の表面までのボロン濃度Ｃ２が、ｐ型シリコンエピタキシャル層２２０のボロン濃度Ｃ１の１／５以下となる。したがって、接合ウェーハ２００のｐ型シリコン単結晶層２６１をエッチングするときに、第１のｐ型シリコンエピタキシャル層２２０をエッチングストップ層として用いることができる。

なお、第１及び第２のシリコンウェーハ１１０（２１０）、１５０（２５０）は、上述のとおり、いわゆるバルクのシリコンウェーハであり、これにはシリコン単結晶からなる単結晶シリコンウェーハを用いることができる。単結晶シリコンウェーハは、チョクラルスキー法（ＣＺ法）やＣＺ法に磁場をかけるＭＣＺ法（Magnetic field applied Czochralski法）や浮遊帯域溶融法（ＦＺ法）により育成した単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。シリコンウェーハの直径及び厚さは何ら制限されず、直径２００ｍｍ、３００ｍｍ等の一般的なシリコンウェーハを用いることができる。

（ＭＥＭＳデバイス）
図６を参照して、上述した接合ウェーハ１００を用いて作製することのできるＭＥＭＳデバイスの一例を説明する。ＭＥＭＳデバイス３００は、ｐ型シリコンウェーハ１１０由来の第１ｐ－層３１０と、ｐ型シリコンエピタキシャル層１２０由来のｐ＋層３２０と、ｐ型シリコン単結晶層１５１由来の第２ｐ層３５１とをこの順に備える。第２ｐ層３５１には、回路部３００Ａと、ＭＥＭＳ構造部３００Ｂとがトレンチを介して並列に形成される。そして、回路部３００Ａにおける、第２ｐ層３５１には第１ｎ領域３５２及び第２ｎ領域３５３が形成され、かつ、各ｎ領域３５２、３５３上にはソース電極３９１、ドレイン電極３９２がそれぞれ形成され、両電極間には酸化絶縁層３８０及び当該酸化絶縁層３８０上のゲート電極３９３が形成される。また、ＭＥＭＳ構造部３００Ｂは、第２ｐ層３５１の一部をエッチングして設けられた空隙部３６０と、カンチレバー３７０が形成される。図６に模式的に図示したＭＥＭＳデバイス３００は、回路部及びＭＥＭＳ構造部が一つのチップに設けられたいわゆるハイブリッド型のデバイスである。

また、図７を参照して、上述した接合ウェーハ１００を用いて作製することのできるＭＥＭＳデバイスの別の例を説明する。図７に図示したＭＥＭＳデバイス４００は、回路部４００Ａがｐ型シリコンウェーハ１１０由来の第１ｐ－層４１０に形成されており、その他の構成は図６と同等である。具体的には、ＭＥＭＳデバイス４００は、ｐ型シリコンウェーハ１１０由来の第１ｐ－層４１０と、ｐ型シリコンエピタキシャル層１２０由来のｐ＋層４２０と、ｐ型シリコン単結晶層４５１由来の第２ｐ層３５１とをこの順に備える。そして、回路部４００Ａと、ＭＥＭＳ構造部４００Ｂとがトレンチを介して並列に形成される。そして、回路部４００Ａにおける、第１ｐ層４１０には第１ｎ領域４１２及び第２ｎ領域４１３が形成され、かつ、各ｎ領域４１２、４１３上にはソース電極４９１、ドレイン電極４９２がそれぞれ形成され、両電極間には酸化絶縁層４８０及び当該酸化絶縁層４８０上のゲート電極４９３が形成される。また、ＭＥＭＳ構造部４００Ｂは、図６に図示したＭＥＭＳ構造部３００Ｂと同様であり、重複する説明を省略する。

以下、実施例を用いて本発明をさらに詳細に説明するが、本発明は以下の実施例に何ら限定されるものではない。

（サンプル１：接合ウェーハ）
支持基板及びデバイス層用基板としてＣＺ単結晶から得たｐ型シリコンウェーハ（直径２００ｍｍ、厚さ：７５０μｍ、ドーパント種類：ボロン、ボロン濃度：１．３×１０^１５ａｔｏｍｓ／ｃｍ^３、抵抗率：１０．０Ω・ｃｍ）をそれぞれ用意した。次いで、この一方のシリコンウェーハを枚葉式エピタキシャル成長装置（アプライドマテリアルズ社製）内に搬送し、水素をキャリアガス、トリクロロシランをソースガスとして１１５０℃でＣＶＤ法により、シリコンウェーハ上に厚さ１．０μｍのｐ型シリコンエピタキシャル層（ドーパント：ボロン、ボロン濃度：２．０×１０^１９ａｔｏｍｓ／ｃｍ^３ _、抵抗率：０．００５Ω・ｃｍ）を成長させた。以下では、ｐ型シリコンエピタキシャル層をＥＳ（Etching Stop）層と略記する。

続いて、図３に示す方法に従って、サンプル１（発明例）に係る接合ウェーハを作製した。まず、２５℃、５．０×１０^－５Ｐａ未満の真空チャンバ内にＡｒを流してプラズマを発生させ、ＥＳ層及びデバイス層用基板の各表面に加速電圧：１．０ｋｅＶ、周波数：１４０Ｈｚ、パルス幅：５５μ秒にてＡｒイオンを照射して、各表面を活性化処理した。その後、引き続き真空常温下で両活性化面を接触させることで、ＥＳ層を介して支持基板とデバイス層用基板とを貼り合わせた。その後、デバイス層用基板を研削及び研磨し、厚さ１０．０μｍのデバイス層を有するサンプル１に係る接合ウェーハを得た。

（サンプル４：エピタキシャルシリコンウェーハ）
サンプル１と同様の支持基板を用いて、サンプル１と同様のＥＳ層を形成した。次いで、このＥＳ層上に、枚葉式エピタキシャル成長装置を用いて引き続きデバイス形成用のエピタキシャル層（ドーパント：ボロン、ボロン濃度：１．３×１０^１５ａｔｏｍｓ／ｃｍ^３ _、抵抗率：１０．０Ω・ｃｍ）を厚さ１０．０μｍで成長させた（以下、サンプル１に対応させて「デバイス層」と称する。）。こうして、サンプル４に係るエピタキシャルシリコンウェーハ（表１中では「エピウェーハ」と略記する。）を作製した。

（サンプル２、３、６～８、１１～１３）
サンプル１におけるＥＳ層のボロン濃度及びデバイス層の厚さを下記の表１のとおりに変えた以外は、サンプル１と同様にして、サンプル２、３、６～８、１１～１３に係る接合ウェーハを作製した。

（サンプル５、９、１０、１４、１５）
サンプル４におけるＥＳ層のボロン濃度及びデバイス層の厚さを表１のとおりに変えた以外は、サンプル１と同様にして、サンプル２、３、６～８、１１～１３に係るエピタキシャルシリコンウェーハを作製した。

（評価１：ボイド発生有無の観察）
赤外光を用いるボイド検査装置を用いて、サンプル１～３、６～８、１１～１３に係る接合ウェーハのボイドの有無を評価した。いずれのサンプルにおいてもボイドは観察されず、ＥＳ層とデバイス層とが良好に接合されたことを確認した。結果を表１に併せて示す。

（評価２：ボロン拡散の測定）
各サンプルに対してデバイス層の表面側から二次イオン質量分析法（ＳＩＭＳ）を行い、ボロン濃度の厚さ方向濃度プロファイルを測定した。サンプル１～３、６～８、１１～１３に係る接合ウェーハでは、ＥＳ層からデバイス層へのボロンの拡散はほとんど観察されなかった。一方、サンプル４、５、９、１０、１４、１５に係るエピタキシャルシリコンウェーハではＥＳ層からデバイス層へのボロンが拡散し、デバイス層表面に向かうにつれてボロン濃度が漸減することが確認された。表１に、ＥＳ層とデバイス層との界面からデバイス層側へ１．０μｍの位置でのボロン濃度の値を併せて示す。

（評価３：エッチングストップ能力評価）
各サンプルに対して、水酸化カリウム（ＫＯＨ）水溶液からなるエッチング溶液（濃度：２５質量％、液温：８０℃）を用いてデバイス層をエッチングし、ＥＳ層のエッチングストップ能力を評価した。エッチング時間に関して、サンプル１～５では１４分間、サンプル６～１０では５５分間、サンプル１１～１５では１５０分間とした。表１にエッチング時間を併せて示す。エッチング後、デバイス層及びＥＳ層それぞれの残膜厚を、断面ＴＥＭ観察により測定した。結果を表１に併せて示す。

（考察）
まず、サンプル４、５、９、１０、１４、１５に係るエピタキシャルシリコンウェーハはいずれもＥＳ層からボロンが拡散した結果、デバイス層深部（ＥＳ層に近い側）のボロンの高濃度領域が形成されたため、エッチングがＥＳ層に到達する前に停止してしまった。特に、サンプル１４、１５ではＥＳ層のボロン濃度が高く、かつ、デバイス層の厚さが大きいため、ボロンの拡散度合いが大きく、デバイス層の残膜厚が大きかった。

次に、本発明例に係る接合ウェーハ（サンプル１、２、６、７，１１、１２）ではＥＳ層によりエッチングを止めることができることが確認された。しかしながら、ＥＳ層のボロン濃度が低い比較例に係る接合ウェーハ（サンプル３、８、１３）ではデバイス層に加えてＥＳ層もエッチングにより除去されてしまうことが確認された。したがって、ＥＳ層のボロン濃度は２．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上にする必要があることも確認された。本発明例に係る接合ウェーハ（サンプル１、２、６、７，１１、１２）であれば、ＭＥＭＳデバイス製造時にキャビティーなどの構造部を設ける場合にＥＳ層を有効なエッチングストップ層として活用できる。

本発明によれば、ＭＥＭＳデバイスに供して好適な、エッチングストップ能力を有する接合ウェーハ及びその製造方法を提供することができる。

１００ 接合ウェーハ
１１０ ｐ型シリコンウェーハ
１２０ ｐ型シリコンエピタキシャル層
１５１ ｐ型シリコン単結晶層

Claims (5)

1. ｐ型シリコンウェーハと、
   前記ｐ型シリコンウェーハの表面上に設けられたｐ型シリコンエピタキシャル層と、
   前記ｐ型シリコンエピタキシャル層の表面上に設けられたｐ型シリコン単結晶層と、を備え、
   前記ｐ型シリコンエピタキシャル層のボロン濃度Ｃ１が２．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上２．０×１０^２０ａｔｏｍｓ／ｃｍ^３以下であり、
   前記ｐ型シリコン単結晶層の厚さが１０．０μｍ以上１００．０μｍ以下であり、
   前記ｐ型シリコン単結晶層の厚さ方向において、前記ｐ型シリコンエピタキシャル層との界面より１．０μｍの位置から、前記ｐ型シリコン単結晶層の表面までのボロン濃度Ｃ２が前記ボロン濃度Ｃ１の１／５以下であることを特徴とする接合ウェーハ。
2. 前記ボロン濃度Ｃ２が１．０×１０^１６ａｔｏｍｓ／ｃｍ^３以下である、請求項１に記載の接合ウェーハ。
3. 第１のｐ型シリコンウェーハの表面上に、ボロン濃度が２．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上２．０×１０^２０ａｔｏｍｓ／ｃｍ^３以下のｐ型シリコンエピタキシャル層を形成するエピタキシャル成長工程と、
   前記ｐ型シリコンエピタキシャル層の表面と、第２のｐ型シリコンウェーハの表面に、真空常温下で活性化処理を施して前記両方の表面を活性化面とする活性化処理工程と、
   前記活性化処理工程に引き続き、前記真空常温下で前記両方の活性化面を接触させることで、前記両方の活性化面同士を接合する接合工程と、
   前記接合工程の後、前記第２のｐ型シリコンウェーハの厚さを１０．０μｍ以上１００．０μｍ以下に薄膜化してｐ型シリコン単結晶層を得る薄膜化工程と、
   を含むことを特徴とする接合ウェーハの製造方法。
4. 前記第２のｐ型シリコンウェーハのボロン濃度が１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以下である、請求項３に記載の接合ウェーハの製造方法。
5. 前記第２のｐ型シリコンウェーハのボロン濃度が１．０×１０^１６ａｔｏｍｓ／ｃｍ^３以下である、請求項３に記載の接合ウェーハの製造方法。

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