KR102104147B1 - 하이브리드 기판의 제조 방법 및 하이브리드 기판 - Google Patents

하이브리드 기판의 제조 방법 및 하이브리드 기판 Download PDF

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Abstract

반도체 제조 라인에 투입 가능한 하이브리드 기판의 제조 방법, 즉 실리콘 기판(1)의 표면으로부터 이온을 주입하여 이온 주입 영역(3)을 형성하고, 상기 실리콘 기판의 이온 주입한 표면과 사파이어 기판(4)의 표면을 직접 또는 절연막(2)을 개재하여 첩합한 후, 상기 이온 주입 영역(3)에서 실리콘 기판(1)을 박리시켜 사파이어 기판(4) 상에 실리콘 박막(반도체층)(6)을 가지는 하이브리드 기판(8)을 얻는 하이브리드 기판의 제조 방법으로서, 상기 사파이어 기판(4)을 미리 환원성 분위기 중에서 열처리한 후에 실리콘 기판(1)과 첩합하는 것을 특징으로 한다.

Description

하이브리드 기판의 제조 방법 및 하이브리드 기판{METHOD FOR PRODUCING HYBRID SUBSTRATES, AND HYBRID SUBSTRATE}
본 발명은 지지 기판 상에 반도체층을 가지는 하이브리드(hybrid) 기판의 제조 방법 및 당해 제조 방법으로 제조되는 하이브리드 기판에 관한 것이다.
종래, 고절연성으로 열전도율도 높고, 또한 고주파 영역에서의 손실이 작은 특성을 가지는 사파이어를 지지 기판으로 하여, Silicon－On－Sapphire(SOS) 기판 등의 하이브리드 기판이 고주파 영역의 디바이스로서 이용되고 있다.
SOS의 제법으로서 사파이어 기판에 실리콘을 헤테로에피택셜 성장(heteroepitaxial growth)시키는 것이 잘 알려져 있지만, 이 방법은 사파이어와 실리콘의 격자 정수차에 기인한 결함이 다수 발생하는 결점을 가지고 있다(예를 들면 비특허문헌 1).
상기 문제를 감안하여, 수소 이온을 주입한 실리콘 기판을 사파이어 기판과 첩합(貼合)하고, 수소 이온 주입층을 취화(脆化)하여 박리함으로써, 단결정 실리콘 박막을 사파이어 기판 상에 전사하는 방법이 제안되어 있다(예를 들면 일본국 특허공개 2010－278337호 공보(특허문헌 1)).
일본국 특허공개 2010－278337호 공보 일본국 특허공개 2004－111848호 공보
Yoshii et al., Japanese Journal of Applied Physics Vol. 21 Supplement 21－1, pp. 175－179(1982)
그렇지만, 상기 SOS에 있어서는 지지 기판으로서 사용하는 사파이어 기판 자신의 금속 농도, 특히 기판 표면에 있어서의 Fe의 농도가 높다고 하는 문제가 있었다. 전형적인 사파이어 기판에 있어서의 Fe의 농도는 1×1011~1×1012atoms/cm2이지만, 실리콘 웨이퍼 등을 이용한 반도체 라인에서 요구되는 값 1×1010atoms/cm2에 비해 1~2자릿수 높은 값으로 되어 있다. 그 때문에 상기 금속 농도를 가지는 SOS는 반도체 제조 라인을 오염시키므로 당해 반도체 제조 라인에 투입할 수 없다는 문제가 있었다. 또, 금속 농도를 낮추기 위해, 예를 들면 실리콘 웨이퍼의 세정에서 이용되고 있는 SC－2(HCl＋H2O2＋H2O) 세정을 행하는 것이 생각되지만, 이 세정을 해도 사파이어 기판에 있어서의 금속 농도는 그다지 감소하지 않아 1×1010atoms/cm2 레벨에 달하지 않는다는 문제가 있었다.
또, 첩합법으로 제작한 SOS에 있어서는 실리콘막의 보이드(void)나 OSF(Oxidation induced Stacking Fault； 산화야기 적층결함)상의 결함 등의 첩합법에 기인하는 결함이 많다는 문제가 있었다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 반도체 제조 라인에 투입 가능한 하이브리드 기판의 제조 방법 및 당해 제조 방법으로 제조된 하이브리드 기판을 제공하는 것을 목적으로 한다.
본 발명자들은 상기 과제를 해결하기 위해 예의 검토한 결과, 사파이어 기판을 환원성 분위기, 특히 매우 적합하게는 수소를 포함하는 분위기하에서 열처리를 함으로써, 사파이어 표면의 금속 불순물을 큰 폭으로 제거할 수 있다는 것을 알아냈다. 또, 첩합법에 의한 SOS 기판의 제작에 대해, 상기 열처리를 한 사파이어 기판을 이용하면, 실리콘 박막 전사 후의 실리콘 박막 상의 결함수가 열처리를 하고 있지 않은 기판을 사용했을 때에 비해 현저하게 적어진다는 것도 알아내어 본 발명에 이르렀다.
또한, 사파이어 기판을 수소를 포함하는 분위기에서 열처리하는 수법은, 예를 들면 사파이어 기판 상에 직접 질화물 반도체층을 에피택셜 성장(epitaxial growth)시키기 전에 처리하는 것이 알려져 있고, 예를 들면 일본국 특허공개 2004－111848호 공보(특허문헌 2)에 기재되어 있다. 그렇지만, 수소 열처리가 금속 불순물 농도의 감소에 효과가 있다는 것에 대해서는 언급되어 있지 않다. 또한, 상기 열처리를 한 사파이어 기판을 지지 기판에 이용하여 SOS 기판을 제조하는 것에 대해서는 기재되지 않고, 이때에 지지 기판 상에 형성한 실리콘층의 결함수 저감에 효과가 있다는 것에 대해 기재도 시사도 인지되지 않는다.
또, 하이브리드화한 후, 즉 첩합 기판을 수소 분위기에서 열처리하는 기술은, 예를 들면 SOI(Silicon On Insulator) 등에 있어서는 실리콘층의 평탄화 등에서 이용되고 있지만, 본 발명자들이 검토한 바, 하이브리드화한 SOS를 수소를 포함하는 분위기에서 열처리를 해도 실리콘층의 결함수 저감의 효과는 인지되지 않았다.
즉, 첩합을 행하기 전에 사파이어 기판을 수소를 포함하는 분위기에서 열처리하는 것이 중요하고, 이에 의해 비로소 사파이어 기판의 금속 불순물을 제거할 수 있고, 또한 필요에 따라 첩합 후의 실리콘 박막의 결함수를 저감할 수가 있는 것이다. 이들 효과는 본 발명에 의해 비로소 알아내진 것이다.
따라서, 본 발명은 상기 목적을 달성하기 위해, 하기의 하이브리드 기판의 제조 방법 및 하이브리드 기판을 제공한다.
〔1〕 반도체 기판의 표면으로부터 이온을 주입하여 이온 주입 영역을 형성하고, 상기 반도체 기판의 이온 주입한 표면과 지지 기판의 표면을 직접 또는 절연막을 개재하여 첩합한 후, 상기 이온 주입 영역에서 반도체 기판을 박리시켜 지지 기판 상에 반도체층을 가지는 하이브리드 기판을 얻는 하이브리드 기판의 제조 방법으로서, 상기 지지 기판을 미리 환원성 분위기 중에서 열처리한 후에 상기 반도체 기판과 첩합하는 것을 특징으로 하는 하이브리드 기판의 제조 방법.
〔2〕 상기 지지 기판의 열처리 온도는 900℃ 이상인 것을 특징으로 하는〔1〕에 기재된 하이브리드 기판의 제조 방법.
〔3〕 상기 지지 기판의 열처리 온도는 1100℃ 이하인 것을 특징으로 하는〔1〕또는〔2〕에 기재된 하이브리드 기판의 제조 방법.
〔4〕 상기 환원성 분위기는 수소 또는 수소를 포함하는 불활성 가스 분위기인 것을 특징으로 하는〔1〕~〔3〕의 어느 하나에 기재된 하이브리드 기판의 제조 방법.
〔5〕 상기 반도체 기판은 실리콘, 실리콘-게르마늄, 탄화규소, 게르마늄, 질화갈륨, 산화아연, 갈륨비소로 이루어지는 군에서 선택되는 어느 재료로 이루어지는 것을 특징으로 하는〔1〕~〔4〕의 어느 하나에 기재된 하이브리드 기판의 제조 방법.
〔6〕 상기 지지 기판은 실리콘, 탄화규소, 질화규소, 사파이어, 다이아몬드, 질화알루미늄, 질화갈륨, 산화아연, 석영 및 붕규산 유리로 이루어지는 군에서 선택되는 어느 재료로 이루어지는 것을 특징으로 하는〔1〕~〔5〕의 어느 하나에 기재된 하이브리드 기판의 제조 방법.
〔7〕 〔1〕~〔6〕의 어느 하나에 기재된 하이브리드 기판의 제조 방법에 의해 얻어진 하이브리드 기판.
본 발명에 의하면, 지지 기판을 미리 환원성 분위기 중에서 열처리한 후에 반도체 기판과 첩합하므로, 지지 기판의 금속 불순물이 제거되어 반도체 제조 라인에 투입 가능한 하이브리드 기판을 제조할 수가 있다. 또, 반도체층 표면의 결함수를 저감 가능하다.
도 1은 본 발명에 관한 하이브리드 기판의 제조 방법에 있어서의 제조 공정의 일례를 나타내는 개략도이고, (a)는 이온 주입된 실리콘 기판의 단면도, (b)는 사파이어 기판의 단면도, (c)는 수소 분위기하에서의 열처리 후의 사파이어 기판의 단면도, (d)는 실리콘 기판과 사파이어 기판을 첩합한 상태를 나타내는 단면도, (e)는 이온 주입 영역에서 실리콘 기판을 박리시킨 상태를 나타내는 단면도, (f)는 하이브리드 기판의 단면도이다.
이하, 본 발명에 관한 하이브리드 기판의 제조 방법을 도 1에 기초하여, SOS 기판의 제조를 예로 취하여 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
본 발명에 관한 하이브리드 기판의 제조 방법은 도 1에 나타내듯이, 실리콘 기판에의 수소 이온(희가스 이온) 주입 공정(공정 1), 사파이어 기판의 수소 분위기하의 열처리 공정(공정 2), 실리콘 기판 및/또는 사파이어 기판의 표면 활성화 처리 공정(공정 3), 실리콘 기판과 사파이어 기판의 첩합 공정(공정 4), 가시광 조사, 박리 처리 공정(공정 5), 실리콘층 박화 공정(공정 6)의 순으로 처리를 행하는 것이다.
(공정 1： 실리콘 기판에의 수소 이온(희가스 이온) 주입 공정)
먼저, 단결정 실리콘 기판(도너(donor) 기판)(1)의 표면으로부터 수소 이온 또는 희가스(즉, 헬륨, 네온, 아르곤, 크립톤, 제논, 라돈) 이온을 주입하여, 기판 중에 층상의 이온 주입 영역(이온 주입층이라고도 한다)(3)을 형성한다(도 1 (a)).
또한, 여기서는 전사에 의해 반도체층을 형성하기 위한 기판(반도체 기판)으로서 실리콘 기판을 이용한 예를 나타내지만, 본 발명은 이것에 한정되지 않고, 반도체 기판으로서 실리콘-게르마늄, 탄화규소, 게르마늄, 질화갈륨, 산화아연, 갈륨비소로 이루어지는 군에서 선택되는 어느 재료로 이루어지는 것을 이용할 수가 있다.
여기서, 반도체 기판인 단결정 실리콘 기판(이하 실리콘 기판이라고도 한다)(1)으로서는 특히 한정되지 않지만, 예를 들면 초크랄스키(CZ)법에 의해 육성된 단결정을 슬라이스(slice)하여 얻어진 것으로, 예를 들면 직경이 100~300mm, 도전형이 P형 또는 N형, 저항률이 10Ω·cm 정도인 것을 들 수 있다.
또, 실리콘 기판(1)의 표면은 미리 얇은 절연막(2)을 형성해 두는 것이 바람직하다. 절연막(2)을 통해 이온 주입을 행하면 주입 이온의 채널링(channeling)을 억제하는 효과가 얻어지기 때문이다. 절연막(2)으로서는 예를 들면, 실리콘 산화막, 알루미늄 산화막, 실리콘 질화막 등을 들 수 있지만, 50~500nm의 두께를 가지는 실리콘 산화막이 바람직하다. 실리콘 산화막은 일반적인 열산화법에 의해 형성할 수가 있다.
이온 주입 영역(3)의 형성 방법은 특히 한정되지 않고, 예를 들면 실리콘 기판(1)의 표면으로부터 소망의 깊이에 이온 주입 영역(3)을 형성할 수 있는 것 같은 주입 에너지로, 소정의 선량의 수소 이온 또는 희가스 이온을 주입한다. 이때의 조건으로서 예를 들면 주입 에너지는 50~100keV, 주입 선량은 2×1016~1×1017/cm2로 할 수 있다. 주입되는 수소 이온으로서는 2×1016~1×1017(atoms/cm2)의 도스(dose)량의 수소 이온(H+), 또는 1×1016~5×1016(atoms/cm2)의 도스량의 수소 분자 이온(H2 +)이 바람직하다. 특히 바람직하게는 8.0×1016(atoms/cm2)의 도스량의 수소 이온(H+), 또는 4.0×1016(atoms/cm2)의 도스량의 수소 분자 이온(H2 +)이다.
이온 주입된 기판 표면으로부터 이온 주입 영역(3)까지의 깊이(즉, 이온 박기 깊이)는 지지 기판인 사파이어 기판 상에 설치하는 실리콘 박막의 소망의 두께에 대응하는 것이지만, 바람직하게는 300~500nm, 더 바람직하게는 400nm 정도이다. 또, 이온 주입 영역(3)의 두께(즉, 이온 분포 두께)는 기계 충격 등에 의해 용이하게 박리할 수 있는 두께가 좋고, 바람직하게는 200~400nm, 더 바람직하게는 300nm 정도이다.
(공정 2： 사파이어 기판의 수소 분위기하의 열처리 공정)
다음에, 사파이어 기판(4)을 미리 환원성 분위기 중에서 열처리한다(도 1 (b), (c)).
또한, 여기서는 지지 기판으로서 사파이어 기판을 이용한 예를 나타내지만, 본 발명은 이것에 한정되지 않고, 지지 기판으로서 실리콘, 탄화규소, 질화규소, 다이아몬드, 질화알루미늄, 질화갈륨, 산화아연, 석영 및 붕규산 유리로 이루어지는 군에서 선택되는 어느 재료로 이루어지는 것을 이용할 수가 있다.
여기서, 사파이어 기판(4)은 하이브리드 기판의 지지 기판(핸들 기판)으로 되는 절연성의 투명 기판이고, 가시광 영역(파장 400~700nm)의 광이 첩합한 실리콘 기판(1)의 이온 주입 영역(3)에 도달하기까지 에너지 손실이 적은 것인 것이 바람직하고, 상기 가시광 영역의 투과율이 70% 이상인 것이 바람직하다(도 1 (b)). 예를 들면, 결정 방위가 R면(1102)인 사파이어 기판을 이용하면 좋다.
환원성 분위기로서는 예를 들면 일산화탄소, 황화수소, 이산화유황, 수소, 폼알데히드로부터 선택되는 가스종 또는 그들의 조합으로 이루어지는 환원성 가스, 혹은 당해 환원성 가스와 불활성 가스의 혼합 가스로 이루어지는 분위기를 들 수 있고, 그들 중에서 바람직하게는 적어도 수소를 포함하는 분위기, 즉 수소만 또는 수소를 포함하는 불활성 가스로 이루어지는 분위기, 보다 바람직하게는 수소만으로 이루어지는 분위기이다.
열처리 온도의 하한은 바람직하게는 700℃ 이상, 보다 바람직하게는 900℃ 이상, 특히 바람직하게는 1000℃ 이상이다. 열처리 온도가 700℃ 미만에서는 사파이어 기판(4) 표면의 금속 제거의 효과가 불충분하게 되는 경우가 있다.
열처리 온도의 상한은 바람직하게는 1250℃ 미만, 보다 바람직하게는 1100℃ 이하이다. 열처리 온도가 1250℃ 이상에서는 하이브리드 기판의 실리콘 박막 표면의 결함수가 역으로 증가하여 하이브리드 기판으로서 부적당하게 될 우려가 있다.
열처리 시간은 바람직하게는 10초~12시간, 보다 바람직하게는 1분~1시간이다. 열처리 시간이 10초보다 짧으면 사파이어 기판(4) 표면의 금속 제거가 불충분하게 되거나 하이브리드 기판의 실리콘 박막 표면의 결함수의 저감이 불충분하게 될 우려가 있고, 12시간보다 길면 열처리 비용의 증가로 되는 경우가 있다.
본 열처리를 행하는 노(furnace)로서는 환원성 분위기로 하기 위해 수소를 도입할 수 있는 노이면, 튜브로나 에피 성장로, RTA(Rapid Thermal Annealing)로 등을 사용할 수가 있고, 특히 한정은 되지 않는다.
이상의 열처리를 함으로써 사파이어 기판(4) 표면의 금속 농도를 당초보다 저감시킬 수가 있다(도 1 (c)). 또, 이때의 사파이어 기판(4)의 표면 거칠기는 거의 변하지 않아 실리콘 기판(1)과의 첩합이 곤란하게 되지 않는다. 또, 열처리 온도가 700~1100℃인 경우에, 후술하는 하이브리드 기판의 실리콘 박막 표면에 있어서의 결함수를 종래보다도 저감할 수가 있다. 본 열처리에 의해 사파이어 기판(4) 표면의 미시적인 형상 변화가 생겨, 첩합의 밀착력의 증가 및/또는 균일화, 또한 파티클(particle)이나 그 외의 부착물이 제거되었기 때문이라고 추측되지만, 그 이유는 잘 알고 있지 않다.
(공정 3： 실리콘 기판 및/또는 사파이어 기판의 표면 활성화 처리 공정)
열처리 후 첩합 전에, 실리콘 기판(1)의 이온 주입된 표면과 열처리 후의 사파이어 기판(4) 표면의 쌍방 혹은 일방에 표면 활성화 처리를 한다.
표면 활성화 처리는 기판 표면에 반응성이 높은 미결합수(手)(dangling bond)를 노출시키거나, 또는 그 미결합수에 OH기가 부여됨으로써 활성화를 도모하는 것이고, 예를 들면 플라즈마 처리 또는 이온빔 조사에 의한 처리에 의해 행해진다.
플라즈마로 처리를 하는 경우, 예를 들면 진공 챔버 중에 실리콘 기판(1) 및/또는 사파이어 기판(4)을 놓고, 플라즈마용 가스를 도입한 후, 100W 정도의 고주파 플라즈마에 5~10초 정도 노출시켜 표면을 플라즈마 처리한다. 플라즈마용 가스로서는 실리콘 기판(1)을 처리하는 경우, 표면을 산화하는 경우에는 산소 가스의 플라즈마, 산화하지 않는 경우에는 수소 가스, 아르곤 가스, 또는 이들의 혼합 가스 혹은 수소 가스와 헬륨가스의 혼합 가스 등을 들 수가 있다. 사파이어 기판(4)을 처리하는 경우는 수소 가스, 아르곤 가스, 또는 이들의 혼합 가스 혹은 수소 가스와 헬륨가스의 혼합 가스 등을 이용한다. 이 처리에 의해 실리콘 기판(1) 및/또는 사파이어 기판(4) 표면의 유기물이 산화하여 제거되고, 또한 표면의 OH기가 증가하여 활성화한다.
또, 이온빔 조사에 의한 처리는 플라즈마 처리에서 사용하는 가스를 이용한 이온빔을 실리콘 기판(1) 및/또는 사파이어 기판(4)에 조사하여 표면을 스퍼터(sputter)하는 처리이고, 표면의 미결합수를 노출시켜 결합력을 증가시키는 것이 가능하다.
(공정 4： 실리콘 기판과 사파이어 기판의 첩합 공정)
다음에, 실리콘 기판(1)의 이온 주입된 표면과 열처리 후의 사파이어 기판(4)의 표면을 첩합한다(도 1 (d)). 이때 150~200℃ 정도로 가열하면서 첩합하면 좋다. 이하, 이 접합체를 첩합 기판(5)이라고 한다. 실리콘 기판(1)의 이온 주입면과 사파이어 기판 표면의 적어도 일방이 활성화 처리되어 있으면 보다 강하게 접합할 수 있다. 또한, 실리콘 기판(1)의 절연막(실리콘 산화막)(2)을 사파이어 기판(4)과 첩합하기 전에 에칭이나 연마 등에 의해 얇게 하거나 혹은 제거해도 좋다.
첩합 후에 첩합 기판(5)에 열을 가하여 열처리(제2의 열처리)를 행한다. 이 열처리에 의해 실리콘 기판(1)과 사파이어 기판(4)의 결합이 강화된다. 이때의 열처리는 첩합 기판(5)이 실리콘 기판(1)과 사파이어 기판(4)의 열팽창률의 차의 영향(열응력)으로 파손되지 않는 온도를 선택한다. 그 열처리 온도는 바람직하게는 300℃ 이하, 보다 바람직하게는 150~250℃, 더 바람직하게는 150~200℃이다. 또, 열처리의 시간은 예를 들면 1~24시간이다.
(공정 5： 가시광 조사, 박리 처리 공정)
다음에, 첩합 기판(5)에 있어서의 실리콘 기판(1)의 이온 주입 영역(3)을 향해 가시광을 조사하여 어닐(anneal)을 한다. 이때 투명한 사파이어 기판(4)측으로부터 조사하면 좋다. 또, 가시광은 400~700nm의 범위에 극대 파장을 가지는 광이고, 코히어런트(coherent), 인코히어런트(incoherent)의 어느 광이라도 좋고, 파장 영역이 바람직하게는 400~700nm, 보다 바람직하게는 500~600nm인 레이저광이 좋다.
가시광으로서 레이저광을 조사한 경우, 레이저광은 사파이어 기판(4)을 투과하여 거의 흡수되지 않으므로, 사파이어 기판(4)을 가열하지 않고 실리콘 기판(1)에 도달한다. 도달한 레이저광은 실리콘 기판(1)의 사파이어 기판(4)과의 첩합 계면의 근방만, 특히 예를 들면 수소 이온 주입에 의해 아모퍼스(amorphous)화한 부분인 이온 주입 영역(3)을 선택적으로 가열하여 이온 주입 영역(3)의 취화를 촉진한다.
다음에, 가시광 조사 후 첩합 기판(5)의 이온 주입 영역(3)에 외부로부터 기계적 충격 등의 충격을 부여하여 취화한 이온 주입 영역(3)을 따라 박리하고, 실리콘 기판(1)의 일부를 반도체층으로 되는 실리콘 박막(6)(실리콘 산화막이 사용되고 제거되어 있지 않은 경우는 실리콘 산화막을 가진다)으로서 사파이어 기판(4)에 전사하여 웨이퍼(7)로 한다. 즉, 사파이어 기판(4)에 결합한 실리콘 박막(6)을 실리콘 기판(1)으로부터 박리시켜 SOI층(반도체층)으로 한다. 또한, 박리는 이온 주입 영역(3)을 따라 첩합 기판(5)의 일단으로부터 타단을 향하는 벽개(cleavage)에 의하는 것이 바람직하다.
여기서, 실리콘 박막의 박리를 위한 외부로부터의 충격 부여의 수법으로서는 여러 가지의 것이 있고, 예를 들면 열충격에 의해 박리를 행하는 방법, 기계적 충격에 의해 박리를 행하는 방법, 진동 충격에 의해 박리를 행하는 방법 등을 들 수 있지만, 본 방법에 의해 실리콘 박막(6)과 사파이어 기판(4) 계면에서 벗겨짐이 생기지 않을 것, 본 방법의 프로세스 온도가 하이브리드 기판에 과잉의 온도로 되지 않을 것이 필요조건이다.
또한, 열충격에 의해 박리를 행하는 방법으로서는 첩합 기판(5)의 어느 일방의 면, 예를 들면 실리콘 기판(1)측의 면을 가열하여 사파이어 기판(4)과의 사이에 온도차를 생기게 함으로써, 실리콘 기판(1)측의 급격한 팽창에 의해 양 기판 사이에서 큰 응력을 발생시켜, 이 응력에 의해 이온 주입 영역(3)에 있어서의 박리를 일으키게 하는 방법을 들 수 있다.
또, 기계적 충격에 의해 박리를 행하는 방법으로서는 제트(jet)상으로 분출시킨 가스나 액체 등의 유체를 실리콘 기판(1)의 측면으로부터 뿜어냄으로써 충격을 주는 방법이나, 블레이드(blade)의 선단부를 이온 주입 영역(3)의 근방 영역에 바짝 대는 등 하여 충격을 부여하는 방법 등을 들 수 있다.
또한, 박리 처리시 첩합 기판(5)의 실리콘 기판(1)측에 보강재를 배치하여 기계적 충격을 가하는 것이 바람직하다. 상기 보강재로서는 바람직하게는 보호 테이프, 정전 척(chuck) 및 진공 척으로 이루어지는 군에서 선택된다. 실리콘 기판(1)측에 갈라짐 방지를 위해 보호 테이프를 첩부하여 박리를 행하는 방법이나, 또는 정전 척 또는 진공 척에 실리콘 기판(1)측을 밀착시켜 박리를 행하는 것으로 보다 확실히 박리를 행할 수가 있다. 보호 테이프는 특히 재질, 두께 등에 한정되지 않고, 반도체 제조 공정에서 이용되는 다이싱(dicing) 테이프나 BG 테이프 등을 사용할 수 있다. 정전 척은 특히 한정되지 않고, 탄화규소나 질화알루미늄 등의 세라믹스 정전 척 등을 들 수 있다. 진공 척은 특히 한정되지 않고, 다공질 폴리에틸렌, 알루미나 등의 진공 척을 들 수 있다.
또, 진동 충격에 의해 박리를 행하는 방법으로서는 초음파 발진기의 진동판으로부터 발진되는 초음파로 진동 충격을 부여하여 이온 주입 영역(3)에 있어서의 박리를 일으키게 하는 방법을 들 수 있다.
(공정 6： 실리콘층 박화(이온 주입 손상층 제거) 공정)
다음에, 웨이퍼(7)의 사파이어 기판(4) 상의 실리콘 박막(6) 표층에 있어서, 상기 이온 주입에 의해 손상을 받아 결정 결함을 일으키고 있는 층을 제거한다.
여기서, 이온 주입 손상층의 제거는 웨트(wet) 에칭 또는 드라이 에칭에 의해 행하는 것이 바람직하다. 웨트 에칭으로서는 예를 들면 KOH 용액, NH4OH 용액, NaOH 용액, CsOH 용액, 암모니아수(28질량%), 과산화수소수(30~35질량%), 물(잔부)로 이루어지는 SC－l 용액, EDP(에틸렌디아민피로카테콜) 용액, TMAH(4메틸수산화암모늄) 용액, 히드라진 용액 중 적어도 하나의 에칭 용액을 이용하여 행하면 좋다. 또, 드라이 에칭으로서는 예를 들면 불소계 가스 중에 사파이어 기판(4) 상의 실리콘 박막(6)을 노출시켜 에칭하는 반응성 가스 에칭이나 플라즈마에 의해 불소계 가스를 이온화, 라디칼화하여 실리콘 박막(6)을 에칭하는 반응성 이온 에칭 등을 들 수 있다.
또, 본 공정에 있어서 제거 대상으로 되는 영역은 적어도 결정 결함에 구애되는 실리콘 박막(6)의 이온 주입 손상층 모두이고, 실리콘 박막(6) 표층의 바람직하게는 120nm 이상의 두께분, 보다 바람직하게는 150nm 이상의 두께분이다. 사파이어 기판(4) 상의 실리콘 박막(6)의 두께는 100~400nm로 된다.
마지막으로, 사파이어 기판(4) 상의 실리콘 박막(6) 표면을 경면 마무리한다. 구체적으로는 실리콘 박막(6)에 화학 기계 연마(CMP 연마)를 하여 경면으로 마무리한다. 여기서는 실리콘 웨이퍼의 평탄화 등에 이용되는 종래 공지의 CMP 연마이면 좋다. 또한, 이 CMP 연마로 상기 이온 주입 손상층의 제거를 겸해도 좋다.
이상의 공정을 거쳐 사파이어 기판(4)(지지 기판)의 금속 불순물이 제거되어 반도체 제조 라인에 투입 가능한 하이브리드 기판(8)을 제조할 수가 있다. 또, 실리콘 박막(6) 표면의 결함수를 저감할 수 있다.
실시예
이하에, 본 발명의 실시예 및 비교예를 들어 더 구체적으로 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
［실시예 1］
도 1에 나타내는 제조 공정에 따라 하이브리드 기판을 제작하였다. 또한, 실리콘 기판(1)과 열처리를 한 사파이어 기판(4)의 첩합 및 실리콘 박막(6)의 전사(실리콘 박막 형성)는 일본국 특허공개 2010－278337호 공보(특허문헌 1) 기재의 방법에 따랐다. 구체적으로는 다음과 같다.
(공정 1) 미리 절연막(2)으로서 실리콘 산화막을 두께 200nm 성장시킨 외경 150mmφ, 두께 625㎛의 실리콘 기판(1)에 57keV, 도스량 6.0×1016atoms/cm2로 수소 이온을 주입하였다.
(공정 2) 지지 기판으로서 외경 150mmφ, 두께 0.6mm의 R면 사파이어 기판(4)을 이용하였다. 이 사파이어 기판(4)을 팬케이크(pancake)형의 노 내에 배치하고, 수소만의 분위기로 한 후, 1000℃에서 10분 보지(保持)하는 것으로 열처리를 행하였다. 열처리 후의 사파이어 기판(4) 표면의 금속 농도는 TRXF(Total Reflection X－ray Fluorescence)법으로 검출되는 대표적인 금속 원소 Fe, Ni에 대해 측정하였다(그 검출 하한 농도는 0.6×1010atoms/cm2이다). 그 결과, 대상 원소 Fe, Ni 모두 검출 한계(0.6×1010atoms/cm2) 이하(DL(Detection Limit))였다.
또, 사파이어 기판(4)의 표면 거칠기로서 원자간력 현미경(AFM(Atomic Force Microscope))에 의해 종횡 5㎛×5㎛ 영역의 표면 거칠기 Rms(Root Mean Square)를 측정한 바 0.13nm였다.
(공정 3) 상기 실리콘 기판(1) 및 열처리를 한 사파이어 기판(4)에 대해, 각각의 첩합면에 이온빔 활성화 처리를 행하였다.
(공정 4) 다음에, 상기 실리콘 기판(1)의 이온 주입측의 면과 사파이어 기판(4)을 150℃로 가열하여 첩합함으로써 접합체인 첩합 기판(5)을 얻었다. 다음에, 첩합 기판(5)을 225℃에서 24시간 열처리를 행하였다.
(공정 5) 다음에, 첩합 기판(5)을 200℃로 가열하면서 사파이어 기판(4)측으로부터 파장 532nm의 녹색 레이저광을 조사하였다. 첩합 기판(5) 전면에 당해 레이저광을 조사한 후, 첩합 계면 근방의 이온 주입 영역(3)에 기계적 충격을 가하여 박리함으로써, 실리콘 박막(6)을 사파이어 기판(4)에 전사한 웨이퍼(7)를 제작하였다.
(공정 6) 마지막으로, 웨이퍼(7) 상의 실리콘 박막(6)을 CMP 연마로 두께 200nm까지 박화함으로써 SOS 기판인 하이브리드 기판(8)을 얻었다. 얻어진 하이브리드 기판(8)을 50질량% 불화수소에 10분간 침지하고, 순수로 린스(rinse)한 후에, 실리콘 박막(6) 표면의 결함수를 결함 검사 장치(KURABO사제)에 의해 카운트(count)한 바, 1웨이퍼에서 323개였다.
［비교예 1］
비교를 위해, 실시예 1에서 이용한 같은 사양의 사파이어 기판(4)을 열처리하지 않고(공정 2를 행하지 않고), SC－1(NH4OH＋H2O2＋H2O)＋SC－2(HCl＋H2O2＋H2O)로 세정하여 이용하고, 그 외에는 실시예 1과 마찬가지로 하여 하이브리드 기판(8)을 제작하였다.
또한, 상기 세정 후의 사파이어 기판(4)의 표면 금속 농도 및 표면 거칠기의 평가를 행한 바, 금속 농도에 관해 Fe는 1.3×1011atoms/cm2, Ni는 6.0×1010atoms/cm2였다. 실시예 1에서는 Fe 및 Ni 모두 본 측정의 검출 하한치(0.6×1010atoms/cm2) 이하로 되어 있고, 실시예 1에서는 사파이어 기판(4)의 열처리(수소 분위기하 1000℃에서 10min의 열처리)에 의해 금속 불순물이 큰 폭으로 제거된 것을 알 수 있었다. 또, 비교예 1의 표면 거칠기 Rms는 0.12nm이고, 실시예 1과 비교하면, 사파이어 기판(4)의 열처리 유무에서 현저한 차이는 없고, 본 열처리가 실리콘 기판(1)과 사파이어 기판(4)의 첩합에 영향을 미치지 않는 것을 알 수 있었다.
또, 얻어진 하이브리드 기판에 있어서의 실리콘 박막(6) 표면의 결함수는 1웨이퍼에서 525개였다. 실시예 1에서는 1웨이퍼에서 323개이고, 실시예 1에 있어서의 사파이어 기판(4)의 열처리(수소 분위기하 1000℃에서 10min의 열처리)에 의해 실리콘 박막(6) 표면의 결함수가 크게 감소하는 것을 알 수 있었다.
［실시예 2］
실시예 1에 있어서, 공정 2로서 사파이어 기판(4)에 대해 수소 50ｖol%+Ar 50ｖol%의 분위기하에서 1000℃에서 20분의 열처리를 행하고, 그 외에는 실시예 1과 마찬가지로 하여 하이브리드 기판(8)을 제작하였다.
또한, 상기 세정 후의 사파이어 기판(4)의 표면 금속 농도 및 표면 거칠기의 평가를 행한 바, 금속 농도에 관해 실시예 1과 마찬가지로 Fe 및 Ni 모두 본 측정의 검출 하한치(0.6×1010atoms/cm2) 이하로 되었다. 또, 실시예 2의 표면 거칠기 Rms는 0.12nm이고, 열처리 없는 비교예 1과 동일한 정도였다.
또, 얻어진 하이브리드 기판(8)에 있어서의 실리콘 박막(6) 표면의 결함수는 1웨이퍼에서 82개였다. 실시예 1보다도 결함수는 크게 감소하고 있고, 처리 시간에 의해 결함수 저하의 효과가 있다는 것을 알 수 있었다.
［실시예 3］
실시예 1에 있어서, 공정 2로서 사파이어 기판(4)에 대해 수소만의 분위기하에서 1000℃에서 60분의 열처리를 행하고, 그 외에는 실시예 1과 마찬가지로 하여 하이브리드 기판(8)을 제작하였다.
또한, 상기 세정 후의 사파이어 기판(4)의 표면 금속 농도 및 표면 거칠기의 평가를 행한 바, 금속 농도에 관해 실시예 1과 마찬가지로 Fe 및 Ni 모두 본 측정의 검출 하한치(0.6×1010atoms/cm2) 이하로 되었다. 또, 실시예 3의 표면 거칠기 Rms는 0.12nm이고, 열처리 없는 비교예 1과 동일한 정도였다.
또, 얻어진 하이브리드 기판(8)에 있어서의 실리콘 박막(6) 표면의 결함수는 1웨이퍼에서 54개였다. 실시예 2보다도 결함수는 더 감소하고 있고, 처리 시간에 의해 결함수 저하의 효과가 있다는 것을 알 수 있었다.
［실시예 4］
실시예 1에 있어서, 공정 2로서 사파이어 기판(4)에 대해 수소만의 분위기하에서 700℃에서 10분의 열처리를 행하고, 그 외에는 실시예 1과 마찬가지로 하여 하이브리드 기판(8)을 제작하였다.
또한, 상기 세정 후의 사파이어 기판(4)의 표면 금속 농도 및 표면 거칠기의 평가를 행한 바, 금속 농도에 관해 Fe는 0.3×1011atoms/cm2, Ni는 1.0×1010atoms/cm2였다. 금속 불순물은 완전히 제거되어 있지 않았지만, 비교예 1보다도 감소하고 있어 금속 불순물 제거의 효과가 인지되었다. 또, 실시예 4의 표면 거칠기 Rms는 0.12nm이고, 열처리 없는 비교예 1과 동일한 정도였다.
또, 얻어진 하이브리드 기판(8)에 있어서의 실리콘 박막(6) 표면의 결함수는 1웨이퍼에서 487개였다. 결함수는 비교예 1보다도 약간 감소하고 있었다. 즉, 금속 농도 감소의 효과는 볼 수 있었지만, 결함수 감소에는 큰 효과는 볼 수 없었다.
［실시예 5］
실시예 1에 있어서, 공정 2로서 사파이어 기판(4)에 대해 수소만의 분위기하에서 900℃에서 60분의 열처리를 행하고, 그 외에는 실시예 1과 마찬가지로 하여 하이브리드 기판(8)을 제작하였다.
또한, 상기 세정 후의 사파이어 기판(4)의 표면 금속 농도 및 표면 거칠기의 평가를 행한 바, 금속 농도에 관해 실시예 1과 마찬가지로 Fe 및 Ni 모두 본 측정의 검출 하한치(0.6×1010atoms/cm2) 이하로 되었다. 또, 실시예 5의 표면 거칠기 Rms는 0.13nm이고, 열처리 없는 비교예 1과 동일한 정도였다.
또, 얻어진 하이브리드 기판(8)에 있어서의 실리콘 박막(6) 표면의 결함수는 1웨이퍼에서 279개이고, 비교예 1의 결함수의 반 정도까지 감소하고 있었다.
［실시예 6］
실시예 1에 있어서, 공정 2로서 사파이어 기판(4)에 대해 수소만의 분위기하에서 1100℃에서 10분의 열처리를 행하고, 그 외에는 실시예 1과 마찬가지로 하여 하이브리드 기판(8)을 제작하였다.
또한, 상기 세정 후의 사파이어 기판(4)의 표면 금속 농도 및 표면 거칠기의 평가를 행한 바, 금속 농도에 관해 실시예 1과 마찬가지로 Fe 및 Ni 모두 본 측정의 검출 하한치(0.6×1010atoms/cm2) 이하로 되었다. 또, 실시예 6의 표면 거칠기 Rms는 0.11nm이고, 열처리 없는 비교예 1과 동일한 정도였다.
또, 얻어진 하이브리드 기판(8)에 있어서의 실리콘 박막(6) 표면의 결함수는 1웨이퍼에서 305개이고, 실시예 1과 동일한 정도였다.
［실시예 7］
실시예 1에 있어서, 공정 2로서 사파이어 기판(4)에 대해 수소만의 분위기하에서 1250℃에서 10분의 열처리를 행하고, 그 외에는 실시예 1과 마찬가지로 하여 하이브리드 기판(8)을 제작하였다.
또한, 상기 세정 후의 사파이어 기판(4)의 표면 금속 농도 및 표면 거칠기의 평가를 행한 바, 금속 농도에 관해 실시예 1과 마찬가지로 Fe 및 Ni 모두 본 측정의 검출 하한치(0.6×1010atoms/cm2) 이하로 되었다. 또, 실시예 7의 표면 거칠기 Rms는 0.11nm이고, 열처리 없는 비교예 1과 동일한 정도였다.
또, 얻어진 하이브리드 기판(8)에 있어서의 실리콘 박막(6) 표면의 결함수는 1웨이퍼에서 3400개이고, 비교예 1보다도 현저하게 증가하고 있었다. 공정 2의 열처리 온도로서 어느 온도를 초과하면 그 이상 온도가 증가해도 금속 불순물 제거의 효과는 변하지 않지만, 실리콘 박막(6) 표면의 결함수를 줄이는 효과에 대해서는 열처리 온도에 상한치가 있다는 것을 알 수 있었다.
이상의 결과를 표 1에 나타낸다.
Figure 112015007939604-pct00001
［비교예 2］
수소 분위기에서의 열처리를 첩합 전의 사파이어 기판(4) 단체(單體)로 행한 경우와 첩합 후의 하이브리드 기판에 대해 행한 경우에서, 실리콘 박막(6)의 결함수 저감 효과의 차이를 확인하기 위해, 비교예 1에서 제작한 하이브리드 기판을 수소만의 분위기하 1000℃에서 10분의 열처리를 행하였다. 이 열처리 후의 하이브리드 기판에 있어서의 실리콘 박막 표면의 결함수를 실시예 1과 동일한 방법으로 평가한 바, 1웨이퍼에서 10000개를 초과하는 결함수였다. 즉, 첩합을 행한 후의 열처리에서는 결함수 저감의 효과는 없고, 금속 불순물 제거의 효과와 함께 하이브리드 기판의 실리콘 박막 표면의 결함수 저감의 효과를 얻기 위해서는, 사파이어 기판(4)을 첩합하기 전에 미리 수소를 포함하는 분위기에서 열처리하는 것이 필요하다는 것을 알 수 있었다.
또한, 지금까지 본 발명을 도면에 나타낸 실시형태를 가지고 설명해 왔지만, 본 발명은 도면에 나타낸 실시형태에 한정되는 것은 아니고, 다른 실시형태, 추가, 변경, 삭제 등 당업자가 생각해낼 수 있는 범위내에서 변경할 수가 있고, 어느 태양에 있어서도 본 발명의 작용 효과를 가져오는 한 본 발명의 범위에 포함되는 것이다.
1 실리콘 기판 2 절연막(실리콘 산화막)
3 이온 주입 영역 4 사파이어 기판
5 첩합 기판(접합체) 6 실리콘 박막
7 웨이퍼 8 하이브리드 기판(SOS 기판)

Claims (9)

  1. 반도체 기판의 표면으로부터 이온을 주입하여 이온 주입 영역을 형성하고, 상기 반도체 기판의 이온 주입한 표면과 절연성의 사파이어 기판의 표면을 절연막을 개재하여 첩합한 후, 상기 이온 주입 영역에서 반도체 기판을 박리시켜 사파이어 기판 상에 반도체층을 가지는 하이브리드 기판을 얻는 하이브리드 기판의 제조 방법으로서,
    상기 사파이어 기판을 미리 환원성 분위기 중, 700℃ 이상 1100℃ 이하의 열처리 온도에서 열처리한 후에 상기 반도체 기판과 첩합하는 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 사파이어 기판의 열처리 온도는 900℃ 이상인 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  3. 제1항에 있어서,
    상기 사파이어 기판의 열처리 시간은 10초 이상 12시간 이하인 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 환원성 분위기는 수소 또는 수소를 포함하는 불활성 가스 분위기인 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 기판은 실리콘, 실리콘-게르마늄, 탄화규소, 게르마늄, 질화갈륨, 산화아연, 갈륨비소로 이루어지는 군에서 선택되는 어느 재료로 이루어지는 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 열처리 후의 사파이어 기판 표면의 전반사 형광 X선 분석법으로 검출되는 Fe의 농도가 3×1010atoms/cm2 이하이고, Ni의 농도가 1×1010atoms/cm2 이하인 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 박리 처리시에, 사파이어 기판측으로부터 광을 조사하여 상기 반도체 기판의 이온 주입 영역을 선택적으로 가열하는 것을 특징으로 하는 하이브리드 기판의 제조 방법.
  8. 제1항 내지 제3항 중 어느 한 항에 기재된 하이브리드 기판의 제조 방법에 의해 얻어진, 절연성의 사파이어 기판 상에 절연막을 개재하여 첩합된 반도체층을 가지는 하이브리드 기판.
  9. 제8항에 있어서,
    불화수소 용액에 침지한 후에 검출되는 반도체층의 표면 결함수가, 하이브리드 기판의 외경이 150mmφ인 경우에 487개 이하인 것을 특징으로 하는 하이브리드 기판.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6110095B2 (ja) * 2012-03-29 2017-04-05 京セラ株式会社 複合基板
JP6165127B2 (ja) * 2014-12-22 2017-07-19 三菱重工工作機械株式会社 半導体装置及び半導体装置の製造方法
FR3034252B1 (fr) * 2015-03-24 2018-01-19 Soitec Procede de reduction de la contamination metallique sur la surface d'un substrat
US9890033B2 (en) * 2015-04-06 2018-02-13 Honeywell International Inc. Silicon-on-sapphire device with minimal thermal strain preload and enhanced stability at high temperature
JP6396854B2 (ja) * 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6396853B2 (ja) * 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6396852B2 (ja) * 2015-06-02 2018-09-26 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP6454606B2 (ja) * 2015-06-02 2019-01-16 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
DE102016100565B4 (de) 2016-01-14 2022-08-11 Infineon Technologies Ag Verfahren zum herstellen einer halbleitervorrichtung
DE102017203996B4 (de) 2016-03-11 2024-05-29 Sumco Corporation p-n-Übergangssiliziumwafer-Herstellungsverfahren
JP6563360B2 (ja) * 2016-04-05 2019-08-21 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP7160943B2 (ja) * 2018-04-27 2022-10-25 グローバルウェーハズ カンパニー リミテッド 半導体ドナー基板からの層移転を容易にする光アシスト板状体形成
US20210320641A1 (en) * 2018-08-01 2021-10-14 Kyocera Corporation Composite substrate, piezoelectric device, and method for manufacturing composite substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111848A (ja) 2002-09-20 2004-04-08 Kyocera Corp サファイア基板とそれを用いたエピタキシャル基板およびその製造方法
JP2005019872A (ja) 2003-06-27 2005-01-20 Hitachi Cable Ltd 窒化物半導体の製造方法及び半導体ウエハ並びに半導体デバイス
EP1811560A1 (fr) 2006-01-23 2007-07-25 S.O.I.TEC. Silicon on Insulator Technologies S.A. Procédé de fabrication d'un substrat composite à propriétés électriques améliorées
WO2010137587A1 (ja) 2009-05-29 2010-12-02 信越化学工業株式会社 表面欠陥密度が少ないｓｏｓ基板

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3609661B2 (ja) * 1999-08-19 2005-01-12 株式会社東芝 半導体発光素子
EP1667218B9 (en) * 2003-09-08 2019-11-20 SUMCO Corporation Soi wafer and its manufacturing method
JP5389627B2 (ja) * 2008-12-11 2014-01-15 信越化学工業株式会社 ワイドバンドギャップ半導体を積層した複合基板の製造方法
JP2011077608A (ja) 2009-09-29 2011-04-14 Alps Electric Co Ltd アンテナ装置
JP2011138818A (ja) * 2009-12-25 2011-07-14 Panasonic Corp 半導体装置、高周波集積回路、高周波無線通信システムおよび半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004111848A (ja) 2002-09-20 2004-04-08 Kyocera Corp サファイア基板とそれを用いたエピタキシャル基板およびその製造方法
JP2005019872A (ja) 2003-06-27 2005-01-20 Hitachi Cable Ltd 窒化物半導体の製造方法及び半導体ウエハ並びに半導体デバイス
EP1811560A1 (fr) 2006-01-23 2007-07-25 S.O.I.TEC. Silicon on Insulator Technologies S.A. Procédé de fabrication d'un substrat composite à propriétés électriques améliorées
WO2010137587A1 (ja) 2009-05-29 2010-12-02 信越化学工業株式会社 表面欠陥密度が少ないｓｏｓ基板
JP2010278337A (ja) 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 表面欠陥密度が少ないｓｏｓ基板

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