JP2011138818A - 半導体装置、高周波集積回路、高周波無線通信システムおよび半導体装置の製造方法 - Google Patents

半導体装置、高周波集積回路、高周波無線通信システムおよび半導体装置の製造方法 Download PDF

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Abstract

【課題】ＳＯＳ基板の異方性を低減して半導体装置のデバイス特性の面内均一性を向上する。
【解決手段】絶縁体基板１０１の主面上にＳｉ層（またはＳｉ基板）１００を有する半導体装置１０において、絶縁体基板１０１はサファイア基板１０１であり、絶縁体基板１０１の主面はｃ面である。サファイア基板１０１において異方性の少ないｃ面にＳｉ層１００を形成するので、Ｓｉ層１００上に形成された半導体装置１０のデバイス特性の面内均一性を向上することができる。
【選択図】図１

Description

絶縁性サファイア基板を用いる半導体装置であって、特に高周波用途のシリコン（Ｓｉ）半導体装置に関する。
多くの半導体装置で使用されているＳｉ基板は、引き上げ法（Ｃｚｏｃｈｒａｌｓｋｉ ｍｅｔｈｏｄ；ＣＺ法）で作成されることが一般的であるが、引き上げ時にＳｉ溶融用坩堝からの不純物がＳｉに含有されてしまうことにより、安価な方法で高抵抗Ｓｉ基板を得るのが困難であることが知られている。
通常使用されているＳｉ基板の抵抗率は数Ωｃｍであり、基板内には多数の導電性キャリアが存在する。この程度の低抵抗率基板上にトランジスタや容量・インダクタのような受動素子を作成して高周波用途に使用すると、高周波入力信号の一部が上述のＳｉ基板内のキャリアを動かして基板へ逃げてしまい、入力エネルギー損失が発生するので、Ｓｉ半導体デバイスは高周波応用には不向きと考えられてきた。
低抵抗率基板による高周波特性劣化という欠点を改善する方法の１つとして、ガリウム砒素（ＧａＡｓ）に代表されるＳｉ以外の化合物半導体基板による方法がある。ＧａＡｓは比較的簡単に絶縁性基板上に作成することができ、キャリア移動度がＳｉより高いので優れた高周波特性を実現できる。一方、基板価格が高いことや、ＧａＡｓ上にＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）などの電子デバイスを作成するのが困難であり回路の高集積化が難しいことなどの理由から、化合物半導体は、例えば光学デバイスなどに応用されるものの、用途が限定的となっている。そのため、Ｓｉデバイスそのものの高周波特性を改善する方法が長く模索されてきている。
絶縁性ＧａＡｓ基板と同程度の高周波特性を実現するためには、Ｓｉ基板の抵抗率は２５００（Ωｃｍ）以上が必要とされる（例えば、非特許文献１参照）が、基板の高抵抗化の方法は大別して次の３つがある。１つは単純にＳｉ基板そのものの高抵抗化を図る方法（例えば、特許文献１参照）、もう１つはＳｉ基板に絶縁層を挿入するシリコンオンインシュレータ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ；ＳＯＩ）技術（例えば、特許文献３、４、非特許文献２〜４参照）、そして、Ｓｉに替わる絶縁性基板、例えばサファイア基板を用いるシリコンオンサファイア（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ；ＳＯＳ）技術（例えば、特許文献２、非特許文献１参照）である。また、このように異なる複数の層からなる基板の形成方法として、ＳＯＩ技術の分野では基板同士を直接貼り合わせる貼り合わせ法が利用されている（例えば、非特許文献５）。
特開２００５−２９４６９４号公報 米国特許第５４１６０４３号明細書 米国特許第５３７４５６４号明細書 米国特許第５９８５７４２号明細書
Ponchak, G.E et. al, "High frequency interconnects on silicon substrates", IEEE Radio Frequency Integrated Circuits (RFIC) Symposium 1997, Pages:101-104 F. Ichikawa et. al, "Fully depleted SOI process and device technology for digital and RF applications," Solid-State Electronics 48, 2004, Pages: 999-1006 T. Ichimori et. al, "Fully-Depleted SOI CMOSFETs With the Fully-Silicided Source/Drain Structure," IEEE Trans. Electron Devices, 49, 2002, Pages: 2296-2300 H. Nii et. al, "A Novel Lateral Bipolar Transistor with 67GHz fmax on Thin-Film SOI for RF Analog Applications," IEEE Trans. Electron Devices, 47, 2000, Pages: 1536-1541 S. H. Christiansen et. al, "Wafer Direct Bonding: From Advanced Substrate Engineering to Future Applications in Micro/Nanoelectronics," Proc. IEEE, 94, 2006, Pages: 2060-2106
Ｓｉ基板の高抵抗化の方法については、例えば、浮遊帯溶融法（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ Ｍｅｌｔｉｎｇ Ｍｅｔｈｏｄ；ＦＺ法）を使えば高純度Ｓｉを成長でき、１０5（Ωｃｍ）オーダーの高抵抗Ｓｉ基板が得られるが、８インチ基板以上の大口径化が難しいという欠点がある。大口径化の可能なＣＺ法で作成すると、使用する石英坩堝から酸素がＳｉ内に溶融し、高抵抗化が難しくなる。ＣＺ法における低酸素濃度化による高抵抗化の試みは様々な方法が提案されているが、一般的に低酸素化には限界があり、酸素含有量を６×１０17（ａｔｏｍｓ／ｃｍ3）以下にするのは困難であること、低酸素化で機械的強度が低下し、スリップラインが発生しやすくなること、さらには、これらによって得られたＳｉ基板の抵抗率が熱処理によって変動しやすいことなど幾つもの課題がある。
その結果、現時点での実用レベルの抵抗率は、最高でも１０００（Ωｃｍ）位の水準であり、未だに２０００（Ωｃｍ）以上の高抵抗Ｓｉ基板が安価に市場に供給されるに至っていないのが実状である。
ＳＯＩ技術は、Ｓｉ基板上に、ＢＯＸ（Ｂｕｒｉｅｄ ＯＸｉｄｅ Ｌａｙｅｒ）層と呼ばれる比較的厚い酸化シリコン（ＳｉＯ2）層と、さらにその上にＳｉ単結晶層を積層し、３層から構成されるＳＯＩ基板を形成する技術である。
ＳＯＩ基板の作成方法には、例えばＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔａｔｉｏｎ ｏｆ ＯＸｉｇｅｎ）法がある。この方法では、ＢＯＸ層は酸素を高ドーズ量でイオン注入して作成する。
ＳＯＩ基板では、絶縁層であるＢＯＸ層が動作層であるＳｉ層の下にあるため、ＳＯＩ基板上のデバイスは、通常のＳｉ基板上のデバイスと比較して高周波特性が改善される。しかしながらＢＯＸ層厚はせいぜい数μｍであり、ＢＯＸ層下の抵抗率の低いＳｉ基板での高周波入力損失が無視できず、ＧａＡｓやＳＯＳ技術によるＳＯＳ基板と同水準の高周波特性を得ることができないのが実状である。
ＳＯＳ技術は、サファイア上にＳｉ単結晶を成長させる方法を起点として活発化した。サファイアの抵抗率は、１０14Ω・ｃｍ以上の極めて高い抵抗率を有しているので、ＳＯＳ技術は、基板の高抵抗化の実現に有効である。
サファイアは、図１０に示すように、アルミニウム（Ａｌ）原子および酸素（Ｏ）原子とを有する六方晶系結晶構造、正確には、図１１に示す三方晶系結晶構造（菱面体構造）のユニットセルを３つ合わせた結晶構造をしている。また、図１０の一点鎖線に示すように、六方晶を対角状に斜めに切断する面をｒ面、同図の太線で示すように、六方晶の上面および下面に位置する六角形状の面をｃ面と呼ぶ。なお、ここでいうｒ面とは、サファイア基板に関する国際規格（ＳＥＭＩ Ｓｔａｎｄａｒｄ）の新規格ＳＥＭＩ Ｍ６５−０３０６Ｅ２（２００６年２月改訂）の表記に基づくものであり、改訂前のＲ面である（−１０１２）面のことをいう。また、ｃ面とは、改訂前のＣ面である（０００１）面のことをいう。以下、本発明においては、これらの面を改訂後の規格の表記に従って、ｒ面、ｃ面と称する。
また、図１２Ａおよび図１２Ｂは、それぞれｒ面上のＡｌ格子、ｒ面上のＯ格子の配置を示した図である。
図１２Ａに示すように、サファイアとＳｉの格子定数は異なるため、サファイア上にＳｉ単結晶を、例えばエピタキシャル成長させる場合、両者の格子定数が最も近いサファイアのｒ面（図１０参照）上にＳｉ（１００）面を成長させる方法が一般的である。
しかしながら、サファイアのｒ面上でもＳｉとサファイアの格子定数の差は、図１２Ａに示すように、格子定数の差が、ｙ方向で１２．４％（１−４．７５８Å／５．４３１Å＝０．１２４）、ｚ方向で５．７％（１−５．１２Å／５．４３１Å＝０．０５７）存在するので、サファイアとＳｉとの格子定数の差により生じる結晶欠陥が少ないＳＯＳ基板を得ることは難しい。したがって、サファイアのｒ面上にＳｉ層が形成されたＳＯＳ基板では、歩留まりの向上、および、ＳＯＳ基板を大基板化することは難しいのが実状である。
また、サファイアのｒ面上にＳｉ層が形成されたＳＯＳ基板内には、無視できない量の結晶欠陥が残留するため、ＭＯＳＦＥＴの閾値（Ｖｔ）のウェハ面内均一性は優れているとは言い難い。その結果、ＳＯＳ基板上に形成されたデバイスは、Ｖｔに対して許容度の広いＲＦスイッチなどに応用範囲が限定されており、Ｖｔ許容度の小さいパワーアンプなど、より広い応用範囲への適用は難しい状態にある。
さらに、サファイアのｒ面は、図１２Ａおよび図１２Ｂに示すように、ｃ面に比べ異方性が強くなる。図１２Ａに示すように、ｒ面上のＡｌは概略正方格子状に並んでいて異方性は小さいが、図１２Ｂに示すように、ｒ面上のＯはジグザグ状に並んだＯの列が繰り返し現れる格子パターンとなっており、Ｏ格子は明らかに異方性が高い。このＯ格子の異方性により、例えば、サファイアのｒ面を使ったＳＯＳ基板上にトランジスタなどのデバイスを形成した場合、熱膨張係数や熱伝導係数に異方性が現れる。
また、Ｓｉとサファイアでは熱膨張係数が異なり、詳細には、Ｓｉの熱膨張係数は、２．５５×１０-6（Ｋ-1）、サファイアのそれは７．７×１０-6（Ｋ-1；ｃ面に平行方向）であるが、これらの物性値は結晶方位に依存する。この差によって、ウェハプロセス中にＳＯＳ基板に反りが発生する。さらに、ＳＯＳ基板の反りによって発生するデバイス内部の応力で、例えば、デバイスとして形成されたトランジスタの閾値（Ｖｔ）などのデバイス特性も変化する。熱膨張係数に異方性が現れれば、反りの量にも異方性が発生するので、デバイス特性にも場所依存性、方向依存性が現れてウェハ面内均一性が損なわれてしまう。したがって、サファイアのｒ面にＳｉ層が形成されたＳＯＳ基板では、上記したように、ＳＯＳ基板の異方性により、デバイス特性の面内均一性が低下するおそれがある。
本発明は、上記課題を鑑みてなされたものであり、ＳＯＳ基板の異方性を低減して半導体装置のデバイス特性の面内均一性を向上することを目的とする。
上記課題を解決するため、本発明の一形態における半導体装置は、絶縁体基板の主面上にＳｉ層を有する半導体装置において、前記絶縁体基板がサファイア基板であり、前記絶縁体基板の主面はｃ面である。
この構成によれば、サファイア基板において異方性の少ないｃ面にＳｉ層を形成するので、Ｓｉ層上に形成された半導体装置のデバイス特性の面内均一性を向上することができる。
また、光学デバイスで多用されているサファイア基板のｃ面を使用するため、ｒ面の場合よりもサファイア基板を安価に入手できるとともに、光学デバイスと電子デバイスを同一基板内に形成することができる。よって、Ｓｉ高周波デバイスの低コスト化を実現できる。
また、前記Ｓｉ層は、前記絶縁体基板の主面に直接貼り合わされていてもよい。
この構成によれば、接着剤等を用いることなく、平面度の高い面同士を直接接合する貼り合わせ法により、サファイア基板の主面にＳｉ層（製造工程ではＳｉ基板とも呼ぶ）を直接貼り合わせるので、結晶格子の格子定数が異なるサファイア基板とＳｉ層であっても、サファイア基板とＳｉ層とを接合することができる（非特許文献５参照）。その結果、従来のＳＯＳ技術では、Ｓｉ層が形成されるサファイア基板の主面はＳｉと格子定数が近いｒ面に限定されていたが、この貼り合わせ法によれば、ｒ面に限定されることがない。つまり、異方性の少ないサファイア基板のｃ面にＳｉ層を形成することができる。よって、面内均一性の向上したＳｉ層を形成することができる。
また、前記Ｓｉ層は、前記絶縁体基板との接合面にＳｉＯ2層を有していてもよい。
この構成によれば、Ｓｉ層はサファイア基板との接合面にＳｉＯ2層を有するので、サファイア基板とＳｉ層との接合面において、ＳｉＯ2層がバッファ層となり、サファイア基板とＳｉ層との格子定数の差を緩衝するので、サファイア基板とＳｉ層とがより強く接合される。
また、前記Ｓｉ層は、前記絶縁体基板との接合面と反対側の面に、能動素子であるトランジスタを有してもよい。
また、前記トランジスタは、ＭＯＳ型電界効果トランジスタであってもよい。
また、前記トランジスタは、バイポーラトランジスタであってもよい。
また、前記Ｓｉ層は、前記絶縁体基板との接合面と反対側の面に、受動素子である容量およびインダクタの少なくともいずれかを有してもよい。
この構成によれば、面内均一性の向上したＳｉ層上に能動素子や受動素子などのデバイスが形成されるので、デバイス特性の面内均一性の向上と低コスト化を実現できる。
また、上記課題を解決するため、本発明の一形態における高周波集積回路は、請求項４〜６のいずれかに記載の半導体装置と、請求項７に記載の半導体装置とを備える。
この構成によれば、上記したデバイスを使用して高周波集積回路を構成するので、デバイス特性の面内均一性が向上する。よって、集積回路の歩留まり向上と、集積回路の低コスト化を実現できる。
また、上記課題を解決するため、本発明の一形態における高周波無線通信システムは、少なくとも送受信端であるフロントエンド部に、上記した高周波集積回路を備える。
この構成によれば、システム全体の内の少なくとも一部に上記した高周波集積回路を使用して高周波無線通信システムを構成するので、高周波無線通信システムの安定性向上と、システムの低コスト化を実現できる。
また、上記課題を解決するため、本発明の一形態における半導体装置の製造方法は、絶縁体基板の主面上にＳｉ層を有する半導体装置の製造方法であって、前記絶縁体基板として、主面がｃ面であるサファイア基板を用意する工程と、前記絶縁体基板の主面に前記Ｓｉ基板を直接貼り合わせる工程とを含む。
この構成によれば、接着剤等を用いることなく、平面度の高い面同士を直接接合する貼り合わせ法により、サファイア基板の主面にＳｉ基板を直接貼り合わせるので、結晶格子の格子定数が異なるサファイア基板とＳｉ基板であっても、サファイア基板とＳｉ基板とを接合することができる。その結果、従来のＳＯＳ技術では、Ｓｉ層が形成されるサファイア基板の主面はＳｉと格子定数が近いｒ面に限定されていたが、この貼り合わせ法によれば、ｒ面に限定されることがない。つまり、異方性の少ないサファイア基板のｃ面にＳｉ層を形成することができる。よって、Ｓｉ層上に形成された半導体装置のデバイス特性の面内均一性を向上することができる。
また、光学デバイスで多用されているサファイア基板のｃ面を使用するため、ｒ面の場合よりもサファイア基板を安価に入手できるとともに、光学デバイスと電子デバイスを同一基板内に形成することができる。よって、Ｓｉ高周波デバイスの低コスト化を実現できる。
また、前記絶縁体基板の主面に前記Ｓｉ基板を貼り合わせる前に、前記Ｓｉ基板の前記絶縁体基板との接合面にＳｉＯ2層を形成する工程をさらに含み、前記絶縁体基板の主面に前記ＳｉＯ2層を直接貼り合わせてもよい。
この構成によれば、Ｓｉ基板の主面、つまり、サファイア基板との接合面にＳｉＯ2層を形成するので、サファイア基板とＳｉ基板との接合面において、ＳｉＯ2層がバッファ層となり、サファイア基板とＳｉ基板との格子定数の差を緩衝するので、サファイア基板とＳｉ基板とがより強く接合される。
また、前記Ｓｉ基板において、前記Ｓｉ基板の主面から所定の深さの位置に劈開層を形成する工程と、前記絶縁体基板の主面に前記Ｓｉ基板を貼り合わせた後、前記劈開層において前記Ｓｉ基板を分割する工程とをさらに含んでもよい。
この構成によれば、サファイア基板とＳｉ基板とを接合した後に、Ｓｉ基板を容易に薄くすることができる。
また、前記絶縁体基板の主面に前記Ｓｉ基板を貼り合わせる前に、前記絶縁体基板の主面および前記Ｓｉ基板の前記絶縁体基板との接合面を洗浄する工程をさらに含んでもよい。
この構成によれば、サファイア基板およびＳｉ基板の主面を洗浄するので、付着物を排除してこれらの面の平面度をより向上し、容易に接合することができる。
本発明によると、ＳＯＳ基板の異方性を低減して半導体装置のデバイス特性の面内均一性を向上することができる。
実施の形態１にかかる半導体装置の断面図である。 図１の半導体装置におけるＳＯＳ基板の製造工程を説明する断面図である。 図１の半導体装置におけるＳＯＳ基板の製造工程を説明する断面図である。 図１の半導体装置におけるＳＯＳ基板の製造工程を説明する断面図である。 図１の半導体装置におけるＳＯＳ基板の製造工程を説明する断面図である。 図１の半導体装置におけるＳＯＳ基板の製造工程を説明する断面図である。 サファイアのｃ面上のＡｌの格子状態を説明する図である。 サファイアのｃ面上のＯの格子状態を説明する図である。 実施の形態２におけるＭＯＳＦＥＴを有する半導体装置の製造工程を説明する断面図である。 実施の形態２におけるＭＯＳＦＥＴを有する半導体装置の製造工程を説明する断面図である。 実施の形態２におけるＭＯＳＦＥＴを有する半導体装置の製造工程を説明する断面図である。 実施の形態３におけるバイポーラトランジスタを有する半導体装置の製造工程を説明する断面図である。 実施の形態３におけるバイポーラトランジスタを有する半導体装置の製造工程を説明する断面図である。 実施の形態３におけるバイポーラトランジスタを有する半導体装置の製造工程を説明する断面図である。 実施の形態３におけるバイポーラトランジスタを有する半導体装置の製造工程を説明する断面図である。 実施の形態３におけるバイポーラトランジスタを有する半導体装置の製造工程を説明する断面図である。 実施の形態４における容量とインダクタを有する半導体装置の概念図である。 実施の形態５における高周波増幅器の回路概念図を示したものである。 実施の形態６における高周波無線通信フロントエンド部の回路ブロック図である。 実施の形態６における高周波無線通信システムである携帯電話の概略図である。 サファイアの結晶構造とその面方位を説明する図である。 サファイアの結晶構造のユニットセルである菱面体構造と、その内部のＡｌとＯの配置構造を説明する図である。 サファイアのｒ面上のＡｌと、Ｓｉ（１００）格子の格子定数の差を説明する図である。 サファイアのｒ面上のＯの格子状態を説明する図である。
以下、本発明にかかる半導体装置の実施の形態について、図面を参照しながら説明する。なお、本発明について、以下の実施の形態および添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
（実施の形態１）
本発明の実施の形態１にかかる半導体装置の構成について説明する。本実施の形態では、絶縁体基板の主面上にＳｉ層を有する半導体装置において、絶縁体基板はサファイア基板であり、絶縁体基板の主面はｃ面である半導体装置について説明する。これにより、Ｓｉ層上に形成された半導体装置のデバイス特性の面内均一性を向上することができる。
図１は、本実施の形態にかかる半導体装置１０の構成を示す断面図である。
半導体装置１０は、サファイア基板１０１と、ＳｉＯ2層１０３と、Ｓｉ層１０２とからなるＳＯＳ基板１０６と、デバイス１０９とを備えている。ＳｉＯ2層１０３とＳｉ層１０２が、本発明におけるＳｉ基板１００に相当する。
ＳＯＳ基板１０６の大きさは、上面から見て、例えば、厚さが６５０μｍ程度の６インチウェハ程度の大きさであり、ＳｉＯ2層１０３の厚さは２００ｎｍ程度、Ｓｉ層１０２の厚さは４００ｎｍ程度に形成されている。
デバイス１０９は、あらかじめ別工程で製造された受動素子、能動素子等をＳＯＳ基板１０６上に配置してもよいし、ＳＯＳ基板１０６上のＳｉ層１０２（１０２ｃ）を加工して形成してもよい。
図２Ａ〜図２Ｅは、本発明を実施する形態において、ＳＯＳ基板１０６の製造工程を説明する図である。また、図３Ａおよび図３Ｂは、それぞれサファイア基板１０１のｃ面上のアルミニウム（Ａｌ）格子、ｒ面上の酸素（Ｏ）格子を示したものである。
ＳＯＳ基板１０６の製造工程は次の通りである。まず、図２Ａ（ａ）に示すように、主面がｃ面のサファイア基板１０１と、同図（ｂ）に示すように、主面が（１００）、ドーパント濃度５×１０17ｃｍ-3のｐ型のＳｉ基板１００を用意する。
Ｓｉ基板１００の結晶構造は、簡素なダイアモンド構造であり、結晶の対称性が高い。一方、サファイア基板１０１の結晶構造は、上記したようにＡｌ、Ｏの２元素から構成され、結晶構造は図９に示すように、ＡｌとＯが複雑に入り組んだ六方晶系結晶構造、詳細には、図１１に示すような菱面体構造（コランダム構造）であり、結晶の対称性が低く、物性値の異方性が高くなる。
図３Ａ、図３Ｂは、それぞれサファイア基板１０１のｃ面上のＡｌ格子、ｃ面上のＯ格子を示したものである。ｃ面上のＡｌおよびＯは、図９に示した六方晶系結晶構造を上から見た状態となっていて、図３Ａに示すように、Ａｌは六角形状に並んでいる。また、図３Ｂに示すように、ｃ面上のＯはやや不等辺であるが概ね六角形状に並んでいて、図１２Ｂで示したｒ面におけるＯの格子より異方性が小さい。その結果、主面がｃ面のサファイア基板１０１では、熱膨張係数、熱伝導係数の面内異方性が小さい。
サファイア基板１０１およびＳｉ基板１００は、例えば、厚さが６００〜７００μｍ程度の６インチのウェハ形状で、後の工程で貼り合わせるために同一直径のものを用意する。なお、サファイア基板１０１とＳｉ基板１００の大きさは、同一直径であれば６インチに限らず、例えば８インチであってもよいし、その他の大きさであってもよい。また、ウェハ形状でなくても、その他の形状であってもよい。
次に、図２Ｂに示すように、Ｓｉ基板１００のサファイア基板１０１との接合面の表面を酸化して、厚さ２００ｎｍのＳｉＯ2層１０３を形成する。これにより、Ｓｉ基板１００は、酸化されなかったＳｉ層１０２とＳｉＯ2層１０３とを含む構成となる。その後、図２Ｃに示すように、このＳｉＯ2層１０３を通してＳｉ層１０２に水素（Ｈ）イオンを加速電圧８０ｋｅＶ、ドーズ量１×１０17ｃｍ-2で注入し、Ｓｉ層１０２の表面から約４００ｎｍ（ＳｉＯ2層１０３の表面から６００ｎｍ）にＨイオン注入による劈開層１０２ｂを形成する。これにより、Ｓｉ層１０２は、図２Ｃに示すように、分割Ｓｉ層１０２ａと、劈開層１０２ｂと、分割Ｓｉ層１０２ｃと、ＳｉＯ2層１０３とを有する構成となる。
次に、サファイア基板１０１の主面と、Ｓｉ基板１００の主面つまりＳｉＯ2層１０３の表面の付着物を排除して平面度を向上するために、サファイア基板１０１とＳｉＯ2層１０３の表面洗浄を行う。表面洗浄の方法はＳｉウェハプロセスで通常使用されるウェット処理あるいは真空中でのプラズマ処理で行う。なお、この表面洗浄の工程は、サファイア基板１０１やＳｉＯ2層１０３の表面状態に応じて省略してもよい。
この表面洗浄後、図２Ｄに示すように、サファイア基板１０１とＳｉ層１０２を、ＳｉＯ2層１０３を接合面として接合する。同図では、図２Ｃに示したＳｉ基板１００を上下反転し、図２Ａで示したサファイア基板１０１の主面にＳｉ基板１００のＳｉＯ2層１０３を接合した後の貼り合わせ基板１０５を示している。
サファイア基板１０１とＳｉ基板１００との接合は、基板同士を直接接合する貼り合わせ法により行う。ここで、サファイア基板１０１とＳｉ基板１００は、結晶格子の格子定数が異なるが、サファイア基板１０１の主面とＳｉ基板１００との主面は、上記した表面洗浄により平面度が向上し、また接合表面分子が活性化するため、接合面間分子の結合が強化され、サファイア基板１０１とＳｉ基板１００が接合される。したがって、サファイア基板１０１およびＳｉ基板１００は、結晶格子の歪みや結晶欠陥を生じることなく接合される。
なお、Ｓｉ基板１００のサファイア基板１０１との接合面にはＳｉＯ2層１０３が形成されているので、サファイア基板１０１とＳｉ基板１００との接合面において、ＳｉＯ2層１０３がバッファ層となり、サファイア基板１０１とＳｉ層１０２との格子定数の差を緩衝するので、サファイア基板１０１とＳｉ基板１００とがより強く接合される。
その後、図２Ｅに示すように、貼り合わせ基板１０５を高温炉に入れ、４００℃〜６００℃の熱処理を施す。この熱処理により、劈開層１０２ｂ中に注入したＨイオンにより発生した気体が熱膨張して微小気泡となり、これらがさらに成長することによって分割Ｓｉ層１０２ａと分割Ｓｉ層１０２ｃとのＳｉ−Ｓｉ原子間結合が切り離される。ここで、Ｓｉ基板１００に衝撃を与えると、Ｓｉ層１０２は劈開層１０２ｂにおいて劈開され、分割Ｓｉ層１０２ａと分割Ｓｉ層１０２ｃに分割される。つまり、貼り合わせ基板１０５は、所望のＳＯＳ基板１０６と分割Ｓｉ層１０２ａに分割される。これにより、ＳＯＳ基板１０６は、サファイア基板１０１と、ＳｉＯ2層１０３と、厚さ４００ｎｍの分割Ｓｉ層１０２ｃから構成される。
そして、分割直後のＳＯＳ基板１０６の分割Ｓｉ層１０２ｃの表面には、原子レベルではかなりの凹凸があるので、表面研磨により表面を平滑化する。
その後、ＳＯＳ基板１０６の分割Ｓｉ層１０２ｃ上に、通常のＳｉウェハプロセスにより、例えば、デバイス１０９としてＭＯＳＦＥＴを形成して、図１に示したＳＯＳ基板１０６上にデバイス１０９を有する半導体装置１０が完成する。
本実施の形態では、サファイア基板１０１上の分割Ｓｉ層１０２ｃは、エピタキシャル成長ではなく上記したような貼り合わせ法でサファイア基板１０１に直接貼り合わせて形成しているため、サファイア基板１０１とＳｉ基板１００との格子定数に大きな差があってもサファイア基板１０１とＳｉ基板１００とを接合することが可能である。また、分割Ｓｉ層１０２ｃでは、元のＳｉ層１０２の結晶性が保たれる。その結果、従来のＳＯＳ技術（特許文献２参照）よりはるかにＳｉ結晶欠陥の密度が小さいので、分割Ｓｉ層１０２ｃに形成されるデバイス１０９の特性のばらつき、例えば、トランジスタの閾値（Ｖｔ）のばらつきを低減できる。
また、図３Ａおよび図３Ｂに示したように、サファイアのｃ面はｒ面より対称性が高いので、本発明による半導体装置はｒ面サファイア基板上に作成されたデバイスと比較して、熱膨張係数、熱伝導率の異方性も小さくなり、ウェハの反りも小さくすることができる。これら物性値の異方性の低減、およびウェハの反り低減によるデバイス内部の応力の低減により、ＳＯＳデバイス特性の場所依存性、方向依存性も低減され面内均一性が従来のｒ面上のデバイスと比較して改善されるのである。
また、一般的に、主面がｃ面のサファイア基板は光学デバイスで多用されており、上記したＳＯＳ基板１０６に高周波デバイスを形成した場合、ｃ面を使用する光学デバイスとサファイア基板の仕様を共通化できるので、光学デバイスと電子デバイスを同一基板内に形成することができる。また、ｒ面サファイアを使用する従来のＳＯＳ技術の場合より、サファイア基板を安価に入手できるため、半導体装置の低コスト化を実現できる。これによって、ＳＯＳ技術による半導体装置を従来よりも低コストで実現できる。また、サファイア基板の抵抗率は、１０14Ω・ｃｍ以上の極めて高い抵抗率を有しているので、上記したＳＯＳ基板に高周波デバイスを形成した場合、優れた高周波特性を実現できる。
（実施の形態２）
次に、本発明の実施の形態２について説明する。実施の形態２では、実施の形態１の半導体装置において、ＳＯＳ基板の形成後、デバイスとして能動素子であるＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を形成する実施の形態について説明する。
図４Ａ〜図４Ｃは、本実施の形態における半導体装置について、ＳＯＳ基板１０６上にＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）２００を形成する製造工程を説明する断面図である。ＳＯＳ基板１０６上へのＭＯＳＦＥＴ２００の形成方法は次の通りである。
はじめに、図４Ａに示すように、実施の形態１に記載した方法で製造されたＳＯＳ基板１０６の分割Ｓｉ層１０２ｃの表面を酸化して犠牲酸化膜層２０１を作成し、酸化後のＳｉ層１０２（１０２ｃ）の厚さが約５０ｎｍとなるようにしておく。
次に、図４Ｂに示すように、犠牲酸化膜層２０１を所定のパターンに形成する。つまり、トランジスタのゲート領域が形成される一部を残し、犠牲酸化膜層２０１を例えばエッチングにより除去する。
この犠牲酸化膜層２０１の除去後、ＬＯＣＯＳ酸化で分離層２０２の形成、加速電圧２５ｋｅＶ、ドーズ量５．０×１０12ｃｍ-2のＢＦ2イオンをイオン注入してチャネルドーピング層２０３の形成、５ｎｍ厚のゲート酸化膜２０４の形成、ポリシリコンゲート２０５の形成をそれぞれこの順で行う。
チャネルドーピング層２０３は、１０００℃、１０分の熱処理で活性化させる。絶縁性基板使用時に特有の基板浮遊効果を低減するため、加速電圧５０ｋｅＶ、ドーズ量２．０×１０14ｃｍ-2でＡｒ＋イオンを注入する。さらに、ゲート電極のサイドウォール２０６を形成する。
次に、図４Ｃに示すように、加速電圧１５ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2のＰイオンをイオン注入して、ソース、ドレイン注入層２０７を形成する。これらの注入領域はラピッドサーマルアニーリング法（ＲＴＡ）１０００℃で２０秒熱処理して活性化される。
形成されたソース／ドレインおよびゲート領域は、ドレイン注入層２０７およびポリシリコンゲート２０５上にコバルト（Ｃｏ）をスパッタリング法で堆積した後、熱処理を加えてコバルトサリサイド低抵抗層２０８を形成する。さらに、コバルトサリサイド低抵抗層２０８上に、ソース電極２０９、ゲート電極２１０、ドレイン電極２１１をパターンニング形成して、ｎ型のＭＯＳＦＥＴ２００を有する半導体装置が完成する。
ここでＳｉ層１０２（１０２ｃ）の厚さは５０ｎｍであり、ゲート電極２１０の電位およびサファイア基板１０１側の電位により、ゲート下のＳｉ層１０２（１０２ｃ）は完全空乏化して多数キャリアである電子が少ない状態としており、優れた高周波特性を確保できるようにしている。ゲート下のＳｉ層１０２（１０２ｃ）の厚さは、ゲート酸化膜２０４の厚さやサファイア基板１０１側の電位条件に依存するので、一概に厚さを規定できないが、５０ｎｍよりさらに厚く、例えば１００ｎｍにしてしまうと、このＳｉ層１０２（１０２ｃ）は完全空乏化せず中性領域が残り（いわゆる部分空乏化状態）、多数キャリアである電子がＳｉ層１０２（１０２ｃ）に存在することになる。
このような部分空乏化状態下で高周波信号をＭＯＳＦＥＴ２００に入力すると、高周波入力信号がこの多数キャリアを動かしてサファイア基板１０１側に漏れ、入力信号損失が発生して高周波特性を損なってしまう。上述のようにＳｉ層１０２（１０２ｃ）の厚さを５０ｎｍ程度に薄くしているのは、完全空乏化状態とするためである。
このようにして形成されたＭＯＳＦＥＴ２００を有する半導体装置では、サファイア基板１０１はｃ面を使用しているので、実施の形態１に記載したのと同じ理由で、従来のｒ面上のＭＯＳＦＥＴと比較して、ＭＯＳＦＥＴ２００のデバイス特性の面内均一性が改善される。したがって、実施の形態１と同様に、ｒ面上に形成されたＭＯＳＦＥＴを有する半導体装置よりも、低コスト化や優れた高周波特性の実現が可能である。
（実施の形態３）
次に、本発明の実施の形態３について説明する。実施の形態３では、実施の形態１の半導体装置において、ＳＯＳ基板の形成後、デバイスとして能動素子であるバイポーラトランジスタ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ；ＢＪＴ）を形成する実施の形態について説明する。
図５Ａ〜図５Ｅは、本実施の形態における半導体装置について、ＳＯＳ基板１０６上にバイポーラトランジスタ（ＢＪＴ）３００を形成する製造工程を説明する断面図である。ＳＯＳ基板１０６上へのＢＪＴ３００の形成方法は次の通りである。
はじめに、図５Ａに示すように、実施の形態１に記載した方法で製造されたＳＯＳ基板１０６のＳｉ層１０２（１０２ｃ）表面を酸化して犠牲酸化膜層２０１を形成し、酸化後のＳｉ層１０２（１０２ｃ）の厚さが約２００ｎｍとなるようにしておき、所定のＢＪＴ領域３０１を残して、ＳｉＯ2層１０３に達するまで犠牲酸化膜層２０１およびＳｉ層１０２（１０２ｃ）をエッチング除去する。
次に、図５Ｂに示すように、Ｓｉ層１０２（１０２ｃ）に加速電圧５０ｋｅＶ、ドーズ量２．０×１０11ｃｍ-2および加速電圧１４０ｋｅＶ、ドーズ量４．０×１０12ｃｍ-2のＰイオンをイオン注入してｎ型コレクタ層３０２を形成する。
そして、図５Ｃに示すように、厚さ２００ｎｍのポリシリコン層３０３を堆積した後、図５Ｄに示すように、加速電圧３５ｋｅＶ、ドーズ量８．０×１０15ｃｍ-2のＢＦ2をイオン注入して、高濃度ｐ型ベースコンタクト層３０４を形成する。
次に、高濃度ベースコンタクトの所定の領域のみ残して、ポリシリコン層３０３の表面からＳｉ層１０２（１０２ｃ）の途中までポリシリコン層３０３およびＳｉ層１０２（１０２ｃ）をエッチング除去する。そして、加速電圧３５ｋｅＶ、ドーズ量８．０×１０13ｃｍ-2のＢイオンを、図５Ｄに示す斜め方向３０９からイオン注入して、ベース層３０５を形成する。
さらに、図５Ｅに示すように、ベースコンタクト層３０４の両脇にサイドウォール３０６を形成する。また、これをスペーサにして、加速電圧４０ｋｅＶ、ドーズ量１．０×１０15ｃｍ-2のＡｓイオン注入によりｎ型のエミッタ層３０７を形成し、加速電圧９０ｋｅＶ、ドーズ量５．０×１０15ｃｍ-2のＰイオン注入によりコレクタ層３０８を形成する。続けて、９５０℃２０秒のラピッドサーマルアニーリング法（ＲＴＡ）で熱処理してこれらのイオン注入領域を活性化させる。さらに、ベース電極３１０、エミッタ電極３１１、コレクタ電極３１２を形成して、ＢＪＴ３００が完成する。
なお、図５Ｅに示すように、ＢＪＴの直下はＳＯＳ基板１０６のＳｉＯ2層１０３になるように設計し、ＢＪＴ３００の下にはＳｉ層１０２（１０２ｃ）を残さない構造としておく。これは、実施の形態２で説明したように、トランジスタの下に中性領域のＳｉ層１０２（１０２ｃ）があると、その部分に高周波入力の一部が漏洩して高周波特性を損ねてしまうからである。
このようにして形成されたＢＪＴ３００を有する半導体装置では、サファイア基板１０１はｃ面を使用しているので、実施の形態１に記載したのと同じ理由で、従来のｒ面上のＢＪＴと比較して、ＢＪＴ３００のデバイス特性の面内均一性が改善される。したがって、実施の形態１と同様に、ｒ面上に形成されたＢＪＴを有する半導体装置よりも、低コスト化や優れた高周波特性の実現が可能である。
（実施の形態４）
次に、本発明の実施の形態２について説明する。実施の形態４では、実施の形態１の半導体装置において、ＳＯＳ基板の形成後、デバイスとして受動素子を形成する実施の形態について説明する。
図６は、本実施の形態において、ＳＯＳ基板１０６上に受動素子である容量（キャパシタ）４０１と、インダクタ４０２とを形成した半導体装置４００の概念図である。
容量４０１の形成方法は、例えば次の３種類があり、用途に応じて作り分ければよい。
第１の形成方法は、絶縁体を上部電極４０３と下部電極４０４で挟むＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量である。図６に示すように、この容量４０１は、ＳＯＳ基板１０６上に形成され、容量４０１に電圧を印加するための上部電極４０３と、下部電極４０４と、上部電極４０３と下部電極４０４との間に介在する誘電体層４０５とを備えた薄膜積層構造を有している。
ＳＯＳ基板１０６の表面にＳｉＯ2層が形成された後、下部電極４０４は、スパッタ成膜されたＡｌから所定のパターンに形成されている。この下部電極４０４上には、誘電体層４０５として、例えば、ＣＶＤ法によりＳｉＮが１００ｎｍ程度積層されている。そして、誘電体層４０５上に、上部電極４０３がスパッタ成膜されたＡｌから所定のパターンに形成されている。
また、容量４０１の第２の形成方法は、配線間−配線間の容量を使う櫛型容量、さらに、第３の形成方法は、実施の形態２で説明したＭＯＳＦＥＴのゲート容量を利用するＭＯＳ容量である。容量４０１は、上記した第１の形成方法に限らず、第２、第３の形成方法により形成されてもよい。
インダクタ４０２の形成方法は、例えば、ＳＯＳ基板１０６の表面にＳｉＯ2層が形成された後、Ａｌにより構成される通常の半導体製造工程で使用する配線層を、例えばスパッタ法により形成し、この配線層を渦巻状にパターンニングして、スパイラル構造のインダクタ４０２とする。
この実施の形態では、絶縁性を備えたサファイア基板１０１を有するＳＯＳ基板１０６上に容量４０１、インダクタ４０２が形成されているので、容量４０１やインダクタ４０２のＱ値（ｑｕａｌｉｔｙ−ｆａｃｔｏｒ）が上昇し、これらを通過する高周波入力信号のサファイア基板１０１への漏れが抑制され、入力損失を最小限に抑えることができる。
このようにして形成された容量４０１、インダクタ４０２では、サファイア基板１０１はｃ面を使用しているので、実施の形態１に記載したのと同じ理由で、従来のｒ面上の容量、インダクタと比較して、デバイス特性の面内均一性が改善される。したがって、実施の形態１と同様に、低コスト化や優れた高周波特性の実現が可能である。
（実施の形態５）
次に、本発明の実施の形態５について説明する。実施の形態５では、実施の形態１の半導体装置においてＳＯＳ基板上に形成されたＭＯＳＦＥＴ、容量、インダクタから構成される高周波集積回路について説明する。
図７は、本実施の形態において、ＳＯＳ基板上に形成されたＭＯＳＦＥＴ、容量、インダクタから構成される高周波集積回路の例として、高周波増幅器５００の回路概念図を示したものである。
この高周波増幅器５００は、前段のＭＯＳＦＥＴ５０１と、後段のＭＯＳＦＥＴ５０２と、入力整合回路５０３と、段間整合回路５０４と、出力整合回路５０５と、入力端子５０６と、出力端子５０７と、ＤＣ電源端子５０８とから構成された２段増幅器となっている。また、入力整合回路５０３、段間整合回路５０４、出力整合回路５０５は、上記した実施の形態４に示した容量、インダクタと同様の容量、インダクタを有し、所望の高周波特性を得ることができるようにそれぞれの整合回路が構成されている。
ＭＯＳＦＥＴ５０１および５０２の構成は、実施の形態２に示したＭＯＳＦＥＴと同様であり、ＭＯＳＦＥＴ５０１および５０２は、サファイア基板のｃ面上に形成されている。よって、実施の形態２に記載したのと同じ理由で、従来のｒ面上のＭＯＳＦＥＴと比較して、ＭＯＳＦＥＴのデバイス特性の面内均一性が改善される。したがって、実施の形態１と同様に、ｒ面上に形成されたＭＯＳＦＥＴを有する半導体装置よりも、低コスト化が実現できる。
また、容量、インダクタも、主面がｃ面の絶縁性サファイア基板上に形成されているので、実施の形態１に記載したのと同じ理由で、ｒ面上に形成された容量、インダクタよりも低コスト化が実現できるのである。
また、この高周波増幅器５００は、実施の形態１に記載したのと同じ理由で、優れた高周波特性を実現できる。なお、この実施の形態では、トランジスタとしてＭＯＳＦＥＴを例に説明しているが、バイポーラトランジスタを使っても実施の形態３に記載したのと同じ理由で、発明の効果は上記ＭＯＳＦＥＴの場合と同様である。
本発明の効果は主面がｃ面の絶縁性サファイアを使ったＳＯＳ基板上に半導体装置を作成することで発生するので、高周波集積回路は上記の増幅器以外の回路、例えば高周波スイッチ、低雑音増幅器、ミキサ回路、ＶＣＯ発振器等の回路でも同等の効果が発生する。
（実施の形態６）
次に、本発明の実施の形態６について説明する。実施の形態６では、実施の形態１の半導体装置においてＳＯＳ基板上に形成された高周波集積回路を含む高周波無線通信システムについて説明する。
図８は、本実施の形態における高周波無線通信システムの一例として、携帯電話の高周波無線通信フロントエンド部を取り上げて説明するものであり、実施の形態５で説明したＳＯＳ基板上に形成した高周波増幅器を含むフロントエンド部の回路ブロック図である。また、図９は、本実施の形態におけるフロントエンド部を有する携帯電話の概略図である。
図９に示した携帯電話７００は、図８に示したフロントエンド部６００を備えている。フロントエンド部６００は、図８に示すように、アンテナスイッチ６０１と、高周波増幅器６０２と、低雑音増幅器６０３と、ＲＦ−ＩＣ／ベースバンドブロック６０４と、アンテナ６０５とを備えている。高周波増幅器６０２はデバイスとして送信アンプを備えている。また、低雑音増幅器６０３は、デバイスとして受信アンプを備えている。
高周波増幅器６０２は、主面がｃ面の絶縁性サファイアを使ったＳＯＳ基板上に形成されている。その結果、実施の形態１ないし５で説明したのと同じ理由で、この高周波増幅器６０２を含む高周波無線通信システムであるフロントエンド部６００は、従来のサファイア基板のｒ面にＳｉ基板を有するＳＯＳ基板上に作成された高周波増幅器を含む高周波無線通信システムと比較して、デバイス特性の面内のばらつきを抑制し、同時にこれらを低コストに実現できる。
この実施の形態では、高周波増幅器６０２のブロックのみＳＯＳ基板上に形成した場合としているが、高周波増幅器６０２以外の回路、例えば、低雑音増幅器６０３や、高周波スイッチ、ミキサ回路、ＶＣＯ発振器等の回路を含んだ高周波無線通信回路ブロックをＳＯＳ基板上に形成しても同等の効果が発生する。また、高周波無線通信システム内の全てのデバイスをＳＯＳ基板上に形成してもよいし、一部のみをＳＯＳ基板上に形成してもよい。この実施の形態における高周波無線通信システムである携帯電話７００は、実施の形態１に記載したのと同じ理由で、優れた高周波特性を実現できる。
なお、本発明は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
例えば、ＳＯＳ基板上に形成されるデバイスは、上記したＭＯＳＦＥＴ、ＢＪＴ、容量、インダクタに限らず、その他のデバイスやこれらを組み合わせたデバイスであってもよい。また、上記した電子デバイスに限らず、光学デバイスと組み合わせてもよい。
また、上記した実施の形態では、ＳＯＳ基板においてＳｉ層を加工することにより、トランジスタや容量、インダクタなどのデバイスが形成されているが、ＳＯＳ基板上に形成されるデバイスは、例えば、あらかじめ別工程で製造された受動素子、能動素子等をＳＯＳ基板上に配置してもよい。
また、ＳＯＳ基板の形成に使用するサファイア基板、Ｓｉ基板は、６インチのウェハに限らず、例えば８インチのウェハやその他の大きさ、形状であってもよい。また、サファイア基板、Ｓｉ基板の厚さは、上記した例に限らず変更してもよい。
また、上記した実施の形態では、サファイア基板とＳｉ基板とを接合する前に、Ｓｉ基板にＳｉＯ2を形成しているが、ＳｉＯ2層は必ずしも形成しなくてもよい。
また、上記した実施の形態では、主面がｃ面であるサファイア基板を使用しているが、ｃ面に限らず、その他の面を主面とするサファイア基板を使用してもよい。このとき、異方性が少ない面を主面とすることが好ましい。また、サファイア基板に限らず、その他の絶縁性基板を使用してもよい。
また、上記した実施の形態では、ｐ型のＳｉ基板を使用しているが、ｐ型に限らずｎ型のＳｉ基板を使用してもよい。
また、半導体装置の製造方法は、上記した方法に限定されず、工程の前後を入れ替えたり、これらの方法を組み合わせたり、その他の方法であってもよい。
例えば、上記した実施の形態では、Ｓｉ基板にＨイオンを注入して劈開層を形成し、サファイア基板とＳｉ基板を接合した後、劈開層においてＳｉ基板を分割して所望の厚さのＳｉ基板を切り離し、ＳＯＳ基板の厚さを薄くしているが、上記した例に限らず、サファイア基板とＳｉ基板とを貼り合わせた後、Ｓｉ基板側からＳＯＳ基板を研磨することにより、ＳＯＳ基板の厚さを薄くしてもよい。この場合、ＳＯＳ基板を加熱することがないので、ＳＯＳ基板に加熱によるダメージを与えることなく、ＳＯＳ基板の厚さを薄くすることができる。
また、本発明にかかる半導体装置には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明にかかる半導体装置を備えた各種デバイスなども本発明に含まれる。例えば、ＳＯＳ基板上に形成した能動素子や受動素子、これらの素子を備えた高周波集積回路、これらの素子や高周波集積回路を含む高周波無線通信システムも本発明に含まれる。
本発明にかかる半導体装置、高周波集積回路および高周波無線通信システムは、高周波無線通信方式への適用、中でも優れた高周波特性と小型化・低コスト化が同時に要求される携帯型高周波無線通信デバイスないし高周波無線通信方式への適用に有用である。
１０、４００ 半導体装置
１００ Ｓｉ基板（Ｓｉ層）
１０１ サファイア基板（絶縁体基板）
１０２ｂ 劈開層
２００、５０１、５０２ ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）
３００ バイポーラトランジスタ（ＢＪＴ）
４０１ 容量
４０２ インダクタ
５００、６０２ 高周波増幅器（高周波集積回路）
６００ フロントエンド部（高周波無線通信システム）
７００ 携帯電話（高周波無線通信システム）

Claims (13)

  1. 絶縁体基板の主面上にＳｉ層を有する半導体装置において、
    前記絶縁体基板はサファイア基板であり、
    前記絶縁体基板の主面はｃ面である
    半導体装置。
  2. 前記Ｓｉ層は、前記絶縁体基板の主面に直接貼り合わされている
    請求項１に記載の半導体装置。
  3. 前記Ｓｉ層は、前記絶縁体基板との接合面にＳｉＯ2層を有している
    請求項２に記載の半導体装置。
  4. 前記Ｓｉ層は、前記絶縁体基板との接合面と反対側の面に、能動素子であるトランジスタを有する
    請求項１〜３のいずれかに記載の半導体装置。
  5. 前記トランジスタは、ＭＯＳ型電界効果トランジスタである
    請求項４に記載の半導体装置。
  6. 前記トランジスタは、バイポーラトランジスタである
    請求項４に記載の半導体装置。
  7. 前記Ｓｉ層は、前記絶縁体基板との接合面と反対側の面に、受動素子である容量およびインダクタの少なくともいずれかを有する
    請求項１〜３のいずれかに記載の半導体装置。
  8. 請求項４〜６のいずれかに記載の半導体装置と、
    請求項７に記載の半導体装置とを備える
    高周波集積回路。
  9. 少なくとも送受信端であるフロントエンド部に、請求項８に記載の高周波集積回路を備える
    高周波無線通信システム。
  10. 絶縁体基板の主面上にＳｉ層を有する半導体装置の製造方法であって、
    前記絶縁体基板として、主面がｃ面であるサファイア基板を用意する工程と、
    前記絶縁体基板の主面に前記Ｓｉ基板を直接貼り合わせる工程とを含む
    半導体装置の製造方法。
  11. 前記絶縁体基板の主面に前記Ｓｉ基板を貼り合わせる前に、
    前記Ｓｉ基板の前記絶縁体基板との接合面にＳｉＯ2層を形成する工程をさらに含み、
    前記絶縁体基板の主面に前記ＳｉＯ2層を直接貼り合わせる
    請求項１０に記載の半導体装置の製造方法。
  12. 前記Ｓｉ基板において、前記Ｓｉ基板の主面から所定の深さの位置に劈開層を形成する工程と、
    前記絶縁体基板の主面に前記Ｓｉ基板を貼り合わせた後、前記劈開層において前記Ｓｉ基板を分割する工程とをさらに含む
    請求項１０または１１に記載の半導体装置の製造方法。
  13. 前記絶縁体基板の主面に前記Ｓｉ基板を貼り合わせる前に、
    前記絶縁体基板の主面および前記Ｓｉ基板の前記絶縁体基板との接合面を洗浄する工程をさらに含む
    請求項１０〜１２のいずれかに記載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150037896A (ko) * 2012-07-25 2015-04-08 신에쓰 가가꾸 고교 가부시끼가이샤 Sos 기판의 제조 방법 및 sos 기판
JP2017098577A (ja) * 2012-01-12 2017-06-01 信越化学工業株式会社 熱酸化異種複合基板の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2879176B1 (en) * 2012-07-25 2019-12-04 Shin-Etsu Chemical Co., Ltd. Method for producing hybrid substrates, and hybrid substrate

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4126863B2 (ja) * 2000-10-13 2008-07-30 松下電器産業株式会社 半導体装置の製造方法および半導体基板の製造方法
US20020168837A1 (en) * 2001-05-09 2002-11-14 Ibm Method of fabricating silicon devices on sapphire with wafer bonding
JP4943172B2 (ja) * 2007-02-06 2012-05-30 ラピスセミコンダクタ株式会社 シリコンエピタキシャル膜を有するｓｏｓ基板の形成法
JP5065748B2 (ja) * 2007-04-27 2012-11-07 信越化学工業株式会社 貼り合わせウエーハの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017098577A (ja) * 2012-01-12 2017-06-01 信越化学工業株式会社 熱酸化異種複合基板の製造方法
US10103021B2 (en) 2012-01-12 2018-10-16 Shin-Etsu Chemical Co., Ltd. Thermally oxidized heterogeneous composite substrate and method for manufacturing same
KR20150037896A (ko) * 2012-07-25 2015-04-08 신에쓰 가가꾸 고교 가부시끼가이샤 Sos 기판의 제조 방법 및 sos 기판
KR102138949B1 (ko) * 2012-07-25 2020-07-28 신에쓰 가가꾸 고교 가부시끼가이샤 Sos 기판의 제조 방법 및 sos 기판

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