CN1818155A - 低缺陷密度的改变取向的Si及其产品 - Google Patents

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Abstract

本发明提供了一种通过非晶化/模板再结晶(ATR)工艺形成低缺陷密度改变取向的Si的方法，其中具有第一晶体取向的Si的一些区域通过离子注入而被非晶化，然后被再结晶成具有不同取向的模板层的取向。更一般地，本发明涉及消除含Si单晶半导体材料中的缺陷所需的高温退火条件，该半导体材料通过离子注入导致的非晶化和从其取向可以与非晶层的初始取向相同或不同的层的模板再结晶而形成。本发明的方法的关键部分是在1250－1330℃的温度范围内几分钟至几小时的热处理，以去除在初始的再结晶退火之后留下的缺陷。本发明也提供了一种用在混合取向衬底中的通过ATR形成的低缺陷密度的改变取向的Si。

Description

低缺陷密度的改变取向的Si及其产品
相关申请的交叉引用
本申请涉及2005年1月＿＿日提交、名称为”Quasi-hydrophobicSi-Si wafer bonding using hydrophilic Si surfaces and dissolution ofinterfacial bonding oxide”的共同提交美国申请第No.＿＿＿＿＿＿＿号(代理人案卷YOR920040435US1)，该申请通过引用的方式结合在本文中。
技术领域
本发明涉及通过非晶化/模板再结晶(ATR)工艺形成低缺陷密度的改变取向的Si，其中具有第一晶体取向的Si区域通过离子注入而被非晶化，然后被再结晶成具有不同取向的模板层的取向。更具体地，本发明涉及对于消除在通过离子注入导致的非晶化和模板再结晶形成的含Si单晶半导体材料中残留的缺陷所需的高温退火条件，模板再结晶是从其取向可以与非晶层的初始取向相同或不同的层开始的。本发明也涉及通过ATR形成的低缺陷密度的改变取向的Si，并涉及包含该材料的混合取向衬底。
背景技术
半导体器件技术越来越依赖于特殊的Si基衬底，以改善互补型金属氧化物半导体(CMOS)器件的性能，如nFETs(即n沟道MOSFETs)或pFETs(即p沟道MOSFETs)。例如，载流子对硅取向的强相关性已经导致了对混合取向Si衬底的增加的兴趣，其中nFETs形成在(100)取向的Si中(其中电子迁移率较高的取向)，并且pFETs形成在(110)取向的Si中(其中空穴迁移率较高的取向)，正如例如M.Yang等人在”High Performance CMOS Fabricated onHybrid Substrate with Different Crystal Orientations”，IEDM 2003文献18.7中以及2003年6月17日提交、名称为“High-performanceCMOS SOI devices on hydrid crystal-oriented substrates”的美国专利申请第10/250,241号中所描述的那样。
用于制造混合取向衬底的非晶化/模板再结晶(ATR)方法(例如参见2003年12月2日提交、名称为“Planar substrate with selectedsemiconductor crystal orientations formed by localized amorphizatinand recrystallization of stacked template layers”的美国专利申请第10/725,850号)典型地从具有第一取向的第一半导体层开始，该第一半导体层被结合到具有不同于第一取向的第二取向的第二半导体层。第一半导体层的选定区域通过离子注入而被非晶化，然后采用第二半导体层作为晶体模板而被再结晶成第二半导体层的取向。
图1表示用于制造混合取向Si衬底的ATR方法，该方法利用顶部非晶化和底部模板化(即非晶化的第一半导体层位于顶部上，而用作模板的第二半导体层位于底部上)。图1A表示包括具有底部晶体取向的底部硅衬底层20、具有不同晶体取向的顶部硅衬底层30、以及二者之间的结合界面40的起始衬底10。然后，顶部Si衬底层30的选定区域经受非晶化离子注入50，以产生一个或更多个非晶化区60和未非晶化的顶部衬底区30’，如图1B所示。非晶化区60跨越上部Si层的整个厚度，并延伸到下部的Si层20中。然后，采用下部的Si层20作为模板，非晶化区60被再结晶成底部晶体取向，以产生具有再结晶的、改变取向的Si区80的平面混合取向衬底70。
在再结晶后，典型地留下由非晶化注入产生的损伤的痕迹。对于图1的顶部非晶化和底部模板化的Si的情形，非晶化注入将典型地在模板层中产生高度缺陷的晶体Si的“范围尾部”(”end-of-range”)损伤层。该晶体损伤层被完全非晶化的Si限制在顶部上，并被未损伤的模板限制在底部上。该损伤层通过引入螺型缺陷(该缺陷可以传播到晶片的表面)以及通过在初始损伤层的大致位置处留下一束位错环而妨碍非晶化的Si的干净再结晶。对于非图案化的ATR工艺这在图2中示意性示出。
图2A表示起始衬底结构100，类似于图1A中的起始衬底10。图2A表示在底部Si衬底层20和由非晶化离子注入130引起的非晶化层120之间的典型范围尾部损伤层110。图2C表示在非晶化层120已经被再结晶成具有底部硅衬底层20的取向的晶体层140之后的图2B的结构。位错环层150已经取代损伤层110。螺型缺陷160典型地从层150中的一些位错环延伸到样品表面。
存在着大量关于离子注入导致的缺陷以及如何减少和/或去除它们的文献，大部分是因为离子注入的结对于半导体器件技术是如此重要。例如，T.E.Seidel在”Rapid Thermal Processin(RTP)of ShallowSilicon Junctions”，Mat.Res.Soc.Symp.Proc.457(1985)中已经讨论了缺陷去除，该缺陷去除作为对于以100keV As按5e15/cm2的剂量注入的Si样品最高达1200℃温度的温度的功能。在另一篇引用文件中，C.M.Hasenack等人在”The suppression of residual defects of siliconimplanted with group III，IV and V elements”，Semicond.Sci.Technol.2477(1987)中描述了建议注入的掺杂剂通过损伤层的扩散在缺陷修复中起着有益作用的数据。
在现有技术(例如上述的T.E.Seidel)中提出了范围尾部缺陷可以通过在小于1200℃的温度下的炉子或RAT退火而从I/I非晶化的100取向的Si中去除。然而，该工作对于其中存在着扩散掺杂剂以帮助缺陷去除的情形是正确的。此外，由于现有工作的焦点在于掺杂剂激活而非缺陷去除，因此最大退火温度和时间受到需要最小化掺杂剂扩散的限制。之前仅对于激光退火的非常短时间(例如，小于1秒)教授了在高于1200℃的温度下的注入退火。然而，这些短时间对于在不存在掺杂剂时的缺陷去除不是优化的(例如，当非晶化是通过注入Si+或Ge+而实现时)。
考虑到上述问题，非常需要一种用于修复在ATR’d Si中的离子注入导致的损伤的方法，其中(i)没有注入的掺杂剂帮助缺陷去除(例如，采用诸如Si+或Ge+的离子注入实现非晶化)，以及(ii)缺陷去除退火是改变Si晶体取向的工艺的一部分。此外，将需要一种对于诸如110(或111)的Si取向有效的方法，该取向(相对于Si 100)典型地既具有较高的初始缺陷密度，也具有更稳定而难以去除的缺陷。
更一般地，也将需要一种用于非晶化和再结晶选定的半导体区(形成其初始取向或不同的取向)而不引入大缺陷密度的方法。
发明内容
本发明的一个目的是提供一种对于去除在单晶硅中注入损伤导致的缺陷而优化的退火工艺。
本发明的相关目的是提供一种用于改变硅的选定区取向而不留下大缺陷密度的ATR方法。
本发明的另一目的是提供具有可忽略的缺陷密度的ATR’d Si和/或含ATR’d Si的半导体。
本发明的附加目的是提供包含其取向通过ATR而改变的低缺陷密度Si和/或含Si半导体区的混合取向衬底。
采用对于离子注入非晶化的Si的新的再结晶工艺实现本发明的目的，该再结晶工艺产生实际上没有位错环并且具有低的螺型缺陷密度的再结晶Si材料。该再结晶工艺可以看作由两个基本部分组成：
-初始的再结晶退火，以及
-缺陷去除退火。
初始的再结晶退火典型地采用任何各种现有技术的再结晶条件来进行，典型地温度为大约500℃至大约700℃之间，并产生包含高密度缺陷的单晶材料。优选地，退火温度足够高，以产生合理的再结晶速率，然而足够低，以确保再结晶是模板化的(而不是自发和随机的)。
缺陷去除退火是本发明的再结晶工艺的关键步骤。本发明教授了不同于以前的用于去除ATR’d Si中的缺陷的退火机制：本发明教授了在大约1200℃至大约1400℃的温度范围内至少5至10秒的时间、优选在大约1250至大约1350℃的温度范围内至少1至2小时的时间的退火(例如，在传统的炉子或快速热退火工具中)。这与现有技术相反，现有技术教授了在低于1200℃的温度的传统退火，或在高于1200℃的温度的时间短很多的激光退火(例如，小于1秒)。
附图说明
图1A-1C是说明用于制造混合取向的Si衬底的顶部非晶化/底部模板化ATR工艺的示图(通过截面图)；
图2A-2C是说明在图1的ATR工艺之后留下的缺陷类型和位置的示图(通过截面图)；
图3A-3F是说明用于实现低缺陷密度改变取向的Si的本发明的实施方式的步骤的示图(通过截面图)；
图4A-4C是按照图3B-3D中步骤的顺序说明小变动的示图(通过截面图)；
图5A-5C表示刚注入(A)、在650℃5分钟的初始再结晶退火之后的(B)、以及在本发明教授的缺陷去除退火之后(C)的100取向的Si的截面图扫描电子显微照片(SEMs)；以及
图6表示在包括本发明教授的缺陷去除退火的再结晶工艺之后离子注入非晶化的100取向Si的截面图透射电子显微照片(TEM)。
具体实施方式
通过参照随本申请提供的附图，将更详细地描述本发明。在附图中，类似的或对应的元件以类似的参考数字表示。也请注意，出于示例说明的目的而提供表示在本发明的各种处理步骤期间的结构的示图，因此未按比例绘制。
先参照图3A-3F，这些是说明对于顶部非晶化和底部模板化的情形，用于实现低缺陷密度改变取向的Si的本发明工艺的实施方式的步骤的示图(通过截面图)。图3A表示包括结合到第二硅层220的第一硅层210的衬底200，第一硅层具有第一取向，第二硅层具有不同于第一取向的第二取向，第一和第二硅层由结合界面230隔开。图3B表示在第一硅层已经通过离子注入而非晶化以产生非晶层240和损伤的晶体层250之后的图3A的结构，非晶层延伸经过由虚线240’指示的初始结合界面的位置，损伤晶体层具有下面的硅层220的取向。图3C表示在沉积可选的保护盖层260之后图3B的结构，图3D表示在在初始再结晶退火以产生具有下面的Si层220的取向的改变取向的硅层270之后的图3C的结构。改变取向的层270包含位错环280和螺型缺陷290。然后，图3D的结构经受缺陷去除退火，以产生具有低缺陷密度改变取向的硅层270’的图3E的结构。图3F表示在去除在缺陷去除退火期间产生的保护盖层260和/或任何附加的层(例如，表面或界面氧化物)之后的图3E的结构。此处使用的术语低缺陷密度表示小于每平方厘米10E6个缺陷，以提供对于将在其中形成的半导体器件合适的材料。
尽管图3B-3D表示沉积可选的保护盖层的步骤，该步骤发生在初始再结晶退火之前，但该可选的保护盖层也可以在初始再结晶退火之后沉积，如图4A-4C所说明的那样。对于其中盖层沉积发生在温度高到足以再结晶非晶化层240的情形，推荐图4的方法。然而，如果需要，初始再结晶退火和盖层沉积步骤可以结合并同时进行(如果盖层沉积温度足够高)。
应当注意，可以只在选定的区域中进行图3B所示的非晶化，如同图1B的结构那样。同样，应当注意，图3和4的结构可以包括嵌入的介质区，如浅沟槽隔离区或其它特征(未示出)。这些嵌入的区可以在图3B所示的非晶化步骤之前存在于初始衬底200中，或者它们可以在处理的稍迟阶段被加入。
图3的再结晶工艺可以看作由两个基本部分组成：
-初始的再结晶退火，以及
-缺陷去除退火。
初始的再结晶退火典型地采用任何各种现有技术的再结晶条件来进行，典型地温度为大约500℃至大约700℃之间，并产生包含高密度缺陷的单晶材料。优选地，退火温度足够高，以产生合理的再结晶速率，然而足够低，以确保再结晶是模板化的(而不是自发和随机的)。
缺陷去除退火是本发明的再结晶工艺的关键步骤。本发明教授了不同于以前的用于去除ATR’d Si中的缺陷的退火机制：本发明教授了在大约1200℃至大约1400℃的温度范围内至少5至10秒的时间、优选在大约1250至大约1350℃的温度范围内至少1至2小时的时间的退火(例如，在传统的炉子或快速热退火工具中)。
缺陷去除退火可以在至少一种环境中进行，所述环境选自包括真空、He、Ne、Ar、Kr、Xe、氮气和含氮气体、氧气和含氧气体、卤素和含卤素气体、含碳气体、氢气和含氢气体、以及其混合物的组。正如在2005年1月＿＿日提交、名称为”Quasi-hydrophobic Si-Si waferbonding using hydrophilic Si surfaces and dissolution of interfacialbonding oxide”的美国专利申请第No.＿＿＿＿＿＿＿号(代理人案卷YOR920040435US1)中讨论的那样，退火环境优选是惰性的或轻微氧化性的(例如，含有0.1-2％ O2的Ar/O2)，以防止由于SiO形成和挥发而引起的凹陷(pitting)。
已经显示，在Ar(1.2％ O2)中1320℃的炉子退火产生在通过TEM和/或SEM检查时表现实际上无缺陷的Si材料。这些实例，包括从厚度大约750纳米的Si离子注入非晶化Si层的接近完成的缺陷去除，其情形为(i)氧化物遮盖/100取向的Si模板(在包括斜线变化至1300-1320℃的范围和/或在该温度保持的退火之后)，(ii)氧化物遮盖/110取向的Si模板(在1320℃/3小时的退火之后)；以及从厚度大约280纳米的Ge离子注入非晶化Si层的接近完成的缺陷去除，其情形为没有遮盖/100取向的Si模板(在1320℃/3小时之后)，在下文中将讨论几个实例。
优选地，选择正确的退火方法(炉子退火、快速热退火、激光退火等)和退火参数(在温度下的时间、温度、斜率等)，从而最小化热预算、工艺成本和/或处理时间以获得缺陷水平密度的所需降低，同时仍维持被处理的半导体材料的结晶性。需要的退火的所需时间和温度希望决定于半导体材料的类型、其取向、以及缺陷的类型和密度。当环境是氧化性的时候，可以通过在缺陷去除退火之前对样品覆盖可处理的保护盖层(例如SiO2)而降低Si表面氧化的量。如上面讨论的那样，保护盖层可以在初始的结晶退火之前、期间、或之后被沉积。
可选的保护盖层(如图3和4中的260所示)典型地包括一层或多层沉积的材料，该材料相对于下面的半导体区是热稳定、非活性的并且在缺陷去除退火之后容易选择性去除。对于沉积的保护盖层，优选的材料包括一层或多层，选自包括SiO2、SiNx、SiOxNy、Si(非晶、多晶或单晶)的材料组。优选地，保护盖层厚度在30至500纳米的范围内。应当注意，盖层是可选的，并且可以省去(特别是如果可容忍一些Si的消耗时)。
优选的盖层结构包括单层SiO2；包括下层的SiO2以及上层的SiN或多晶Si的双层；和包括下层的SiO2、中间层的多晶Si和上层的SiO2的三层。在共同提交的美国专利申请第No.＿＿＿＿＿＿号(代理人案卷YOR920040435US1)中讨论了这些不同盖层结构的优点和缺点以及一些示例性的层厚度。通常，对只包括Si的衬底表面优选厚(50-200纳米)的单层SiO2盖。然而，对于已经包含嵌入的氧化区(例如浅沟槽隔离)的衬底，不推荐这些厚氧化物盖，因为在不去除太多的嵌入氧化物的情形下去除盖氧化物时可预料到困难。
本发明的主要方面属于提供用于在不留下大密度缺陷的情形下改变硅选定区域的取向的ATR方法。一种用于形成低缺陷密度改变取向的硅的方法，包括以下步骤：
-选择包括被结合到第二硅层的第一硅层的衬底，该第一硅层具有第一取向，该第二硅层具有不同于第一取向的第二取向；
-通过离子注入非晶化第一硅层的选定区域；以及
-采用第二硅层作为晶体模板，将非晶化的第一硅层再结晶成第二硅层的取向，采用诸如上述的“初始再结晶加上缺陷去除退火工艺”的再结晶工艺进行所述再结晶，该工艺产生低缺陷密度的再结晶材料。
应当注意，所述第一和第二硅层可以包括低于2个原子百分比浓度的一种或更多种掺杂剂或杂质，选定区域的非晶化可以是通过注入Si和/或Ge离子，并且低缺陷密度的再结晶Si材料可以具有下列取向之一：100、110或111。应当进一步注意，尽管被非晶化的第一硅层示出为位于第二硅层的顶部(即，顶部非晶化和底部模板化的情形)，本发明也包括其中第二硅层位于第一硅层顶部的几何结构情形(即，顶部模板化和底部非晶化的情形)。在该情形中，优选地，第一硅层被设置在埋置的氧化物层上，并且采用产生埋置的非晶层的离子注入条件而被非晶化。在美国专利申请第10/725,850号中描述了这种替代的ATR几何结构的使用。
也可以通过采用含硅半导体替代上述的第一和第二硅层至少之一，使用相同的步骤形成低缺陷密度改变取向的含Si半导体。第一和第二含Si半导体可以是相同或不同的，并且可以选自包括Si、SiGe、Ge、SiC的组，这些材料中的任一种都可以采用C或其它元素掺杂。用于缺陷去除退火的温度对于低熔点温度的衬底如SiGe和Ge可能需要被向下调节。此外，第一和第二含Si半导体的取向可以相同或不同。当取向相同时，非晶化的半导体仅被再结晶，而没有取向改变。
本发明的最后一个实施方式提供包括低缺陷密度改变取向的单晶Si(或含Si半导体)的混合衬底。
提供下面的实例以说明本发明并证实本发明的功效。
实例
以下列出本发明的用于Si再结晶工艺的示例性退火的步骤：
-在Ar中，从250℃至650℃以5℃/分钟斜线升温+
-在Ar中，650℃/30分钟+
-在Ar中，从650℃至1000℃以5℃/分钟斜线升温+
-在Ar/O2(0.63％)中，从1000℃至1150℃以2℃/分钟斜线升温+
-在Ar/O2(0.63％)中，从1150℃至1310℃以1℃/分钟斜线升温+
-在Ar/O2(1.2％)中，从1310℃至1320℃以0.5℃/分钟斜线升温+
-在Ar/O2(1.2％)中，1320℃/3小时+
-在Ar/O2(0.63％)中，从1320℃至1150℃以-2℃/分钟斜线降温+
-在N2中，以-5℃/分钟斜线降温至400℃。
650℃/30分钟的Ar退火可以被看作初始的再结晶退火，而1320℃/3小时的Ar/O2中退火可以被看作缺陷去除退火。没有保护盖层，该退火典型地产生90-110纳米的SiO2，对应于消耗大约50纳米的Si。带有100纳米SiO2的保护盖层，则附加的氧化物形成被减小至大约30纳米，对应于消耗大约15纳米的Si。如上所述，退火的初始再结晶和缺陷去除部分也可以分开进行。
图5A-5C表示在采用1e15/cm2 50keV Si+和4e15/cm2 220keVSi++的注入(后一注入等价于440keV Si++的4e15/cm2)之后，退火不同阶段p型100取向的Si样品的截面SEM像。这些样品覆盖有Cr，然后，在裂开以描绘缺陷之后被Secco蚀刻(Secco etched)。图5A表示刚注入样品的SEM像，该样品带有Cr层300、非晶层310、范围尾部晶体损伤层320、以及未损伤的晶体衬底层330。非晶层大约780纳米厚，损伤层大约280纳米厚。图5B表示在N2中650℃ 5分钟的初始再结晶退火之后图5A的样品，该再结晶退火产生再结晶的100取向的Si层340。在范围尾部损伤位置可以看到一层位错环350，并且在箭头360指示的位置处可以模糊地看到螺型缺陷。图5C表示在如上所述的示例性650℃/30分钟+1320℃/3小时退火之后、随后浸入稀释HF水溶液中以去除退火期间形成的大约900纳米氧化物的图5A的样品。位错环从其初始位置处消失(在计算缺陷去除退火期间的Si消耗之后，现在将是表面下约707纳米)，并且再结晶的Si 340’看起来没有缺陷。
图6表示受到相同的非晶化注入、并且随后在稀释的HF水溶液中腐蚀以去除氧化物的100取向的Si样品TEM像的截面图，但该样品在如上所述的相同示例性650℃/30分钟+1320℃/3小时再结晶退火之前覆盖有200纳米厚的低温(400℃)氧化物保护盖层。样品看起来没有缺陷，在从未受损伤的Si 380和根据本发明的非晶化且再结晶的Si区390之间没有区别。
尽管已经参照其优选的实施方式具体示出并描述了本发明，但本领域的技术人员应当理解可以进行形式和细节方面的变化和改变，而不背离本发明的精神和范围。因此，希望本发明不限于所描述和说明的特定形式和细节，而在所附权利要求的范围内。

Claims (16)

1.一种用于形成低缺陷密度的改变取向的硅的方法，包括以下步骤：
选择包括被结合到第二硅层的第一硅层的衬底，该第一硅层具有第一取向，该第二硅层具有不同于第一取向的第二取向；
通过离子注入非晶化第一硅层的选定区域；以及
采用第二硅层作为晶体模板，将非晶化的第一硅层再结晶成第二硅层的取向，采用产生具有低缺陷密度的再结晶材料的再结晶工艺来执行所述再结晶。
2.根据权利要求1的方法，其中选定区域的非晶化通过注入Si和/或Ge离子来实现。
3.根据权利要求1的方法，其中所述再结晶工艺包括在1200-1400℃的温度范围内至少10秒钟时间的热处理。
4.根据权利要求1的方法，其中所述再结晶工艺包括在1250-1350℃的温度范围内至少2小时时间的热处理。
5.根据权利要求3的方法，其中所述再结晶工艺还包括在所述热处理之前沉积可处理的保护盖层以及在所述热处理之后去除所述保护盖层。
6.根据权利要求3的方法，其中在至少一种环境中进行所述热处理，所述环境选自包括真空、He、Ne、Ar、Kr、Xe、氮气和含氮气体、氧气和含氧气体、卤素和含卤素气体、含碳气体、氢气和含氢气体、以及其混合物的组。
7.根据权利要求3的方法，其中在包括Ar以及0.01至2％O2的环境中进行所述热处理。
8.根据权利要求1的方法，其中所述第一和第二硅层中的至少一个包括浓度低于2原子百分比的掺杂剂或杂质。
9.根据权利要求1的方法，其中第一和第二硅取向相同，并且非晶化的硅仅仅被再结晶，而没有取向改变。
10.根据权利要求1的方法，其中所述低缺陷密度的再结晶Si材料具有以下取向之一：100、110、111。
11.根据权利要求1的方法，其中对于所述再结晶工艺的至少一些部分，所述衬底包括嵌入的绝缘体区。
12.一种用于形成低缺陷密度的改变取向的含Si半导体的方法，包括以下步骤：
选择包括被结合到第二含Si半导体层的第一含Si半导体层的衬底，该第一含Si半导体层具有第一取向，该第二含Si半导体层具有不同于第一取向的第二取向；
通过离子注入非晶化第一半导体层的选定区域；以及
采用第二半导体层作为晶体模板，将非晶化的第一半导体层再结晶成第二半导体层的取向，采用产生具有低缺陷密度的再结晶材料的再结晶工艺来执行所述再结晶。
13.根据权利要求12的方法，其中第一和第二含Si半导体是相同或不同的，并且选自包括Si、SiGe、Ge、SiC的组，这些材料中的任一种都可以采用C或其它元素掺杂。
14.根据权利要求12的方法，其中第一和第二含Si半导体的取向相同，并且非晶化的半导体仅仅被再结晶，而没有取向改变。
15.一种通过以下步骤形成的低缺陷密度的改变取向的单晶Si材料：选择包括被结合到第二硅层的第一硅层的衬底，该第一硅层具有第一取向，该第二硅层具有不同于第一取向的第二取向；
通过离子注入非晶化第一硅层的选定区域；以及
采用第二硅层作为晶体模板，将非晶化的第一硅层再结晶成第二硅层的取向，采用产生具有低缺陷密度的再结晶材料、并且包括在1200-1400℃的温度范围内至少10秒钟的退火步骤的再结晶工艺来执行所述再结晶。
16.一种混合取向衬底，该衬底包含根据权利要求15的低缺陷密度改变取向的单晶Si材料的区域。
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