CN1708843A - 在共注入后在中等温度下分离薄膜的方法 - Google Patents

在共注入后在中等温度下分离薄膜的方法 Download PDF

Info

Publication number
CN1708843A
CN1708843A CNA2003801023000A CN200380102300A CN1708843A CN 1708843 A CN1708843 A CN 1708843A CN A2003801023000 A CNA2003801023000 A CN A2003801023000A CN 200380102300 A CN200380102300 A CN 200380102300A CN 1708843 A CN1708843 A CN 1708843A
Authority
CN
China
Prior art keywords
substrate
injection
temperature
source substrate
dosage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2003801023000A
Other languages
English (en)
Other versions
CN1708843B (zh
Inventor
I·凯雷弗尔克
N·本莫哈迈德
C·拉加赫-布兰查德
N-P·源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Soi Teker Isolator Silicon Technology
US Atomic Energy Commission (AEC)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soi Teker Isolator Silicon Technology, US Atomic Energy Commission (AEC) filed Critical Soi Teker Isolator Silicon Technology
Publication of CN1708843A publication Critical patent/CN1708843A/zh
Application granted granted Critical
Publication of CN1708843B publication Critical patent/CN1708843B/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

本发明提供从源基底上分离薄膜的方法，包括如下步骤：在源基底中注入离子或气态物质，以在其中形成由于缺陷的存在而被弱化的隐埋区；在弱化区中进行分裂，致使薄膜从源基底上分离那些。注入两种物质，其中一种物质适于形成缺陷，另一种物质适于占据那些缺陷，在比单独通过使用第一物质就可以实现分离的温度更低的温度下进行分离。

Description

在共注入后在中等温度下分离薄膜的方法
技术领域
本发明涉及从基底上分离薄膜的方法。
本发明有利地涉及薄膜从称为源基底的基底转移到称为目标基底的载体的情况，尤其可应用于其中目标基底由与源基底不同的材料制成的情况(因而使用术语异质结构)。该目标基底可以就是薄膜随后将从其上分离的中间载体。
传统上，源基底例如通过其一个表面并通过分子结合而被固定到目标基底上，然后，沿目标基底延伸的源基底的薄膜从源基底的剩余部分上被分离下来，然后，可以在源基底的剩余部分上重复进行该过程。
本发明尤其在微电子、微机械、集成光学和集成电子领域中具有应用。
本发明使得可能例如生产被称作结构的组件，其中，由根据其物理性能而被选择的材料制成的薄膜被转移到载体上，以形成几层(两层或更多层)的堆迭。这样，薄膜材料的优点与载体材料的优点就可以被结合起来。薄膜的转移尤其可以使得可能在单一结构中将乍看具有不兼容性的部件联合在一起，所述不兼容性例如热膨胀系数的差异(例如：在熔融石英SOQ上的硅，在硅上的SiC，等等。)
目标基底不一定是块状载体。因此，本发明还涉及下面的情况，其中，在被注入面上(或者在将被注入的面上)沉积单一厚层；在分离之后，得到“自承载”薄膜，该薄膜如果有用将被固定到块状目标基底上。
传统上认为薄膜是指厚度为几十埃到几微米量级的层。因此，厚层是指厚度一般为至少几个微米、或者至少几十微米的层。
问题背景和现有技术
薄膜从源基底的剩余部分上分离是基于观察到化学物质在源基底中的注入可能引发在给定深度的缺陷区的形成。这些缺陷可以是微气泡和/或片晶(platelets)和/或微腔和/或位错环和/或其它晶体缺陷，破坏了材料的晶体质量，这些缺陷的性质、密度和大小强烈依赖于所注入的物质以及源基底的性质。然后，可以进行热处理，以使弱化区中存在的特定缺陷能够发展，这将使得能够在后来实现薄膜从源基底上分离。在文献US-5 374 564及其进展例如文献US-6 020 252中已对此进行了具体描述。
注入步骤已经是SOI特定领域中大量科研项目和研究的主题。在该背景中，要解决的问题一般是减少注入剂量，这样从一方面通过减少机器使用时间而降低了生产成本，同时从另一方面从技术观点看，也将减少因为注入而被损坏的区域。
这样，例如，Agarwal等人(1997)在“Efficient productionof silicon-on-insulator films by co-implantation of He+with H+”(Applied Physics Letters，Volume 72，Number 9，1998年3月2日)中叙述了，通过在硅基底中施用两种类型的离子，即氢和氦两种物质的共注入，而进行的试验。作者明确指出所注入的两种物质的注入分布必须被局限在同一深度，在该深度附近所注入的物质的浓度最大，并且在该位置引发分离的传播。作者教导，所注入的两种物质的注入顺序很重要：必须首先注入氢，然后是氦。他们的评论是，这样才可能相对每一种物质的单独使用将总注入剂量减少三个量级。
更具体地，该文献公开了在SOI上的低剂量(7.5×1015/cm2 H+和1×1016/cm2 He；或1×1016/cm2 H+和1×1016/cm2 He)试验。然后，在通常温度(500℃)下用低的总注入剂量实现分离。
可以注意到，该文献描述了实验方法，而对目标基底的关注很少。
在US-2002/0025604中可以找到类似的教导，该文献关注的是低温半导体分层和使用该分层的三维电子电路。这种分层方法包括几个步骤。首先是氢和然后是氦在1.1016cm-2与4.1016cm-2之间的剂量在彼此靠近的范围内被注入。然后，被注入的晶片被结合到另一个晶片上。然后，结合后的晶片在200～250℃之间的低温下退火1到48小时，并在400～600℃之间的温度下退火1到10分钟，使晶片的一部分被分离。该文献关注的是在硅基底上分层的硅。
在异质结构的情况中，也就是在源基底与目标基底的材料不同的情况下，问题以非常不同的方式产生。在这种情况下，所遇到的主要技术问题之一就是在热处理过程中，如在薄膜从源基底的剩余部分上的分离发生的过程中，在接触的各层中存在非常高的应力场：该应力场是由于相接触的各种材料的热膨胀系数的不同而引起的。
因此，在基底具有不同热膨胀系数(异质结构)的情况下，设法在比临界温度更低的温度下实现分离是很重要的，在所述临界温度异质结构将由于前面提到的机械应力而劣化。这种劣化典型地可能导致相接触的基底之一或两者破损，和/或导致基底在结合界面处变成未结合。例如，在包括结合到熔融石英基底上的Si的注入基底的异质结构中，如果在500℃下对异质结构进行热处理，那么在熔融石英基底上的Si层分离的同时伴随着基底的损坏。因此期望降低热处理温度，以避免异质结构(和/或在分离之后所获得的两个基底)的破损或任何毁坏，并保持被转移层的良好质量。
当在基底之一(例如在未来的薄膜)中形成化合物，并且这些化合物在太强烈的热处理过程中易于劣化时，也有相同的需要，即能够使用相对低的分离温度。
降低实现分离的温度的一个途径是“调整”注入条件。例如，过度剂量的被注入物质使得可能降低分离的热预算(thernal budget)，热预算理解为指热处理长度/热处理温度这一对。
Bruel等人(ECS Spring Meeting 1999)已经这样表明，如果源基底是硅晶片，那么以1×1017/cm2而非5.5×1016/cm2注入的氢离子剂量使得在数小时的有限持续时间的热处理内，可能将分离温度从425℃降低到280℃。
该方法虽然降低了分离的热预算，但是使用了高剂量的注入，而这从工业视点来看可能意味着很重大的缺陷(高成本)。此外，众所周知，由于高的注入剂量，在被转移层表面处的分裂区(包括与注入相关的缺陷)更厚，因此消除分裂表面区必需的随后处理操作可能更为严格(要去除更多的材料，相应地是更贵的处理，并且会潜在地增加被转移层的厚度上缺乏均一性的危险)。
降低分离温度的另一个想法在文献US-A-5 877 070(Gosele等)中有描述。它包括首先注入与形成氢陷阱有关的元素(具体而言是硼、碳、磷、氮、砷或氟，即相当的尺寸的元素)然后在源基底中注入氢，还包括在源基底与目标基底的结合之前进行退火操作。根据发明人所说，与单独注入H+相比，这能使分离温度下降50％。本发明依赖于两个步骤：共注入(其中，氢是在第二位被引入的)以及源基底的预退火。
本发明涉及从源基底(例如预先固定到目标基底上，目标基底有利地由与源基底不同的材料制成)上分离薄膜的方法，当其既不需要太高的注入剂量也不需要在注入之后对源基底进行退火(并且，在该情况出现时，是在将其结合到目标基底上之前)，同时允许在足够低温度下的分离，而不会在源基底被固定在目标基底上且它们的热膨胀系数不同时，在由两个基底构成的异质结构上引发很高的机械应力，和/或不会有劣化可能在分离之前就已形成于基底上的元件的危险。
发明内容
就此，本发明提供了从源基底上分离薄膜的方法，包括如下步骤：
a)在源基底中注入离子或气态物质，以在其中形成由于缺陷的存在而被弱化的隐埋区；
b)在弱化区中进行分裂，致使薄膜从源基底上的分离
该方法的特征在于
——注入步骤一方面包括一个子步骤，根据该子步骤，适于形成缺陷的第一物质被注入，另一方面还包括一个子步骤，根据该子步骤，基本上在相同深度，注入适于占据缺陷的第二物质，第一步骤中的注入以充分的剂量进行，该剂量使得仅通过该步骤就允许薄膜在第一温度下分离，第二物质的注入以低于第一物质的剂量进行，以及
——在低于第一温度的第二温度下进行分裂。
这样，本发明基于两种不同物质的注入，其特征在于不同级别的效力以在源基底中共同形成弱化区。一种被注入的物质被选择为通过形成特定缺陷来限制随后将发生分离的区域，另一种被注入的物质被选择为用于形成气体存储库，气体存储库将促进先前指出的特定缺陷的延伸，具体而言是通过增加它们的内压。
优选地，首先进行第一物质的注入，这会形成促进分离的缺陷，然后再进行另一物质的注入，将第二物质限制在由第一物质形成的缺陷区域中。该注入顺序使得可能获得更有利的分离动力。
换句话说，有利地，首先进行在形成弱化层(弱化理解为指形成微腔或片晶等类型的特定缺陷)方面具有更高级别效力的第一物质的注入，然而在该弱化层中，使用适当的剂量，注入在形成弱化缺陷方面具有较低效力的第二物质。当存在于弱化区中时，该第二物质的原子将变为陷于在第一注入时形成的微腔和/或片晶处或附近。在旨在引发分离的热处理时，该第二物质的原子已经处于参与对存在于弱化层中的腔施压并使它们能发展的位置；由此，将第二物质选择为下面的物质是有用的，这些物质具有引发位于弱化层中的腔和/或微裂纹的压力的作用。然而，可以首先注入第二物质，随后其可用于逐渐填充将由第一物质的注入形成的缺陷。
第一物质优选地是氢(以其形式中的一种，例如以H+离子的形式)，其注入模式是公知的，但是应该理解可以使用其它物质。此外，第二物质优选地是氦，使得可能有效地产生施压效应。
该方法相对于在Agarwal的工作中描述的实验技术的根本区别是，第一物质的注入剂量足以形成弱化区，使得能够在第一温度下分离：对于氢，该第一物质的剂量因此保持在约1016个原子/cm2的传统量级水平内。第二物质的注入剂量适中，使得第二物质的所有原子基本上都在由第一物质形成的缺陷中找到它们的位置，和/或它们形成倾向于对分裂传播不利的最少的其它可能缺陷；并且分离在小于第一温度的第二温度下进行。
在文献US-5 877 070中，所建议的旨在产生缺陷的物质(例如硼)的剂量远远小于氢的剂量(典型地在该剂量的0.1％到1％之间)，并且中间退火是必要的，与该文献相比，本发明的方法教导相反的比例，并且不要求中间热处理(当然，如果这种中间热处理处于不会引发分离的足够低的温度下，这种中间热处理仍旧是可能的)。
可以注意到，该方法与上面讨论的US-2002/0025604的教导的区别在于下面的事实，即第二物质以低于第一物质的剂量被注入，并且分离在比仅仅由于第一物质而将发生分裂的温度(实践中约500℃)更低的温度下进行。
根据本发明的优选条件(已经设定的或未设定的)，可能组合在一起的：
——在注入第二物质之前进行第一物质的注入，
——或者在注入第二物质之后进行该第一物质的注入，
——源基底由选自半导体和绝缘体、单晶、多晶或非晶的材料制成；半导体因此可以选自元素周期表的第IV栏，例如硅(其对应于很大技术重要性的情况)和/或锗；还可以选择III-V型的半导体(具体地，例如AsGa或InP)；具体地，绝缘体可以选为例如铌酸锂(LiNbO3)或钽酸锂(LiTaO3)，
——第一物质是氢，有利地为H+的氢，其是可以被容易地注入例如注入硅或其它大量基底中的物质，
——第一物质(氢或其它物质)以约1016个原子/cm2的剂量被注入，该剂量是当前单独注入氢的典型剂量，并且对应于注入的公知模式，
——第二物质是氦，其以特别有效的方式与由于注入H+而产生的缺陷相互作用，并且其有效地使得施压由晶体缺陷构成；氦有利地以约1×1016和5×1016个原子/cm2的剂量被注入，该剂量是多种基底中的常用注入剂量，因此易于实现。
——一般地，但是这也具体适用于当源基底是硅和/或其一种化合物(氧化物、碳化物等)时，第一温度(只具有第一物质就将实现分裂的温度)约在500℃(典型的分裂温度，尤其是对于硅中的氢)，第二温度(实际进行分裂的温度)小于约300℃，使得即使在两个物质的热膨胀系数之间有很大差异的情况下，也会将机械力保持在可承受的水平上，
——在弱化区中分裂之前，源基底通过其注入面而被结合到目标基底，根据需要形成中间或最终载体，
——分裂之后是目标基底与薄膜之间结合的热稳定化步骤，
——目标基底由单晶或多晶材料(例如蓝宝石)制成，或者是非晶(例如熔融石英、任何种类的玻璃或者甚至聚合物)，要注意蓝宝石和熔融石英是当前具有实际实施重要性的，
——目标基底是熔融石英，或者蓝宝石的，其对应于当前具有实际实施重要性的情况；但是一般地，目标基底可以是任何单晶或多晶类型，或者甚至是非晶的(例如玻璃或聚合物类型)。
——两个物质之间的剂量差别很重要，即优选地至少为10％，
——优选地，源基底和目的基底通过直接结合而紧密接触。(如何处理参数以控制可靠性是公知的，所以使得该固定方式特别易于实现)，
——在弱化区内的分裂之前，以不同的形式在源基底的注入面上沉积加强层。
本发明的描述
本发明的目的、特征和优点将从下面结合附图、以说明性的非限制性实例方式给出的描述中看出，在附图中：
·图1是注入过程中的源基底的图，
·图2是在结合到目标基底上之后的同一基底的视图；以及
·图3是在薄膜从源基底上分离过程中的同一基底的视图。
图1因此示出了基底1，例如由优选地在其表面4上被氧化的硅制成，在其进行注入处理(由箭头2表示)过程中，可以由保护层10覆盖，所述注入处理例如通过离子或气态物质轰击。
该注入包括在同一给定深度的两个物质，其中一个适于形成缺陷，例如H+的氢，另一个，例如氦，适于占据由该第一物质在先或随后形成的缺陷。
第一物质的注入以对它来讲足够的剂量进行，使随后能够通过该注入本身在第一温度(见下)下分离，而第二物质的剂量低于此。
有利地通过注入第一物质作为开始，在所考虑的实例中第一物质为氢(即使作为改变，可以首先注入第二物质也如此)。然后，第二物质以下面的剂量被注入，该剂量有利地刚好允许其填充由第一物质产生的缺陷，和/或形成倾向于对随后实现分裂不利的最少的其它可能的缺陷。
隐埋区3由此得到，由于缺陷的存在而被弱化，缺陷主要由第一物质产生，第二物质对缺陷的发展有贡献，具体而言是通过其对这些缺陷的施压能力而做出贡献的。
弱化区3在源基底内划定未来薄膜5和基底剩余部分6的界线，基底剩余部分6即在薄膜分离之后剩下的源基底；该剩余部分将能够作为重复该程序的源基底。
图2表示在包含隐埋弱化区的源基底通过其面4，例如通过直接分子结合与目标基底7连接在一起过程中的步骤。
在后面的步骤中，任何中间热处理都是不必要的，如图3中所示，通过在弱化区中分裂来进行薄膜从源基底剩余部分上的分离。该分裂在比仅注入第一物质之后就已经能够实现分裂的温度更低的温度下进行。图3中步骤的该第二温度有利地比通过单独注入第一物质剂量就能够实现分离的温度低至少200℃。因此，如果第一温度是约500℃，实际分裂的分离温度有利地在最高300℃。当然，这些温度持续合理长的处理时间，典型地在几十分钟到数小时(例如最长3小时)之间。换句话说，热预算(温度-持续时间对)在产业上是现实的。
该分离步骤除了热效应之外，还可以包括例如机械力的力的应用；在这种情况下，相对于第一和第二温度所陈述的以相同的方式适用于力的应用，即第一温度将使得在仅注入第一物质之后，在应用给定的机械力时就能够分离，或者通过机械力的相同应用在第二温度下实现分离。
该分离或分裂步骤之后有利地是目标基底7与薄膜之间结合的热稳定化步骤。该步骤可以包括在1000℃之上温度、优选在约1100℃下的一段时间；该处理可以在恒温下进行，或者在变化温度(例如在两个值之间摆动)下进行。这帮助防止在结合界面处的缺陷，或者防止膜层从目标基底上脱落(disband)。
源基底1不仅可以由硅制成，而且更一般地可以由任何合适的已知材料(例如III-V半导体)，单晶或多晶或甚至非晶制成。关于目标基底7，可以由按需选择的很广范围的材料，单晶，或多晶(例如半导体)，或者甚至是非晶(例如玻璃或聚合物类型等等)制成。
实例
根据本发明的第一实施例，在表面上包括热SiO2层(例如200nm)的Si基底(约700μm)可以首先在30keV-4.5×1016H/cm2的注入条件下注入氢原子，然后在45keV-2×1016He/cm2的注入条件下注入氦。该源基底接下来可以通过直接结合而被连接到熔融石英的目标基底(约1000μm)上。这两种材料之间存在的热膨胀系数差(在周围温度下，对于硅是2.56×10-6/℃，对于熔融石英是0.5×10-6/℃)使得必需在低温下，典型地在约250～300℃下进行用于分离的热处理。在约275℃下的热处理接着引发局限于峰值氢水平处的腔的生长，氦原子参与施压以及那些腔的发展。氢分布水平处的最终分离致使Si层转移到熔融石英的基底上，分裂之后由异质结构得到的基底中任何一个都没有破损或劣化(一方面熔融石英基底具有Si薄膜，另一方面最初的Si基底已经使表面薄膜从其上剥落)。
根据本发明的另一个实施例，在表面上包括热SiO2层(例如400nm)的Si基底(约300μm)可以首先在95keV-6×1016H/cm2的注入条件下注入氢原子，然后在145keV-2×1016He/cm2的注入条件下注入氦。该源基底接下来可以通过直接结合而被连接到蓝宝石的目标基底(约500μm)上。在结合之前，可选地已经在蓝宝石基底表面上沉积氧化物层。这两种材料之间存在的热膨胀系数差(在周围温度下，对于硅是2.56×10-6/℃，对于蓝宝石是5×10-6/℃)使得在厚基底的情况下，必需在低温下，典型地小于250℃下进行用于分离的热处理。在约200℃下的热处理接着引发局限于峰值氢水平处的腔的生长，氦原子参与施压以及那些腔的发展。氢分布水平处的最终分离致使Si层转移到蓝宝石基底上，分裂之后由异质结构得到的基底中任何一个都没有破损或劣化(一方面蓝宝石基底具有Si薄膜，另一方面最初的Si基底已经使表面薄膜从其上剥落)。
可以注意到，在前面所述的两个实例中，第二物质的剂量最多等于第一步骤中剂量的一半。
根据另一个实施例，包括热SiO2层(例如200nm)的Si基底可以首先在100keV、1.1016at/cm2的注入条件下注入氦原子，然后在52keV-4.1016AT/cm2下注入氢。该源基底然后被连接到处理硅基底。在约275℃下进行少于15小时的热处理，以引发局限于在氢浓度水平峰值处的腔的生长，氦原子通过它们的迁移参与施压。在相同低温下实现最终分裂，并致使硅层转移到处理硅基底上。
在没有详细描述的变化形式下：
——源基底是第IV栏的另外的半导体，例如锗，
——源基底是半导体化合物，例如III-V类型，例如具体为AsGa或InP。
——源基底是绝缘体，例如铌酸盐或鉭酸盐类型，例如具体为LiNbO3或LiTaO3，
——目标基底由除蓝宝石之外的晶体材料制成，
——目标基底由除熔融石英之外的其它非晶材料制成，例如玻璃，或者由聚合物制成，
——目标基底是简单的加强层，例如数十纳米厚的氧化物层，其可以通过任何合适的沉积技术来沉积；它不再对应于在所给出情况中的块状目标基底。
——目标基底可以就是中间载体(当存在时)。

Claims (22)

1.一种从源基底上分离薄膜的方法，包括如下步骤：
在源基底中注入离子或气态物质，以在其中形成由于缺陷的存在而被弱化的隐埋区；
在弱化区中进行分裂，致使薄膜从源基底上分离
该方法的特征在于
——注入步骤一方面包括一个子步骤，根据该子步骤，适于形成缺陷的第一物质被注入，另一方面还包括一个子步骤，根据该子步骤，基本上在相同深度，注入适于占据缺陷的第二物质，第一步骤中的注入以充分的剂量进行，该剂量使得仅通过该步骤就允许薄膜在第一温度下分离，第二物质的注入以低于第一物质剂量的剂量进行，以及
——在小于第一温度的第二温度下进行分裂。
2.根据权利要求1的方法，其特征在于，第一物质的注入在第二物质的注入之前进行。
3.根据权利要求1的方法，其特征在于，第一物质的注入在第二物质的注入之后进行。
4.根据权利要求1至3中任何一个的方法，其特征在于，源基底由选自半导体和绝缘体、单晶、多晶或非晶的材料制成。
5.根据权利要求4的方法，其特征在于，源基底由选自IV族半导体的材料制成。
6.根据权利要求5的方法，其特征在于，源基底由硅制成。
7.根据权利要求4的方法，其特征在于，源基底由III-V类型的半导体材料制成。
8.根据权利要求4的方法，其特征在于，源基底由选自LiNbO3和LiTaO3的绝缘体制成。
9.根据权利要求1至4中任何一个的方法，其特征在于，第一物质是氢。
10.根据权利要求9的方法，其特征在于，第一物质是氢H+。
11.根据权利要求1至4中任何一个的方法，其特征在于，第一物质以约几个1016个原子/cm2的剂量被注入。
12.根据权利要求1、2或9之一的方法，其特征在于，第二物质是氦。
13.根据权利要求12的方法，其特征在于，氦以约1×1016到5×1016个原子/cm2的剂量被注入。
14.根据权利要求1至4中任何一个的方法，其特征在于，第一温度为约500℃，第二温度小于约300℃。
15.根据权利要求1至4中任何一个的方法，其特征在于，在弱化区中的分裂之前，源基底通过其注入面被结合到目标基底上。
16.根据权利要求15的方法，其特征在于，目标基底由非晶材料制成。
17.根据权利要求16的方法，其特征在于，目标基底由熔融石英制成。
18.根据权利要求15的方法，其特征在于，目标基底由单晶或多晶材料制成。
19.根据权利要求18的方法，其特征在于，目标基底由蓝宝石制成。
20.根据权利要求15至19中任何一个的方法，其特征在于，源基底和目标基底通过直接结合而紧密接触。
21.根据权利要求15至20中任何一个的方法，其特征在于，在分裂之后，对结合界面施加热稳定化步骤。
22.根据权利要求1至4中任何一个的方法，其特征在于，在弱化区中的分裂之前，在源基底的注入面上沉积加强层。
CN2003801023000A 2002-11-07 2003-10-30 在共注入后在中等温度下分离薄膜的方法 Expired - Lifetime CN1708843B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR02/13935 2002-11-07
FR0213935A FR2847076B1 (fr) 2002-11-07 2002-11-07 Procede de detachement d'une couche mince a temperature moderee apres co-implantation
PCT/EP2003/013148 WO2004042779A2 (en) 2002-11-07 2003-10-30 Method of detaching a thin film at moderate temperature after co-implantation

Publications (2)

Publication Number Publication Date
CN1708843A true CN1708843A (zh) 2005-12-14
CN1708843B CN1708843B (zh) 2010-08-18

Family

ID=32116442

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2003801023000A Expired - Lifetime CN1708843B (zh) 2002-11-07 2003-10-30 在共注入后在中等温度下分离薄膜的方法

Country Status (8)

Country Link
EP (1) EP1559139B1 (zh)
JP (2) JP4999272B2 (zh)
KR (1) KR101122859B1 (zh)
CN (1) CN1708843B (zh)
AU (1) AU2003298137A1 (zh)
FR (1) FR2847076B1 (zh)
TW (1) TWI294663B (zh)
WO (1) WO2004042779A2 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102484093A (zh) * 2009-08-26 2012-05-30 法国原子能源和替代能源委员会 使用三重植入通过裂开分离硅薄膜的方法
CN103534800A (zh) * 2011-05-02 2014-01-22 原子能和替代能源委员会 在材料中形成断面的方法
CN106222754A (zh) * 2016-07-29 2016-12-14 成都立威讯科技有限公司 一种工艺精湛的蓝宝石分离方法
CN107867673A (zh) * 2016-09-27 2018-04-03 英飞凌科技股份有限公司 单晶衬底和微机械结构的加工方法
CN108603305A (zh) * 2015-12-22 2018-09-28 索泰克公司 单晶层、特别是压电层的制造方法
US11600766B2 (en) 2015-12-22 2023-03-07 Soitec Method for manufacturing a monocrystalline piezoelectric layer

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773261B1 (fr) 1997-12-30 2000-01-28 Commissariat Energie Atomique Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions
EP2293326A3 (en) * 2004-06-10 2012-01-25 S.O.I.TEC Silicon on Insulator Technologies S.A. Method for manufacturing a SOI wafer
WO2006023289A2 (en) * 2004-08-18 2006-03-02 Corning Incorporated Strained semiconductor-on-insulator structures and methods for making strained semiconductor-on-insulator structures
EP1792338A1 (en) * 2004-09-21 2007-06-06 S.O.I.TEC. Silicon on Insulator Technologies S.A. Thin layer transfer method wherein a co-implantation step is performed according to conditions avoiding blisters formation and limiting roughness
WO2006032946A1 (en) * 2004-09-21 2006-03-30 S.O.I.Tec Silicon On Insulator Technologies Transfer method with a treatment of a surface to be bonded
WO2006037783A1 (fr) * 2004-10-04 2006-04-13 S.O.I.Tec Silicon On Insulator Technologies Procédé de transfert d'une couche mince comprenant une perturbation controlée d'une structure cristalline
FR2889887B1 (fr) 2005-08-16 2007-11-09 Commissariat Energie Atomique Procede de report d'une couche mince sur un support
FR2891281B1 (fr) 2005-09-28 2007-12-28 Commissariat Energie Atomique Procede de fabrication d'un element en couches minces.
FR2907966B1 (fr) * 2006-10-27 2009-01-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat.
FR2910179B1 (fr) 2006-12-19 2009-03-13 Commissariat Energie Atomique PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART
KR100873299B1 (ko) 2007-08-20 2008-12-11 주식회사 실트론 Ｓｓｏｉ 기판의 제조방법
FR2947098A1 (fr) 2009-06-18 2010-12-24 Commissariat Energie Atomique Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince
KR101219358B1 (ko) * 2011-07-26 2013-01-21 삼성코닝정밀소재 주식회사 기판 분리 방법 및 이를 이용한 접합기판 제조방법
JP6563360B2 (ja) * 2016-04-05 2019-08-21 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP7556891B2 (ja) 2019-06-06 2024-09-26 アプライド マテリアルズ インコーポレイテッド 高エネルギー低線量プラズマを用いた窒化ケイ素ベースの誘電体膜の後処理の方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2738671B1 (fr) * 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
US6150239A (en) * 1997-05-31 2000-11-21 Max Planck Society Method for the transfer of thin layers monocrystalline material onto a desirable substrate
US5877070A (en) 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
JP3412470B2 (ja) * 1997-09-04 2003-06-03 三菱住友シリコン株式会社 Ｓｏｉ基板の製造方法
JPH11307747A (ja) * 1998-04-17 1999-11-05 Nec Corp Ｓｏｉ基板およびその製造方法
FR2811807B1 (fr) * 2000-07-12 2003-07-04 Commissariat Energie Atomique Procede de decoupage d'un bloc de materiau et de formation d'un film mince
US6600173B2 (en) * 2000-08-30 2003-07-29 Cornell Research Foundation, Inc. Low temperature semiconductor layering and three-dimensional electronic circuits using the layering

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102484093A (zh) * 2009-08-26 2012-05-30 法国原子能源和替代能源委员会 使用三重植入通过裂开分离硅薄膜的方法
CN102484093B (zh) * 2009-08-26 2014-07-23 法国原子能源和替代能源委员会 使用三重植入通过裂开分离硅薄膜的方法
CN103534800A (zh) * 2011-05-02 2014-01-22 原子能和替代能源委员会 在材料中形成断面的方法
CN103534800B (zh) * 2011-05-02 2016-12-07 原子能和替代能源委员会 在材料中形成断面的方法
CN108603305A (zh) * 2015-12-22 2018-09-28 索泰克公司 单晶层、特别是压电层的制造方法
US11101428B2 (en) 2015-12-22 2021-08-24 Soitec Method for the production of a single-crystal film, in particular piezoeletric
US11600766B2 (en) 2015-12-22 2023-03-07 Soitec Method for manufacturing a monocrystalline piezoelectric layer
CN106222754A (zh) * 2016-07-29 2016-12-14 成都立威讯科技有限公司 一种工艺精湛的蓝宝石分离方法
CN107867673A (zh) * 2016-09-27 2018-04-03 英飞凌科技股份有限公司 单晶衬底和微机械结构的加工方法
US10611630B2 (en) 2016-09-27 2020-04-07 Infineon Technologies Ag Method for processing a monocrystalline substrate and micromechanical structure
CN107867673B (zh) * 2016-09-27 2024-04-16 英飞凌科技股份有限公司 单晶衬底和微机械结构的加工方法

Also Published As

Publication number Publication date
FR2847076B1 (fr) 2005-02-18
EP1559139A2 (en) 2005-08-03
KR20050060111A (ko) 2005-06-21
JP2006505928A (ja) 2006-02-16
JP2012084897A (ja) 2012-04-26
WO2004042779A2 (en) 2004-05-21
TWI294663B (en) 2008-03-11
AU2003298137A1 (en) 2004-06-07
FR2847076A1 (fr) 2004-05-14
EP1559139B1 (en) 2013-05-29
CN1708843B (zh) 2010-08-18
TW200423295A (en) 2004-11-01
WO2004042779A3 (en) 2004-09-23
AU2003298137A8 (en) 2004-06-07
KR101122859B1 (ko) 2012-03-21
JP4999272B2 (ja) 2012-08-15

Similar Documents

Publication Publication Date Title
CN1708843A (zh) 在共注入后在中等温度下分离薄膜的方法
JP6650463B2 (ja) 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法
JP5296281B2 (ja) 脆弱化された基板およびそのような基板の製造方法
KR101291956B1 (ko) 증착된 장벽층을 구비한 유리 절연체 상의 반도체
US7572714B2 (en) Film taking-off method
US7282449B2 (en) Thermal treatment of a semiconductor layer
CN1781188A (zh) 用于同时得到一对由有用层覆盖的衬底的方法
US7452785B2 (en) Method of fabrication of highly heat dissipative substrates
CN101044620A (zh) 应变绝缘体上半导体结构以及应变绝缘体上半导体结构的制造方法
JP2010219566A (ja) 所望の基板への単結晶材料からなる薄層の移動方法
CN1818155A (zh) 低缺陷密度的改变取向的Si及其产品
CN1790619A (zh) 应变半导体覆绝缘层型基底及其制造方法
CN1473361A (zh) 制造含有粘接于-目标基片上的-薄层的-叠置结构的方法
KR20040015282A (ko) 반도체 재료의 필름 또는 층, 및 그 필름 또는 층의제조방법
JP2010538459A (ja) 熱処理を用いる剥離プロセスにおける半導体ウエハの再使用
CN1316098A (zh) 制备薄膜的方法及所制薄膜结构
CN103828021B (zh) 制造复合晶片的方法
CN1828830A (zh) 在具有空位团的衬底中形成的薄层的转移的方法
US7605055B2 (en) Wafer with diamond layer
CN115023802A (zh) 包含在SiC制载体衬底上的单晶SiC制薄层的复合结构的制造方法
JP2006505928A5 (zh)
US20100193900A1 (en) Soi substrate and semiconductor device using an soi substrate
JP5113182B2 (ja) 欠陥クラスタを有する基板内に形成された薄層の転写のための改善された方法
WO2005067053A1 (ja) Soiウェーハの作製方法
TW201145360A (en) Semiconductor structure made using improved ion implantation process

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: SUTAIKE INC.

Free format text: FORMER NAME: S.O.I. TEKER ISOLATOR SILICON TECHNOLOGY

CP01 Change in the name or title of a patent holder

Address after: French horn

Patentee after: SOITEC

Patentee after: COMMISSARIAT A L'ENERGIE ATOMIQUE

Address before: French horn

Patentee before: S.O.I.TEC SILICON ON INSULATOR TECHNOLOGIES

Patentee before: COMMISSARIAT A L'ENERGIE ATOMIQUE

CX01 Expiry of patent term

Granted publication date: 20100818

CX01 Expiry of patent term