CN103828021B - 制造复合晶片的方法 - Google Patents

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Abstract

本发明提供一种制造复合晶片的方法,其中可以从一个施体晶片获得至少两个复合晶片,并且可以省略倒角步骤。所提供的制造复合晶片的方法至少包括以下步骤:将至少两个处理晶片的表面与施体晶片的表面键合以获得键合晶片,所述施体晶片的直径大于或等于所述至少两个处理晶片的直径之和,并且所述施体晶片具有通过从所述施体晶片的表面注入氢离子而在施体晶片内部形成的氢离子注入层;在200℃至400℃加热所述键合晶片;以及沿着加热后的键合晶片的氢离子注入层从所述施体晶片分离出膜,以获得具有转移到所述至少两个处理晶片上的所述膜的复合晶片。

Description

制造复合晶片的方法
技术领域
本发明涉及制造复合晶片的方法。
背景技术
近年来,对以绝缘体上硅(SOI)晶片为代表的复合晶片的需求日益增长。在SOI晶片当中,“石英上硅(SOQ)”和“蓝宝石上硅(SOS)”晶片由于包括作为处理晶片(handlewafer)的绝缘透明晶片而受到关注。
SOQ晶片预期应用于使用高透明度石英的光电子器件或者使用低介电损耗石英的高频器件。SOS晶片预期应用于会发热的高频器件,因为处理晶片包括蓝宝石,因此不仅具有高透明度和低介电损耗,而且还具有玻璃或石英达不到的高热导率。
这种复合晶片通常是通过将两个晶片(施体晶片(donorwafer)和处理晶片)键合而生产出的。SOS晶片还可以通过在蓝宝石的r平面上直接外延生长硅而获得。然而,由于蓝宝石和硅之间晶格常数不同,所以其晶体质量通常不如块状硅。
目前,硅晶片和蓝宝石晶片的直径分别主要为6至12英寸和2至4英寸。例如,在生产2英寸SOS晶片的情况下,需要准备2英寸硅晶片。然而,当前获得2英寸硅晶片非常困难。在硅器件领域中,晶片的大直径化的趋势和结构精细化的趋势还在继续。因此,当试图获得高质量的晶片时,不可避免地选择大直径的硅晶片。
专利文献1描述了使用处理晶片和比处理晶片大的施体晶片,以使转移层的面积增加。然而,在专利文献1中,一个施体晶片键合到一个处理晶片,因此在两个晶片上都必须进行一次倒角和二次倒角。
现有技术文献
专利文献
专利文献1:日本专利第4531694号
发明内容
发明要解决的问题
在专利文献1中的两级倒角技术中,两个晶片的倒角质量影响键合质量。这是因为倒角部分边缘的粗糙度阻止该边缘适当键合。因此,倒角步骤需要大量的成本和时间。
另外,专利文献1描述了使用直径比处理晶片的直径略大的施体晶片的特征。然而,用于晶片加工和半导体工艺的设备通常只适合于符合SEMI、JEIDA等定义的标准的具有2英寸(50至50.8mm)直径、3英寸(76至76.2mm)直径、4英寸(100mm)直径、5英寸(125mm)直径、6英寸(150mm)直径、8英寸(200mm)直径、12英寸(300mm)直径等的晶片。因此,使用非常规尺寸晶片是非常困难的,还导致需要大成本改造现有设备等的实际问题。
本发明是鉴于上述情况而作出的,并且提供一种制造复合晶片的方法,其中可以从一个施体晶片获得多个复合晶片,并且可以省略倒角步骤。
用于解决问题的方案
为了解决上述问题,在本发明的一个方面,提供一种制造复合晶片的方法,该方法至少包括以下步骤:将至少两个处理晶片的表面与施体晶片的表面键合以获得键合晶片,所述施体晶片的直径大于或等于所述至少两个处理晶片的直径之和,并且所述施体晶片具有通过从所述施体晶片的表面注入氢离子而在施体镜片内部形成的氢离子注入层;在200℃至400℃加热所述键合晶片;以及沿着加热后的键合晶片的氢离子注入层从所述施体晶片分离出膜,以获得具有转移到所述至少两个处理晶片上的所述膜的复合晶片。
本发明的有益效果
根据本发明的制造复合晶片的方法可以从一个施体晶片得到多个复合晶片,并且省略了倒角步骤。
附图说明
图1是示出制造复合晶片的方法中的步骤的实施方式的图。
图2示出复合晶片的截面图,其指示图2(A)中的一个处理晶片或者图2(B)中的两个处理晶片键合到一个施体晶片并且被加热时施体晶片的翘曲。
图3是示出三个处理晶片用于一个施体晶片的实施方式的图。
图4是示出四个处理晶片用于一个施体晶片的实施方式的图。
具体实施方式
本发明中使用的至少两个处理晶片优选地由从包括硅晶片、玻璃晶片、石英晶片、蓝宝石晶片、碳化硅晶片和氮化镓晶片的组中选择材料制成。所述至少两个处理晶片中的每一个在下述键合步骤之前优选地进行清洗,如RCA清洗。尽管所述至少两个处理晶片中的每一个可以选择为由不同材料制成的晶片,但是考虑到下述键合步骤和加热步骤,优选地选择由相同材料制成的晶片。
至少两个处理晶片的直径均优选是2至6英寸,更优选是2、3、4或6英寸。这样的直径使得能够同时生产至少两个以上的复合晶片。通过组合不同直径的处理晶片,也可以一次生产许多个复合晶片。
本发明中使用的施体晶片优选由从包括硅晶片、玻璃晶片、石英晶片、蓝宝石晶片、碳化硅晶片和氮化镓晶片的组中选择材料制成。
施体晶片的直径大于或等于至少两个处理晶片的直径之和。也就是说,施体晶片的直径不小于处理晶片的直径的两倍。施体晶片的直径优选地不超过处理晶片的直径的六倍。
施体晶片的直径优选是6至12英寸,更优选是6、8或12英寸。这样的直径使得能够同时生产至少两个以上的复合晶片。
如上所述,由于在本发明中使用的施体晶片的尺寸不小于处理晶片的尺寸的两倍,所以可以省略将施体晶片倒角的步骤。这是因为可能引起有缺陷的键合的施体晶片的倒角部分远离键合区域,并因此不影响键合质量。
将参照图1和图2解释根据本发明的制造复合晶片的方法。然而,应当理解,本发明不局限于此。
图1是示出根据本发明的制造复合晶片的方法中各步骤的实施方式的图。图1示出由一个施体晶片和两个处理晶片制造两个复合晶片的方法的实施方式。
首先,如图1(A)中所示,从直径不小于处理晶片11和12的直径之和的两倍的施体晶片13的表面13s注入氢离子,以在施体晶片13的内部形成氢离子注入层14。接下来,如图1(B)中所示,施体晶片13的离子注入表面13s键合到两个处理晶片11和12各自的表面11s和12s,以获得键合晶片15。
如图1(A)中所示,当通过从施体晶片13的表面13s注入氢离子形成氢离子注入层14时,施体晶片13的温度被设定为例如250至400℃,并且以能使氢离子从表面注入到要求深度的注入能量注入预定剂量的氢离子。在此情况下的条件可以例如为注入能量是50至100keV,并且注入剂量是2×1016至1×1017/cm2
注入的氢离子优选是2×1016至1×1017个原子/cm2剂量的氢离子(H+)或者1×1016至5×1016个原子/cm2剂量的氢分子离子(H2 +)。特别优选的是8.0×1016个原子/cm2剂量的氢离子(H+)或者4.0×1016个原子/cm2剂量的氢分子离子(H2 +),因为以该剂量生产的注入层在随后的用于转移的分离步骤中表现出适当的脆性。
从注入氢离子的施体晶片13的表面13s到氢离子注入层14的深度取决于要提供在处理晶片11和12上的膜13B的期望厚度,并且优选是300至500nm,更优选是大约400nm。从便于通过机械冲击分离的角度来看,氢离子注入层13的厚度优选是200至400nm,更优选是大约300nm。
施体晶片13不局限于上述实施方式,并且可以包括在表面13s上形成有氧化膜的硅晶片。使用这种在表面13s上形成有氧化膜的硅晶片并且通过该氧化膜注入离子可以带来抑制注入离子的沟道作用的有益效果,从而减小离子注入深度的差别。因此,可以形成具有高厚度均匀性的膜。在此,可以通过常用的热氧化方法形成该氧化膜。该氧化膜一般是通过在氧气氛或者水蒸气气氛中在正常压力下在800至1100℃加热而获得的。通过该氧化膜注入氢离子可以带来抑制注入离子的沟道作用的有益效果。
该氧化膜的厚度优选为50至500nm。如果该氧化膜太薄,则可能难以控制该氧化膜的厚度。如果该氧化膜太厚,则形成该氧化膜的时间可能太长。
在键合步骤之前,优选地对施体晶片13的表面13s和/或处理晶片11和12各自的表面11s和12s进行表面活化处理。进行表面活化处理可以使键合强度足以经受随后的机械分离等。
例如,该表面活化处理可以包括使用等离子体装置,该等离子体装置包括隔着一空间彼此相对的上电极和下电极。典型地,在使用等离子体装置的表面活化处理中,施体晶片或者每个处理晶片被置于下电极的上表面,引入工艺气体,并且对上电极和下电极中的至少一个施加高频功率,以在电极之间形成高频电场。由该高频电场产生工艺气体的等离子体,以对施体晶片的表面或者处理晶片各自的表面进行等离子体处理。
典型地,在表面的等离子体处理中,施体晶片或处理晶片被置于真空腔中,并且引入工艺气体,暴露于优选大约100W的高频等离子体大约5至30秒钟。例如,在对其表面上形成有氧化膜的硅晶片的处理中,工艺气体优选是氧气的等离子体。在对其表面上没有形成氧化膜的硅晶片的处理中,工艺气体优选是氢气、氩气、氢和氩的混合气或者氢和氦的混合气。也可使用作为惰性气体的氮气。在对其他施体晶片或处理晶片的处理中可以使用任何气体。
作为上述用于表面活化的等离子体处理的结果,经过活化处理的晶片表面例如由于OH基增加而活化。在活化状态下将施体晶片的表面紧密附着到处理晶片的表面可以使这些晶片通过氢键等更牢固地键合到一起。通过其他表面活化处理,如UV处理或臭氧处理,可以类似地获得等离子体处理的有益效果。
接下来,如图1(C)中所示,在200至400℃的温度对键合晶片15进行加热H。加热时间根据加热温度和材料来确定,优选地在1至24小时的范围内选择。过高的加热温度或者过长的加热时间可引起裂缝、剥离等。通过以这种方式加热键合晶片15,可以增加施体晶片13与处理晶片11和12的键合强度。作为键合强度增加的结果,可以减少随后的分离步骤中的缺陷。优选地,在氩、氮、氦或它们中的两种以上的气体的混合气存在时进行加热步骤。
当至少两个处理晶片键合到一个施体晶片时,在加热期间由于热膨胀系数不同而产生应力。图2示出复合晶片的截面图,其指示当图2(A)中的一个处理晶片21或者图2(B)中的两个处理晶片21键合到一个施体晶片22并且被加热时施体晶片22的翘曲。注意,在截面图中未示出处理晶片。当如图2(A)中所示一个处理晶片键合到一个施体晶片时,应力分布以处理晶片为中心,因此施体晶片的应力均匀。另一方面,如图2(B)中所示,当两个处理晶片键合到一个施体晶片时,应力分布不以处理晶片为中心,因此施体晶片应力较高。这可引起键合的处理晶片剥离的问题。然而,上述表面活化处理防止了这种问题,因为键合强度增加了。
接下来,如图1(D)中所示,处理晶片11和12上的膜13B沿着氢离子注入层14分离,以获得复合晶片16和17,其中膜13B已经转移到处理晶片11和12上。因此,通过用于转移膜13B的分离可以获得复合晶片16和17。同时,未键合的膜部分13b留在施体晶片上。下述向键合晶片的透明侧照射可见光可以通过控制用可见光照射的范围来促使未键合的膜部分13b更容易地留在施体晶片上。
当施体晶片和/或处理晶片透明时,分离步骤优选包括用可见光向键合晶片的透明侧照射。此外,当处理晶片是玻璃晶片、石英晶片或蓝宝石晶片时,分离步骤优选包括用可见光向键合晶片的处理晶片侧照射。该方法使得能够通过机械方法实现分离,因为在施体晶片内部形成的离子注入界面附近的硅被非晶化,所以可见光容易被吸收,从而使选择性的接收能量变得容易。从比机械分离容易操作的观点来看,照射分离是优选的。
该可见光的光源优选是快速热退火系统(RTA)、绿色激光或者闪光灯的光源。
在不同的分离方法中,对氢离子注入层14施加冲击的机械分离不可能造成热导致的缺陷,如键合表面的热变形、裂缝和剥离。优选地,通过从一端到另一端解理来进行机械分离。该分离可以包括沿着氢离子注入层14(注入界面)插入解理部件,优选为楔形部件,如楔子,并且通过该楔子引起的变形进行解理。当使用该方法时,必须防止在该楔子接触的部分中产生划痕或颗粒,以及防止衬底由于向晶片中驱动楔子引起的晶片过度变形而裂缝。
在其他分离方法中,当从玻璃、石英和蓝宝石晶片中选择处理晶片时,分离步骤优选地包括对附着有解理部件的氢离子注入层14施加机械冲击,同时向键合晶片的处理晶片侧照射可见光。该方法通过利用光照射的光分离和机械分离可以实现协同的有利效果。
对氢离子注入层14施加冲击包括但不限于从键合晶片侧连续或间歇地喷射流体,如气体或液体。也可以使用其他方法,只要通过冲击引起机械分离即可。
作为上述步骤的结果,可以生产出复合晶片16和17。
如上所述,在根据本发明的制造复合晶片的方法中,可以从一个施体晶片获得至少两个复合晶片,并且省略了将施体晶片倒角的步骤。此外,因为可以从一个施体晶片获得至少两个复合晶片,所以可以实现主要成本降低。在本说明书中描述了从一个施体晶片和两个处理晶片产生出两个复合晶片,作为根据本发明的制造复合晶片的方法的实施方式。根据本发明的制造复合晶片的方法适用于三个处理晶片(图3)、四个处理晶片(图4)或者五个以上的处理晶片针对一个施体晶片。根据本发明的制造复合晶片的方法适用于不同直径的至少两个处理晶片的组合。
实例
下面基于实例和比较例详细描述本发明。应当理解,本发明不局限于此。
<使用不同热膨胀系数的晶片时有或无表面活性处理的比较测试>
在测试实例1中,两个2英寸的蓝宝石晶片键合到其上生长有50nm厚的氧化膜的一个6英寸的硅晶片,并且所获得的键合晶片在250℃加热24小时。
在测试实例2中,已对其表面进行了等离子体活化处理的两个2英寸蓝宝石晶片键合到其上生长有50nm厚的氧化膜的一个6英寸硅晶片,并且所获得的键合晶片在250℃加热24小时。
在测试实例1中,蓝宝石晶片从硅晶片剥离,并且硅晶片受损。另一方面,在测试实例2中,蓝宝石晶片牢固地键合到硅晶片。这些结果证明在将蓝宝石晶片键合到硅晶片之前通过表面活化处理可以增加键合强度。
<实例1>
将三个2英寸蓝宝石晶片键合到一个未倒角的6英寸硅晶片,该硅晶片上生长有50nm厚的氧化膜,并且以50KeV的加速电压的能量注入有7.0×1016个原子/cm2剂量的氢离子。在将所获得的键合晶片在250℃加热24小时之后,沿着离子注入界面插入楔子用于机械分离。
经过确认,在所获得的复合晶片中,硅膜转移到蓝宝石晶片上。该结果证明不倒角硅晶片不会影响硅膜的转移。
<实例2>
将两个2英寸蓝宝石晶片键合到一个未倒角的4英寸硅晶片,该硅晶片上生长有50nm厚的氧化膜,并且以50KeV的加速电压的能量注入有7.0×1016个原子/cm2剂量的氢离子。在将所获得的键合晶片在250℃加热24小时之后,向键合晶片的蓝宝石晶片侧照射强可见光,以沿着键合晶片的离子注入界面分离硅膜。可见光的光源是RTA、绿色激光和闪光灯的光源。
经过确认,在所有这些光源中,硅膜都成功转移到蓝宝石晶片上。这些结果证明不倒角硅晶片不会影响硅膜的转移。
<实例3>
将三个2英寸蓝宝石晶片键合到一个未倒角的4英寸碳化硅晶片,该碳化硅晶片上通过CVD生长有50nm厚的氧化膜,并且以70KeV的加速电压的能量注入有9.8×1016个原子/cm2剂量的氢离子。在将所获得的键合晶片在250℃加热24小时之后,沿着离子注入界面插入楔子用于机械分离。
经过确认,在所获得的复合晶片中,硅膜转移到蓝宝石晶片上。该结果证明不倒角硅晶片不会影响硅膜的转移。
附图标记说明
11、12处理晶片
11s、12s表面
13施体晶片
13s表面
13B膜
13b未键合的膜部分
14氢离子注入层
15键合晶片
16、17复合晶片
21处理晶片
22施体晶片

Claims (10)

1.一种制造复合晶片的方法,至少包括以下步骤:
将至少两个处理晶片的表面与施体晶片的表面键合以获得键合晶片,所述施体晶片的直径大于或等于所述至少两个处理晶片的直径之和,并且所述施体晶片具有通过从所述施体晶片的表面注入氢离子而在施体晶片内部形成的氢离子注入层;
在200℃至400℃对所述键合晶片加热;以及
沿着加热后的键合晶片的氢离子注入层从所述施体晶片分离出膜,以获得具有转移到所述至少两个处理晶片上的所述膜的复合晶片。
2.根据权利要求1所述的制造复合晶片的方法,其中所述施体晶片的直径是6英寸至12英寸,并且所述至少两个处理晶片的直径均是2英寸至6英寸。
3.根据权利要求1或2所述的制造复合晶片的方法,其中所述施体晶片的表面和/或所述至少两个处理晶片的表面已经进行过表面活化处理。
4.根据权利要求1或2所述的制造复合晶片的方法,其中所述施体晶片和所述至少两个处理晶片中的每一个选自包括硅晶片、其上形成有氧化膜的硅晶片、玻璃晶片、石英晶片、蓝宝石晶片、碳化硅晶片和氮化镓晶片的组。
5.根据权利要求4所述的制造复合晶片的方法,其中所述施体晶片是硅晶片或者其上形成有氧化膜的硅晶片,并且所述至少两个处理晶片中的每一个是玻璃晶片、石英晶片或蓝宝石晶片。
6.根据权利要求1或2所述的制造复合晶片的方法,其中所述施体晶片和/或所述至少两个处理晶片是透明的,并且所述分离步骤包括向所述键合晶片的透明侧照射可见光。
7.根据权利要求6所述的制造复合晶片的方法,其中所述可见光的光源是RTA、激光或者闪光灯的光源。
8.根据权利要求1或2所述的制造复合晶片的方法,其中所述至少两个处理晶片中的每一个是玻璃晶片、石英晶片或者蓝宝石晶片,并且所述分离步骤包括向所述键合晶片的至少两个处理晶片侧照射可见光。
9.根据权利要求1或2所述的制造复合晶片的方法,其中所述至少两个处理晶片中的每一个是玻璃晶片、石英晶片或者蓝宝石晶片,并且所述分离步骤包括对所述键合晶片的所述氢离子注入层施加机械冲击。
10.根据权利要求1或2所述的制造复合晶片的方法,其中所述至少两个处理晶片中的每一个是玻璃晶片、石英晶片或者蓝宝石晶片,并且所述分离步骤包括对附着有解理部件的所述氢离子注入层施加机械冲击,同时向所述键合晶片的至少两个处理晶片侧照射可见光。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103696022B (zh) * 2013-12-27 2016-04-13 贵州蓝科睿思技术研发中心 一种离子注入分离蓝宝石的方法
WO2016007088A1 (en) * 2014-07-08 2016-01-14 Massachusetts Institute Of Technology Method of manufacturing a substrate
US9859458B2 (en) 2015-06-19 2018-01-02 QMAT, Inc. Bond and release layer transfer process
FR3041364B1 (fr) * 2015-09-18 2017-10-06 Soitec Silicon On Insulator Procede de transfert de paves monocristallins
CN106992140A (zh) * 2016-01-20 2017-07-28 沈阳硅基科技有限公司 一种采用激光裂片技术制备soi硅片的方法
KR20200005310A (ko) * 2018-07-06 2020-01-15 고려대학교 산학협력단 하이브리드 불순물 활성화 방법
US11450734B2 (en) * 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
CN111910155B (zh) * 2020-06-30 2022-05-31 北京航空航天大学合肥创新研究院 一种薄膜材料的改性方法及改性薄膜材料

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101533769A (zh) * 2007-12-28 2009-09-16 株式会社半导体能源研究所 Soi衬底的制造方法
EP2157602A1 (en) * 2008-08-20 2010-02-24 Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. A method of manufacturing a plurality of fabrication wafers
EP2357660A1 (en) * 2008-12-11 2011-08-17 Shin-Etsu Chemical Co., Ltd. Method for manufacturing composite substrate on which wide bandgap semiconductor is laminated

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349207A (en) * 1993-02-22 1994-09-20 Texas Instruments Incorporated Silicon carbide wafer bonded to a silicon wafer
JP3697106B2 (ja) 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
US6054370A (en) * 1998-06-30 2000-04-25 Intel Corporation Method of delaminating a pre-fabricated transistor layer from a substrate for placement on another wafer
JP4379943B2 (ja) * 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
JP3822043B2 (ja) * 2000-09-25 2006-09-13 太陽誘電株式会社 チップ部品組立体の製造方法
JP4531694B2 (ja) 2002-07-17 2010-08-25 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズ 支持体に転移する材料から成る有用な層の面積を拡大する方法
FR2858875B1 (fr) * 2003-08-12 2006-02-10 Soitec Silicon On Insulator Procede de realisation de couches minces de materiau semi-conducteur a partir d'une plaquette donneuse
US7674687B2 (en) * 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
US8993410B2 (en) * 2006-09-08 2015-03-31 Silicon Genesis Corporation Substrate cleaving under controlled stress conditions
JP5498670B2 (ja) * 2007-07-13 2014-05-21 株式会社半導体エネルギー研究所 半導体基板の作製方法
JP5460984B2 (ja) * 2007-08-17 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5506172B2 (ja) * 2007-10-10 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の作製方法
US20090166654A1 (en) * 2007-12-31 2009-07-02 Zhiyin Gan Light-emitting diode with increased light efficiency
KR20090106822A (ko) * 2008-04-07 2009-10-12 삼성전자주식회사 웨이퍼 본딩 방법 및 그 방법에 의해 본딩된 웨이퍼 구조체
JP5700621B2 (ja) * 2009-04-24 2015-04-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9023729B2 (en) * 2011-12-23 2015-05-05 Athenaeum, Llc Epitaxy level packaging

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101533769A (zh) * 2007-12-28 2009-09-16 株式会社半导体能源研究所 Soi衬底的制造方法
EP2157602A1 (en) * 2008-08-20 2010-02-24 Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. A method of manufacturing a plurality of fabrication wafers
EP2357660A1 (en) * 2008-12-11 2011-08-17 Shin-Etsu Chemical Co., Ltd. Method for manufacturing composite substrate on which wide bandgap semiconductor is laminated

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