JP5506172B2 - 半導体基板の作製方法 - Google Patents

Description

本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体装置、及びその作製方法に関する。なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般をいうものとする。

近年、ＬＳＩ技術が飛躍的な進歩を遂げる中で、高速化、低消費電力化を実現できるＳＯＩ構造が注目されている。この技術は、従来、バルク単結晶シリコンで形成されていた電界効果トランジスタ（ＦＥＴ；Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の活性領域（チャネル形成領域）を、単結晶シリコン薄膜とする技術である。ＳＯＩ構造を用いてＭＯＳ型電界効果トランジスタを作製すると、従来のバルク単結晶シリコン基板を用いる場合よりも寄生容量を小さくでき、高速化に有利になることが知られている。

ＳＯＩ構造を有する基板（以下、ＳＯＩ基板ともいう）としては、ＳＩＭＯＸ基板、貼り合わせ基板等が挙げられる。例えばＳＩＭＯＸ基板は、単結晶シリコン基板に酸素イオンを注入し、１３００℃以上で熱処理して埋め込み酸化膜（ＢＯＸ；Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層を形成することにより、表面に単結晶シリコン薄膜を形成してＳＯＩ構造を得ている。ＳＩＭＯＸ基板では、酸素イオン注入の精密な制御により単結晶シリコン薄膜を均一な膜厚で制御性良く形成できるが、酸素イオンの注入に長時間を要するため時間及びコストに問題がある。また、酸素イオン注入の際に単結晶シリコン薄膜にダメージが入りやすいという問題もある。

貼り合わせ基板は、酸化膜を介して２枚の単結晶シリコン基板（ベース基板及びボンド基板）を貼り合わせ、一方の単結晶シリコン基板（ボンド基板）を裏面（貼り合わせた面ではない面）から研削・研磨し、薄膜化することにより、単結晶シリコン薄膜を形成してＳＯＩ構造を得ている。研削・研磨では均一で薄い単結晶シリコン薄膜を形成することが難しいため、スマートカット（登録商標）と呼ばれる水素イオン注入を利用する薄膜化技術も提案されている（例えば、特許文献１参照）。
特開平５−２１１１２８号公報

しかしながら、従来のＳＯＩ基板ではベース基板として単結晶シリコンウエハを用いており、大面積化を図ることは難しかった。当該問題点に鑑み、本発明は、半導体基板（ＳＯＩ基板）の大面積化を課題とする。また、効率のよい半導体基板の作製方法を提案することを課題とする。また、上記の半導体基板の特性を向上することを課題とする。また、上記の半導体基板を用いた半導体装置及び電子機器を提供することを課題とする。

本発明では、半導体基板（ＳＯＩ基板）の大面積化及び作製効率の向上を図るために、複数の単結晶半導体基板を同時に処理して、半導体基板を作製する。具体的には、複数の単結晶半導体基板の処理を同時に可能とするトレイを用いて、一連の工程を行う。ここで、トレイには単結晶半導体基板を保持するための凹部が設けられている。また、ベース基板に形成した単結晶半導体層に対してエッチング処理又はエッチバック処理を施すことにより、単結晶半導体層に存在する損傷領域を除去すると共に、隣接する単結晶半導体層の間隙におけるベース基板の表面の一部を除去して、ベース基板に凹部を形成する。

本発明の半導体基板の一は、絶縁表面を有する基板（ベース基板）と、絶縁表面を有する基板上の接合層と、接合層上の絶縁層と、絶縁層上の単結晶半導体層と、を有し、接合層、絶縁層及び、単結晶半導体層を含む積層体は、絶縁表面を有する基板上に複数設けられており、複数の単結晶半導体層の一と、隣接する他の一との間隙において、絶縁表面を有する基板は凹部を有することを特徴としている。

上記において、接合層は、プラズマ励起ＣＶＤ法により形成した酸化珪素膜であることが好ましい。また、絶縁層は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜のいずれかを有する多層構造の絶縁層とすることができる。また、絶縁層を、窒化珪素膜又は窒化酸化珪素膜と、酸化窒化珪素膜の二層構造とし、酸化窒化珪素膜が、単結晶半導体層に接して設けられている構成としても良い。

また、上記において、複数の単結晶半導体層の一と、隣接する他の一との間隔を、０．５ｍｍ以下とすることにより、連続な（継ぎ目がない）単結晶半導体層とみなすことができる。

上記の半導体基板を用いることにより、様々な半導体装置及び電子機器を提供することができる。

本発明の半導体基板の作製方法の一は、複数の単結晶半導体基板を第１のトレイに配置し、複数の単結晶半導体基板の一表面上に絶縁層を形成し、複数の単結晶半導体基板の一表面側からイオンを照射して、複数の単結晶半導体基板中に損傷領域を形成し、絶縁層上に接合層を形成し、第２のトレイに配置された複数の単結晶半導体基板の接合層と、絶縁表面を有する基板とを接触させることにより、単結晶半導体基板と絶縁表面を有する基板を貼り合わせ、加熱処理を施すことにより、損傷領域において複数の単結晶半導体基板を分離させて、絶縁表面を有する基板上に複数の単結晶半導体層を形成し、複数の単結晶半導体層に対して、エッチング処理又はエッチバック処理を施すことにより、複数の単結晶半導体層の表面に存在する損傷領域を除去すると共に、複数の単結晶半導体層の一と、隣接する他の一との間隙における絶縁表面を有する基板の表面の一部を除去して、絶縁表面を有する基板に凹部を形成することを特徴としている。

上記において、プラズマ励起ＣＶＤ法を用いて形成した酸化珪素膜を接合層として用いるとよい。また、絶縁層として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜のいずれかを有する多層構造の絶縁層を形成することができる。また、絶縁層を、窒化珪素膜又は窒化酸化珪素膜と、酸化窒化珪素膜の二層構造とし、酸化窒化珪素膜を、単結晶半導体層に接するように形成することができる。

また、上記において、複数の単結晶半導体層の一と、隣接する他の一との間隔を、０．５ｍｍ以下とすることもできる。

また、上記において、第１のトレイ及び第２のトレイとして、石英ガラス又はステンレスを用いて形成されたものを用いることができる。また、第１のトレイと第２のトレイは、同一のトレイであっても良いし、異なるトレイであっても良い。ここで、トレイを洗浄する工程を有する場合には、洗浄工程を経る前のトレイと、洗浄工程を経た後のトレイとは、異なるトレイとみなすことができる。

本発明により、半導体基板（ＳＯＩ基板）の大面積化を図ることができる。すなわち、半導体装置の大面積化が可能となる。また、半導体基板の生産性が向上する。すなわち、半導体装置の生産性も向上することになる。さらに、ベース基板に凹部を設けることにより、ベース基板の表面付近に存在する不純物元素を除去することができる。つまり、半導体基板の特性を向上することができる。また、ベース基板に凹部を設けることにより、接合が形成される領域に掛かる曲げ応力を緩和し、単結晶半導体層がベース基板から剥離することを防止できる。すなわち、半導体装置の信頼性を向上することができる。なお、前述の凹部の形成は、単結晶半導体層の損傷領域を除去するためのエッチング処理、又はエッチバック処理により同時に行うことができるため、コストの増加を抑制することができるという利点も有している。

以下に、本発明を説明する。本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は実施の形態や実施例の記載内容に限定して解釈されるものではない。また、異なる図面間で同じ符号が付されている要素は同じ要素を表しており、材料、形状、作製方法などについて繰り返しになる説明は省略している。

（実施の形態１）
本実施の形態では、複数の単結晶半導体層を基板上に有する半導体基板およびその作製方法について説明する。

図１に、半導体基板１００の模式図を示す。半導体基板１００は、１枚のベース基板１０１に複数の単結晶半導体層１１６が貼り付けられた構成を有している。各単結晶半導体層１１６は絶縁層１０２を介してベース基板１０１に設けられており、半導体基板１００は、いわゆるＳＯＩ基板と呼ばれるものである（ただし、単結晶半導体層１１６はシリコンに限定されない）。なお、本発明の半導体基板１００の特徴は、ベース基板１０１の単結晶半導体層１１６が設けられていない領域に、凹部１１８（溝部と呼んでもよい）が形成されている点である。

なお、図１では、本発明の特徴である凹部１１８の存在を分かりやすく示すために、断面図と斜視図を組み合わせて模式的に示している。したがって、実際の半導体基板１００とは多少様子が異なる部分が存在している。例えば、図１においては単結晶半導体層１１６を横方向に一列分のみ示しているが、実際の半導体基板１００においては、奥行き方向にも単結晶半導体層１１６が存在している。また、ベース基板１０１が単結晶半導体層１１６の縁（手前側の縁）に沿って切り取られたような形状となっているが、実際には、ベース基板１０１は切り取られている必要はない。

ベース基板１０１と単結晶半導体層１１６との間に形成される絶縁層１０２は、単層構造でも積層構造でもよい。本実施の形態では絶縁層１０２は３層構造であり、ベース基板１０１側から、接合層１０４、絶縁膜１１２ｂ（窒化酸化シリコン層）、絶縁膜１１２ａ（酸化窒化シリコン層）が積層されている。

単結晶半導体層１１６は、単結晶半導体基板を薄膜化することで形成される層である。該単結晶半導体基板としては、市販の半導体基板を用いることができ、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第４族元素（１４族元素）でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。このように、半導体基板１００における単結晶半導体層１１６の材料はシリコンに限定されない。この意味において、半導体基板１００は、一般的なＳＯＩ基板とは異なっているといえる。

ベース基板１０１としては、絶縁表面を有する基板を用いると良い。絶縁表面を有する基板としては、電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板等が挙げられる。コストの点からは、ベース基板１０１としてガラス基板を用いるのがよい。ガラス基板は、熱膨張係数が２５×１０^−７／℃以上５０×１０^−７／℃以下（好ましくは、３０×１０^−７／℃以上４０×１０^−７／℃以下）であり、歪み点が５８０℃以上７５０℃以下（好ましくは、６００℃以上）である基板を用いる。また、半導体装置の汚染を低減するため、ガラス基板は無アルカリガラス基板とすることが好ましい。無アルカリガラス基板は、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料により形成されている。また、ベース基板１０１には、絶縁表面を有する基板の他、金属やステンレスなどの導電体でなる導電性基板、シリコンやガリウムヒ素など半導体でなる半導体基板などを用いることもできる。

ガラス基板としては、液晶パネルの製造用に開発されたマザーガラスを用いることが好ましい。マザーガラスとしては、例えば、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ または、７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）などのサイズの基板が知られている。マザーガラスのような大面積基板をベース基板１０１として用いることで、ＳＯＩ基板の大面積化が実現できる。ＳＯＩ基板の大面積化が実現すれば、大型の半導体装置を提供することができる。また、一度に多数の集積回路（ＩＣ、ＬＳＩなどともいう）を製造することができ、１枚の基板からの取り数が増加するため、生産性を飛躍的に向上させることができる。

なお、上でも述べたように、本発明の半導体基板１００には、ベース基板１０１表面の一部が除去された構造の凹部１１８が形成されている。凹部１１８を形成することにより、ベース基板表面に存在する不純物元素を除去することができるため、半導体層の汚染を防止することができる。また、凹部１１８を有することにより、曲げ応力の影響による半導体層の剥離を防止することができる。なお、凹部１１８は半導体層の損傷領域の除去や平坦性の向上のために行うエッチング処理、エッチバック処理等により形成することができる。つまり、工程を増加させることなく（コストの増加を伴わずに）、顕著な効果を得ることができる。詳細については、半導体基板１００の作製工程の説明の際に述べる。

以下、図２乃至図１０を参照して、図１に示す半導体基板１００の作製方法を説明する。

はじめに、単結晶半導体基板１１０を準備する。単結晶半導体基板１１０は、所望の大きさ、形状に加工されている。図２は、単結晶半導体基板１１０の構成の一例を示す外観図である。矩形のベース基板１０１に貼り合わせること、および縮小投影型露光装置などの露光装置の露光領域が矩形であること等を考慮すると、図２に示すように単結晶半導体基板１１０の形状は矩形であることが好ましい。例えば、矩形の単結晶半導体基板１１０の長辺が、縮小投影型露光装置の１ショットの露光領域の一辺のｎ倍（ｎは自然数）の長さとなるように加工すると、生産性の面から好ましいといえる。いうまでもないが、矩形には正方形が含まれている。

矩形の単結晶半導体基板１１０は、市販の円形のバルク単結晶半導体基板を切断することで形成することができる。基板の切断には、ダイサーやワイヤソー等による切断、レーザー切断、プラズマ切断、電子ビーム切断、その他任意の切断手段を用いることができる。また、基板として薄片化する前の半導体基板製造用のインゴットを、その断面が矩形になるように直方体状に加工し、この直方体状のインゴットを薄片化することでも、矩形の単結晶半導体基板１１０を製造することができる。

単結晶半導体基板１１０を洗浄した後、トレイ１０に複数の単結晶半導体基板１１０を配置する。図３は、トレイ１０の構成の一例を示す外観図である。トレイ１０は、板状の部材であり、単結晶半導体基板１１０を保持するための複数の凹部１１が形成されている。図３に示すトレイ１０には、３行３列に凹部１１が形成されている。もちろん、本発明は該構成に限定して解釈されるものではなく、行数及び列数を適宜変更することができる。該トレイ１０を用いて、図４に示すように、トレイ１０の凹部１１に単結晶半導体基板１１０を配置する。

トレイ１０は、半導体基板１００の作製工程における熱処理によって、変形・変質しない材料で形成される。特に、熱膨張が少ない材料を選択することが好ましい。例えば、石英ガラスやステンレスなどの材料を用いてトレイ１０を作製することができる。

トレイ１０の厚さは、例えば、１．１ｍｍ以上２ｍｍ以下とすることができる。もちろん、一定の強度が確保できる厚さであればこれに限られない。凹部１１の深さは、例えば、０．２ｍｍ以上０．６ｍｍ以下とすることができ、０．３ｍｍ以上０．５ｍｍ以下とすることが好ましい。なお、凹部１１の深さについては、単結晶半導体基板１１０を保持できる深さであればよく、前述の深さに限られるものではない。トレイ１０のサイズは、ベース基板１０１と同程度のサイズとすることが好ましい。トレイ１０とベース基板とのサイズを同程度とすることにより、貼り合わせの際の位置合わせが容易になるためである。凹部１１のサイズは、単結晶半導体基板１１０が収まるサイズとする。好ましくは、凹部１１のサイズと単結晶半導体基板１１０のサイズとを同程度とする。例えば、凹部１１の一辺と、対応する単結晶半導体基板１１０の一辺との長さの差が０．５ｍｍ以下とするとよい。このように、凹部１１のサイズと単結晶半導体基板１１０のサイズとを同程度とすることにより、貼り合わせの際の位置精度を大きく向上することができる。なお、本実施の形態の作製方法では、凹部１１のサイズおよび配列によって、半導体基板１００における単結晶半導体層１１６のサイズ、配列が決定する。

図５、図６は、トレイ１０の構成例を示す上面図である。図５は、ベース基板１０１として、サイズが６００ｍｍ×７２０ｍｍであるマザーガラスを用いる場合のトレイ１０の平面図であり、トレイ１０のサイズは、マザーガラスと同じ６００ｍｍ×７２０ｍｍである。図６は、ベース基板１０１として、サイズが７３０ｍｍ×９２０ｍｍである第４世代のマザーガラスを用いる場合のトレイ１０の平面図であり、トレイ１０のサイズは、マザーガラスと同じ７３０ｍｍ×９２０ｍｍである。

図５（Ａ）は、露光領域のサイズが４インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は４つのブロックに区分されており、各ブロックには３行３列に配置された９つの凹部１１が形成されている。各凹部１１のサイズは、１ショットの露光領域に収まる１０２ｍｍ×８２ｍｍである。一つのブロックにおいて、凹部１１の間隔は、縦、横共に１１ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦、横共に１６ｍｍである。

図５（Ｂ）は、露光領域のサイズが５インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は４つのブロックに区分されており、各ブロックには３行２列に配置された６つの凹部１１が形成されている。各凹部１１のサイズは、１ショットの露光領域に収まる１０２ｍｍ×１３０ｍｍである。一つのブロックにおいて、凹部１１の間隔は、縦が１１ｍｍ、横が１０ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦、横共に１６ｍｍである。

図６（Ａ）は、露光領域のサイズが４インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は６つのブロックに区分されており、各ブロックには３行３列に配置された９つの凹部１１が形成されている。各凹部１１のサイズは、１ショットの露光領域に収まる１０５ｍｍ×８４ｍｍである。一つのブロックにおいて、凹部１１の間隔は、縦が１１ｍｍ、横が１０ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦が１６ｍｍ、横が１５ｍｍである。

図６（Ｂ）は、露光領域のサイズが５インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は６つのブロックに区分されており、各ブロックには２行３列に配置された６つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１３２ｍｍ×１０５ｍｍである。一つのブロックにおいて、凹部１１の間隔は、縦が１３ｍｍ、横が１０ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦、横共に１５ｍｍである。

なお、上述のトレイ１０の構成はあくまで一例であり、本発明が該構成に限定して解釈されるものではない。例えば、一つのブロックにおける凹部１１の間隔を狭めて、連続的に単結晶半導体基板１１０を配列させる構成としても良い。この場合には、形成される単結晶半導体層同士の間隔が０．５ｍｍ以下、好ましくは０．３ｍｍ以下となるように単結晶半導体基板を配列することにより、実用上、連続とみなせる（継ぎ目がないとみなせる）単結晶半導体層を形成することができる。また、より大きいトレイを用いて、より大きいマザーガラスに対応させることもできる。もちろん、露光装置の投影能力によって、凹部１１のサイズや用いる単結晶半導体基板１１０のサイズを適宜変更しても良い。

図４に示すように、トレイ１０に単結晶半導体基板１１０を配置した後、図７（Ａ）に示すように、単結晶半導体基板１１０上に絶縁層１１２を形成する。絶縁層１１２は単層構造、又は、２層以上の多層構造とすることができる。また、その厚さは５ｎｍ以上４００ｎｍ以下とすることができる。作製方法としては、ＣＶＤ法や、スパッタ法、単結晶半導体基板１１０の表面を酸化又は窒化する方法などが挙げられる。絶縁層１１２を構成する膜としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などのシリコンまたはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などの金属の酸化物でなる絶縁膜、窒化アルミニウム膜などの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる絶縁膜などを用いることもできる。

なお、本明細書において、酸化窒化物とは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸化窒化シリコンとは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化物とは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、窒化酸化シリコンとは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率の合計は、１００原子％を超えない。

ベース基板１０１として、アルカリ金属やアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含むような基板を用いる場合には、該不純物がベース基板１０１からＳＯＩ基板の半導体層に拡散することを防止できるような膜を、少なくとも１層以上、絶縁層１１２に設けることが好ましい。このような膜には、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などがある。このような膜を含ませることで、絶縁層１１２をバリア層として機能させることができる。

例えば、絶縁層１１２を単層構造のバリア層とする場合には、厚さ５ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜を用いて絶縁層１１２を形成すればよい。

絶縁層１１２を、２層構造のバリア層とする場合には、上層は、バリア機能の高い絶縁膜で構成する。例えば、厚さ５ｎｍ以上２００ｎｍ以下程度の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜を用いることができる。なお、これらの膜は、不純物の拡散を防止するブロッキング効果が高いが、内部応力も高い。そのため、単結晶半導体基板１１０と接する下層の絶縁膜としては、上層の絶縁膜の応力を緩和する効果のある膜を選択することが好ましい。このような絶縁膜には、酸化シリコン膜や酸化窒化シリコン膜、単結晶半導体基板１１０を熱酸化して形成した熱酸化膜などがある。下層の絶縁膜の厚さは、例えば、５ｎｍ以上３００ｎｍ以下とすることができる。

本実施の形態では、絶縁層１１２を絶縁膜１１２ａと絶縁膜１１２ｂでなる２層構造とする。絶縁層１１２をバリア層として機能させる場合の絶縁膜１１２ａと絶縁膜１１２ｂの組み合わせとしては、例えば、酸化シリコン膜と窒化シリコン膜、酸化窒化シリコン膜と窒化シリコン膜、酸化シリコン膜と窒化酸化シリコン膜、酸化窒化シリコン膜と窒化酸化シリコン膜などがある。

例えば、下層の絶縁膜１１２ａとしては、プロセスガスにＳｉＨ_４及びＮ_２Ｏを用いて、プラズマ励起ＣＶＤ法（以下、ＰＥＣＶＤ法ともいう）で形成した酸化窒化シリコン膜を用いることができる。また、プロセスガスに有機シランガスと酸素を用いて、ＰＥＣＶＤ法で形成した酸化シリコン膜を用いてもよい。また、単結晶半導体基板１１０を酸化することにより形成した酸化膜を絶縁膜１１２ａとすることもできる。

なお、有機シランとは、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ_３）_４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）などの珪素原子を含有する有機化合物をいう。

上層の絶縁膜１１２ｂとしては、プロセスガスにＳｉＨ_４、Ｎ_２Ｏ、ＮＨ_３及びＨ_２を用いてＰＥＣＶＤ法で形成した窒化酸化シリコン膜を用いることができる。プロセスガスにＳｉＨ_４、Ｎ_２、ＮＨ_３及びＨ_２を用いてＰＥＣＶＤ法で形成した窒化シリコン膜を用いてもよい。

ＰＥＣＶＤ法で、酸化窒化シリコンでなる絶縁膜１１２ａ、窒化酸化シリコンでなる絶縁膜１１２ｂを形成する場合には、例えば、トレイ１０に配置された複数の単結晶半導体基板１１０をＰＥＣＶＤ装置の処理室に搬入し、ＳｉＨ_４及びＮ_２Ｏの混合ガスのプラズマを生成し、酸化窒化シリコン膜を単結晶半導体基板１１０上に形成した後、処理室に導入するガスをＳｉＨ_４、Ｎ_２Ｏ、ＮＨ_３及びＨ_２に変更し、これらの混合ガスのプラズマを生成して、酸化窒化シリコン膜上に窒化酸化シリコン膜を連続して形成することができる。また、複数の処理室を有するＰＥＣＶＤ装置を用いる場合には、酸化窒化シリコン膜と窒化酸化シリコン膜を異なる処理室で形成することもできる。もちろん、処理室に導入するガスを変更することで、下層に酸化シリコン膜を形成することもできるし、上層に窒化シリコン膜を形成することもできる。

上記のように絶縁膜１１２ａおよび絶縁膜１１２ｂを形成することで、スループット良く、複数の単結晶半導体基板１１０に絶縁層１１２を形成することができる。また、大気に触れさせることなく絶縁膜１１２ａ、絶縁膜１１２ｂを形成できるので、絶縁膜１１２ａと絶縁膜１１２ｂの界面が大気によって汚染されることを防止できる。

また、絶縁膜１１２ａとして、単結晶半導体基板１１０を酸化処理して形成した酸化膜を用いることができる。該酸化膜を形成するための熱酸化処理は、ドライ酸化でも良いが、酸化雰囲気中にハロゲンを含むガスを添加することが好ましい。ハロゲンを含むガスとしては、ＨＣｌ、ＨＦ、ＮＦ_３、ＨＢｒ、Ｃｌ、ＣｌＦ、ＢＣｌ_３、Ｆ、Ｂｒ_２などから選ばれた一種又は複数種のガスを用いることができる。

例えば、酸素に対してＨＣｌを０．５体積％以上１０体積％以下（好ましくは３体積％程度）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。一例としては、９５０℃以上１１００℃以下の加熱温度で熱酸化を行うとよい。処理時間は０．１時間以上６時間以下、好ましくは０．５時間以上１時間以下とすることができる。形成される酸化膜の膜厚は、１０ｎｍ以上１０００ｎｍ以下（好ましくは５０ｎｍ以上２００ｎｍ以下）、例えば１００ｎｍの厚さとすることができる。

このような温度範囲で酸化処理を行うことで、ハロゲン元素によるゲッタリング効果（金属不純物を除去する効果）を得ることができる。すなわち、塩素の作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱して、単結晶半導体基板１１０から除去される。また、酸化雰囲気に含まれるハロゲン元素により、単結晶半導体基板１１０の表面の欠陥が終端されるため、酸化膜と単結晶半導体基板１１０との界面の局在準位密度を低減できる。

このハロゲンを含む雰囲気での熱酸化処理により、酸化膜にハロゲンを含ませることができる。ハロゲン元素を１×１０^１７ａｔｏｍｓ／ｃｍ^３〜５×１０^２０ａｔｏｍｓ／ｃｍ^３の濃度で含ませることにより、半導体基板１００において、金属などの不純物を捕獲して単結晶半導体層１１６の汚染を防止する保護膜としての機能を発現させることができる。

熱酸化処理で下層の絶縁膜１１２ａを形成し、ＰＥＣＶＤ法などの気相法で上層の絶縁膜１１２ｂを形成する場合は、単結晶半導体基板１１０をトレイ１０に配置する前に、熱酸化処理で絶縁膜１１２ａを形成し、絶縁膜１１２ａが形成された単結晶半導体基板１１０をトレイ１０に並べ、しかる後に、絶縁膜１１２ｂを形成することもできる。

次に、図７（Ｂ）に示すように、絶縁層１１２を介して、電界で加速されたイオンでなるイオンビーム１２１を単結晶半導体基板１１０に照射して、単結晶半導体基板１１０の表面から所定の深さの領域に、損傷領域１１３を形成する。損傷領域１１３が形成される領域の深さは、イオンの平均侵入深さとほぼ同じ深さであり、イオンビーム１２１の加速エネルギーとイオンビーム１２１の入射角によって調節することができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。なお、イオンが侵入する深さによって、単結晶半導体基板１１０から分離される半導体層の厚さが決定されることになる。損傷領域１１３が形成される深さは５０ｎｍ以上５００ｎｍ以下とすればよく、好ましくは５０ｎｍ以上２００ｎｍ以下である。

イオンを単結晶半導体基板１１０に照射する方法としては、質量分離を伴うイオン注入法よりも、質量分離を伴わないイオンドーピング法を用いることが好ましい。これにより、トレイ１０に配置された複数の単結晶半導体基板１１０に損傷領域１１３を形成するための時間を短縮できるからである。

イオンドーピング法を用いる場合には、トレイ１０に収められた単結晶半導体基板１１０を、イオンドーピング装置の処理室に搬入する。プロセスガスを励起してプラズマを生成し、そのプラズマから所望のイオンを引き出し加速し、イオンビーム１２１を生成する。該イオンビーム１２１を、複数の単結晶半導体基板１１０に照射することで、所定の深さにイオンが高濃度に導入され、損傷領域１１３が形成される。

ソースガスに水素（Ｈ_２）を用いる場合、水素ガスを励起してＨ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋を生成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化させることができる。イオンドーピング法を用いてイオンを照射する場合、イオンビーム１２１中のイオンの総量に対してＨ_３ ^＋が少なくとも５０％以上含まれるようにする。Ｈ_３ ^＋が７０％以上含まれるようにすることが好ましく、８０％以上とするとより好ましい。Ｈ_３ ^＋の割合を５０％以上とすることで、イオンビーム１２１に含まれるＨ^＋、Ｈ_２ ^＋の割合が相対的に小さくなるため、イオンビーム１２１に含まれる水素イオンの平均侵入深さのばらつきを小さくすることができる。これにより、イオンの照射効率が向上し、イオンの照射に要する時間を短縮することができる。また、Ｈ_３ ^＋はＨ^＋やＨ_２ ^＋と比較して質量が大きいため、イオンの持つエネルギーが同じ場合であれば、浅く侵入させることができる。すなわち、半導体層を薄膜化することができる。なお、Ｈ_３ ^＋の単結晶半導体基板におけるプロファイルは、Ｈ^＋やＨ_２ ^＋と比較して急峻である。つまり、イオンの総量が少ない場合であっても、良好に分離を行うことができる。

ソースガスとして水素ガスを用いたイオンドーピング法によりイオン照射を行う場合、加速電圧を１０ｋＶ以上２００ｋＶ以下、ドーズ量を１×１０^１６ｉｏｎｓ／ｃｍ^２以上６×１０^１６ｉｏｎｓ／ｃｍ^２以下とするとよい。この条件で水素イオンを照射することにより、イオンビーム１２１に含まれるイオン種及びその割合にも依存するが、損傷領域１１３を単結晶半導体基板１１０の深さ５０ｎｍ以上５００ｎｍ以下の領域に形成することができる。

例えば、単結晶半導体基板１１０が単結晶シリコン基板であり、絶縁膜１１２ａが厚さ５０ｎｍの酸化窒化シリコン膜であり、絶縁膜１１２ｂが厚さ５０ｎｍの窒化酸化シリコン膜である場合、ソースガスとして水素を用い、加速電圧が４０ｋＶ、ドーズ量が２．２×１０^１６ｉｏｎｓ／ｃｍ^２の条件下では、単結晶半導体基板１１０から厚さ１２０ｎｍ程度の単結晶半導体層を分離することができる。また、絶縁膜１１２ａを厚さ１００ｎｍの酸化窒化シリコン膜とし、他は同じ条件とした場合には、単結晶半導体基板１１０から厚さ７０ｎｍ程度の半導体層を分離することができる。

イオンビーム１２１のソースガスとしては、ヘリウム（Ｈｅ）を用いることもできる。ヘリウムを励起して生成されるイオン種はＨｅ^＋が殆どであるため、質量分離を伴わないイオンドーピング法でも、Ｈｅ^＋を主なイオンとして単結晶半導体基板１１０に照射することができる。よって、イオンドーピング法で、効率良く損傷領域１１３を形成することができる。ヘリウムを用いたイオンドーピング法でイオン照射を行う場合には、加速電圧を１０ｋＶ以上２００ｋＶ以下、ドーズ量を１×１０^１６ｉｏｎｓ／ｃｍ^２以上６×１０^１６ｉｏｎｓ／ｃｍ^２以下とすればよい。なお、その他に、ソースガスとして、塩素ガス（Ｃｌ_２ガス）やフッ素ガス（Ｆ_２ガス）などのハロゲンガスを用いることができる。

損傷領域１１３を形成した後、図７（Ｃ）に示すように、絶縁層１１２の上面に接合層１１４を形成する。接合層１１４を形成する工程では、単結晶半導体基板１１０の加熱温度は損傷領域１１３に存在する元素または分子が析出しない温度とし、その加熱温度は４００℃以下、より好ましくは３５０℃以下である。言い換えると、この加熱温度は損傷領域１１３からガスが抜けない温度である。なお、接合層１１４は、イオン照射工程を行う前に形成することもできる。この場合には、接合層１１４を形成する際のプロセス温度は、３５０℃以上とすることができる。

接合層１１４は、親水性表面を有する平滑な層である。接合層１１４表面の算術平均粗さＲａは０．７ｎｍ以下、より好ましくは、０．４ｎｍ以下である。また、接合層１１４の厚さは５ｎｍ以上５００ｎｍ以下とすることができ、より好ましくは１０ｎｍ以上２００ｎｍ以下である。

接合層１１４としては、化学的気相反応により形成される絶縁膜を用いることが好ましく、中でも酸化シリコン膜を用いることが好ましい。接合層１１４として、プラズマ励起ＣＶＤ法で酸化シリコン膜を形成する場合には、ソースガスとして有機シランガス及び酸素（Ｏ_２）ガスを用いることが好ましい。ソースガスとして有機シランを用いることにより、プロセス温度が４００℃以下で、平滑な表面を有する酸化シリコン膜を形成することができる。

例えば、ソースガスにＴＥＯＳとＯ_２を用いて、酸化シリコン膜でなる接合層１１４を形成するためには、ＴＥＯＳの流量が１５ｓｃｃｍ、Ｏ_２の流量が７５０ｓｃｃｍ、成膜圧力は１００Ｐａ、成膜温度は３００℃、電源周波数は１３．５６ＭＨｚ、ＲＦ出力は３００Ｗとすればよい。

プラズマ励起ＣＶＤ法以外にも、熱ＣＶＤ法を用いることで接合層１１４として機能する酸化シリコン膜を形成することができる。この場合、シリコンのソースガスとしてはモノシラン（ＳｉＨ_４）やジシラン（Ｓｉ_２Ｈ_６）などを、酸素のソースガスとしては酸素（Ｏ_２）ガスや一酸化二窒素（Ｎ_２Ｏ）ガスなどを用いることができる。加熱温度は２００℃以上５００℃以下とすることが好ましい。なお、接合層１１４は絶縁性材料を用いて形成されることが多く、接合層１１４は広く絶縁層に含まれている。なお、上述のような方法により形成された接合層１１４は低温での接合に有利であると考えられる。これは、上述の接合層１１４では、その表面にＯＨ基が存在しているためである。接合に係るメカニズムが完全に解明されているわけではないが、Ｓｉ−ＯＨとＳｉ−ＯＨとが反応することによりＳｉ−Ｏ−Ｓｉが形成されているか、又は、Ｓｉ−ＨとＳｉ−ＯＨとが反応することによりＳｉ−Ｏ−Ｓｉが形成されているものと考えられる。

次に、絶縁層１１２および接合層１１４が形成された単結晶半導体基板１１０をトレイ１０からはずし、複数の単結晶半導体基板１１０を洗浄する。この洗浄工程は、純水による超音波洗浄で行うことができる。超音波洗浄はメガヘルツ超音波洗浄（メガソニック洗浄）が好ましい。超音波洗浄の後、単結晶半導体基板１１０をオゾン水で洗浄してもよい。オゾン水で洗浄することで、有機物の除去と、接合層１１４表面の親水性を向上させる表面活性化処理を行うことができる。洗浄処理、および表面活性化処理の終了後、図７（Ｄ）に示すように単結晶半導体基板１１０をトレイ１０の凹部１１に配置する。なお、本実施の形態においては、単結晶半導体基板１１０をトレイ１０からはずして洗浄処理や活性化処理を施す場合について説明したが、本発明はこれに限定して解釈されない。単結晶半導体基板１１０の汚染等が問題とならない場合には、単結晶半導体基板１１０の洗浄を行う必要はない。また、洗浄処理や表面活性化処理を行う場合であっても、単結晶半導体基板１１０をトレイ１０からはずさずに処理することができる。

接合層１１４の表面の活性化処理としては、オゾン水による洗浄の他、原子ビームやイオンビームの照射処理、プラズマ処理、ラジカル処理等を挙げることができる。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビームや不活性ガスイオンビームを用いることができる。

次に、トレイ１０に配置された単結晶半導体基板１１０とベース基板１０１を貼り合わせる。貼り合わせる前に、ベース基板１０１の洗浄をしておくことが好ましい。ベース基板１０１の洗浄としては、塩酸と過酸化水素水を用いた洗浄や、メガヘルツ超音波洗浄などが挙げられる。また、ベース基板１０１の接合面となる表面に対して、接合層１１４と同様に表面活性化処理を行うことが好ましい。

図８（Ａ）は接合工程を説明する断面図である。複数の単結晶半導体基板１１０が配置されたトレイ１０に対してベース基板１０１を配置する。そして、ベース基板１０１の所定の部分（例えば、端部など）に３００Ｎ／ｃｍ^２以上１５０００Ｎ／ｃｍ^２以下程度の圧力を加える。この圧力は、１０００Ｎ／ｃｍ^２以上５０００Ｎ／ｃｍ^２以下程度とすることが好ましい。圧力を加えることにより、圧力を加えた部分から、接合層１１４とベース基板１０１とが密着し始める。やがて、１枚のベース基板１０１に対して、トレイ１０上の全ての単結晶半導体基板１１０が密着することになる。該接合工程は、加熱処理を伴わず、常温で行うことができるため、ベース基板１０１としてガラス基板などの耐熱性の低い基板を用いることが可能である。

なお、本発明においては、複数の単結晶半導体基板１１０をトレイ１０に並べているため、単結晶半導体基板１１０の厚さの違いにより、ベース基板１０１と接触しない単結晶半導体基板１１０が生じる場合がある。このため、圧力をかける場所は一箇所ではなく、複数箇所とすることが好ましい。より好ましくは、各単結晶半導体基板１１０に圧力をかけるようにする。なお、単結晶半導体基板１１０がトレイ１０に配置された状態において、接合層１１４表面の高さが多少違っていたとしても、ベース基板１０１のたわみにより接合層１１４の一部分がベース基板１０１と接触すれば、接合層１１４の表面全体に接合を形成することが可能である。

また、図８（Ａ）のようにベース基板１０１をトレイ１０に載せた後、図９のようにベース基板１０１を下側とすることで、単結晶半導体基板１１０の自重によりベース基板１０１と単結晶半導体基板１１０を接触させることができる。これにより、単結晶半導体基板１１０の厚さの違いに関わらず、容易に接合を形成することができる。

ベース基板１０１に単結晶半導体基板１１０を貼り合わせた後には、ベース基板１０１と接合層１１４との界面における結合力を増加させるために、加熱処理を施すことが好ましい。この処理温度は、損傷領域１１３に亀裂を発生させない温度とし、例えば、２００℃以上４５０℃以下の温度範囲とすることができる。また、この温度範囲で加熱しながら、ベース基板１０１に単結晶半導体基板１１０を貼り合わせることで、ベース基板１０１と接合層１１４との接合界面での結合力を強固なものとすることができる。

単結晶半導体基板１１０上にベース基板１０１を配置する際に接合面がゴミなどにより汚染されてしまうと、該汚染された部分は接合されなくなる。このような接合面の汚染を防ぐため、ベース基板１０１の単結晶半導体基板１１０上への配置は、気密構造の処理室（気密室）内において行うことが好ましい。また、該処理室内を５．０×１０^−３Ｐａ程度の減圧状態とし、接合処理が行われる雰囲気を清浄にしておくことが好ましい。

次いで、加熱処理を行い、損傷領域１１３で単結晶半導体基板１１０を分離させる。図８（Ｂ）は、単結晶半導体基板１１０から半導体層１１５を分離する工程を説明する図である。なお、ここでは、半導体層１１５が分離された後の単結晶半導体基板を単結晶半導体基板１１７としている。

加熱処理により、損傷領域１１３に存在する元素が析出し、損傷領域１１３の微小な空洞内の圧力が上昇する。この圧力の上昇により、損傷領域１１３の微小な空洞の体積変化が生じ、損傷領域１１３に亀裂が生じる。これにより、損傷領域１１３沿って単結晶半導体基板１１０が分離される。接合層１１４はベース基板１０１と接合しているので、ベース基板１０１上には単結晶半導体基板１１０から分離された半導体層１１５が固定される。半導体層１１５を単結晶半導体基板１１０から分離するための加熱処理の温度は、ベース基板１０１の歪み点を越えない温度とする。

この加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置などを用いることができる。ＲＴＡ装置としては、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置や、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置が挙げられる。

ＧＲＴＡ装置を用いる場合には、加熱温度５５０℃以上６５０℃以下、処理時間０．５分以上６０分以内の加熱処理を適用することができる。抵抗加熱装置を用いる場合には、加熱温度２００℃以上６５０℃以下、処理時間２時間以上４時間以内の加熱処理を適用することができる。マイクロ波処理装置を用いる場合には、マイクロ波周波数を２．４５ＧＨｚとし、処理時間が１０分以上２０分以内の加熱処理を適用することができる。

抵抗加熱装置を有する縦型炉を用いた加熱処理の具体的な処理方法を説明する。はじめに、図８（Ａ）の、トレイ１０に配置された単結晶半導体基板１１０が貼り付けられたベース基板１０１を、縦型炉のボートに配置する。そして該ボートを縦型炉のチャンバーに搬入する。チャンバー内は、単結晶半導体基板１１０の酸化を抑制するために真空状態とする。真空度は、５×１０^−３Ｐａ程度とすればよい。真空状態にした後、窒素をチャンバー内に供給して、チャンバー内を大気圧の窒素雰囲気にする。この間に、温度を２００℃に上昇させる。

温度２００℃で２時間加熱した後、１時間かけて４００℃に上昇させる。温度４００℃の状態が安定したら、さらに１時間かけて６００℃に上昇させる。温度６００℃の状態が安定したら、６００℃で２時間加熱処理する。その後、１時間かけて、温度４００℃まで下げ、その１０分乃至３０分後に、チャンバー内からボートを搬出する。そして、大気雰囲気下で、ボート上のトレイ１０に並べられた単結晶半導体基板１１７、および半導体層１１５が貼り付けられたベース基板１０１を冷却する。

上記の抵抗加熱炉を用いた加熱処理では、接合層１１４とベース基板１０１との結合力を強化するための加熱処理と、損傷領域１１３における分離を生じさせる加熱処理が連続して行われる。この２つの加熱処理を異なる装置で行う場合には、例えば、次のような工程を用いることができる。まず、抵抗加熱炉を用いて、２００℃、２時間の加熱処理を行う。そして、貼り合わされたベース基板１０１と単結晶半導体基板１１０を炉から搬出し、その後、ＲＴＡ装置で、６００℃以上７００℃以下、１分以上３０分以下の加熱処理を行う。該工程により、単結晶半導体基板１１０を損傷領域１１３で分離させることができる。

なお、図８（Ｂ）に示すように、単結晶半導体基板１１０の周辺部がベース基板１０１に接合しない場合が多くある。これは、単結晶半導体基板１１０の周辺部が面取りされており曲率を有しているためベース基板１０１と接合層１０４が密着しないとか、単結晶半導体基板１１０の周辺部では損傷領域１１３が分離しにくい、周辺部の平坦性が不足している、周辺部に傷や汚れがある、といった理由によるものと考えられる。このため、ベース基板１０１には、単結晶半導体基板１１０よりもサイズが小さい半導体層１１５が貼り付けられ、また、単結晶半導体基板１１７の周囲には凸部が形成され、その凸部上に、ベース基板１０１に貼り付けられなかった、絶縁膜１１２ａ、絶縁膜１１２ｂ、及び接合層１１４が残存している。

次に、図１０（Ａ）に示すように、半導体層１１５にエッチング処理又はエッチバック処理を施して、半導体層１１５の表面に存在する損傷領域を除去すると共に、半導体層１１５の表面を平坦化する。本実施の形態では、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いると良い。

ＩＣＰエッチング法を用いる場合には、例えば、エッチングガスである塩素の流量を４０ｓｃｃｍ以上１００ｓｃｃｍ以下、コイル型の電極に投入する電力を１００Ｗ以上２００Ｗ以下、下部電極（バイアス側）に投入する電力を４０Ｗ以上１００Ｗ以下、反応圧力を０．５Ｐａ以上１．０Ｐａ以下とすれば良い。本実施の形態では、エッチングガスである塩素の流量を１００ｓｃｃｍ、反応圧力を１．０Ｐａ、下部電極の温度を７０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力を１５０Ｗ、下部電極（バイアス側）に投入する電力を４０Ｗとし、半導体層１１５を１０ｎｍ乃至５０ｎｍ程度エッチングする。薄膜化を同時に行う場合には、半導体層１１５の膜厚が１００ｎｍ以下、好ましくは３０ｎｍ乃至８０ｎｍとなるようにエッチング処理を行えばよい。エッチングガスとしては、塩素、塩化水素、塩化硼素、塩化珪素または四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄または弗化窒素などのフッ素系ガス、酸素などを適宜用いることができる。

上記のエッチング処理により、半導体層１１５の表面に存在する損傷領域を除去すると共に、半導体層１１５の表面を平坦化することができる。さらに、半導体層１１５が存在しない領域においては、ベース基板１０１がエッチングされることにより、凹部１１８が形成される。凹部１１８の深さは用いるエッチングガスによっても異なるが、概ね２ｎｍ以上２０ｎｍ以下である。もちろん、半導体層１１５と比較してベース基板１０１がエッチングされやすいエッチングガスを用いた場合にはこの限りではない。

このように、ベース基板１０１の表面にエッチング処理を施し、凹部１１８を設けることにより、接合が形成される領域に掛かる曲げ応力を緩和し、半導体層１１５がベース基板１０１から剥離することを防止できる。つまり、ベース基板を搬送する際の外力によるストレスや、半導体基板の作製工程における加熱処理、半導体装置の作製段階における加熱処理等により、ベース基板に曲げ応力が生じる場合であっても、単結晶半導体層がベース基板から剥離してしまうことを防止できる。接合領域における曲げ応力が緩和されるのは、曲げ応力が凹部１１８に集中しやすくなるためである。なお、凹部の形状としては、丸みを帯びた形状（すなわち、曲率を有する形状、角がない形状）とすることが好ましい。角部が存在する場合には、角部への応力の集中により、ベース基板１０１が破損してしまうおそれがあるためである。

また、ベース基板１０１の表面に不純物が存在する場合であっても、これらが半導体層１１５に侵入して半導体装置の特性を悪化させることを防止することができる。ベース基板１０１の表面に存在する不純物としては、ベース基板１０１の表面を研磨する際に用いる酸化セリウム、酸化鉄、酸化ジルコニウム等の研磨剤や、ベース基板を構成するアルカリ金属やアルカリ土類金属等の金属元素が挙げられる。なお、ベース基板１０１と半導体層１１５の貼り合わせを良好に行うためには、表面の平坦性が極めて重要になるから、ベース基板１０１の表面を研磨しておくことは好ましいことである。

また、ベース基板１０１が凹部１１８を有することにより、半導体装置を分断する場合には良好に分断を行えるというメリットもある。

なお、上記においては、ドライエッチング法を用いる場合について説明したが、ウエットエッチング法を用いてもよい。この場合には、エッチングの異方性が弱まる（等方的なエッチングとなる）ことに留意が必要である。求める凹部１１８の形状等に合わせたエッチング処理を施すことが重要といえる。

上記のエッチング処理又はエッチバック処理を施した半導体層１１５には、損傷領域１１３の形成の際のイオンの照射や、損傷領域１１３における分離によって、結晶欠陥が存在している。また、上記のエッチング処理又はエッチバック処理のみでは、半導体層１１５の表面の平坦性を十分に確保できるとは言い難い。結晶欠陥を低減し、平坦性をさらに向上するために、本実施の形態においては図１０（Ｂ）に示すように、半導体層１１５にレーザービーム１２２を照射する。

レーザービーム１２２を半導体層１１５の上面側から照射することで、半導体層１１５を上面から溶融させる。溶融させた後、半導体層１１５が冷却、固化することにより、図１０（Ｃ）に示すような、上面の平坦性が向上された単結晶半導体層１１６が形成される。なお、図１０（Ｃ）は図１に対応している。

本実施の形態においては、平坦性を向上するためにレーザービーム１２２の照射を行っている。このため、加熱処理による平坦化の場合と比較してベース基板１０１の温度上昇を抑えることができる。つまり、ガラス基板のような耐熱性の低い基板をベース基板１０１として用いることが可能になる。なお、レーザービーム１２２の照射による半導体層１１５の溶融は、部分溶融であることが好ましい。完全溶融させた場合には、液相となった半導体層１１５における無秩序な核発生により半導体層１１５が再結晶化することとなり、半導体層１１５の結晶性が低下するためである。部分溶融させることにより、溶融されていない固相部分から結晶成長が進行する。これにより、半導体層１１５の欠陥が減少し、結晶性が回復する。なお、完全溶融とは、半導体層１１５が接合層１１４との界面まで溶融され、液体状態になることをいう。他方、部分溶融とは、上層は溶融して液相となるが、下層は溶融せずに固相のままであることをいう。

レーザービーム１２２を発振するレーザー発振器としては、その発振波長が、紫外光域から可視光域にあるものが選択される。レーザービーム１２２の波長は、半導体層１１５に吸収される波長とする必要がある。その波長は、レーザービームの表皮深さ（ｓｋｉｎ ｄｅｐｔｈ）などを考慮して決定すればよい。例えば、２５０ｎｍ以上７００ｎｍ以下の範囲とすることができる。

上述のレーザー発振器としては、連続発振レーザー、疑似連続発振レーザー及びパルス発振レーザーを用いることができる。部分溶融させるためには、パルス発振レーザーを用いることが好ましい。例えば、パルス発振レーザーの場合は、繰り返し周波数１ＭＨｚ以下、パルス幅１０ｎｓ以上５００ｎｓ以下である。例えば、繰り返し周波数が１０Ｈｚ乃至３００Ｈｚ、パルス幅が２５ｎｓ、波長が３０８ｎｍのＸｅＣｌエキシマレーザーを用いることができる。

また、レーザービーム１２２のエネルギーは、レーザービーム１２２の波長、表皮深さ、半導体層１１５の膜厚などを考慮して決定することができる。レーザービーム１２２の照射エネルギー密度は、３００ｍＪ／ｃｍ^２以上８００ｍＪ／ｃｍ^２以下の範囲とすることができる。例えば、半導体層１１５の厚さが１２０ｎｍ程度であり、レーザー発振器にパルス発振レーザーを用い、レーザービーム１２２の波長が３０８ｎｍの場合には、レーザービーム１２２の照射エネルギー密度は６００ｍＪ／ｃｍ^２〜７００ｍＪ／ｃｍ^２とすることができる。

レーザービーム１２２を照射する際の雰囲気は、希ガス雰囲気や窒素雰囲気のような不活性雰囲気、又は、真空状態で行うことが好ましい。不活性雰囲気中でレーザービーム１２２を照射するには、気密構造のチャンバー内の雰囲気を制御し、該チャンバー内においてレーザービーム１２２を照射すればよい。チャンバーを用いない場合には、例えば、レーザービーム１２２の被照射面に窒素ガスなどの不活性ガスを吹き付けることにより、不活性雰囲気でのレーザービーム１２２の照射を実現できる。不活性雰囲気や真空状態のほうが、大気雰囲気よりも平坦性を向上させる効果が高い。また、これらの雰囲気のほうが大気雰囲気よりもクラックやリッジの発生を抑制できるため好ましい。

レーザービーム１２２としては、光学系を用いてエネルギー分布を均一にし、かつ断面の形状を線状にしたものを用いることが好ましい。これにより、スループット良くレーザービーム１２２を照射することができ、また、レーザービーム１２２の照射を均一に行うことができる。レーザービーム１２２のビーム長をベース基板１０１の一辺より長くすることにより、一回の走査で、ベース基板１０１に貼り付けられた全ての半導体層１１５にレーザービーム１２２を照射することができる。レーザービーム１２２のビーム長がベース基板１０１の一辺より短い場合には、複数回の走査で、ベース基板１０１に貼り付けられた全ての半導体層１１５にレーザービーム１２２を照射することができるビーム長を選択すればよい。

なお、レーザービーム１２２を半導体層１１５に照射する前に、半導体層１１５の表面に形成されている自然酸化膜などの酸化膜を除去する処理を行うと良い。酸化膜を除去するのは、半導体層１１５表面に酸化膜が残存した状態でレーザービーム１２２を照射しても、平坦化の効果を十分に得ることができないためである。酸化膜の除去処理は、フッ酸を用いて行うことができる。フッ酸による処理は、半導体層１１５の表面が撥水性を示すまで行うことが望ましい。撥水性を示す状態とすることで、半導体層１１５から酸化膜が除去されたことが確認できるためである。

図１０（Ｂ）のレーザービーム１２２の照射工程は、例えば、次のようにして行うことができる。まず、半導体層１１５を１／１００に希釈されたフッ酸で１１０秒間処理して、表面の酸化膜を除去する。レーザービーム１２２の発振器としては、ＸｅＣｌエキシマレーザー（波長：３０８ｎｍ、パルス幅：２５ｎｓ、繰り返し周波数６０Ｈｚ）を用いる。光学系により、レーザービーム１２２の断面を３００ｍｍ×０．３４ｍｍの線状に整形する。レーザービーム１２２の走査速度は２．０ｍｍ／秒とし、スキャンピッチを３３μｍ、ビームショット数を約１０ショットとして、レーザービーム１２２を半導体層１１５に照射する。照射面には窒素ガスを吹き付けながら、レーザービーム１２２を走査する。ベース基板１０１が７３０ｍｍ×９２０ｍｍの場合には、レーザービーム１２２を３回走査することで、ベース基板１０１に貼り付けられた全ての半導体層１１５にレーザービーム１２２を照射することができる。

レーザービーム１２２を照射した後は、単結晶半導体層１１６に対してエッチング処理、又はエッチバック処理を施す。該エッチング処理（又はエッチバック処理）は、半導体装置の作製において膜厚を最適化するための処理である。もちろん、レーザー光の照射前におけるエッチング処理（又はエッチバック処理）やレーザー光の照射処理において所望の膜厚（例えば、３０ｎｍ乃至８０ｎｍ）が得られている場合には本処理を省略しても良い。また、半導体基板の状態での搬送を伴う場合（市場に流通させる場合など）において、半導体層表面の汚染が問題となるような場合には、本処理を省略して半導体層の膜厚に余裕を持たせておき、半導体装置を作製する段階で再度表面を処理する構成としても良い。

上記のエッチング処理、又はエッチバック処理の条件は、レーザー光の照射前におけるエッチング処理、又はエッチバック処理と概ね同様であるため、ここでは詳細については省略する。

その後、単結晶半導体層１１６に対して５００℃以上６５０℃以下の加熱処理を行うことが好ましい。この加熱処理によって、レーザービーム１２２の照射で回復されなかった単結晶半導体層１１６の欠陥を消滅させ、また、単結晶半導体層１１６の歪みを緩和することができる。この加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置などを用いることができる。例えば、抵抗加熱炉を用いた場合には、５００℃の温度で１時間加熱した後、５５０℃で４時間加熱するとよい。

以上の工程により、図１及び図１０（Ｃ）に示す半導体基板１００を作製することができる。本実施の形態により、トレイ１０に配置された複数の単結晶半導体基板１１０に対して、絶縁層１１２の形成、損傷領域１１３の形成及び接合層１１４の形成を、一括して行うことができる。これにより、スループットよく半導体基板１００を形成することができる。また、トレイ１０に単結晶半導体基板１１０を配置した状態で、ベース基板１０１と貼り合わせているため、複数の単結晶半導体基板１１０をスループット良く、かつ容易にベース基板１０１に貼り合わせることができる。

また、ベース基板１０１の表面にエッチング処理を施し、凹部１１８を設けることにより、接合が形成される領域に掛かる曲げ応力を緩和し、単結晶半導体層１１６がベース基板１０１から剥離することを防止できる。つまり、半導体基板１００の信頼性を大きく向上することができる。また、ベース基板１０１の表面に、ベース基板１０１の組成に起因する不純物や、ベース基板１０１表面の研磨に用いた研磨剤が存在する場合であっても、これらが単結晶半導体層１１６に侵入して半導体装置の特性を悪化させることを防止することができる。さらに、ベース基板１０１が凹部１１８を有することにより、半導体装置を分断する場合には良好に分断を行えるというメリットがある。

なお、図７（Ａ）から図７（Ｃ）までの工程では、単結晶半導体基板１１０を別のトレイ１０に移し替えることはしなかったが、工程毎に、その工程で使用する装置専用のトレイ１０に単結晶半導体基板１１０を移しかえてもよい。例えば、図７（Ａ）の絶縁層１１２の形成工程では、ＰＥＣＶＤ装置専用のトレイ１０を使用し、図７（Ｃ）の工程ではドーピング装置専用のトレイ１０を使用する、といったこともできる。

また、図７（Ａ）の絶縁層１１２の形成工程の後、絶縁層１１２が形成された単結晶半導体基板１１０をトレイ１０から取り出し、該単結晶半導体基板１１０に対して超音波洗浄などの洗浄処理を行い、清浄な別のトレイ１０に単結晶半導体基板１１０を配置する、といったこともできる。

また、図７（Ｂ）の損傷領域１１３の形成工程の後、損傷領域１１３が形成された単結晶半導体基板１１０をトレイ１０から取り出し、該単結晶半導体基板１１０に対して超音波洗浄などの洗浄処理を行い、清浄な別のトレイ１０に単結晶半導体基板１１０を配置する、といったこともできる。

なお、本実施の形態においては、レーザー光の照射前後においてエッチング処理又はエッチバック処理を施す構成について説明しているが、本発明がこれに限定して解釈されるものではない。レーザー光の照射前のみ、又はレーザー光の照射後のみにおいてエッチング処理、又はエッチバック処理を施す構成とすることもできる。また、レーザー光の照射に代えて、加熱処理を施す構成を採用しても良い。この場合には、加熱処理の前、又は加熱処理の後の少なくとも一方において、エッチング処理、又はエッチバック処理を施せばよい。もちろん、加熱処理とレーザー光の照射処理を同時に行う構成としても良い。加熱処理とレーザー光の照射処理を同時に行うことにより、いずれか一方のみを用いる場合と比較して、低温又は低ショット数で同様の効果を得ることができる。なお、加熱温度についてはベース基板の耐熱温度以下とする点に留意が必要である。

（実施の形態２）
本実施の形態では、単結晶半導体基板の再生処理について説明する。具体的には、図１１を用いて、図８（Ｂ）に示す単結晶半導体基板１１７を再生処理する場合について説明する。

図８（Ｂ）の工程の後には、図１１に示すように、単結晶半導体基板１１７の周囲に凸部１１７ａが形成され、その凸部１１７ａ上に、絶縁膜１１２ａ、絶縁膜１１２ｂ及び接合層１１４が残存している。

まず、絶縁膜１１２ｂ、絶縁膜１１２ａおよび接合層１１４を除去するエッチング処理を行う。これらの膜が、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンで形成されている場合には、例えば、フッ酸を用いたウエットエッチング処理を行えばよい。該エッチング処理により、図１１（Ｂ）に示すような単結晶半導体基板１１７が得られる。図１１（Ｃ）は、図１１（Ｂ）の一点鎖線ＸＹにおける断面図である。

次に、図１１（Ｂ）及び図１１（Ｃ）に示す単結晶半導体基板１１７をエッチング処理して、凸部１１７ａ及び分離面１１７ｂを除去する。図１１（Ｃ）の破線で囲った部分は、このエッチング処理によって、除去すべき部分である。このエッチングにより、単結晶半導体基板１１７に残存する損傷領域１１３を除去する。単結晶半導体基板１１７のエッチング処理はウエットエッチング処理が好ましく、エッチング液としては、水酸化テトラメチルアンモニウム（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ、略称；ＴＭＡＨ）溶液を用いることができる。

単結晶半導体基板１１７をエッチング処理して、凸部１１７ａ、分離面１１７ｂ、及び損傷領域１１３を除去した後、その表面を機械的に研磨し、図１１（Ｄ）に示すような平滑な表面を有する単結晶半導体基板１１９を形成する。この単結晶半導体基板１１９は、図２に示す単結晶半導体基板１１０として再利用することができる。

研磨処理としては、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、略称：ＣＭＰ）を用いることができる。単結晶半導体基板１１９の表面を平滑にするため、１μｍ以上１０μｍ以下程度研磨することが望ましい。研磨後は、単結晶半導体基板１１９表面に研磨粒子などが残るため、フッ酸洗浄やＲＣＡ洗浄を行う。

本実施の形態に示したように単結晶半導体基板を再利用することで、半導体基板１００の材料コストを削減することができる。

本実施の形態は実施の形態１と組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、半導体基板１００を用いた半導体装置の作製方法の一例として、薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタを組み合わせることで、各種の半導体装置が形成される。本実施の形態では、実施の形態１の作製方法で作製した半導体基板１００を用いることにする。

まず、図１２（Ａ）に示すように、ベース基板１０１上の単結晶半導体層１１６をエッチングにより所望の形状に加工（パターニング）することで、半導体膜６０３と半導体膜６０４とを形成する。なお、ベース基板１０１は凹部１１８を有している。

半導体膜６０３と半導体膜６０４には、閾値電圧を制御するために、ホウ素、アルミニウム、ガリウムなどのｐ型不純物や、リン、ヒ素などのｎ型不純物が添加されていても良い。例えば、ｐ型を付与する不純物としてホウ素を添加する場合、５×１０^１６ｃｍ^−３以上１×１０^１７ｃｍ^−３以下の濃度で添加すれば良い。閾値電圧を制御するための不純物の添加は、単結晶半導体層１１６に対して行っても良いし、半導体膜６０３と半導体膜６０４に対して行っても良い。また、閾値電圧を制御するための不純物の添加を、単結晶半導体基板１１０に対して行っても良い。若しくは、不純物の添加を、閾値電圧を大まかに調整するために単結晶半導体基板１１０に対して行った上で、閾値電圧を微調整するために、単結晶半導体層１１６に対して、または半導体膜６０３及び半導体膜６０４に対して行うようにしても良い。

また半導体膜６０３と半導体膜６０４を形成した後、ゲート絶縁膜６０６を形成する前に水素化処理を行っても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。

次に、図１２（Ｂ）に示すように、半導体膜６０３と半導体膜６０４を覆うように、ゲート絶縁膜６０６を形成する。ゲート絶縁膜６０６は、高密度プラズマ処理を行うことにより半導体膜６０３と半導体膜６０４の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、例えば、ヘリウム、アルゴン、クリプトン、キセノンなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などガスの混合ガスを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、１ｎｍ以上２０ｎｍ以下、望ましくは２ｎｍ以上１０ｎｍ以下の絶縁膜を半導体膜に接するように形成する。

上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜６０６と半導体膜６０３及び半導体膜６０４との界面準位密度をきわめて低くすることができる。また、高密度プラズマ処理により半導体膜を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また、半導体膜が結晶性を有するため、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させる場合であっても、結晶粒界における不均一な酸化を抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。このように、高密度プラズマ処理により形成された絶縁膜をトランジスタのゲート絶縁膜の一部または全部に用いることで、特性のばらつきを抑制することができる。

より具体的な一例としては、亜酸化窒素（Ｎ_２Ｏ）を、アルゴン（Ａｒ）を用いて１倍以上３倍以下（流量比）に希釈し、１０Ｐａ以上３０Ｐａ以下の圧力下で３ｋＷ以上５ｋＷ以下のマイクロ波（２．４５ＧＨｚ）電力を印加して、半導体膜６０３と半導体膜６０４の表面を酸化または窒化させる。この処理により１ｎｍ以上１０ｎｍ以下（好ましくは２ｎｍ以上６ｎｍ以下）のゲート絶縁膜６０６の下層を形成する。さらに、亜酸化窒素（Ｎ_２Ｏ）とシラン（ＳｉＨ_４）を導入し、１０Ｐａ以上３０Ｐａ以下の圧力下で３ｋＷ以上５ｋＷ以下のマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化シリコン膜を形成し、ゲート絶縁膜６０６の上層とする。このように、固相反応と気相成長法による反応を組み合わせてゲート絶縁膜６０６を形成することにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜６０６を形成することができる。なお、図１２（Ｂ）においては、ゲート絶縁膜６０６を固相成長による単層構造とした場合を示しているが、上記具体例のように固相反応と気相成長法を組み合わせてゲート絶縁膜６０６を形成する場合には２層構造となる。

或いは、半導体膜６０３と半導体膜６０４を熱酸化させることで、ゲート絶縁膜６０６を形成するようにしても良い。このような熱酸化を用いる場合には、耐熱性の比較的高いベース基板を用いることが好ましい。

また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜を、単層構造又は積層構造で形成することにより、ゲート絶縁膜６０６を形成しても良い。

なお、水素を含むゲート絶縁膜６０６を形成した後、３５０℃以上４５０℃以下の温度による加熱処理を行うことで、ゲート絶縁膜６０６中に含まれる水素を半導体膜６０３及び半導体膜６０４中に拡散させるようにしても良い。この場合、ゲート絶縁膜６０６は、プラズマＣＶＤ法を用いて窒化シリコン又は窒化酸化シリコンを堆積することで形成すれば良い。この場合において、プロセス温度は３５０℃以下とする。このように、半導体膜６０３及び半導体膜６０４に水素を供給することで、半導体膜６０３中、半導体膜６０４中、ゲート絶縁膜６０６と半導体膜６０３の界面、及びゲート絶縁膜６０６と半導体膜６０４の界面における欠陥を効果的に低減することができる。

次に、図１２（Ｃ）に示すように、ゲート絶縁膜６０６上に導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、半導体膜６０３と半導体膜６０４の上方に電極６０７を形成する。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることができる。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等の材料を用いて形成することができる。また、上記金属を主成分とする合金材料を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与する不純物元素をドーピングした多結晶珪素など、半導体材料を用いて形成しても良い。

本実施の形態では電極６０７を単層の導電膜で形成しているが、本発明の半導体装置は該構成に限定されない。電極６０７は積層された複数の導電膜で形成されていても良い。２層構造とする場合には、例えば、モリブデン膜、チタン膜、窒化チタン膜等を下層に用い、上層にはアルミニウム膜などを用いればよい。３層構造の場合には、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造や、チタン膜とアルミニウム膜とチタン膜の積層構造などを採用するとよい。

なお、電極６０７を形成する際に用いるマスクは、レジスト材料の代わりに酸化珪素、窒化酸化珪素等を用いて形成してもよい。この場合、酸化珪素膜や窒化酸化珪素膜等をパターニングしてマスクを形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジスト材料と比較して少ないため、より正確な形状の電極６０７を形成することができる。また、マスクを用いずに、液滴吐出法を用いて選択的に電極６０７を形成しても良い。ここで、液滴吐出法とは、所定の組成物を含む液滴を吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。

また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節し、所望のテーパー形状を有するように導電膜をエッチングすることで、電極６０７を形成することもできる。また、テーパー形状は、マスクの形状によって制御することもできる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素などを適宜用いることができる。

次に、図１２（Ｄ）に示すように、電極６０７をマスクとして、一導電型を付与する不純物元素を半導体膜６０３、半導体膜６０４に添加する。本実施の形態では、半導体膜６０３にｎ型を付与する不純物元素（例えばリンまたはヒ素）を、半導体膜６０４にｐ型を付与する不純物元素（例えばボロン）を添加する。なお、ｎ型を付与する不純物元素を半導体膜６０３に添加する際には、ｐ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。また、ｐ型を付与する不純物元素を半導体膜６０４に添加する際には、ｎ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。又は、半導体膜６０３及び半導体膜６０４に、ｐ型を付与する不純物元素又はｎ型を付与する不純物元素の一方を添加した後、一方の半導体膜のみに、より高い濃度でｐ型を付与する不純物元素又はｎ型を付与する不純物元素の他方を添加するようにしても良い。上記不純物の添加により、半導体膜６０３に不純物領域６０８、半導体膜６０４に不純物領域６０９が形成される。

次に、図１３（Ａ）に示すように、電極６０７の側面にサイドウォール６１０を形成する。サイドウォール６１０は、例えば、ゲート絶縁膜６０６及び電極６０７を覆うように新たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、該絶縁膜を部分的にエッチングすることで形成することができる。なお、上記の異方性エッチングにより、ゲート絶縁膜６０６を部分的にエッチングしても良い。サイドウォール６１０を形成するための絶縁膜としては、プラズマＣＶＤ法やスパッタリング法等により、珪素、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、有機材料などを含む膜を、単層構造又は積層構造で形成すれば良い。本実施の形態では、膜厚１００ｎｍの酸化珪素膜をプラズマＣＶＤ法によって形成する。また、エッチングガスとしては、ＣＨＦ_３とヘリウムの混合ガスを用いることができる。なお、サイドウォール６１０を形成する工程は、これらに限定されるものではない。

次に、図１３（Ｂ）に示すように、電極６０７及びサイドウォール６１０をマスクとして、半導体膜６０３、半導体膜６０４に一導電型を付与する不純物元素を添加する。なお、半導体膜６０３、半導体膜６０４には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。なお、ｎ型を付与する不純物元素を半導体膜６０３に添加する際には、ｐ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。また、ｐ型を付与する不純物元素を半導体膜６０４に添加する際には、ｎ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。

上記不純物元素の添加により、半導体膜６０３に、一対の高濃度不純物領域６１１と、一対の低濃度不純物領域６１２と、チャネル形成領域６１３とが形成される。また、上記不純物元素の添加により、半導体膜６０４に、一対の高濃度不純物領域６１４と、一対の低濃度不純物領域６１５と、チャネル形成領域６１６とが形成される。高濃度不純物領域６１１、６１４はソース又はドレインとして機能し、低濃度不純物領域６１２、６１５はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。

なお、半導体膜６０４上に形成されたサイドウォール６１０と、半導体膜６０３上に形成されたサイドウォール６１０は、キャリアが移動する方向（いわゆるチャネル長に平行な方向）における幅が同じになるように形成しても良いが、該幅が異なるように形成しても良い。ｐチャネル型トランジスタとなる半導体膜６０４上のサイドウォール６１０の幅は、ｎチャネル型トランジスタとなる半導体膜６０３上のサイドウォール６１０の幅よりも長くすると良い。なぜならば、ｐ型トランジスタにおいてソース及びドレインを形成するために注入されるボロンは拡散しやすく、短チャネル効果を誘起しやすいためである。ｐ型トランジスタにおいて、サイドウォール６１０の幅をより長くすることで、ソース及びドレインに高濃度のボロンを添加することが可能となり、ソース及びドレインを低抵抗化することができる。

ソース及びドレインをさらに低抵抗化するために、半導体膜６０３及び半導体膜６０４の一部をシリサイド化したシリサイド層を形成しても良い。シリサイド化は、半導体膜に金属を接触させ、加熱処理（例えば、ＧＲＴＡ法、ＬＲＴＡ法等）により、半導体膜中の珪素と金属とを反応させて行う。シリサイド層としては、コバルトシリサイド又はニッケルシリサイドを用いれば良い。半導体膜６０３や半導体膜６０４が薄い場合には、半導体膜６０３、半導体膜６０４の底部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等が挙げられる。また、レーザービームの照射などによってもシリサイド層を形成することができる。

上述の工程により、ｎチャネル型トランジスタ６１７及びｐチャネル型トランジスタ６１８が形成される。なお、図１３（Ｂ）に示す段階では、ソース電極又はドレイン電極として機能する導電膜は形成されていないが、これらの導電膜を含めてトランジスタと呼ぶこともある。

次に、図１３（Ｃ）に示すように、ｎチャネル型トランジスタ６１７、ｐチャネル型トランジスタ６１８を覆うように絶縁膜６１９を形成する。絶縁膜６１９は必ずしも設ける必要はないが、絶縁膜６１９を形成することで、アルカリ金属やアルカリ土類金属などの不純物がｎチャネル型トランジスタ６１７、ｐチャネル型トランジスタ６１８に侵入することを防止できる。具体的には、絶縁膜６１９を、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウムなどの材料を用いて形成するのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の窒化酸化珪素膜を、絶縁膜６１９として用いる。この場合、上述の水素化の工程は、該窒化酸化珪素膜形成後に行っても良い。なお、本実施の形態においては、絶縁膜６１９を単層構造としているが、積層構造としても良いことはいうまでもない。例えば、２層構造とする場合には、酸化窒化珪素膜と窒化酸化珪素膜との積層構造とすることができる。

絶縁膜６１９により、凹部１１８上にバリア層として機能する絶縁層が設けられることになるため、ベース基板１０１が剥き出しとなるような領域を排除することができる。これにより、ベース基板１０１からの不純物元素が、半導体層などに拡散することを防止できる。つまり、半導体装置の劣化を低減し、信頼性の高い半導体装置を提供することができることになる。

次に、ｎチャネル型トランジスタ６１７、ｐチャネル型トランジスタ６１８を覆うように、絶縁膜６１９上に絶縁膜６２０を形成する。絶縁膜６２０は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いて形成するとよい。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることもできる。ここで、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、又は芳香族炭化水素のうち少なくとも１種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜６２０を形成しても良い。また、絶縁膜６２０は、その表面をＣＭＰ法などにより平坦化させても良い。

絶縁膜６２０の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。

次に、半導体膜６０３と半導体膜６０４がそれぞれ一部露出するように絶縁膜６１９及び絶縁膜６２０にコンタクトホールを形成する。そして、図１４（Ａ）に示すように、該コンタクトホールを介して半導体膜６０３と半導体膜６０４に接する導電膜６２１、導電膜６２２を形成する。導電膜６２１及び導電膜６２２は、トランジスタのソース電極又はドレイン電極として機能する。なお、本実施の形態においては、コンタクトホール開口時のエッチングに用いるガスとしてＣＨＦ_３とＨｅの混合ガスを用いたが、これに限定されるものではない。

導電膜６２１、導電膜６２２は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的には、導電膜６２１、導電膜６２２として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることができる。また、上記材料を主成分とする合金を用いても良いし、上記材料を含む化合物を用いても良い。また、導電膜６２１、導電膜６２２は、単層構造としても良いし、積層構造としても良い。

アルミニウムを主成分とする合金の例として、アルミニウムを主成分とし、ニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方を含むものを挙げることができる。アルミニウムやアルミニウムシリコン（Ａｌ−Ｓｉ）は抵抗値が低く、安価であるため、導電膜６２１、導電膜６２２を形成する材料として適している。特に、アルミニウムシリコンは、パターニングの際のレジストベークによるヒロックの発生を抑制することができるため好ましい。また、珪素の代わりに、アルミニウムに０．５％程度のＣｕを混入させた材料を用いても良い。

導電膜６２１、導電膜６２２を積層構造とする場合には、例えば、バリア膜とアルミニウムシリコン膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン膜と窒化チタン膜とバリア膜の積層構造などを採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物などを用いて形成された膜である。バリア膜の間にアルミニウムシリコン膜を挟むように導電膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより一層防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、半導体膜６０３と半導体膜６０４上に薄い酸化膜が形成されていたとしても、バリア膜に含まれるチタンが該酸化膜を還元し、導電膜６２１と半導体膜６０３、及び導電膜６２２と半導体膜６０４のコンタクトを良好なものとすることができる。また、バリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜６２１、導電膜６２２を、下層からチタン、窒化チタン、アルミニウムシリコン、チタン、窒化チタンのように、５層構造又はそれ以上の積層構造とすることもできる。

また、導電膜６２１、導電膜６２２として、ＷＦ_６ガスとＳｉＨ_４ガスから化学気相成長法で形成したタングステンシリサイドを用いても良い。また、ＷＦ_６を水素還元して形成したタングステンを、導電膜６２１、６２２として用いても良い。

なお、導電膜６２１はｎチャネル型トランジスタ６１７の高濃度不純物領域６１１に接続されている。導電膜６２２はｐチャネル型トランジスタ６１８の高濃度不純物領域６１４に接続されている。

図１４（Ｂ）に、図１４（Ａ）に示したｎチャネル型トランジスタ６１７及びｐチャネル型トランジスタ６１８の平面図を示す。ただし、図１４（Ｂ）においては、簡単のため、導電膜６２１、導電膜６２２、絶縁膜６１９、絶縁膜６２０を省略している。

なお、本実施の形態では、ｎチャネル型トランジスタ６１７とｐチャネル型トランジスタ６１８が、それぞれゲート電極として機能する電極６０７を１つずつ有する場合を例示しているが、本発明は該構成に限定されない。本発明で作製されるトランジスタは、ゲート電極として機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していても良い。

なお、本発明によるＳＯＩ基板が有する半導体膜は、単結晶に非常に近いものである。このため、多結晶の半導体膜を用いる場合と比較して、配向のばらつきが小さく、トランジスタの閾値電圧のばらつきを小さくすることができる。また、多結晶の半導体膜とは異なり結晶粒界が殆ど見られないので、結晶粒界に起因するリーク電流を抑え、半導体装置の省電力化を実現することができる。また、結晶粒の大きさがばらつくことに起因するトランジスタのばらつきを抑制することができる。

なお、レーザー結晶化により得られる多結晶の半導体膜では、ビームスポット内のエネルギー密度の分布に起因して、半導体膜の表面に突起（リッジ）が現れやすい。一方、ＳＯＩ基板が有する半導体膜に対しては、貼り合わせにより生じた半導体膜中の欠陥を修復できる程度に、低いエネルギー密度でレーザー光を照射すれば良い。このため、ＳＯＩ基板が有する半導体膜の表面の平坦性は非常に高く、該半導体膜上に形成されるゲート絶縁膜を５ｎｍ乃至５０ｎｍ程度まで薄くすることができる。これにより、ゲート電圧を低く抑えつつも高いオン電流を得ることができる。

本実施の形態は実施の形態１又は２と適宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、本発明の半導体装置の製造方法の一例について、図１５乃至１８を参照して説明する。なお、本実施の形態においては、半導体装置の一例として液晶表示装置を挙げて説明するが、本発明の半導体装置は液晶表示装置に限られるものではない。

はじめに、実施の形態１に示した方法等を用いて、絶縁表面を有する基板上に単結晶半導体層を形成する（図１５（Ａ）参照）。ここでは、絶縁表面を有する基板１５００の上に接合層を含む絶縁層１５０４、単結晶半導体層１５０６を順に設けた構成を用いて説明するが、本発明はこれに限られるものではない。

次に、単結晶半導体層１５０６及び絶縁層１５０４を所望の形状にパターニングして、島状の単結晶半導体層を形成する。なお、パターニングの際のエッチング加工としては、ドライエッチング（プラズマエッチング等）、ウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ_４、ＮＦ_３、Ｃｌ_２、ＢＣｌ_３、などのフッ素系又は塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成することなくエッチングを行うことができる。

単結晶半導体層１５０６及び絶縁層１５０４をパターニングした後には、しきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物を添加すると良い。例えば、ｐ型不純物として、硼素を５×１０^１６ｃｍ^−３以上１×１０^１８ｃｍ^−３以下の濃度で添加することができる。

絶縁層１５０４は、接合層に加えて、不純物元素に対するバリア層を有していることが好ましい。上記のバリア層は、例えば、窒化シリコンや窒化酸化シリコン等材料を用いて形成することができる。バリア層を設ける場合には、例えば、絶縁表面を有する基板に接する側から接合層、窒化酸化シリコン、酸化窒化シリコンの積層構造とすることができる。窒化酸化シリコンに代えて窒化シリコンを用いても良い。また、酸化窒化シリコンに代えて酸化シリコンを用いても良い。

次に、島状の単結晶半導体層を覆うゲート絶縁層１５０８を形成する（図１５（Ｂ）参照）。なお、ここでは便宜上、パターニングによって形成された島状の単結晶半導体層をそれぞれ単結晶半導体層１５１０、単結晶半導体層１５１２、単結晶半導体層１５１４と呼ぶことにする。ゲート絶縁層１５０８はプラズマＣＶＤ法またはスパッタ法などを用い、厚さを１０ｎｍ以上１５０ｎｍ以下として珪素を含む絶縁膜で形成する。具体的には、窒化シリコン、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンに代表される珪素の酸化物材料又は窒化物材料等の材料で形成すればよい。なお、ゲート絶縁層１５０８は単層構造であっても良いし、積層構造としても良い。さらに、単結晶半導体層とゲート絶縁層との間に、膜厚１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上１０ｎｍ以下、より好ましくは２ｎｍ以上５ｎｍ以下の薄い酸化シリコン膜を形成してもよい。なお、低い温度でリーク電流の少ないゲート絶縁膜を形成するために、アルゴンなどの希ガス元素を反応ガスに含ませても良い。

次に、ゲート絶縁層１５０８上にゲート電極層として用いる第１の導電膜と第２の導電膜とを積層して形成する。第１の導電膜の膜厚は２０ｎｍ以上１００ｎｍ以下程度、第２の導電膜の膜厚は１００ｎｍ以上４００ｎｍ以下程度とすれば良い。また、第１の導電膜と第２の導電膜は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形成することができる。第１の導電膜と第２の導電膜は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ネオジム等から選ばれた元素、又は前記の元素を主成分とする合金材料もしくは化合物材料等を用いて形成すればよい。また、第１の導電膜や第２の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金などを用いてもよい。なお、本実施の形態においては２層構造の導電層を用いて説明しているが、本発明はこれに限定されない。３層以上の積層構造としても良いし、単層構造であっても良い。

次に、フォトリソグラフィ法を用いてレジスト材料からなるマスク１５１６ａ、マスク１５１６ｂ、マスク１５１６ｃ、マスク１５１６ｄ、及びマスク１５１６ｅを形成する。そして、前記のマスクを用いて第１の導電膜と第２の導電膜を所望の形状に加工し、第１のゲート電極層１５１８ａ、第１のゲート電極層１５１８ｂ、第１のゲート電極層１５１８ｃ、第１のゲート電極層１５１８ｄ、第１の導電層１５１８ｅ、導電層１５２０ａ、導電層１５２０ｂ、導電層１５２０ｃ、導電層１５２０ｄ、及び導電層１５２０ｅを形成する（図１５（Ｃ）参照）。

ここで、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状となるようにエッチングを行うことができる。また、マスクの形状によって、テーパーの角度等を制御することもできる。なお、エッチング用ガスとしては、Ｃｌ_２、ＢＣｌ_３、ＳｉＣｌ_４もしくはＣＣｌ_４などを代表とする塩素系ガス、ＣＦ_４、ＳＦ_６もしくはＮＦ_３などを代表とするフッ素系ガス、又はＯ_２を適宜用いることができる。本実施の形態では、ＣＦ_４、Ｃｌ_２、Ｏ_２からなるエッチング用ガスを用いて第２の導電膜のエッチングを行い、連続してＣＦ_４、Ｃｌ_２からなるエッチング用ガスを用いて第１の導電膜をエッチングする。

次に、マスク１５１６ａ、マスク１５１６ｂ、マスク１５１６ｃ、マスク１５１６ｄ、及びマスク１５１６ｅを用いて、導電層１５２０ａ、導電層１５２０ｂ、導電層１５２０ｃ、導電層１５２０ｄ、及び導電層１５２０ｅを所望の形状に加工する。このとき、導電層を形成する第２の導電膜と、第１のゲート電極層及び第１の導電層を形成する第１の導電膜との選択比が高いエッチング条件でエッチングする。このエッチングによって、第２のゲート電極層１５２２ａ、第２のゲート電極層１５２２ｂ、第２のゲート電極層１５２２ｃ、第２のゲート電極層１５２２ｄ、及び第２の導電層１５２２ｅを形成する。本実施の形態では、第２のゲート電極層及び第２の導電層もテーパー形状を有しているが、そのテーパー角は、第１のゲート電極層及び第１の導電層の有するテーパー角より大きい。なお、テーパー角とは対象物の底面と側面とが作る角度を言うものとする。よって、テーパー角が９０度の場合、導電層は底面に対して垂直な側面を有することになる。テーパー角を９０度未満とすることにより、積層される膜の被覆性が向上するため、欠陥を低減することが可能となる。なお、本実施の形態では、第２のゲート電極層及び第２の導電層を形成するためのエッチング用ガスとしてＣｌ_２、ＳＦ_６、Ｏ_２を用いる。

以上の工程によって、周辺駆動回路領域１５８０に、ゲート電極層１５２４ａ、ゲート電極層１５２４ｂ、画素領域１５８２に、ゲート電極層１５２４ｃ、ゲート電極層１５２４ｄ、及び導電層１５２４ｅを形成することができる（図１５（Ｄ）参照）。なお、マスク１５１６ａ、マスク１５１６ｂ、マスク１５１６ｃ、マスク１５１６ｄ、及びマスク１５１６ｅは、上記工程の後に除去する。

次に、ゲート電極層１５２４ａ、ゲート電極層１５２４ｂ、ゲート電極層１５２４ｃ、ゲート電極層１５２４ｄをマスクとして、ｎ型を付与する不純物元素を添加し、第１のｎ型不純物領域１５２６ａ、第１のｎ型不純物領域１５２６ｂ、第１のｎ型不純物領域１５２８ａ、第１のｎ型不純物領域１５２８ｂ、第１のｎ型不純物領域１５３０ａ、第１のｎ型不純物領域１５３０ｂ、第１のｎ型不純物領域１５３０ｃを形成する（図１６（Ａ）参照）。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ_３）を用いてドーピングを行う。ここでは、第１のｎ型不純物領域に、ｎ型を付与する不純物元素であるリン（Ｐ）が１×１０^１６／ｃｍ^３以上５×１０^１９／ｃｍ^３以下程度の濃度で含まれるようにする。

次に、単結晶半導体層１５１０、単結晶半導体層１５１４の一部を覆うマスク１５３２ａ、マスク１５３２ｂ、マスク１５３２ｃを形成する。そして、マスク１５３２ａ、マスク１５３２ｂ、マスク１５３２ｃ、及び第２のゲート電極層１５２２ｂをマスクとしてｎ型を付与する不純物元素を添加する。これにより、第２のｎ型不純物領域１５３４ａ、第２のｎ型不純物領域１５３４ｂ、第３のｎ型不純物領域１５３６ａ、第３のｎ型不純物領域１５３６ｂ、第２のｎ型不純物領域１５４０ａ、第２のｎ型不純物領域１５４０ｂ、第２のｎ型不純物領域１５４０ｃ、第３のｎ型不純物領域１５４２ａ、第３のｎ型不純物領域１５４２ｂ、第３のｎ型不純物領域１５４２ｃ、第３のｎ型不純物領域１５４２ｄが形成される。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ_３）を用いてドーピングを行う。ここでは、第２のｎ型不純物領域にｎ型を付与する不純物元素であるリン（Ｐ）が１×１０^１７／ｃｍ^３以上１×１０^２１／ｃｍ^３以下程度の濃度で含まれるようにする。第３のｎ型不純物領域１５３６ａ、第３のｎ型不純物領域１５３６ｂには、第３のｎ型不純物領域１５４２ａ、第３のｎ型不純物領域１５４２ｂ、第３のｎ型不純物領域１５４２ｃ、第３のｎ型不純物領域１５４２ｄと同程度、もしくは少し高めの濃度でｎ型を付与する不純物元素が添加される。また、チャネル形成領域１５３８、チャネル形成領域１５４４ａ及びチャネル形成領域１５４４ｂが形成される（図１６（Ｂ）参照）。

第２のｎ型不純物領域は高濃度不純物領域であり、ソース又はドレインとして機能する。一方、第３のｎ型不純物領域は低濃度不純物領域であり、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域となる。第３のｎ型不純物領域１５３６ａ、第３のｎ型不純物領域１５３６ｂは、第１のゲート電極層１５１８ｂと重なる領域に形成されている。これにより、ソース又はドレイン近傍の電界を緩和して、ホットキャリアによるオン電流の劣化を防止することができる。一方、第３のｎ型不純物領域１５４２ａ、第３のｎ型不純物領域１５４２ｂ、第３のｎ型不純物領域１５４２ｃ、第３のｎ型不純物領域１５４２ｄはゲート電極層１５２４ｃ、ゲート電極層１５２４ｄと重なっておらず、オフ電流を低減する効果がある。

次に、マスク１５３２ａ、マスク１５３２ｂ、マスク１５３２ｃを除去し、単結晶半導体層１５１２、単結晶半導体層１５１４を覆うマスク１５４６ａ、マスク１５４６ｂを形成する。そして、マスク１５４６ａ、マスク１５４６ｂ、ゲート電極層１５２４ａをマスクとしてｐ型を付与する不純物元素を添加する。これにより、第１のｐ型不純物領域１５４８ａ、第１のｐ型不純物領域１５４８ｂ、第２のｐ型不純物領域１５５０ａ、第２のｐ型不純物領域１５５０ｂが形成される。本実施の形態では、不純物元素を含むドーピングガスとしてジボラン（Ｂ_２Ｈ_６）を用いてドーピングを行う。ここでは、第１のｐ型不純物領域、及び第２のｐ型不純物領域にｐ型を付与する不純物元素である硼素（Ｂ）が１×１０^１８／ｃｍ^３以上５×１０^２１／ｃｍ^３以下程度の濃度で含まれるようにする。また、チャネル形成領域１５５２が形成される（図１６（Ｃ）参照）。

第１のｐ型不純物領域は高濃度不純物領域であり、ソース又はドレインとして機能する。一方、第２のｐ型不純物領域は低濃度不純物領域であり、いわゆるＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）領域となる。

その後、マスク１５４６ａ、マスク１５４６ｂを除去する。マスクを除去した後に、ゲート電極層の側面を覆うように絶縁膜を形成してもよい。該絶縁膜は、プラズマＣＶＤ法や減圧ＣＶＤ（ＬＰＣＶＤ）法を用いて形成することができる。また、不純物元素を活性化するために、加熱処理、強光の照射、レーザー光の照射等を行ってもよい。

次いで、ゲート電極層、及びゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、絶縁膜１５５４と絶縁膜１５５６の積層構造とする（図１７（Ａ）参照）。絶縁膜１５５４として窒化酸化シリコン膜を膜厚１００ｎｍにて形成し、絶縁膜１５５６として酸化窒化シリコン膜を膜厚９００ｎｍにて形成する。本実施の形態においては、２層の積層構造としたが、単層構造でも良く、３層以上の積層構造としても良い。本実施の形態では、絶縁膜１５５４及び絶縁膜１５５６を、プラズマＣＶＤ法を用いて、大気に晒さずに連続的に形成する。なお、絶縁膜１５５４及び絶縁膜１５５６は上記材料に限定されるものではない。

絶縁膜１５５４、絶縁膜１５５６は、他に、酸化シリコンや窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウムまたは酸化アルミニウム、ダイヤモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜その他の無機絶縁性材料を含む物質から選ばれた材料を用いて形成することができる。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂をいう。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。有機基はフルオロ基を含んでも良い。また、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン、ポリシラザン等の有機絶縁性材料を用いることもできる。

次いで、レジスト材料からなるマスクを用いて絶縁膜１５５４、絶縁膜１５５６、ゲート絶縁層１５０８に単結晶半導体層及びゲート電極層に達するコンタクトホール（開口部）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。本実施の形態では、酸化窒化シリコン膜である絶縁膜１５５６と、窒化酸化シリコン膜である絶縁膜１５５４及びゲート絶縁層１５０８と選択比が取れる条件で、第１のエッチングを行い、絶縁膜１５５６を除去する。次に、第２のエッチングによって、絶縁膜１５５４及びゲート絶縁層１５０８を除去し、ソース又はドレインに達する開口部を形成する。

その後、開口部を覆うように導電膜を形成し、該導電膜をエッチングする。これにより、各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層１５５８ａ、ソース電極層又はドレイン電極層１５５８ｂ、ソース電極層又はドレイン電極層１５６０ａ、ソース電極層又はドレイン電極層１５６０ｂ、ソース電極層又はドレイン電極層１５６２ａ、ソース電極層又はドレイン電極層１５６２ｂを形成する。ソース電極層又はドレイン電極層には、アルミニウム、タンタル、チタン、モリブデン、タングステン、ネオジム、クロム、ニッケル、白金、金、銀、銅、マグネシウム、スカンジウム、コバルト、ニッケル、亜鉛、ニオブ、シリコン、リン、硼素、ヒ素、ガリウム、インジウム、錫などから選択された一つ又は複数の元素、または、前記元素を成分として含有する化合物や合金材料（例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化シリコンを添加したインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛、アルミネオジム（Ａｌ−Ｎｄ）、マグネシウム銀（Ｍｇ−Ａｇ）など）、もしくは、これらの化合物を組み合わせた物質等が用いられる。その他にも、シリサイド（例えば、アルミシリコン、モリブデンシリコン、ニッケルシリサイド）や、窒素を含有する化合物（例えば、窒化チタン、窒化タンタル、窒化モリブデン）、リン（Ｐ）等の不純物元素をドーピングしたシリコン（Ｓｉ）等を用いることもできる。

以上の工程で周辺駆動回路領域１５８０にｐチャネル型薄膜トランジスタ１５６４、及びｎチャネル型薄膜トランジスタ１５６６を、画素領域１５８２にｎチャネル型薄膜トランジスタ１５６８、容量配線１５７０が形成される（図１７（Ｂ）参照）。

次に第２の層間絶縁層として絶縁膜１５７２を形成する。絶縁膜１５７２としては酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウムまたは酸化アルミニウム、ダイヤモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜、ポリシラザン、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテン等の有機絶縁性材料を用いることもできる。

次に、画素領域１５８２の絶縁膜１５７２にコンタクトホールを形成し、画素電極層１５７４を形成する（図１７（Ｃ）参照）。画素電極層１５７４は、インジウム錫酸化物（ＩＴＯ）、酸化インジウムに酸化亜鉛を混合したＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、酸化インジウムに酸化シリコンを混合した導電性材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、又はタングステン、モリブデン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロム、コバルト、ニッケル、チタン、白金、アルミニウム、銅、銀等の金属又はその合金、若しくはその金属窒化物を用いて形成することができる。

また、画素電極層１５７４としては導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いることもできる。導電性組成物は、薄膜におけるシート抵抗が１００００Ω／ｓｑ．以下であることが好ましい。また、光透過性を有する画素電極層として薄膜を形成する場合には、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。

上記の導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン及びその誘導体、ポリピロール及びその誘導体、ポリチオフェン及びその誘導体、又は、これらの共重合体等が挙げられる。

共役系導電性高分子の具体例としては、ポリピロール、ポリ（３−メチルピロール）、ポリ（３−ブチルピロール）、ポリ（３−オクチルピロール）、ポリ（３−デシルピロール）、ポリ（３，４−ジメチルピロール）、ポリ（３，４−ジブチルピロール）、ポリ（３−ヒドロキシピロール）、ポリ（３−メチル−４−ヒドロキシピロール）、ポリ（３−メトキシピロール）、ポリ（３−エトキシピロール）、ポリ（３−オクトキシピロール）、ポリ（３−カルボキシルピロール）、ポリ（３−メチル−４−カルボキシルピロール）、ポリＮ−メチルピロール、ポリチオフェン、ポリ（３−メチルチオフェン）、ポリ（３−ブチルチオフェン）、ポリ（３−オクチルチオフェン）、ポリ（３−デシルチオフェン）、ポリ（３−ドデシルチオフェン）、ポリ（３−メトキシチオフェン）、ポリ（３−エトキシチオフェン）、ポリ（３−オクトキシチオフェン）、ポリ（３−カルボキシルチオフェン）、ポリ（３−メチル−４−カルボキシルチオフェン）、ポリ（３，４−エチレンジオキシチオフェン）、ポリアニリン、ポリ（２−メチルアニリン）、ポリ（２−オクチルアニリン）、ポリ（２−イソブチルアニリン）、ポリ（３−イソブチルアニリン）、ポリ（２−アニリンスルホン酸）、ポリ（３−アニリンスルホン酸）等が挙げられる。

上記の導電性高分子を、単独で用いても良いし、膜の特性を調整するために有機樹脂を添加して使用しても良い。

さらに、導電性組成物にアクセプタ性のドーパントやドナー性のドーパントをドーピングすることで、共役導電性高分子の共役電子の酸化還元電位を変化させ、電気伝導度を調節してもよい。

上述の如き導電性組成物を水または有機溶剤（アルコール系溶剤、ケトン系溶剤、エステル系溶剤、炭化水素系溶剤、芳香族系溶剤など）に溶解させて、塗布法、コーティング法、液滴吐出法（インクジェット法ともいう）、印刷法等により画素電極層１５７４となる薄膜を形成することができる。

次に、画素電極層１５７４及び絶縁膜１５７２を覆うように、配向膜と呼ばれる絶縁層１８０２を形成する（図１８（Ｂ）参照）。絶縁層１８０２は、スクリーン印刷法やオフセット印刷法を用いて形成することができる。なお、図１８は、半導体装置の平面図及び断面図を示しており、図１８（Ａ）は半導体装置の平面図、図１８（Ｂ）は図１８（Ａ）のＣ−Ｄにおける断面図である。半導体装置には、外部端子接続領域１５７６、封止領域１５７８、周辺駆動回路領域１５８０、画素領域１５８２が設けられる。

絶縁層１８０２を形成した後、ラビング処理を行う。配向膜として機能する絶縁層１８０６についても、絶縁層１８０２と同様にして形成することができる。

その後、対向基板１８００と、絶縁性表面を有する基板１５００とを、シール材１８１４及びスペーサ１８１６を介して貼り合わせ、その空隙に液晶層１８０４を設ける。なお、対向基板１８００には、配向膜として機能する絶縁層１８０６、対向電極として機能する導電層１８０８、カラーフィルターとして機能する着色層１８１０、偏光子１８１２（偏光板ともいう）等が設けられている。なお、絶縁性表面を有する基板１５００にも偏光子１８１８（偏光板）を設けるが、本発明はこれに限られない。例えば、反射型の液晶表示装置においては、偏光子は、一方に設ければ良い。

続いて、画素領域と電気的に接続されている端子電極層１８２０に、異方性導電体層１８２２を介して、ＦＰＣ１８２４を接続する。ＦＰＣ１８２４は、外部からの信号を伝達する役目を担う。上記の工程により、液晶表示装置を作製することができる。

本実施の形態においては、実施の形態１において作製した大型の半導体基板を用いて液晶表示装置を作製している。このため、液晶表示装置の生産性が向上する。さらに、半導体基板中のベース基板に凹部を設けることにより、ベース基板の表面付近に存在する不純物元素を除去し、液晶表示装置の特性の劣化を低減することができる。また、ベース基板に凹部を設けることにより、単結晶半導体層がベース基板から剥離することを防止できる。すなわち、液晶表示装置の信頼性を向上することができる。

以上のように、本発明を用いることにより、半導体装置の生産性と信頼性を共に向上することができる。

なお、本実施の形態においては液晶表示装置を作製する方法について説明したが、本発明はこれに限られるものではない。本実施の形態は、実施の形態１乃至３と適宜組み合わせて用いることができる。

（実施の形態５）
本実施の形態では、本発明に係る発光素子を有する半導体装置（エレクトロルミネッセンス表示装置）について説明する。なお、周辺回路領域や画素領域等に用いられるトランジスタの作製方法は、実施の形態４を参照することができるため、詳細については省略する。

なお、発光素子を有する半導体装置には、下面放射、上面放射、両面放射のいずれかの方式が用いられる。本実施の形態では、下面放射方式を用いた半導体装置について、図１９を用いて説明するが、本発明はこれに限られるものではない。

図１９の半導体装置は、下方（図中の矢印の方向）に光を放射する。ここで、図１９（Ａ）は半導体装置の平面図であり、図１９（Ｂ）は、図１９（Ａ）のＥ−Ｆにおける断面図である。図１９において半導体装置は、外部端子接続領域１９３０、封止領域１９３２、駆動回路領域１９３４、画素領域１９３６を有している。

図１９に示す半導体装置は、素子基板１９００、薄膜トランジスタ１９５０、薄膜トランジスタ１９５２、薄膜トランジスタ１９５４、薄膜トランジスタ１９５６、発光素子１９６０、絶縁層１９６８、充填材１９７０、シール材１９７２、配線層１９７４、端子電極層１９７６、異方性導電層１９７８、ＦＰＣ１９８０、封止基板１９９０によって構成されている。なお、発光素子１９６０は、第１の電極層１９６２と発光層１９６４と第２の電極層１９６６とを含む。

第１の電極層１９６２としては、発光層１９６４より放射する光を透過できるように、光透過性を有する導電性材料を用いる。一方、第２の電極層１９６６としては、発光層１９６４より放射する光を反射することができる導電性材料を用いる。

第１の電極層１９６２としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物等を用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）等を用いても良い。

また、第１の電極層１９６２としては、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いることもできる。なお、詳細については実施の形態４を参照することができるため、ここでは省略する。

第２の電極層１９６６としては、チタン、タングステン、ニッケル、金、白金、銀、銅、タンタル、モリブデン、アルミニウム、マグネシウム、カルシウム、リチウム、およびそれらの合金からなる導電膜などを用いることができる。可視光の領域で反射性が高い物質を用いることがよく、本実施の形態では、アルミニウム膜を用いることとする。

なお、上面放射、両面放射の各方式を用いる場合には、適宜電極層の設計を変更してやれば良い。具体的には、上面放射の場合には、反射性を有する材料を用いて第１の電極層１９６２を形成し、光透過性を有する材料を用いて第２の電極層１９６６を形成する。両面放射の場合には、光透過性を有する材料を用いて第１の電極層１９６２及び第２の電極層１９６６を形成すれば良い。なお、下面放射、上面放射においては、光透過性を有する材料を用いて一方の電極層を形成し、光透過性を有する材料と光反射性を有する材料の積層構造により、他方の電極層を形成する構成としても良い。電極層に用いることができる材料は下面放射の場合と同様であるため、ここでは省略する。

なお、一般に、光透過性を有さないと考えられる金属のような材料であっても、膜厚を小さく（５ｎｍ以上３０ｎｍ以下程度）することにより、光を透過させることができる。これにより、上述の光反射性材料を用いて、光を透過する電極層を作製することも可能である。

また、封止基板１９９０にカラーフィルター（着色層）を形成する構成としてもよい。カラーフィルター（着色層）は、蒸着法や液滴吐出法によって形成することができる。また、色変換層を用いる構成であっても良い。

本実施の形態においては、実施の形態１において作製した大型の半導体基板を用いてエレクトロルミネッセンス表示装置を作製している。このため、エレクトロルミネッセンス表示装置の生産性が向上する。さらに、半導体基板中のベース基板に凹部を設けることにより、ベース基板の表面付近に存在する不純物元素を除去し、エレクトロルミネッセンス表示装置の特性の劣化を低減することができる。また、ベース基板に凹部を設けることにより、単結晶半導体層がベース基板から剥離することを防止できる。すなわち、エレクトロルミネッセンス表示装置の信頼性を向上することができる。

以上のように、本発明を用いることにより、半導体装置の生産性と信頼性を共に向上することができる。

なお、本実施の形態ではエレクトロルミネッセンス表示装置を用いて説明したが、本発明はこれに限られるものではない。本実施の形態は、実施の形態１乃至４と適宜組み合わせて用いることができる。

（実施の形態６）
本実施の形態では、本発明に係る半導体装置の別の例について、図２０及び２１を参照して説明する。なお、本実施の形態においては、マイクロプロセッサ及び電子タグ（無線タグとも呼ぶ）を例に挙げて説明するが、本発明の半導体装置はこれらに限られるものではない。

図２０に、本発明のマイクロプロセッサの構成の一例を示す。図２０のマイクロプロセッサ２０００は、本発明の半導体基板を用いて製造されるものである。該マイクロプロセッサ２０００は、演算回路２００１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ（ＡＬＵ））、演算回路制御部２００２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２００３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部２００４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２００５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２００６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２００７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２００８（Ｂｕｓ Ｉ／Ｆ）、ＲＯＭ２００９（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ、読み出し専用メモリ）、及びＲＯＭインターフェース２０１０（ＲＯＭ Ｉ／Ｆ）を有している。

バスインターフェース２００８を介してマイクロプロセッサ２０００に入力された命令は、命令解析部２００３に入力され、デコードされた後、演算回路制御部２００２、割り込み制御部２００４、レジスタ制御部２００７、タイミング制御部２００５に入力される。演算回路制御部２００２、割り込み制御部２００４、レジスタ制御部２００７、タイミング制御部２００５は、デコードされた命令に基づき各種制御を行う。具体的には、演算回路制御部２００２は、演算回路２００１の動作を制御するための信号を生成する。また、割り込み制御部２００４は、マイクロプロセッサ２０００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度等から判断して処理する。レジスタ制御部２００７は、レジスタ２００６のアドレスを生成し、マイクロプロセッサ２０００の状態に応じてレジスタ２００６の読み出しや書き込みを行う。タイミング制御部２００５は、演算回路２００１、演算回路制御部２００２、命令解析部２００３、割り込み制御部２００４、レジスタ制御部２００７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部２００５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図２０に示すマイクロプロセッサ２０００の構成は、あくまで一例であり、その用途によって適宜構成を変更することができる。

本実施の形態におけるマイクロプロセッサは、実施の形態１において作製した大型の半導体基板を用いている。このため、マイクロプロセッサの生産性が向上する。さらに、半導体基板中のベース基板に凹部を設けることにより、ベース基板の表面付近に存在する不純物元素を除去し、マイクロプロセッサの特性の劣化を低減することができる。また、ベース基板に凹部を設けることにより、単結晶半導体層がベース基板から剥離することを防止できる。すなわち、マイクロプロセッサの信頼性を向上することができる。

以上のように、本発明を用いることにより、マイクロプロセッサの生産性と信頼性を共に向上することができる。

次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図２１を参照して説明する。図２１は無線通信により外部装置と信号の送受信を行って動作する無線タグの一例である。なお、本発明の無線タグは内部に中央処理装置（ＣＰＵ）を有しており、いわば小型のコンピュータである。無線タグ２１００は、アナログ回路部２１０１とデジタル回路部２１０２を有している。アナログ回路部２１０１として、共振容量を有する共振回路２１０３、整流回路２１０４、定電圧回路２１０５、リセット回路２１０６、発振回路２１０７、復調回路２１０８、変調回路２１０９、電源管理回路２１１９を有している。デジタル回路部２１０２は、ＲＦインターフェース２１１０、制御レジスタ２１１１、クロックコントローラ２１１２、ＣＰＵインターフェース２１１３、ＣＰＵ２１１４、ＲＡＭ２１１５、ＲＯＭ２１１６を有している。

このような構成の無線タグ２１００の動作は以下の通りである。アンテナ２１１７が外部から信号を受けると、共振回路２１０３は該信号を元に誘導起電力を発生する。整流回路２１０４を経た誘導起電力により、容量部２１１８が充電される。この容量部２１１８はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部２１１８は無線タグ２１００と一体にて形成されていても良いし、別の部品として無線タグ２１００を構成する絶縁表面を有する基板に取り付けられていても良い。

リセット回路２１０６は、デジタル回路部２１０２をリセットし初期化する信号を生成する。例えば、電源電圧の上昇のタイミングから遅れて立ち上がる信号をリセット信号として生成する。発振回路２１０７は、定電圧回路２１０５により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路２１０８は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路２１０９は、振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路２１０９は、共振回路２１０３の共振点を変化させることにより通信信号の振幅を変化させている。クロックコントローラ２１１２は、電源電圧又はＣＰＵ２１１４における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２１１９が行っている。

アンテナ２１１７から無線タグ２１００に入力された信号は復調回路２１０８で復調された後、ＲＦインターフェース２１１０で制御コマンドやデータなどに分けられる。制御コマンドは制御レジスタ２１１１に格納される。制御コマンドには、ＲＯＭ２１１６に記憶されているデータの読み出し命令、ＲＡＭ２１１５へのデータの書き込み命令、ＣＰＵ２１１４への演算命令などが含まれている。ＣＰＵ２１１４は、ＣＰＵインターフェース２１１３を介してＲＯＭ２１１６、ＲＡＭ２１１５、制御レジスタ２１１１にアクセスする。ＣＰＵインターフェース２１１３は、ＣＰＵ２１１４が要求するアドレスより、ＲＯＭ２１１６、ＲＡＭ２１１５、制御レジスタ２１１１のいずれかに対するアクセス信号を生成する機能を有している。

ＣＰＵ２１１４の演算方式は、ＲＯＭ２１１６にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算を、プログラムを用いてＣＰＵ２１１４が実行する方式を適用することができる。

本実施の形態における無線タグは、実施の形態１において作製した大型の半導体基板を用いている。このため、無線タグの生産性が向上する。さらに、半導体基板中のベース基板に凹部を設けることにより、ベース基板の表面付近に存在する不純物元素を除去し、無線タグの特性の劣化を低減することができる。また、ベース基板に凹部を設けることにより、単結晶半導体層がベース基板から剥離することを防止できる。すなわち、無線タグの信頼性を向上することができる。

以上のように、本発明を用いることにより、無線タグの生産性と信頼性を共に向上することができる。

なお、本実施の形態は、実施の形態１乃至５と適宜組み合わせて用いることができる。

（実施の形態７）
本実施の形態では、本発明の半導体装置、特に表示装置を用いた電子機器について、図２２を参照して説明する。

本発明の半導体装置を用いて作製される電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。

図２２（Ａ）はテレビ受像器又はパーソナルコンピュータのモニタである。筺体２２０１、支持台２２０２、表示部２２０３、スピーカー部２２０４、ビデオ入力端子２２０５等を含む。表示部２２０３には、本発明の半導体装置が用いられている。本発明により、信頼性が高いテレビ受像器又はパーソナルコンピュータのモニタを生産性良く（すなわち、安価に）提供することができる。

図２２（Ｂ）はデジタルカメラである。本体２２１１の正面部分には受像部２２１３が設けられており、本体２２１１の上面部分にはシャッターボタン２２１６が設けられている。また、本体２２１１の背面部分には、表示部２２１２、操作キー２２１４、及び外部接続ポート２２１５が設けられている。表示部２２１２には、本発明の半導体装置が用いられている。本発明により、信頼性が高いデジタルカメラを生産性良く（すなわち、安価に）提供することができる。

図２２（Ｃ）はノート型パーソナルコンピュータである。本体２２２１には、キーボード２２２４、外部接続ポート２２２５、ポインティングデバイス２２２６が設けられている。また、本体２２２１には、表示部２２２３を有する筐体２２２２が取り付けられている。表示部２２２３には、本発明の半導体装置が用いられている。本発明により、信頼性が高いノート型パーソナルコンピュータを生産性良く（すなわち、安価に）提供することができる。

図２２（Ｄ）はモバイルコンピュータであり、本体２２３１、表示部２２３２、スイッチ２２３３、操作キー２２３４、赤外線ポート２２３５等を含む。表示部２２３２にはアクティブマトリクス表示装置が設けられている。表示部２２３２には、本発明の半導体装置が用いられている。本発明により、信頼性が高いモバイルコンピュータを生産性良く（すなわち、安価に）提供することができる。

図２２（Ｅ）は画像再生装置である。本体２２４１には、表示部２２４４、記録媒体読み込み部２２４５及び操作キー２２４６が設けられている。また、本体２２４１には、スピーカー部２２４７及び表示部２２４３それぞれを有する筐体２２４２が取り付けられている。表示部２２４３及び表示部２２４４それぞれには、本発明の半導体装置が用いられている。本発明により、信頼性が高い画像再生装置を生産性良く（すなわち、安価に）提供することができる。

図２２（Ｆ）は電子書籍である。本体２２５１には操作キー２２５３が設けられている。また、本体２２５１には複数の表示部２２５２が取り付けられている。表示部２２５２には、本発明の半導体装置が用いられている。本発明により、信頼性が高い電子書籍を生産性良く（すなわち、安価に）提供することができる。

図２２（Ｇ）はビデオカメラであり、本体２２６１には外部接続ポート２２６４、リモコン受信部２２６５、受像部２２６６、バッテリー２２６７、音声入力部２２６８、操作キー２２６９が設けられている、また、本体２２６１には、表示部２２６２を有する筐体２２６３が取り付けられている。表示部２２６２には、本発明の半導体装置が用いられている。本発明により、信頼性が高いビデオカメラを生産性良く（すなわち、安価に）提供することができる。

図２２（Ｈ）は携帯電話であり、本体２２７１、筐体２２７２、表示部２２７３、音声入力部２２７４、音声出力部２２７５、操作キー２２７６、外部接続ポート２２７７、アンテナ２２７８等を含む。表示部２２７３には、本発明の半導体装置が用いられている。本発明により、信頼性が高い携帯電話を生産性良く（すなわち、安価に）提供することができる。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。なお、本実施の形態は、実施の形態１乃至６と適宜組み合わせて用いることができる。

（実施の形態８）
本実施の形態では、本発明の半導体装置、特に無線タグの用途について、図２３を参照して説明する。

本発明により無線タグとして機能する半導体装置を形成することができる。無線タグの用途は多岐にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２３（Ａ）参照）、包装用容器類（包装紙やボトル等、図２３（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２３（Ｂ）参照）、乗物類（自転車等、図２３（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、衣類、生活用品類、電子機器等の商品や荷物の荷札（図２３（Ｅ）、（Ｆ）参照）等の物品に設けて使用することができる。なお、図２３において、無線タグは２３００で示すものである。

なお、電子機器とは、例えば、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）、携帯電話の他、実施の形態５にて示した物品等を指す。また、上記半導体装置を、動物類、人体等に用いることができる。

無線タグは、物品の表面に貼ったり、物品に埋め込んだりして、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなる包装用容器等であれば当該有機樹脂に埋め込むとよい。紙幣、硬貨、有価証券類、無記名債券類、証書類等に無線タグを設けることにより、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に無線タグを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。本発明により作製することが可能な無線タグは、安価ながらも高い信頼性を有しており、さまざまな物品に対して適用することができる。

本発明により形成することが可能な無線タグを、物の管理や流通のシステムに応用することで、システムの高機能化を図ることができる。例えば、荷札に設けられる無線タグに記録された情報を、ベルトコンベアの脇に設けられたリーダライタで読み取ることで、流通過程及び配達先等の情報が読み出され、商品の検品や荷物の分配を容易に行うことができる。

以上の様に、本発明の適用範囲は極めて広く、あらゆる物品に対して用いることが可能である。なお、本実施の形態は、実施の形態１乃至７と適宜組み合わせて用いることができる。

本発明の半導体基板を模式的に示す図である。 単結晶半導体基板の一例を示す図である。 トレイの一例を示す図である。 トレイに単結晶半導体基板を配置した状態を示す図である。 トレイの一例を示す図である。 トレイの一例を示す図である。 半導体基板の作製方法を示す断面図である。 半導体基板の作製方法を示す断面図である。 半導体基板の作製方法を示す断面図である。 半導体基板の作製方法を示す断面図である。 単結晶半導体基板の再生処理について示す図である。 半導体装置の作製方法を示す断面図である。 半導体装置の作製方法を示す断面図である。 半導体装置の一例を示す断面図である。 本発明の半導体装置の作製工程を示す図である。 本発明の半導体装置の作製工程を示す図である。 本発明の半導体装置の作製工程を示す図である。 本発明の半導体装置の平面図及び断面図である。 本発明の半導体装置の平面図及び断面図である。 本発明の半導体装置の構成を示す図である。 本発明の半導体装置の構成を示す図である。 本発明の半導体装置を用いた電子機器を示す図である。 本発明の半導体装置の用途を示す図である。

符号の説明

１０ トレイ
１１ 凹部
１００ 半導体基板
１０１ ベース基板
１０２ 絶縁層
１０４ 接合層
１１０ 単結晶半導体基板
１１２ 絶縁層
１１３ 損傷領域
１１４ 接合層
１１５ 半導体層
１１６ 単結晶半導体層
１１７ 単結晶半導体基板
１１８ 凹部
１１９ 単結晶半導体基板
１２１ イオンビーム
１２２ レーザービーム
６０３ 半導体膜
６０４ 半導体膜
６０６ ゲート絶縁膜
６０７ 電極
６０８ 不純物領域
６０９ 不純物領域
６１０ サイドウォール
６１１ 高濃度不純物領域
６１２ 低濃度不純物領域
６１３ チャネル形成領域
６１４ 高濃度不純物領域
６１５ 低濃度不純物領域
６１６ チャネル形成領域
６１７ ｎチャネル型トランジスタ
６１８ ｐチャネル型トランジスタ
６１９ 絶縁膜
６２０ 絶縁膜
６２１ 導電膜
６２２ 導電膜
１１２ａ 絶縁膜
１１２ｂ 絶縁膜
１１７ａ 凸部
１１７ｂ 分離面
１５００ 基板
１５０４ 絶縁層
１５０６ 単結晶半導体層
１５０８ ゲート絶縁層
１５１０ 単結晶半導体層
１５１２ 単結晶半導体層
１５１４ 単結晶半導体層
１５３８ チャネル形成領域
１５５２ チャネル形成領域
１５５４ 絶縁膜
１５５６ 絶縁膜
１５６４ ｐチャネル型薄膜トランジスタ
１５６６ ｎチャネル型薄膜トランジスタ
１５６８ ｎチャネル型薄膜トランジスタ
１５７０ 容量配線
１５７２ 絶縁膜
１５７４ 画素電極層
１５７６ 外部端子接続領域
１５７８ 封止領域
１５８０ 周辺駆動回路領域
１５８２ 画素領域
１８００ 対向基板
１８０２ 絶縁層
１８０４ 液晶層
１８０６ 絶縁層
１８０８ 導電層
１８１０ 着色層
１８１２ 偏光子
１８１４ シール材
１８１６ スペーサ
１８１８ 偏光子
１８２０ 端子電極層
１８２２ 異方性導電体層
１８２４ ＦＰＣ
１９００ 素子基板
１９３０ 外部端子接続領域
１９３２ 封止領域
１９３４ 駆動回路領域
１９３６ 画素領域
１９５０ 薄膜トランジスタ
１９５２ 薄膜トランジスタ
１９５４ 薄膜トランジスタ
１９５６ 薄膜トランジスタ
１９６０ 発光素子
１９６２ 電極層
１９６４ 発光層
１９６６ 電極層
１９６８ 絶縁層
１９７０ 充填材
１９７２ シール材
１９７４ 配線層
１９７６ 端子電極層
１９７８ 異方性導電層
１９８０ ＦＰＣ
１９９０ 封止基板
２０００ マイクロプロセッサ
２００１ 演算回路
２００２ 演算回路制御部
２００３ 命令解析部
２００４ 制御部
２００５ タイミング制御部
２００６ レジスタ
２００７ レジスタ制御部
２００８ バスインターフェース
２００９ ＲＯＭ
２０１０ ＲＯＭインターフェース
２１００ 無線タグ
２１０１ アナログ回路部
２１０２ デジタル回路部
２１０３ 共振回路
２１０４ 整流回路
２１０５ 定電圧回路
２１０６ リセット回路
２１０７ 発振回路
２１０８ 復調回路
２１０９ 変調回路
２１１０ ＲＦインターフェース
２１１１ 制御レジスタ
２１１２ クロックコントローラ
２１１３ ＣＰＵインターフェース
２１１４ ＣＰＵ
２１１５ ＲＡＭ
２１１６ ＲＯＭ
２１１７ アンテナ
２１１８ 容量部
２１１９ 電源管理回路
２２０１ 筺体
２２０２ 支持台
２２０３ 表示部
２２０４ スピーカー部
２２０５ ビデオ入力端子
２２１１ 本体
２２１２ 表示部
２２１３ 受像部
２２１４ 操作キー
２２１５ 外部接続ポート
２２１６ シャッターボタン
２２２１ 本体
２２２２ 筐体
２２２３ 表示部
２２２４ キーボード
２２２５ 外部接続ポート
２２２６ ポインティングデバイス
２２３１ 本体
２２３２ 表示部
２２３３ スイッチ
２２３４ 操作キー
２２３５ 赤外線ポート
２２４１ 本体
２２４２ 筐体
２２４３ 表示部
２２４４ 表示部
２２４５ 記録媒体読み込み部
２２４６ 操作キー
２２４７ スピーカー部
２２５１ 本体
２２５２ 表示部
２２５３ 操作キー
２２６１ 本体
２２６２ 表示部
２２６３ 筐体
２２６４ 外部接続ポート
２２６５ リモコン受信部
２２６６ 受像部
２２６７ バッテリー
２２６８ 音声入力部
２２６９ 操作キー
２２７１ 本体
２２７２ 筐体
２２７３ 表示部
２２７４ 音声入力部
２２７５ 音声出力部
２２７６ 操作キー
２２７７ 外部接続ポート
２２７８ アンテナ
１５１６ａ マスク
１５１６ｂ マスク
１５１６ｃ マスク
１５１６ｄ マスク
１５１６ｅ マスク
１５１８ａ ゲート電極層
１５１８ｂ ゲート電極層
１５１８ｃ ゲート電極層
１５１８ｄ ゲート電極層
１５１８ｅ 導電層
１５２０ａ 導電層
１５２０ｂ 導電層
１５２０ｃ 導電層
１５２０ｄ 導電層
１５２０ｅ 導電層
１５２２ａ ゲート電極層
１５２２ｂ ゲート電極層
１５２２ｃ ゲート電極層
１５２２ｄ ゲート電極層
１５２２ｅ 導電層
１５２４ａ ゲート電極層
１５２４ｂ ゲート電極層
１５２４ｃ ゲート電極層
１５２４ｄ ゲート電極層
１５２４ｅ 導電層
１５２６ａ ｎ型不純物領域
１５２６ｂ ｎ型不純物領域
１５２８ａ ｎ型不純物領域
１５２８ｂ ｎ型不純物領域
１５３０ａ ｎ型不純物領域
１５３０ｂ ｎ型不純物領域
１５３０ｃ ｎ型不純物領域
１５３２ａ マスク
１５３２ｂ マスク
１５３２ｃ マスク
１５３４ａ ｎ型不純物領域
１５３４ｂ ｎ型不純物領域
１５３６ａ ｎ型不純物領域
１５３６ｂ ｎ型不純物領域
１５４０ａ ｎ型不純物領域
１５４０ｂ ｎ型不純物領域
１５４０ｃ ｎ型不純物領域
１５４２ａ ｎ型不純物領域
１５４２ｂ ｎ型不純物領域
１５４２ｃ ｎ型不純物領域
１５４２ｄ ｎ型不純物領域
１５４４ａ チャネル形成領域
１５４４ｂ チャネル形成領域
１５４６ａ マスク
１５４６ｂ マスク
１５４８ａ ｐ型不純物領域
１５４８ｂ ｐ型不純物領域
１５５０ａ ｐ型不純物領域
１５５０ｂ ｐ型不純物領域
１５５８ａ ドレイン電極層
１５５８ｂ ドレイン電極層
１５６０ａ ドレイン電極層
１５６０ｂ ドレイン電極層
１５６２ａ ドレイン電極層
１５６２ｂ ドレイン電極層

Claims (4)

1. 複数の単結晶半導体基板を第１のトレイに配置し、
   前記複数の単結晶半導体基板の一表面上に絶縁層を形成し、
   前記複数の単結晶半導体基板の前記一表面側からイオンを照射して、前記複数の単結晶半導体基板中に損傷領域を形成し、
   前記絶縁層上に接合層を形成し、
   前記複数の単結晶半導体基板の接合層と、絶縁表面を有する基板とを接触させることにより、前記複数の単結晶半導体基板と前記絶縁表面を有する基板とを貼り合わせ、
   加熱処理を施すことにより、前記損傷領域において前記複数の単結晶半導体基板を分離させて、前記絶縁表面を有する基板上に複数の単結晶半導体層を形成し、
   前記複数の単結晶半導体層に対して、エッチング処理又はエッチバック処理を施すことにより、前記複数の単結晶半導体層の表面に存在する前記損傷領域を除去すると共に、前記複数の単結晶半導体層の一と、隣接する他の一との間隙における前記絶縁表面を有する基板の表面の一部を除去して、前記絶縁表面を有する基板に凹部を形成し、
   前記絶縁層は、窒化珪素膜又は窒化酸化珪素膜と、酸化窒化珪素膜の二層構造であり、前記酸化窒化珪素膜を、前記単結晶半導体層に接するように形成することを特徴とする半導体基板の作製方法。
2. 請求項１において、
   前記接合層として、プラズマ励起ＣＶＤ法を用いて酸化珪素膜を形成することを特徴とする半導体基板の作製方法。
3. 請求項１又は２において、
   前記複数の単結晶半導体層の一と、隣接する他の一との間隔を、０．５ｍｍ以下とすることを特徴とする半導体基板の作製方法。
4. 請求項１乃至３のいずれか一において、
   前記複数の単結晶基板と前記絶縁表面を有する基板とを貼り合わせる前に、前記複数の半導体基板を前記第１のトレイからはずして、前記複数の半導体基板を洗浄し、
   前記複数の半導体基板の洗浄後、前記複数の半導体基板を第２のトレイに配置することを特徴とする半導体装置の作製方法。

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